GFEC Stratix IV-E H40 研發電路板中文使用手冊

Rev 1.0 UG_EK4SEH40

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產品名稱： 茂綸 Stratix IV EH40 研發電路板 手冊版本： 1.0 UG_EK4SEH40 發表日期： 2009 年 8 月

版權所有，不得翻印©2008 茂綸股份有限公司。 本產品的所有部份，包括配件及軟體等，其所有權歸茂綸股份有限公司

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譯。本使用手冊沒有任何型式的擔保、立場表達或其它暗示。若有任何因本使

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失或事業終止，茂綸及其所屬員工恕不為其擔負任何責任。除此之外，本使用

手冊所提到的產品規格及資訊僅供參考，內容亦會隨時更新，恕不另行通知。

本使用手冊的所有部份，包括硬體及軟體，若有任何錯誤，茂綸沒有義務為其

擔負任何責任。

本使用手冊中所提及的產品名稱僅做識別之用，而這些名稱可能是屬於其 它公司的註冊商標或是版權，在此聲明如下：

Stratix IV 是 Altera FPGA 系列之名稱。 Synplify 及 Synplify Pro 是 Synplicity 的合成軟體名稱。 Precision 是 Mentor 的合成軟體名稱。

未提及之商標與名稱皆屬該公司所有。

在科技迅速的發展下，此發行手冊中的一些規格可能會有過時不適用的敘述，

敬請見諒。在此不擔保本手冊無任何疏忽或錯誤亦不排除會再更新發行。手冊若有

任何內容修改，恕不另行通知。研發電路板若有任何配件及硬體上的變更，使用手

冊都會隨時更新。更新的詳細說明請您到茂綸的全球資訊網瀏覽，或直接與茂綸公

司聯絡。

研發電路板上的任何標簽或貼紙請勿自行撕毀與抺除，否則會影響到產品 保固的認定標準。

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目錄內容

1. 產品介紹...................................................................................................................................... 2 1.1 Stratix IV 元件簡介.................................................................................................... 3 1.2 產品規格...................................................................................................................... 4 1.3 注意事項...................................................................................................................... 5 1.4 快速使用研發電路板.................................................................................................. 6

2. 硬體裝置資訊.............................................................................................................................. 7 2.1 茂綸 EK4SEH40 Development Board 外觀圖 ......................................................... 7 2.2 茂綸 EK4SEH40 Development Board 構造圖 ......................................................... 8 2.3 FPGA 相容型號.......................................................................................................... 9 2.4 電源系統.................................................................................................................... 10 2.5 VCC I/O 調整 ........................................................................................................... 11 2.6 研發電路板可用 I/O 之對應 .................................................................................. 12

2.6.1 JP1 & JP5........................................................................................................... 16 2.6.2 JP2 & JP6........................................................................................................... 18 2.6.3 JP3 & JP7........................................................................................................... 20 2.6.4 JP4 & JP8........................................................................................................... 22

2.7 AS (Active Serial) Header ......................................................................................... 24 2.8 JTAG Header.............................................................................................................. 24 2.9 Battery........................................................................................................................ 25 2.10 UART......................................................................................................................... 26 2.11 Re-Configuration ....................................................................................................... 27 2.12 時脈訊號之使用........................................................................................................ 28 2.13 System Status Indicators ............................................................................................ 29 2.14 I/O Follow Through Switch 之電氣規格特性 ......................................................... 30 2.15 Mictor Connector ....................................................................................................... 31 2.16 FAN Power Connector ............................................................................................... 32

3. 軟體相關資訊............................................................................................................................ 33 3.1 QuartusII 版本支援 .................................................................................................. 33 3.2 軟體操作.................................................................................................................... 34

3.2.1 Hardware Setup.................................................................................................. 34 3.2.2 Configuration Device Setting ............................................................................ 37 3.2.3 JTAG.................................................................................................................. 39 3.2.4 Active Serial Programming (AS)....................................................................... 42 3.2.5 Stratix IV-E Device Family 相容性設定 ......................................................... 45

4. 附錄............................................................................................................................................ 48 4.1 Byteblaster MV/II 在 Windows 2K/XP 安裝指南 ............................................. 48 4.2 Microsoft Window XP SP2 相容性問題修正方法.................................................. 53 4.3 USB Blaster Driver Installation ................................................................................. 53 4.4 GFEC Stratix IV-E 研發電路板專屬拔取器使用方法 ........................................... 57 4.5 尺寸圖........................................................................................................................ 62 4.6 Recommend Layout Footprint ................................................................................... 63 4.7 電路圖........................................................................................................................ 66 4.8 參考資料.................................................................................................................... 80

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1. 產品介紹

本研發電路板設計為 IC 研發驗証所使用。本研發電路板可支援 Altera Stratix IV Family E 系列FPGA元件，最高規格的FPGA EP4SE820H40 可提供 IC 設計最大容量達 813,050個等效邏輯單元（ELEs）、23,130,000 bits 內嵌式的記憶體及最大 960 個可用 I/Os。如果在目前業界最大容量的 FPGA 仍無法滿足其設計需求時，亦可以利用本研發電路板，以堆疊方式來擴充其可使用邏輯的容量。

本研發電路板在FPGA週圍提供了40組Buffer保護電路，防止一些突波傷害FPGA的情況。在做驗證上，除了可利用AS Mode將資料存於FLASH中之外，另外可利用JTAG將資料直接下載於FPGA的SRAM中，以減少FLASH燒錄次數增長FLASH的使用壽命，並使驗證更為快速。

本研發電路板除了原本可以燒錄的安全密碼外，另外支援一組揮發性記憶體的

密碼。且在I/O部分，除保留了給原來UART使用的接腳外，另外加了一組可由USB轉UART的接腳。且有一組測試用的I/O port (Mictor)，可用來連接邏輯分析儀介面。

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1.1 Stratix IV 元件簡介

Altera 的Stratix IV系列FPGA 採用先進的40奈米製程技術進行生產製造，具有最高密度、最佳性能及最低功耗的特性，其核心電壓為0.9V同時支援多種輸出入信號標準，所提供的基本單元最大可達813,050個等效邏輯單元（ELEs）、23MBits 內嵌記憶體及960個18bitx18bit高速硬體乘加器，除一般邏輯計算單元外，在部分的Stratix IV元件中有內嵌PCI Express 硬體區塊，可以直接與標準PCI Express 介面做介接，對於目前業界高階複雜的系統，Stratix IV 元件擴展了應用 FPGA 設計的範圍，可利用其滿足現今設計者對於高性能的要求，且避免使用複雜的 ASIC 設計流程開發產品。

在Altera 的Stratix IV 系列中依據元件容量規格及高速輸出入特性區分為三個子系列分別為 -E、-GX、-GT，StartixIV的E系列提供Stratix IV最大邏輯容量的FPGA元件，StartixIV的GX系列除提供大容量的邏輯閘雜外(最大可達531,200個邏輯單元)在高速I/O上提供高達8.5Gbps的LVDS收發器，StartixIV的GT系列在高速LVDS的收發器上更近一步可以支援11.3Gbps，對於高邏輯容量的各種不同應用，Altera 的Stratix IV系列都可以滿足設計的需求

Stratix IV元件採用Quartus® II軟體進行設計，其具有最佳的效能和易用性。 Quartus® II軟體是世界最先進、最大容量FPGA的開發軟體，在單一設計環境下提供合成、最佳化和驗證的工具。

若需要詳細FPGA的Datasheet，可以直接至Altera網站下載。

http://www.altera.com/literature/lit-stratix-iv.jsp

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1.2 產品規格

在您拿到茂綸 EK4SEH40 研發電路板包裝盒後，請檢查下面所出的各 項標準配件是否齊全：

GFEC Stratix IV 研發電路板一片 ADAPTER 一只（交流 AC 110V/220V 轉直流 DC 12V/5A

之電源轉換器） GFEC USB Download Cable 一條 光碟片 GFEC Stratix IV 研發電路板專屬連接器四只 GFEC Stratix IV 研發電路板專屬散熱片一只 GFEC Stratix IV 研發電路板專屬拔取器一只 GFEC Stratix IV 研發電路板專屬拔取器之輔助工具一只

Stratix IVto 1.27 inch Connector 轉接板一片

如果發現上述任何一件配件有短缺或損壞之情形，請儘速與茂綸股份 有限公司聯絡。 Stratix IV 研發電路板主要規格

Altera Stratix IV Family FineLine BGA 1517 pin Package Device (EP4SE530 to EP4SE820) up to 813,050LEs , 23,130K RAM Bits , 960 18X18 Multipliers & 12 PLLs

Altera Serial Configuration Device EPCS128 2 UART Serial Communication Port Oscillator Socket Up to 757 In/Out Pin (With I/O Protection buffer) 1 Mictor Connector Power System For Altera device (0.9V/3.3V/2.5V)

8 Separate I/O Bank Heat Sink Fan JTAG Port Connector AS Port Connector Battery Input for Stratix IV Security System

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1.3 注意事項

研發電路板由許多精密的積體電路及其他元件所構成，這些積體電路

很容易因為遭受到靜電影響而損壞。請在正式安裝使用前，做好下列

準備，並研讀完本使用手冊。

■ 在將本研發電路板連接自行設計的系統時，如果發現在連接器中的針腳有彎曲或公母座不易結合之情形，切勿強行插入，否則造成針 腳損毀不堪使用時，不在保固範圍之內。

■ 當系統巳經完成連接後，應盡量避免從自行設計的系統中分離出本研發

電路板，以延連接器使用壽命；如須要從自行設計的系統中分離出本研

發電路板時，應四面均勻緩慢拔出，並使用隨貨所附的 GFEC Stratix IV研發電路板專屬拔取器1，以避免排針彎曲。

■ 請先將所有的設定點查證完畢，無誤後再加入電源。加入電源之前，請

再三確認供應電源的電壓及接線。 ■ 如有需要 ISP 功能，請先將電腦開機完成後再接入本研發電路板電源及

客戶的目標板，最後再連接本研發電路板和 Byte-Blaster II、USB-Blaster 或 Byte-Blaster MV Download Cable，若電腦需關機請先將Download Cable 與本研發電路板脫離。

■ 操作人員請配帶靜電防治裝置。拿取研發電路板時請儘量避免觸碰金屬

接線及積體電路元件本體部份，避免積體電路元件受到損毀。 ■ 在研發電路板未安裝或使用時，需將研發電路板放在靜電防止墊或防靜

電袋內，以避免元件損毀。 ■ 本研發電路板嚴禁摔落碰撞，並勿讓導電物質接觸到 PCB 板上的任何

線路或零件；當研發電路板巳發現明顯之損壞，切勿加入電源測試以免

造成危險及 IC 損毀。 ■ 如須 Stack 本研發電路板做容量擴充時，請確認 I/O 設定是否有衝

突，以免造成系統不正常工作或 Follow Through Switch 損毀。 ■ 請小心使用示波器或邏輯分析儀進行系統除錯時，避免使探針造成短

路，導致 Follow Through Switch 損毀。 ■ 本產品所使用之 ALTERA 元件之相關限制與特性，請參考 ALTERA

資料手冊。 ■ 本產品的所有可調整接點，皆以活動式 JUMPER 設定，請勿自行加工

設定。 ■ 電源線及 Download 線愈短愈好，以減少雜訊。 ■ 注意StratixIV-E 系列在1517 Pin 包裝中有F40及H40的差異，相容的元

件中有部份元件支援較少的I/O Pin，要注意會有一些空pin的情況。 以上說明不清楚或遇有使用上疑慮時，務必向本公司工程師詢問了解後再行使用，以免操作不當造成損失。

1 詳細使用方法，可以參照 4.4GFEC Stratix VI-E研發電路板專屬拔取器使用方法。

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1.4 快速使用研發電路板

1. Power System Detail See 2.4 2. Extension Connector Detail See 2.63. AS Configuration Detail See 2.7 4. JTAG Configuration Detail See 2.85. B1~B8 Bank Voltage Detail See 2.5 6. Battery Detail See 2.97. UART Detail See 2.10 8. Re-Configuration Detail See 2.119. Oscillator Socket Detail See 2.12 10. FAN Connector Detail See2.1611. System Status

Indicators Detail See 2.13 12. Mictor Connector Detail See 2.15

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2. 硬體裝置資訊

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2.1 茂綸 EK4SEH40 Development Board 外觀圖

以下為茂綸 Stratix IV-E 研發電路板外觀圖：

圖表 2 茂綸 Stratix IV-E 研發電路板外觀圖

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2.2 茂綸 EK4SEH40 Development Board 構造圖 以下為茂綸 Stratix IV 研發電路板構造圖：

圖表 3 茂綸 Stratix IV 研發電路板機構圖

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2.3 FPGA 相容型號

以下列表格 1 為 Stratix IV Device Family E 系列所有IC之規格。本研發電路板 支援容量為Stratix IV ELEs 813K以上的Device。

Table 1–1. Stratix IV-E FPGA Family Features

Device/ Feature ALMs LEs

M9K blocks

M144K blocks

MLAB Kbits

Total Embedded RAM Kbits

18×18-bit multipliers (FIR Mode) PLLs

EP4SE230 91.2K 228K 1,235 22 2,850 13,900 1,288 4

EP4SE360 141.4K 353.6K 1,248 48 4,420 17,700 1,040 12

EP4SE5302 212.5K 531.2K 1,280 64 6,640 20,300 1,024 12

Stratix IV-E Family

EP4SE8202 325.2K 813.0K 1,610 60 10,163 23,130 960 12

表格 1 Stratix IV-E Device Family

以下列表格 2 為 Stratix IV-E Device Family 所有IC所支援的包裝及可用 I/Os，本研發電路板可支援的Package型式為Fine-BGA 1517 Pins。

Package Options and I/O Pin Counts Note

Device 780-Pin FineLine BGA 1,152-Pin FineLine BGA

1,517-Pin FineLine BGA

1,760-Pin FineLine BGA

EP4SE230 480 — — —

EP4SE360 480 736 —

EP4SE5302 — 736 9603 960

EP4SE8202 — 736 9603 1,104

表格 2 Stratix IV-E Package Offerings & Users I/O Counts

2黃色標記的部份為GFEC Stratix IV-E Development Board可以選擇的Device大小。 3黃色標記的部份為GFEC Stratix IV-E Development Board可以相容的Package。

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2.4 電源系統

本研發電路板，可以使用隨貨附贈的 Adapter 供給電源；如果當地電源無法提供適合的輸入電源給 Adapter 或須要的功率消耗大於本公司附贈的電源供應器時，本研發電路亦可以接受由使用者自行提供 12 伏特的直流電源輸入。

本電路板內含電源處理電路，電源輸入方式使用方式詳列於下：

使用本公司提供之專用 Adapter，可將交流 AC110V/240V 轉成DC-12V，直接連接在 J19 或 JP12 上，提供電路板所需電源，但僅限於耗電在 5A 以下之系統使用，若系統有額外需求，外部所需之電源須另外提供。

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2.5 VCC I/O 調整

本研發電路板共有 8 個 I/O Bank，於每一個 I/O Bank 均可根據客戶的需求調整電壓，本研發電路板可調整電壓為 3.3V 及 VCC_N (可利用JP6的HEADER_3x2)調整為2.5、1.8、1.2V供I/O使用。依序 Bank1~Bank8 為 J26、J30、J11、J15、J29、J10、J14、J17。

另外提供3.3V及2.5V供IC中的PD1~PD8使用，依序為J25、J28、J9、J13、J27、J31、J12、J16。

1.2V

JP6

1.8V2.5V

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Jumper 3.3V VCC_N (

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Pin Name Optional Function Bank Location Board LocationCLK0p Input/Output B1 W36 JP1.44 CLK0n Input/Output B1 W37 JP1.45 CLK1p Input B1 W38 JP1.46 CLK1n Input B1 W39 JP1.47 CLK2p Input/Output B2 Y36 JP1.52 CLK2n Input/Output B2 Y37 JP1.53 CLK3p Input B2 AA38 JP1.54 CLK3n Input B2 AA39 JP1.55 CLK4p Input/Output B3 AT21 JP2.48 CLK4n Input/Output B3 AU21 JP2.49 CLK5p Input/Output B3 AV21 JP2.44 CLK5n Input/Output B3 AW21 JP2.45 CLK6p Input/Output B4 AT20 JP2.54 CLK6n Input/Output B4 AU20 JP2.55 CLK7p Input/Output B4 AV19 JP2.56 CLK7n Input/Output B4 AW19 JP2.57 CLK8p Input B5 AA2 JP3.46 CLK8n Input B5 AA1 JP3.47 CLK9p Input/Output B5 AA4 JP3.44 CLK9n Input/Output B5 AA3 JP3.45 CLK10p Input B6 W2 JP3.54 CLK10n Input B6 W1 JP3.55 CLK11p Input/Output B6 Y4 JP3.52 CLK11n Input/Output B6 Y3 JP3.53 CLK12p Input/Output B7 D19 JP4.46 CLK12n Input/Output B7 C19 JP4.47 CLK13p Input/Output B7 B19 JP4.48 CLK13n Input/Output B7 A19 JP4.49 CLK14p Input/Output B8 D20 JP4.52 CLK14n Input/Output B8 C20 JP4.53 CLK15p Input/Output B8 B21 JP4.56 CLK15n Input/Output B8 A21 JP4.57 PLL_L1_CLKp Input B1 C38 JP1.4 PLL_L1_CLKn Input B1 C39 JP1.5 PLL_L1_OUT0n Input/Output B1 J33 JP1.107 PLL_L1_FB_OUT0p Input/Output B1 K32 JP1.106

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Pin Name Optional Function Bank Location Board LocationPLL_L2_OUT0n Input/Output B1 W35 JP1.155 PLL_L2_FB_OUT0p Input/Output B1 W34 JP1.154 PLL_L3_FB_OUT0p Input/Output B2 AA34 JP1.148 PLL_L3_OUT0n Input/Output B2 AA35 JP1.149 PLL_L4_FB_OUT0p Input/Output B2 AL33 JP1.172 PLL_L4_OUT0n Input/Output B2 AL34 JP1.173 PLL_L4_CLKp Input B2 AU38 JP1.98 PLL_L4_CLKn Input B2 AU39 JP1.99 PLL_B1_OUT4 Input/Output B3 AK22 JP2.47 PLL_B1_OUT3 Input/Output B3 AJ22 JP2.46 PLL_B1_OUT0n Input/Output B3 AH22 JP2.41 PLL_B1_OUT0p Input/Output B3 AH21 JP2.40 PLL_B1_FBn_OUT2 Input/Output B3 AN21 JP2.43 PLL_B1_FBp_OUT1 Input/Output B3 AM21 JP2.42 PLL_B2_FBp_OUT1 Input/Output B4 AM19 JP2.62 PLL_B2_FBn_OUT2 Input/Output B4 AN19 JP2.63 PLL_B2_OUT0p Input/Output B4 AH19 JP2.60 PLL_B2_OUT0n Input/Output B4 AH20 JP2.61 PLL_B2_OUT3 Input/Output B4 AK18 JP2.58 PLL_B2_OUT4 Input/Output B4 AJ19 JP2.59 PLL_R4_CLKp Input B5 AU2 JP3.4 PLL_R4_CLKn Input B5 AU1 JP3.5 PLL_R4_OUT0n Input/Output B5 AL7 JP3.119 PLL_R4_FB_OUT0p Input/Output B5 AK8 JP3.118 PLL_R3_OUT0n Input/Output B5 AA5 JP3.155 PLL_R3_FB_OUT0p Input/Output B5 AA6 JP3.154 PLL_R2_FB_OUT0p Input/Output B6 W6 JP3.162 PLL_R2_OUT0n Input/Output B6 W5 JP3.163 PLL_R1_FB_OUT0p Input/Output B6 J7 JP3.198 PLL_R1_OUT0n Input/Output B6 J6 JP3.199 PLL_R1_CLKp Input B6 C2 JP3.98 PLL_R1_CLKn Input B6 C1 JP3.99 PLL_T2_OUT4 Input/Output B7 M19 JP4.45 PLL_T2_OUT3 Input/Output B7 M18 JP4.44 PLL_T2_OUT0n Input/Output B7 K18 JP4.43 PLL_T2_OUT0p Input/Output B7 L18 JP4.42

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Pin Name Optional Function Bank Location Board LocationPLL_T2_FBn_OUT2 Input/Output B7 G19 JP4.41 PLL_T2_FBp_OUT1 Input/Output B7 H19 JP4.40 PLL_T1_FBp_OUT1 Input/Output B8 H21 JP4.58 PLL_T1_FBn_OUT2 Input/Output B8 G21 JP4.59 PLL_T1_OUT0p Input/Output B8 M21 JP4.54 PLL_T1_OUT0n Input/Output B8 M20 JP4.55 PLL_T1_OUT3 Input/Output B8 L21 JP4.60 PLL_T1_OUT4 Input/Output B8 K22 JP4.61

Pin Name Optional Function Location TDI Input(Configuration) G34 TMS Input(Configuration) F34 TCK Input(Configuration) D36 TDO Output(Configuration) F35 TMEPDIODEp H6 TMEPDIODEn G5

表格 3 Stratix IV-E Device Family Dedicate Pin

如果因實際設計需要，並無使用完所有的User I/Os，建議將未使用的 User I/Os浮接4及將未使用的Dedicate Input經電阻Pull High或Pull Low，以減少系統雜訊。

當本研發電路板連接自行設計的系統時，應盡量避免從自行設計的系 統中分離出本研發電路板；如果巳經發現在連接器中的針腳有彎曲或公、 母座不易結合之情形，切勿強行插入；如須要從自行設計的系統中分離出 本研發電路板時，應使用隨貨所附的 GFEC Stratix IV-E 研發電路板專屬拔取器。使用時，必須四面均勻緩慢拔出，以避免排針彎曲，詳細操作方

法，可以參照 4.4。

4 詳細設定可以參照 3.2.5Stratix IV-E Device Family相容性設定。

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2.6.1 JP1 & JP5

Bank 1 StratixIV-E StratixIV-E

表格4 JP1 & JP5 之一 * 黃色區塊

1 GND GND 1012 D37 H34 1023 D38 G35 1034 C38* H36 1045 C39* H37 1056 E39 K32 1067 D39 J33 1078 G36 J34 1089 F36 J35 10910 F38 J36 11011 F39 J37 11112 G37 K34 11213 G38 K35 11314 E36 L33 11415 E37 L34 11516 H39 M28 11617 G39 M29 11718 J38 N31 11819 J39 M32 11920 K37 M33 12021 K38 M34 12122 L39 N29 12223 K39 N30 12324 M38 N27 12425 M39 P28 12526 P36 L36 12627 P37 L37 12728 T35 R26 12829 T36 R27 12930 R39 T34 13031 P39 R34 13132 R37 R35 13233 R38 R36 13334 T38 T32 13435 T39 T33 13536 U36 U28 13637 U37 T28 13738 V39 U30 13839 U39 U31 13940 V37 U33 14041 V38 U34 14142 V35 V28 14243 V36 V29 14344 W36 W33 14445 W37 V33 14546 W38* W30 14647 W39* V31 14748 AC30* AA34* 14849 AC31* AA35* 14950 VREF1 GND 150

部分為Bank2 / 藍色區塊為Input Only

17

Bank 2 StratixIV-E StratixIV-E

51 V R E F2 GND 15152 Y36 AB34 15253 Y37 AB35 15354 AA38* W34* 15455 AA39* W35* 15556 AA36 Y30 15657 AA37 Y31 15758 AD35 AA28 15859 AD36 Y28 15960 AB38 AD33 16061 AB39 AD34 16162 AC39 AB29 16263 AD39 AA29 16364 AC36 AA30 16465 AC37 AB31 16566 AD38 AC33 16667 AE38 AC34 16768 AE36 AB32 16869 AE37 AA33 16970 AF39 AE32 17071 AE39 AF33 17172 AK39 AL33 17273 AJ39 AL34 17374 AB36 AE27 17475 AB37 AE28 17576 AJ36 AF30 17677 AJ37 AF31 17778 AF34 AF28 17879 AG35 AG29 17980 AL38 AL35 18081 AL39 AL36 18182 AL37 AG32 18283 AK38 AG33 18384 AN39 AG30 18485 AM39 AG31 18586 AM36 AH35 18687 AM37 AH36 18788 AP38 AH33 18889 AN38 AG34 18990 AN36 AH31 19091 AN37 AH32 19192 AP36 AJ33 19293 AR37 AJ34 19394 AR39 AK35 19495 AP39 AK36 19596 AT38 AK33 19697 AT39 AK34 19798 AU38* AG36 19899 AU39* AH37 199100 GND GND 200

表格5 JP1 & JP5 之二 * 黃色區塊部分為Bank1 / 藍色區塊為Input Only

18

2.6.2 JP2 & JP6

Bank 3 StratixIV-E StratixIV-E

表格6 JP2 & JP6 之一

1 GND GND 1012 AR22 GND 1023 AR31 AH26 1034 AT31 AH27 1045 AT32 AJ27 1056 AW37 AT36 1067 AU37 AR36 1078 AU32 AK27 1089 AU33 AR34 10910 AT33 AU35 11011 AV36 AT35 11112 AV37 AL29 11213 AW36 AL28 11314 AW38 AK29 11415 AW33 AK28 11516 AW35 AT34 11617 AW34 AP29 11718 AV34 AP28 11819 AU34 AK30 11920 AV33 AJ28 12021 AH25 AR30 12122 AG27 AR28 12223 AN28 AV30 12324 AR27 AT30 12425 AP27 AU29 12526 AM28 AM30 12627 AT28 AM31 12728 AJ25 AN30 12829 AJ24 AT29 12930 AH24 AN31 13031 AP26 AL31 13132 AP24 AP33 13233 AN25 AN29 13334 AH23 AN33 13435 AK24 AP32 13536 AL24 AN32 13637 AR25 AR33 13738 AP25 AP34 13839 AN26 AL26 13940 AH21 AK26 14041 AH22 AM27 14142 AM21 AL27 14243 AN21 AM25 14344 AV21 AL25 14445 AW21 AV31 14546 AJ22 AU30 14647 AK22 AW32 14748 AT21 AW31 14849 AU21 AW30 14950 VREF3 GND 150

19

51 VREF4 GND 15152 GND GND 15253 GND GND 15354 AT20 GND 15455 AU20 AP15 15556 AV19 AU14 15657 AW19 AT14 15758 AK18 AR12 15859 AJ19 AT12 15960 AH19 AR13 16061 AH20 AT13 16162 AM19 AW11 16263 AN19 AW12 16364 AN9 AV12 16465 AP7 AU12 16566 AL18 AT11 16667 AP9 AU11 16768 AP8 AK15 16869 AN8 AL16 16970 AN7 AL15 17071 AP16 AM15 17172 AP10 AL14 17273 AL9 AK14 17374 AL10 AV10 17475 AM9 AW10 17576 AR9 AV9 17677 AT8 AW9 17778 AT7 AT10 17879 AK11 AU9 17980 AM10 AM13 18081 AL11 AN13 18182 AU6 AN12 18283 AU5 AG15 18384 AR7 AG14 18485 AT6 AH16 18586 AJ12 AT9 18687 AU8 AN11 18788 AV6 AH15 18889 AV7 AH14 18990 AW8 AJ15 19091 AK12 AL13 19192 AW4 AR10 19293 AW5 AR6 19394 AW7 AT5 19495 AW6 AK13 19596 AV3 AH13 19697 AW3 AJ13 19798 AW2 AP12 19899 AV4 AP11 199100 GND GND 200

Bank 4 StratixIV-E StratixIV-E

表格7 JP2 & JP6 之二

20

2.6.3 JP3 & JP7

Bank 5 StratixIV-E StratixIV-E

表格8 JP3 & JP7之一 * 黃色區塊部分為Bank6 / 藍色區塊為Input Only

1 GND GND 1012 AT3 AM6 1023 AT2 AN5 1034 AU2* AB3 1045 AU1* AB2 1056 AR4 AG4 1067 AR3 AG3 1078 AR1 AL6 1089 AT1 AL5 10910 AN4 AK6 11011 AP4 AK5 11112 AP2 AJ7 11213 AP1 AJ6 11314 AN3 AL4 11415 AN2 AL3 11516 AM4 AH12 11617 AM3 AH11 11718 AM1 AK8 11819 AN1 AL7 11920 AL2 AH7 12021 AL1 AH6 12122 AK3 AG11 12223 AK2 AG10 12324 AJ1 AG9 12425 AK1 AH8 12526 AH2 AJ4 12627 AH1 AJ3 12728 AC4 AG13 12829 AC3 AF12 12930 AF4 AE14 13031 AF3 AE13 13132 AE3 AE5 13233 AE2 AE4 13334 AE1 AD8 13435 AF1 AD7 13536 AD2 AD6 13637 AD1 AE6 13738 AB1 AC10 13839 AC1 AC9 13940 AD5 AC7 14041 AD4 AC6 14142 V2 AB12 14243 V1 AB11 14344 AA4 AA10 14445 AA3 AB9 14546 AA2* AD11 14647 AA1* AD10 14748 V6* AA12 14849 V5* AA11 14950 VREF5 GND 150

21

Bank 6 StratixIV-E StratixIV-E

51 VREF6 GND 151

52 Y4 AB7* 15253 Y3 AA7* 15354 W2 AA6* 15455 W1 AA5* 15556 V4 W4 15657 V3 W3 15758 N2 Y10 15859 N1 Y9 15960 T1 W12 16061 U1 Y12 16162 U4 W6 16263 U3 W5 16364 P1 V8 16465 R1 W7 16566 R2 W10 16667 T2 V9 16768 G1 N11 16869 H1 P12 16970 R6 V11 17071 R5 W11 17172 T5 U7 17273 T4 U6 17374 L4 U10 17475 L3 U9 17576 K1 T7 17677 L1 T6 17778 R4 R13 17879 R3 R12 17980 J2 P10 18081 J1 P9 18182 J5 M5 18283 J4 M4 18384 J3 N8 18485 K2 N7 18586 H4 N10 18687 H3 N9 18788 G2 M7 18889 F2 N6 18990 G4 M9 19091 G3 M8 19192 F4 K5 19293 E3 K4 19394 E1 L7 19495 F1 L6 19596 D2 K7 19697 D1 K6 19798 C2* J7 19899 C1* J6 199100 GND GND 200

表格9 JP3 & JP7 之二 * 黃色區塊部分為Bank5 / 藍色區塊為Input Only

22

2.6.4 JP4 & JP8

Bank 7 StratixIV-E StratixIV-E

1 GND GND 1012 C7 D14 1023 D7 D9 1034 C8 L13 1045 B4 M14 1056 B3 H9 1067 D8 K13 1078 E9 N13 1089 A3 H10 109

10 C3 G10 11011 A2 G12 11112 A4 G11 11213 A5 J9 11314 B6 G9 11415 A6 E13 11516 A7 H12 11617 B7 F7 11718 C6 G7 11819 M13 G8 11920 M15 F8 12021 C11 E7 12122 D12 F6 12223 D10 J12 12324 E10 J11 12425 E12 K10 12526 D11 K11 12627 F12 F16 12728 K16 L12 12829 M16 K12 12930 F11 D4 13031 F13 E4 13132 L16 D6 13233 M17 E6 13334 L15 G15 13435 J16 C5 13536 F14 D5 13637 F15 J13 13738 E15 H13 13839 G14 J14 13940 H19 K14 14041 G19 J15 14142 L18 H15 14243 K18 B9 14344 M18 C10 14445 M19 A9 14546 D19 A8 14647 C19 A10 14748 B19 B10 14849 A19 GND 14950 VREF7 GND 150

表格10 JP4 & JP8 之一

23

Bank 8 StratixIV-E StratixIV-E 51 VREF8 GND 15152 D20 GND 15253 C20 B25 15354 M21 A26 15455 M20 C25 15556 B21 D25 15657 A21 B27 15758 H21 A27 15859 G21 J23 15960 L21 K23 16061 K22 M23 16162 F24 D26 162

63 E25 D28 16364 F26 E28 16465 F25 C26 16566 G25 D27 16667 G26 E27 16768 A29 L24 16869 C29 L22 16970 A28 M22 17071 C28 E31 17172 B28 F29 17273 D29 E30 17374 H25 D31 17475 J24 F30 17576 K25 G29 17677 J25 D33 17778 B30 D32 17879 C31 M24 17980 D30 H31 18081 C32 H30 18182 A34 K26 18283 A30 J26 18384 A31 F28 18485 A32 G28 18586 B34 L25 18687 A33 B31 18788 B33 G27 18889 A35 H27 18990 B36 M26 19091 A36 E33 19192 A37 E34 19293 A38 N26 19394 B37 C35 19495 L27 D35 19596 J27 C34 19697 K27 D34 19798 K28 G31 19899 M27 L28 199

100 GND GND 200

表格11 JP4 & JP8 之二

24

2.7 AS (Active Serial) Header

Altera FPGA 可由許多方式進行燒錄，本研發電路板於出廠時巳經附上 Configuration Device EPCS128，並於研發電路板上留有 AS 連接埠，可以使用USB-Blaster 或 Byte-Blaster II Download Cable 進行 Configuration Device EPCS128 的規劃。詳細 ISP 之使用方法，可參照 3.2.4，Step By Step 操作。

JP7

2.8 JTAG Header

本研發電路板，是提供一個 JTAG Connector 以供在研發初期，RTL code 尚未完全完成時，須要經常的更改程式時使用，以減少使用 Configuration Device 的燒錄時間及燒錄次數，而且可以減少規劃的時間。詳細 JTAG 之使用方法，可參照 3.2.3，Step By Step 操作。

25

2.9 Battery 本研發電路板除了原本的AES可做為永久儲存的安全密碼之外，另外提供

一個電池接點，使用者可自行接上BR1220或BR2447A電池，供FPGA儲存另一組揮發性的安全密碼，經過燒錄後儲存於FPGA中，做為安全性的雙重保障，此一安全密碼會在電池沒電時消失。 ※接上電池前請確認電池極性以免FPGA損壞

26

2.10 UART

本研發電路板提供二組接頭以供使用者連結UART使用。一組可直接由J34的pin腳拉出使用，可使用電路板上的USB接頭，利用FTDI轉接器將USB轉成UART使用。

Pin Name Bank Location Board Location

UART TXD B5 AE10 J34.4

UART RXD B5 AE11 J34.5 UART CTS B5 AD12 J34.1 UART RTS B5 AC12 J34.2 UTxD B5 AH4 URxD B5 AH5

USB Connector

表格12 UART in GFEC Stratix IV-E Development Board

USB Connector

J34

2.11 Re-Configuration

本研發電路板提供一個 Push Button Switch(S1)；可提供重新由 Serial Configuration Device 規劃 FPGA 的機制。

27

28

2.12 時脈訊號之使用

本研發電路板總共提供二種輸入時脈訊號的方式，情況如下：

　 Extension I/O Connector 　 Oscillator Socket (Half size)

本研發電路板中，半長型石英振盪器為本研發電路板預設為時脈輸入，

其輸入至 Altera Stratix IV-E Device Family 的Clock中，設有Jumper可調整振盪器訊號輸入至那一組clock pin之中，詳細資料如下：

Type Bank Clock Name Location Board Location

Half Size Oscillator Socket B5 CLK8P AA2 JP3.46 Half Size Oscillator Socket B5 PLL_R4_CLOCK AU2 JP3.4

表格 13 Clock in GFEC Stratix IV-E Development Board

Half Size OSC Socket

2.13 System Status Indicators

在本研發電路板上共提供 11 個 LEDs ，以了解本研發電路板系統之情況。

29

*請參考2.5 (VCC I/O 調整)

狀態 LED 位置 1.5V POWER GOOD D18 VCC_INT POWER GOOD D6 VCC_N POWER GOOD * D5 3.0V POWER GOOD D7 4.0V POWER GOOD D9 2.5V POWER GOOD D8 OK(configure 成功) D11 NG (configure 失敗) D10 URxD傳輸 D14 UTxD傳輸 D15 TxD傳輸 D12 RxD傳輸 D13

1.5V(D18) VCC_INT(D6) VCC_N(D5) 3.0V(D7) 4.0V(D9) 2.5V(D8)

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2.14 I/O Follow Through Switch 之電氣規格特性

在本研發電路板，所有 Stratix IV-E FPGA I/O 都經過 Follow Through Switch 至 JP1~JP8，正反面共有 40顆Buffer*；每顆 Buffer 提供 20 個 Channel，Buffer 主要功用是外界輸入3.3V以上信號時將信號壓制至3.3V再送至Altera FPGA 輸出入接腳，所以Buffer 可以提供保護作用，讓外部可以輸入5V的信號至FPGA， Buffer 每個 Channel 最多可提供 120mA，但每顆 Buffer 最多只提供 0.5 Watt 功耗，故有多組高電流驅動需求時，應分散在不同顆 Buffer 中；在 Extension I/O 使用時應避免短路至 VCC 或 GND，如此容易造成 Follow through switch 的損壞。

*Buffer 元件編號為IDT QS32X861

2.15 Mictor Connector

本電路板提供了一個通用的連接器可供做為邏輯分析儀、混合訊號振盪器、Trace、Debug...的連接器

31

Board Location bank Name Location JP11.1 NC JP11.2 NC JP11.3 NC JP11.4 NC JP11.5 B6 T11 JP11.6 B5 AG1 JP11.7 B6 T10 JP11.8 B5 AG2 JP11.9 B6 P4 JP11.10 B5 AE9 JP11.11 B6 P3 JP11.12 B5 AD9 JP11.13 B6 U13 JP11.14 B5 AF6 JP11.15 B6 V12 JP11.16 B5 AF7 JP11.17 B6 M2 JP11.18 B5 AB4 JP11.19 B6 M1 JP11.20 B5 AB5 JP11.21 B6 T12 JP11.22 B5 AG5 JP11.23 B6 U12 JP11.24 B5 AG6 JP11.25 B6 N4 JP11.26 B5 AF9 JP11.27 B6 M3 JP11.28 B5 AF10 JP11.29 B6 R11 JP11.30 B5 AG7 JP11.31 B6 R10 JP11.32 B5 AG8 JP11.33 B6 P6 JP11.34 B6 R9 JP11.35 B6 N5 JP11.36 B6 T9 JP11.37 B6 P7 JP11.38 B6 R8

表格14 Pin Connect in Mictor *顏色相同為同一組BANK

2.16 FAN Power Connector 本研發電路板隨貨提供了一組散熱片附加 5V 散熱風扇，當 FPGA 在運作

過程中若溫度升高可將散熱片及散熱風扇裝置於 FPGA 上方以加強 FPGA 散熱。

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3. 軟體相關資訊

33

3.1 QuartusII 版本支援

QuartusII 於 9.0 版起開始支援 Stratix IV-E Device Family，如在軟體維護合約期內，您將會收到由 Altera 寄出的升級光碟，亦可聯絡茂綸股份有限公司提出試用軟體的申請。

Stratix IV-E Device Availability POF

Software Support Preliminary

Timing

Models

POF

Support

Final

Timing

Models

EP4SE110 TBD TBD TBD

EP4SE230 TBD TBD TBD

EP4SE360 TBD v9.1 SP1 v9.1 SP2

EP4SE530 v9.0 v9.0 SP2 v9.1 SP2

EP4SE630 TBD TBD TBD

表格 16 Quartus II Support Stratix IV-E Timing Model & POF

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3.2 軟體操作

因為 FPGA 本身以 SRAM 為基礎的製作而成，所以在本研發板上共提供兩種模式 JTAG(*.SOF)和 AS(*.POF)以進行 FPGA 的規劃；JTAG 模式為主要對FPGA 進行規劃，AS 模式主要為燒錄 Serial Configuration EPROM 使用。以下就以 Step by Step 方式協助了解如何進行 Serial Configuration EPROM 及 FPGA 的燒錄動作。

如果只是為了在實驗室燒錄FPGA或EPROM，而不需進行Compile時，不必 安裝完整版的Quartus II，可以只安裝Quartus II Programmer Only程式；此程式大 約為 20~30MB，可以較為簡省硬碟空間且較不佔用系統資源，操做方法亦無不 同。此程式可以Altera網站上下載，或由茂綸所提供的安裝光碟中找尋。

3.2.1 Hardware Setup 在第一次使用 Quartus II 時，要進行燒錄的流程前，需依照使用的 Download

Cable 進行設定。如巳完成設定，可以直接進行 3.2.3(JTAG)或 3.2.4(AS)。

1. 在 Quartus II Tools Programmer 執行。

https://www.altera.com/support/software/download/programming/quartus2/dnl-quartus2_programmer.jsp

2. 先進行 Hardware Setup，設定燒錄的硬體。

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3. 在 ”Available hardware items”中看到任何選項時，無法選擇正確的Hardware 時，則須要進行下一步驟，另外由 Add Hardware 去新增硬體。如果在此畫面中，”Available hardware items”巳有選項時，即可直接進入步驟 5。

4. 在 Hardware type 中可選擇”Byte-Blaster MV 或 Byte-Blaster II”，此時可以檢查在 Port 的欄位中是否為”LPT1”；如選擇為 USB-Blaster 時，此時Port 的欄位應為”USB”。完成設定後，選擇 OK 到下一步，即可完成”Add Hardware”

36

5. 根據目前使用硬體，從 Byte-Blaster II、Byte-Blaster MV、Ethernet-Blaster或 USB-Blaster 其中，選擇其相對的硬體設定。最後於 Currently selected hardware 上檢查是否看到所選擇的裝置。設定無誤，硬體設定即完成。關閉視窗，即可在 Programmer 中進行 JTAG 或 AS 模式燒錄。如為第一次使用 USB Blaster，請參照 4.3 安裝驅動程式。

37

3.2.2 Configuration Device Setting 本研發電路板上提供一個 Serial Configuration Device EPCS128，可於整個

Project 進行 Compile 前，直接設定 Quartus II 產生燒錄檔案的型式為 EPCS128 元件所使用，如此即可避免另外再進行轉檔的動作。

1. 於 Quartus II 選擇 Assignments Device，進行 Configuration Device 的 設定。

2. 選擇 Device & Pin Options 進行 Configuration Device 設定。

38

3. 選擇 Configuration Table，確定 Configuration Scheme 為 Active Serial 模 式，其 Configuration Device 為 EPCS128。

完成後，在整個 Project 完成 Compile 後，Quartus II 會自動產生相對應的燒 錄檔(POF)，即可參照 3.2.4 進行 Configuration Device 的燒錄。

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3.2.3 JTAG 本研發電路板以 JTAG 為主要規劃 Altera Stratix II FPGA 使用，需

用 QuartusII 產生之燒錄檔 SOF 做規劃。使用此種模式時，電源關閉後，資料即消失，需在重新啟動研發板電源後，再重新做一次步驟；但此

種規劃模式，其所需要時間較短。

1. 在 Quartus II Tools Programmer 執行。

2. 在 Mode 欄位中選擇”JTAG”。如 Hardware Setup 為 No Hardware 時， 需要重新進行 3.2.1 硬體設定中步驟。

40

3. 從 “Add File”加入須要燒錄至 Serial Configuration EPROM 的檔案。

4. 選擇要進行燒錄的檔案（*.SOF）。

41

5. 確定 Checksum 、 Device 正確無誤後，再點選 “Program/Configure”。

6. 使用Download Cable進行電腦與本研發電路板的JTAG Header連接7，完 成後，再使用Power Cable供電給本研發電路板後，按”Start”按鈕。

7 可參照 2.8，JTAG Heard位置。

42

7. 待 Progress 至 100%後，JTAG Down Load 流程即完成。

8. 最後可以再次確認訊息視窗，是否有顯示 Successfully performed operation(s)，如有紅色的 Error 或 Warring 產生，需再進行週邊設定及 硬體連接上的檢查，之後再進行一次完整的流程。

3.2.4 Active Serial Programming (AS) 本研發電路板使用 Active Serial Programming (AS) 模式燒錄 Serial Configuration Device (EPCS128)，Serial Configuration Device 一經正確完成燒錄後，即會在每次研發板電源啟動後，由 Serial Configuration EPROM 自動規劃 Altera Stratix IV-E Device Family。

1. 於 Mode 欄位中選擇”Active Serial Programming”。如 Hardware Setup 為No Hardware 時，需要重新進行 3.2.1 硬體設定中步驟。

43

2. 選擇要燒錄進去 Serial Configuration EPROM 的”燒錄檔（*.POF）”，再 選擇”Open”。

3. 確定 Device、Checksum 正確無誤後，再點選”Program/Configure”。

44

4. 使用Download Cable進行電腦與本研發電路板的AS Header連接8，完成 後，進行將Power Cable供電給本研發電路板後，按Start按鈕。

5. 待 Progress 至 100%後，JTAG Down Load 流程即完成。

6. 最後可以再次確認訊息視窗，是否有顯示 Successfully performed operation(s)，如有紅色的 Error 或 Warring 產生，需再進行週邊設定及 硬體連接上的檢查，之後再進行一次完整的流程。

8 可參照 2.7，AS Header位置。

45

3.2.5 Stratix IV-E Device Family 相容性設定

本研發電路板上提供 EP4SE290~EP4SE630 的容量，供 IC 設計者依實際需要做選擇，為避免在未來替換不同邏輯容量的考量，以致 I/O 腳位不相容，可於 QuartusII 設定，避免此一問題的發生。

1. 於 Quartus II 選擇 Assignments Device。

2. 於 Migration Compatibility 中選取”Migration Devices”。

3. 於 Compatible migration devices 中選取相容的元件至 Selected immigration devices 後並選擇”OK”。

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4. 再選取”Device & Pin Options…”。

5. 於”Unused Pins”選單中設定 Reserve all unused pins 為”As input

tri-stated”。

47

4. 附錄

48

4.1 Byteblaster MV/II 在 Windows 2K/XP 安裝指南

如果在 Programmer 進行 Hardware Setup 時，如果無法找到任何硬體， 則需要使用下列步驟進行手動安裝。

1. Support version : 　 Quartus II 5.0 or later

2. Drivers path : 　 QuartusII \Drivers\win2000

Default path=c:\Altera\\drivers\win2000

3. 安裝程序 　 到控制台

　 選取安裝、移除、及硬體疑難排解

　 選取下一步

49

　 選取新增/疑難排解裝置後選擇下一步

　 選取新增一項裝置

　 選取否，我要從清單中選取硬體

　 選取音效，視訊及遊戲控制器

50

　 選取從磁片安裝

　 選取瀏覽

　 找出檔案位置後，選取開啟

　 選取確定

51

　 選取是

　 選取 Altera Byte-blaster

　 選取是

　 選取下一步

52

　 選取完成

　 選擇重新啟動電腦

4. 確定是否安裝成功 　 到桌面上選取我的電腦按滑鼠右鍵選取內容

　 選取硬體下的裝置管理員

　 選取音效，視訊及遊戲控制器

53

　 Altera Byteblaster 如有出現在上面，則表示安裝成功!!

4.2 Microsoft Window XP SP2 相容性問題修正方法

如果使用者在微軟 Window XP 中，先安裝 Quartus II 軟體後，再行安裝微軟 Windows XP SP2 的軟體時，須要重新安裝 Byte-blaster 的驅動程式， 才可以再使用 Programmer 進行程式 Download 至硬體。其重新安裝方式如下：

Cd altera\quartusXX\drivers\i386 Bblpt.exe /r —removes the ByteBlaster driver Bblpt /i —reinstalls the ByteBlaster driver Net start ALTERABYTEBLASTER

4.3 USB Blaster Driver Installation

使用USB Blaster時，須先安裝USB Blaster的驅動程式。其所須的驅動程 式，皆置於Quartus II安裝預設的目錄中。詳細USB Blaster的規格，可由茂綸或Altera網站查詢。

　 Quartus II \Drivers\usb-blaster Default path=c:\Altera\\drivers\usb-blaster

1. 當 USB Blaster 插入 USB 擴充槽後，Windows 會自動跳出”新增一項硬體”。在視窗中選擇“從清單中手動選取的硬體(進階選項)＂後，選擇下一步。

http://www.gfec.com.tw/word_file/USB_Download_Cable.ziphttp://www.altera.com/literature/ug/ug_usb_blstr.pdf

54

2. 選擇“在這些位置中搜尋最好的驅動程式”中的“搜尋包這個位置”，使用 瀏覽去找 USB-Blaster 驅動程式所在位置，如果為預設目錄時，亦可直 接輸入”C:\altera\\drivers\usb-blaster”後，進行下一步。

3. 選擇 Altera USB-Blaster 後，下一步。

55

4. 選擇“繼續安裝＂按鈕，繼續安裝 Altera USB-Blaster 驅動程式。

5. 完成 Altera USB-Blaster 的安裝程序。

56

57

4.4 GFEC Stratix IV-E 研發電路板專屬拔取器使用方法

本研發電路板於出貨時，皆會附一只 GFEC Stratix IV-E 研發電路板專屬拔取器。其功能及目的為保護 Extension I/O 連接器，避免其長期使用後，因不正常的分離動作，造成連接器受損不堪使用，故如須從自行設計

的系統中分離 GFEC Stratix IV-E 研發電路板時，請使用 GFEC Stratix IV-E 研發電路板專屬拔取器，並遵照以下之方法，Step by Step。

本拔取工具僅提供輔助使用者從自行設計的系統中分離 GFEC Stratix IV-E 研發電路板之用，無法完全保證任何狀況下皆不損害基板，使用時仍請多加留意 GFEC Stratix IV-E 研發電路板是否變形或是其他問題。

以下圖表 4 為 GFEC Stratix IV-E 研發電路板專屬拔取器，其可分為兩個部份，在此稱為 A 和 B，以利說明使用方法，如圖所示：

圖表 4 GFEC Stratix II 研發電路板專屬拔取器外觀圖

本公司為因應客戶於使用上造成自行設計系統的電路板受損，故另附

一 GFEC Stratix IV-E 研發電路板專屬拔取器之輔助工具，以供搭配使用，保護系 統電路板。其外觀如圖表 5 所示：

圖表 5 GFEC Stratix II 研發電路板專屬拔取器之輔助工具

此外，在進行說明前，亦將 GFEC Stratix IV-E 研發電路板分成四個部份， 如圖表 6 所示：

58

圖表 6 GFEC Stratix IV-E 研發電路板與自行設計之系統連接完成圖

以下為一個示範，如何應用 GFEC Stratix IV-E 研發電路板專屬拔取器及其 輔助工具，從自行設計系統的電路板分離出 GFEC Stratix IV-E 研發電路板。

1. 請先到 A Side，及使用 GFEC Stratix IV-E 研發電路板專屬拔取器 B 的方向，置於 GFEC Stratix IV-E 研發電路板與自行設計的系統中間適當位置，並參考下列圖示。

2. 將 GFEC Stratix IV-E 研發電路板專屬拔取器向上旋轉。

59

3. 請到 A Side 另一端，置於 GFEC Stratix IV-E 研發電路板與自行設計的系統 中間適當位置，並參考下列圖示。

4. 將 GFEC Stratix IV-E 研發電路板專屬拔取器向上旋轉，此時 A Side 部分， 自行設計系統的電路板與 GFEC Stratix IV-E 研發電路板應該已經分離。

60

5. 請到圖表 6 中 B Side 的位置，使用 GFEC Stratix IV-E 研發電路板專屬拔取器 B 的方向。如有因電路板先天設計限制，無法直接使用，亦可使用 GFEC Stratix IV-E 研發電路板專屬拔取器 A 的方向，並搭配 GFEC Stratix IV-E 研發電路板專屬拔取器之輔助工具使用，參考下列圖示。

6. 將 GFEC Stratix IV-E 研發電路板專屬拔取器向上旋轉。

61

7. 同步驟 5，將 D Side 拉起。 8. 此時 Stratix IV-E 研發電路板應已經從自行設計的系統上分離。

62

4.5 尺寸圖

63

4.6 Recommend Layout Footprint

64

65

66

4.7 電路圖

B1_EN

B1_F39

B1_J38

B1_H39

B1_G37

B1_F38

B1_C39

J38

B1_D39

B1_D38

B1_E37

B1_E39

B1_D37

p

B1_J39

B1_G38

B1_G39

B1_F36

B1_C38

B1_E36

B1_G36

B1_EN

B1_EN

B1_U37

B1_R37

B1_T36

B1_T39

B1_R38

B1_P36

B1_P39

B1_K39

B1_K37

B1_T35

B1_T38

B1_R39

B1_K38

B1_U36

B1_V39

B1_M38

B1_L39

B1_V37

B1_M39

B1_P37

R34

R26

T32

U30

T33

U31U33

U28

L36

R27

N27P28

L37

N29N30

R35R36

T28

T34

U34

B1_N31

B1_G35

B1_M32

B1_L33B1_L34

B1_H36

B1_M29B1_M28

B1_H34

B1_K34

B1_K32

B1_J37

B1_J33

B1_K35

B1_J36B1_J35B1_J34

B1_H37

B1_U31

B1_L37B1_R26

B1_T32

B1_U28

B1_N30

B1_M33

B1_U30

B1_R36

B1_T28

B1_T33

B1_P28

B1_M34B1_N29

B1_R34B1_T34

B1_R35

B1_R27

B1_N27

B1_L36

p

J33

V37

B1_F39

B1_J38

B1_H39

B1_G37

B1_F38

B1_G38

B1_G39

B1_F36

B1_D39

B1_E37

B1_E39

B1_E36

B1_G36

B1_J39

R36

R34

T33

J37

W35

N27

VREF1

C38

M34

U37L36

K38

M33

H36

N31

U36

V38

R38

V35

H39

H37

R39

P36

W34

U31

K34

L33L34

N30V28

R35

D37

J34

D39

V39

E39 T32

L37

K39

U33

G35

M28

H34

R37

V31

M32

M29 P39

R26

W33

U34

T39

F36

L39

p

G38

G36

K35

T38

J39

T34

G39

p

W30K37

J36

F39

p

J35

V33

P37

T28

V29

C39

K32

R27

U39

T36T35

P28

V36

N29

U30

G37

B1_U30

B1_U33

B1_U28

B1_L36

B1_R34

B1_R26

B1_T32

B1_P28

B1_L37

B1_N29

B1_T33

B1_U31

B1_T28

B1_T34

B1_U34

B1_R27

B1_N27B1_N30

B1_R35B1_R36

E37

B2_AA34

B1_W33

B1_V31

B1_V28B1_V29

B1_U34

B1_W30B1_V33

B1_U33

B2_AA35

p

p

W34W35

E36

C38C39

B1_K39

B1_K37

B1_R37

B1_T36B1_R39

B1_K38

B1_R38

B1_P36

B1_P39

B1_L39

B1_M39

B1_P37B1_T35

B1_T38

B1_M38

P39R37

T36

P37T35

T38

R39

R38

P36

V39U37

M38M39

T39

U39

U36

C233

0.1u 0402

C231

0.1u 0402

C230

0.1u 0402

C232

0.1u 0402

C234

0.1u 0402

VCC_40

M39

D39

V37

V31W30V33

V36V35V38

V28V29W33

VREF1

p

p

Title

Size Document Number Rev

Date: Sheet of

EKA4SE_Bank1 0905

Stratix iV - Bank 1

1 14Thursday , May 07, 2009

B1_U37

B1_T39

B1_U39

B1_U36

B1_V39VREF1

H34

N31

M28M29

J35

H37

L33

M32

J34

K35

J37

K32J33

G35

K34

J36

L34

H36

M33M34

B1_U39

U35

QS_32X861

GND_1 24

GND_2 12

VCC_248

BE147BE235

VCC_136

A02

A13

A24

A35

A46

A57

A68

A79

A810

A911

A1014

A1115

A1216

A1317

A1418

A1519

A1620

A1721

A1822

A1923

B046

B1 45

B2 44

B3 43

B4 42

B5 41

B6 40

B7 39

B8 38

B9 37

B10 34

B11 33

B12 32

B13 31

B14 30

B15 29

B16 28

B1727

B18 26

B1925

NC1 1

NC2 13

pB1_C39

B1_D38B1_C38

B1_D37 U51A

BANK1

IO/DIFFJ33 IO_TX_L1n/PLL_L1_OUT0n

IO/DIFFIG35

O_RX_L1nIO/DIFFK32 IO_TX_L1p/PLL_L1_FB_OUT0p

IO/DIFFIH34 O_RX_L1p

VREF

1BR

32

VREF

1CV3

2

PLL_L1_CC39 LKnPLL_L1_CC38 LKp

IO/DIFFJ35

IO_TX_L2nIO/DIFFJ34 IO_TX_L2pIO/DIFFIE37 O_RX_L2nIO/DIFFIE36 O_RX_L2pIO/DIFFIO_TX_L3nK35

IO/DIFFIO_TX_L3pK34

IO/DIFFIO_RX_L3nD38

IO/DIFFIO_RX_L3pD37

IO/DIFFIO_TX_L4nL34

IO/DIFFIO_TX_L4pL33

IO/DIFFIO_RX_L4nF36

IO/DIFFIO_RX_L4pG36

IO/DIFFIO_TX_L5nM34

IO/DIFFIO_TX_L5pM33

IO/DIFFIO_RX_L5nD39

IO/DIFFIO_RX_L5pE39

IO/DIFFIO_TX_L6nM32

IO/DIFFIO_TX_L6pN31

IO/DIFFIO_RX_L6nF39

IO/DIFFIO_RX_L6pF38

IO/DIFFIO_TX_L7nJ37

IO/DIFFIO_TX_L7pJ36

IO/DIFFIO_RX_L7nH37

IO/DIFFIO_RX_L7pH36

IO/DIFFIO_TX_L8nM29

IO/DIFFIO_TX_L8pM28

IO/DIFFIO_RX_L8nG38

IO/DIFFIO_RX_L8pG37

IO/DIFFIO_TX_L9nN30

IO/DIFFIO_TX_L9pN29

IO/DIFFIO_RX_L9nG39

IO/DIFFIO_RX_L9pH39

IO/DIFFIO_TX_L10nL37

IO/DIFFIO_TX_L10pL36

IO/DIFFIO_RX_L10nJ39

IO/DIFFIO_RX_L10pJ38

IO/DIFFIO_TX_L11nP28

IO/DIFFIO_TX_L11pN27

IO/DIFFIO_RX_L11nK38

IO/DIFFIO_RX_L11pK37

IO/DIFFIO_TX_L12nR27

IO/DIFFIO_TX_L12pR26

IO/DIFFIO_RX_L12nK39

IO/DIFFIO_RX_L12pL39

IO/DIFFIO_TX_L13nN33

IO/DIFFIO_TX_L13pN32

IO/DIFFIO_RX_L13nM39

IO/DIFFIO_RX_L13pM38

IO/DIFFIO_TX_L14nP31

IO/DIFFIO_TX_L14pP30

IO/DIFFIO_RX_L14nM36

IO/DIFFIO_RX_L14pM35

IO/DIFFIO_TX_L15n R30

IO/DIFFIO_TX_L15p R29

IO/DIFFIO_RX_L15n N39

IO/DIFFIO_RX_L15p N38

IO/DIFFIO_TX_L16nR31

IO/DIFFIO_TX_L16p T31

IO/DIFFIO_RX_L16nN37

IO/DIFFIO_RX_L16p N36

IO/DIFFIO_TX_L17n T30

IO/DIFFIO_TX_L17p T29

IO/DIFFIO_RX_L17n P34

IO/DIFFIO_RX_L17p P33

IO/DIFFIO_RX_L18p N34IO/DIFFIO_TX_L18p U28

IO/DIFFIO_RX_L18n N35IO/DIFFIO_TX_L18n T28

IO/DIFFIO_TX_L22n R36

IO/DIFFIO_TX_L22p R35

IO/DIFFIO_RX_L22n T36

IO/DIFFIO_RX_L22p T35

IO/DIFFIO_TX_L23n T33

IO/DIFFIO_TX_L23p T32

IO/DIFFIO_RX_L23n P37

IO/DIFFIO_RX_L23pP36

IO/DIFFIO_TX_L24n R34

IO/DIFFIO_TX_L24p T34

IO/DIFFIO_RX_L24n R38

IO/DIFFIO_RX_L24p R37

IO/DIFFIO_TX_L25n U31

IO/DIFFIO_TX_L25p U30

IO/DIFFIO_RX_L25n P39

IO/DIFFIO_RX_L25p R39

IO/DIFFIO_TX_L26n V29

IO/DIFFIO_TX_L26p V28

IO/DIFFIO_RX_L26n T39

IO/DIFFIO_RX_L26p T38

IO/DIFFIO_TX_L27n U34

IO/DIFFIO_TX_L27p U33

IO/DIFFIO_RX_L27n U37

IO/DIFFIO_RX_L27p U36

IO/DIFFIO_TX_L28p W28

IO/DIFFIO_RX_L28n U39

IO/DIFFIO_RX_L28p V39

IO/DIFFIO_TX_L29n V31

IO/DIFFIO_TX_L29p W30

IO/DIFFIO_RX_L29n V38

IO/DIFFIO_RX_L29p V37

IO/DIFFIO_TX_L30n V33

IO/DIFFIO_TX_L30p W33

IO/DIFFIO_RX_L30n V36

IO/DIFFIO_RX_L30p V35

IO/DIFFIO_TX_L33n/PLL_L2_OUT0n W35

IO/DIFFIO_TX_L33p/PLL_L2_FB_OUT0p W34

IO/DIFFIO_RX_L33n/CLK0n W37

IO/DIFFIO_RX_L33p/CLK0p W36

CLK1n W39

CLK1pW38

VREF

1AK3

1

J5A

SOLC

A0 1

B0 2

A1 3

B1 4

A2 5

B2 6

A3 7

B38

A4 9

B410

A5 11

B5 12

A6 13

B6 14

A7 15

B7 16

A8 17

B8 18

A9 19

B9 20

A10 21

B10 22

A11 23

B11 24

A12 25

B12 26

A1327

B13 28

A14 29

B14 30

A15 31

B15 32

A16 33

B16 34

A17 35

B17 36

A18 37

B18 38

A19 39

B19 40

A20 41

B20 42

A21 43

B2144

A22 45

B22 46

A23 47

B23 48

A24 49

B24 50

C0101

D0102

C1103

D1104

C2105

D2106

C3107

D3108

C4109

D4110

C5111

D5112

C6113

D6114

C7115

D7116

C8117

D8118

C9119

D9120

C10121

D10122

C11123

D11124

C12125

D12126

C13127

D13128

C14129

D14130

C15131

D15132

C16133

D16134

C17135

D17136

C18137

D18138

C19139

D19140

C20141

D20142

C21143

D21144

C22145

D22146

C23147

D23148

C24149

D24150

R85100 0603

U15

QS_32X861

GND_1 24

GND_2 12

VCC_248

BE147BE235

VCC_136

A02

A13

A24

A35

A46

A57

A68

A79

A810

A911

A1014

A1115

A1216

A1317

A1418

A1519

A1620

A1721

A1822

A1923

B0 46

B1 45

B2 44

B3 43

B4 42

B5 41

B6 40

B7 39

B8 38

B9 37

B10 34

B1133

B12 32

B1331

B14 30

B15 29

B16 28

B17 27

B18 26

B19 25

NC1 1

NC2 13

U33

QS_32X861

GND_1 24

GND_2 12

VCC_248

BE147BE235

VCC_136

A02

A13

A24

A35

A46

A57

A68

A79

A810

A911

A1014

A1115

A1216

A1317

A1418

A1519

A1620

A1721

A1822

A1923

B046

B1 45

B2 44

B3 43

B4 42

B5 41

B6 40

B7 39

B8 38

B9 37

B10 34

B11 33

B12 32

B13 31

B14 30

B15 29

B16 28

B1727

B18 26

B1925

NC1 1

NC2 13

R154

0 0402

J1A

TOLC

A01

B02

A13

B14

A25

B26

A37

B38

A49

B410

A511

B512

A613

B614

A715

B716

A817

B818

A919

B920

A1021

B1022

A1123

B1124

A1225

B1226

A1327

B1328

A1429

B1430

A1531

B1532

A1633

B1634

A1735

B1736

A1837

B1838

A1939

B1940

A2041

B2042

A2143

B2144

A2245

B2246

A2347

B2348

A2449

B2450

C0 101

D0 102

C1 103

D1 104

C2 105

D2 106

C3 107

D3108

C4 109

D4110

C5 111

D5 112

C6 113

D6 114

C7 115

D7 116

C8 117

D8 118

C9 119

D9 120

C10 121

D10 122

C11 123

D11 124

C12 125

D12 126

C13127

D13 128

C14 129

D14 130

C15 131

D15 132

C16 133

D16 134

C17 135

D17 136

C18 137

D18 138

C19 139

D19 140

C20 141

D20 142

C21 143

D21144

C22 145

D22 146

C23 147

D23 148

C24 149

D24 150

U34

QS_32X861

GND_1 24

GND_2 12

VCC_248

BE147BE235

VCC_136

A02

A13

A24

A35

A46

A57

A68

A79

A810

A911

A1014

A1115

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