7/27/2019 guia de labo digitales n3
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Sem. 2013-II Ing. Oscar Casimiro Pariasca
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOSFACULTAD DE INGENIERIA
ELECTRONICALABORATORIO DE CIRCUITOS DIGITALES
Laboratorio 3: Circuitos Sumadores , Comparadores y Generador de
Paridad con circuitos MSI
Profesor: Ing. Oscar Casimiro Pariasca
I. OBJETIVO:
1. Analizar y verificar el funcionamiento de un sumador binario
paralelo2. Analizar y verificar el funcionamiento de un comparador
de magnitud3. Analizar y verificar el funcionamiento de un
generador de paridad
II. MATERIALES y EQUIPO :
- CI. TTL: 74LS00, 74LS04, 74LS08, 74LS10, 74LS83, 74LS85,
74LS86, puertas bsicas.- 8 Diodos LED , 8 Resistencias R=120 ohm,
watt; display de nodo comn; microswitch
de 8P8T- Protoboard. Alambre slido AWG No. 22 diferentes
colores; pelador de alambre; alicate de
punta- Fuente de Voltaje C.C. regulada de 5 Voltios;
Multmetro.
III. CUESTIONARIO PREVIO
1. A partir del sumador de 1 bit , construir un sumador binario
de 4 bits.2. Presentar los diagramas esquemticos y las tablas de
verdad de los C.I. M.S.I.
concernientes a esta practica (74LS83, 74LS85, 74LS86)
3. Explique el funcionamiento de un Sumador binario paralelo de
4 bits.
4. Explique el funcionamiento de un comparador de magnitud de 4
bits
5. Explique el funcionamiento de un circuito generador de
paridad. Explique el caso de
paridad par o impar6. Disee un sumador/restador aritmtico en
complemento a 2 de 4 bits
IV. PROCEDIMIENTO EXPERIMENTAL
A. Sumador binario paralelo de 4 bits
1. Implementar un sumador completo de 2 bits A y B , con Ci.
2. Implementar utilizando el CI 7483 el sumador binario de 4
bits tal como se muestra en lafigura: Aada un display
3. Realice un mnimo de 5 sumas para comprobar su funcionamiento
.
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B. Comparador de magnitud
1. Utilizando el CI SN 7485, implemente el comparador de
magnitud de 4 bits como semuestra en la figura. Comprobar su
funcionamiento:
C. Generador de Paridad
1. Disear e implementar dos circuitos: un generador de paridad
para una palabra de tresbits (A2A1A0), que genere un bit de paridad
P = 1 para paridad par (cantidad de bits 1transmitidos debe ser
par), y un verificador de paridad que genere un bit de error E =
1en el caso que la palabra transmitida, incluyendo el bit de
paridad (A2A1A0P),contenga un bit errado.}
V. CUESTIONARIO FINAL:
1. Respecto al sumador binario de 4 bits, justifique
algebraicamente el funcionamiento del
sumador, respecto a la variable C0(acarreo de entrada).
2. Explique el funcionamiento de un circuito restador binario
utilizando el mtodo de
complemento a uno y complemento a dos.
3. Hasta qu nmero puede contarse empleando un nmero binario de 6
bits?
4. Disear un circuito comparador de dos nmeros de 2 bits
5. Mencione y explique aplicaciones del generador de paridad y
del verificacdor de
paridad.
6. Presentar y explicar el diagrama esquemtico para expandir el
comparador de 4 bits y
obtener un comparador de magnitud de 8 bits
VI. CONCLUSIONES Y OBSERVACIONES.
