G.V. Persiano – Elettronica Digitale

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1G.V. Persiano – Elettronica Digitale

Memorie a semiconduttoreCaratteristiche:

- Parti del sistema dedicate all’immagazzinamento di dati e istruzioni

- Occupano la maggior parte dell’area di un microprocessore

- Maggiore versatilità nelle regole di progetto rispetto alle porte logiche

In relazione al livello di astrazione, l’unità base delle celle di memoria è data da:

Livello di circuito bit (cella individuale)

Livello di chip byte (gruppo di 8 o 9 bits)

Livello di sistema word


Classificazione delle memorie

Memoria volatile circuito non alimentato: dati persi

Memoria non volatile circuito non alimentato: dati conservati

Read-Write Memory (RWM)Non-VolatileRead-Write

Memory (NVRWM)Read-Only Memory (ROM)

EPROM

E 2PROM

FLASH

RandomAccess

Non-RandomAccess

SRAM

DRAM

Mask-Programmed

Programmable (PROM)

FIFO

Shift Register

CAM

LIFO


Tempi caratteristici delle memorie

Write cycleRead access Read access

Read cycle

Write access

Data written

Data valid

DATA

WRITE

READ

Tempi di accesso e di ciclo in lettura e scrittura

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Architettura delle memorie

Architettura NxM senza decodificatore

Uso dei decodificatori

Word 0Word 1Word 2

Word

Word

Cella dimemoria

M bits

S0

S1

S2

SN -2

SN -1

Input-Output(M bits)

Nw

ords

N -1

N -2

N words selezione di N segnali

Se N elevato problemi di collegamento e di impacchettamento


Architettura con decodificatore

- Decodificatore riduce il linee da N a K

Word 0Word 1Word 2

Word

Word

Cella dimemoria

M bits

S0

S1

S2

SN -2

SN -1

Input-Output(M bits)

N -1

N -2

A 0

A 1

A K -1 Dec

odifi

cato

re


Architettura di una memoria NxM con struttura a matrice

Problema: se k>>M, altezza >> larghezza(progetto ottimo se rapporto di aspetto ≅ 1)

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Architettura di una memoria NxM con struttura gerarchica

- Collegamenti più brevi tra i blocchi minori tempi di accesso- Solo un blocco alla volta attivato minore potenza dissipata

Vantaggi:


Memorie a sola lettura (ROM)Caratteristiche: - Memorie non volatili- Programmabili una sola volta dal costruttore o dall’utente (PROM)- Usate per applicazioni con operazioni ripetitive (lavatrici, calcolatrici, ecc.)

Celle ROM nelle diverse tecnologie

WL

BL

1

WL

BL

0

DiodoBL connessa con resistenza a massa

“1”= VWL-VD

“0”= 0

Scarso isolamento tra WL e BL

Corrente di WL carica anche BL


1

0

MOS Soluzione 1(OR)

BL connessa con carico attivo a massa

“1”= VOH

“0”= 0

Completo isolamento tra WL e BL

Collegamento VDD (troppa area)

WL

BL

WL

BL

VDD

BL connessa con carico attivo a VDD

“1”= VDD

“0”= VOL

Completo isolamento tra WL e BL

MOS Soluzione 2(NOR)

WL

BL

WL

BL

GND

1

0

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Matrici ROM con MOS

Configurazione di tipo OR

WL[0]

VDD

WL[1]

WL[2]

WL[3]

Vbias

Dispositivi di pull-down

VDD

- Ogni VDD per 2 righe (mirroring)

- WL attivata per 0 → 1

- Dispositivi di pull-up a dimensione minima(VOH ≅ VDD/2)


Configurazione di tipo NOR

Dispositivi di pull-up

WL[0]

GND

BL[0]

WL[1]

WL[2]

WL[3]

VDD

BL[1] BL[2] BL[3]

GND

- Ogni VDD per 2 righe (mirroring)


- Dispositivi di pull-down a dimensione minima(VOL ≅ VDD/2)


Configurazione di tipo NAND

Dispositivi di pull-up

- Minor area (no linee di GND)

- Funzionamento in logica inversa


- BL a riposo uguale a 0

- Dispositivi di pull-down a dimensione minima

WL[0]

WL[1]

WL[2]

WL[3]

VDD

BL[3]BL[2]BL[1]BL[0]

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Modelli equivalenti MOS per il transitorio

Modello per la ROM a NOR

- Capacità parassita dovute a gate e interconnessioni

- Resistenza parassita delle interconnessioni

- Capacità parassita dovute a gate-drain e drain

- Resistenza parassita ininfluente

Modello per la ROM a NAND

- Capacità parassita dovute a gate e interconnessioni

- Resistenza parassita delle interconnessioni

- Capacità parassita dovute a drain-source e gate

- Resistenza parassita dovuta a serie NMOS


Riduzione del tempo di ritardo della word line

Pilotaggio della WL da ambo i lati

Tecniche adottate: - Pilotaggio della word line da ambo i lati- Introduzione di un by-pass metallico- Utilizzo di siliciuri al posto del polisilicio

Introduzione di un by-pass metallico


Riduzione della potenza dissipata

ROM a NOR con pull-up precaricati

- Potenza statica nulla

- Nessun vincolo su dimensioni pull-up

- Tecnica usata anche per NVRWM e RAM

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Memorie ROM riprogrammabili (NVRWM)Caratteristiche: - Memorie non volatili- basate su MOS a doppia gate, con seconda gate "fluttuante" (FAMOS,FLOTOX)- riprogrammabili più volte usando tecniche elettriche e raggi UV- programmazione delle celle mediante alterazione della VT- in base ai meccanismi di scrittura/cancellazione EPROM, EEPROM, Flash

Campi di applicazione delle NVRWM


Andamento di mercato delle NVRWM


ROM programmabile-cancellabile (EPROM)

Floating Avalanche MOS (FAMOS)

Operazione di lettura

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ROM cancellabile elettricamente (EEPROM)

Programmazione del FAMOS

FLOating-gateTunnelling OXide MOS (FLOTOX)


Effetto Fowler-Nordheim: programmazione e cancellazione

Operazione di lettura di una cella EEPROM

MOSFET usato per accesso in lettura

FLOTOX usato per immagazzinamento dato


Memoria EEPROM di tipo flash (FLASH)

Programmazione e cancellazione della FLASH

- Combina la densità della EPROM con la versatilità della EEPROM- programmazione EPROM (valanga), cancellazione EEPROM (Fowler-Nordheim)- cancellazione contemporanea di tutta (o parte) della memoria complessiva

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Durata della FLASH

Distribuzione VT in una matrice da 1Mbit


Limiti di scalabilità dello spessore di ossido tox

Stato dell'arte caratteristiche NVRWM (1992)


Evoluzione della capacità della FLASH

Celle Multilivello

Caratteristiche: - 2bit/cella realizzata- difficoltà a determinare 2K bande di VT (K=numero bit/cella)- difficoltà nel tener basso il tempo di accesso in lettura

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Memorie a lettura-scrittura (RAM)Caratteristiche: - Memorie volatili - In base al meccanismo di scrittura RAM statiche (SRAM) o dinamiche (DRAM)- Scrittura del dato tramite reazione positiva o carica su di una capacità- Configurazioni tipo a 6 MOS/cella (6T), 3 MOS/cella (3T) e 1 MOS/cella (1T)- Configurazioni con 2 uscite complementari o con uscita singola

Celle di memoria SRAM a 6T

Caratteristiche: - Struttura del flip-flop con i pass-transistor M5 e M6- Dimensionamento dei MOS per corrette operazioni

di WRITE e READ


Operazione di scrittura (WRITE)

Esempio: supponiamo di volere che Q = 1 → 0


Operazione di lettura (READ)

Esempio: supponiamo che Q = 1

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Cella di memoria SRAM con carico resistivo

Confronto tra i diversi tipi di pull-up

Problema: cella a 6T occupa troppa area

Soluzione: resistenze R di pull-up al posto dei PMOS ⇒ area ridotta del 30%


Cella di memoria DRAM a 3T

Caratteristiche: - La carica persa per leakage è rifornita con refresh anziché con pull-up (SRAM)- Rispetto SRAM, la cella è semplificata eliminando la ridondanza delle uscite- Contrariamente che in SRAM, non vi è nessun vincolo sulle dimensioni dei MOS- L'operazione di lettura è non-distruttiva- Il valore di tensione in X corrispondente ad "1" è pari a VWWL -VT ⇒ bootstrap


Cella di memoria DRAM a 1T

Caratteristiche: - Per scrivere, la capacità CS è caricata o scaricata abilitando WL e BL- Per leggere, la carica si ridistribuisce tra la capacità CS e la capacità CBL

- Il valore dello swing ∆V è piccolo, tipicamente intorno ai 250 mV- Siccome ∆V è molto piccolo, occorre un sense amplifier per accelerare la lettura - È richiesta la capacità aggiuntiva CS , da considerare anche nel progetto- L'operazione di lettura è distruttiva ⇒ necessità di rigenerare il dato - Il valore di tensione in X corrispondente ad "1" è pari a VWWL -VT ⇒ bootstrap

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DecodificatoriCaratteristiche: - parti del sistema dedicate all'indirizzamento in una cella di memoria- insiemi di N=2L porte logiche, con N=n° di words e L=n° bit di ingresso- progetto strettamente connesso a quello delle celle di memoria (pitch matching)

Decodificatori di riga

Usando pseudo-NMOS o porte dinamiche n° di transistors = (L+1)*2L

n° MOSper porta

n° porte

In logica a rapporto o porte dinamiche n° di transistors = 11*1024=11.264

Esempio: decodificatore di indirizzo a 10 bit (L=10)

Decodifica a porte NOR


Decodificatore dinamico a NOR da 2 a 4 Decodificatore dinamico a NAND da 2 a 4

Confronto: progetto NAND minor area e consumo di potenza rispetto NOR


Decodificatore a NAND mediante uso di predecoder

Esempio: decodificatore di indirizzo a 10 bit (L=10)

(Decodifica con NAND a 10 ingressi)

(Decodifica con NAND a 5 ingressi,predecodifica con NOR a 2 ingressi)

Caratteristiche: - Riduzione n° MOS se predecoder FCMOS ne servono (1024x6)+(5x4x4)=6.224- Poiché fan-in si dimezza (10→ 5) tp si riduce di circa un fattore 4 - Carico su linee di indirizzo verticali si dimezza (29 → 28 ) ulteriore riduzione di tp

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Decodificatori di colonna

Se K=n° bit di indirizzo di colonna multiplexer a 2K ingressi

Decodificatore di colonna a pass-transistors

Vantaggio: ottima velocità, solamente 1 MOS aggiuntivo lungo il segnale dati

Svantaggio: eccessivo n° di MOS, pari a (K+1)*2K + 2K se K=10, n° MOS pari a 12.288


Decodificatore di colonna ad albero

Vantaggio: ridotto n° di MOS, pari a 2*(2K-1) se K=10, n° MOS pari a 2.048

Svantaggio: bassa velocità, poiché K MOS in serie


Amplificatori di sense

Problema: tenere basso il valore di tp per velocizzare le operazioni della memoria

Soluzione: utilizzare un amplificatore di sense

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a) Guadagno di tensione

- in DRAM a 1T, necessario per amplificare la bassa ∆V (250 mV)

- in altre memorie, consente di ridurre ∆V su bit lines riduzione di tp e PD

b) Accelerazione della transizione delle bit lines

- compensa le limitate capacità di pilotaggio in uscita della cella di memoria

c) Riduzione della potenza dissipata

- riducendo ∆V su bit lines minore consumo per caricare e scaricare bit lines

d) Rigenerazione del segnale

- necessario per ripristinare sulle bit lines lo swing logico completo

Proprietà e funzioni dell’amplificatore di sense


Amplificazione differenziale

Schema per amplificazione in SRAM

Caratteristiche: - annulla gli effetti di diversi valori di tensione corrispondenti a "0" e "1"- sopprime il rumore dovuto alla VDD e ad accoppiamenti capacitivi tra WL BL- amplifica le differenze tra le due bit lines e BL e BL- applicabile direttamente solo a SRAM- utilizzabile per più celle tramite decodificatore riduzione di area e potenza


Amplificatore di sense a specchio di corrente

Amplificatore di sense ad accoppiamento incrociato

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Amplificatore di sense basato su latch

Conversione da single-ended a differenziale


Architettura "open bit-line" con cella "fittizia"

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