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Holger Flemming
Synthese digitaler ASICs,vom VHDL-Code zum fertigen Chip
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Montag, 14. November 2011
Holger Flemming, GSI, EEEE Meeting 14.11.2011
Überblick
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VHDL CodeSynthese
Place and Routing Silizium
Beispiel: GPRC1 REadout Controllerhttp://wiki.gsi.de/pub/EE/EEMeetVortragArch/EE_Meeting_Readout.pdf
Montag, 14. November 2011
Holger Flemming, GSI, EEEE Meeting 14.11.2011
Ausgangspunkt
• Synthetisierbarer VHDL-Code• GPRC1 : 30906 Zeilen VHDL-Code
• VHDL-Verhaltensmodelle für IP-Cores
• Eigene Full Custom Design Blöcke• 10 Bit DACs• Komparatoren• Auch hier Verhaltensmodelle
• Essentiell: Möglichst vollständige Simulation!• eventuell Test auf FPGA
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Schritt 1: Synthese
• Realisierung der in VHDL beschriebenen Digitallogik mit elementaren Logikfunktionen (Standardzellen)
• Timinganalyse• Werden Setup- und Holdzeiten der Register eingehalten?
• Optimierung
• Design Compiler
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Standardzellbibliothek
• Für die Zieltechnologie wird Standardzellbibliothek benötigt
• Kommerzielle Bibliotheken• Teilweise für „academic use“ kostenlos über Europractice• IP-Cores: SRAM, ROM, PLLs• Keine Tapeout-Kits:• keine Schaltbilder• keine Layouts
• Eigene Bibliotheken• geringerer Umfang• aber sowohl Schaltbilder als auch Layouts vorhanden
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GSI CORELIB V2
• Bibliothekskomponenten
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Statical Timing Analysis (STA)
• Überprüfung sämtlicher Pfade• Keine kombinatorischen
Schleifen!• Überprüfung der Einhaltung
von Setup und Hold• Definition des Slack:
• Slack muss stets >0 sein
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CLK
Data
tSetup tHold
TSetupSlack = tcap ! tarriv
= Tclk ! !uncert ! tSetup ! !FF ! !Path
THoldSlack = tarriv ! tcap
= !FF + !Path ! !uncert ! tHold
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Synthese
• Nach erfolgreicher Synthese:• Verilog-Netzliste, enthält alle Standardzellen und Verbindungen• Reports bezüglich Timing, Power etc.
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Schritt 2: Place and Routing
• SOC Encounter von Cadence
• Umsetzung der Verilog-Netzliste in ein ASIC-layout• Import der Netzliste und aller Komponenten• Floorplanning• Platzieren der Standardzellen• Clock-Tree-Synthese• Routing
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Desing Import
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Floorplanning
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GSI CORELIB V2
• Standardzellenlayout
• Links und rechts beliebig kombinierbar
• Benachbarte Reihen gespiegelt
• Breite und Höhe Vielfaches des Routinggrids
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Platzieren
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Platzieren
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Taktbaum-Synthese
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Taktbaum-Synthese
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Routing
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Routing
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Routing
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IO Ring und Ersetzen der Makroblöcke
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Vielen Dank für die Aufmerksamkeit
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