Intel Stratix 10 通用 I/O 用户指南 · 2020. 9. 4. · Intel® Stratix® 10 通用I/O 用户指南针对Intel ® Quartus Prime设计套件的更新：18.0 订阅反馈 UG-S10GPIO

Intel® Stratix® 10 通用 I/O 用户指南

针对 Intel® Quartus® Prime 设计套件的更新：18.0

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UG-S10GPIO | 2018.07.09

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https://www.intel.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/hb/stratix-10/ug-s10-gpio-ch.pdf

https://www.intel.cn/content/www/cn/zh/programmable/documentation/sam1438349166154.html

内容

1. Intel® Stratix® 10 I/O 概述............................................................................................. 41.1. Intel Stratix 10I/O 和差分 I/O 缓冲器......................................................................... 51.2. Intel Stratix 10 I/O 纵向移植支持..............................................................................6

2. Intel Stratix 10 I/O 体系结构和功能................................................................................... 72.1. Intel Stratix 10 器件中的 I/O 标准和电压电平................................................................7

2.1.1. Intel Stratix 10 I/O 标准支持........................................................................82.1.2. Intel Stratix 10 I/O 标准电压电平支持.............................................................9

2.2. Intel Stratix 10 器件中的 I/O 单元结构...................................................................... 112.2.1. Intel Stratix 10 器件的 I/O Bank 体系结构..................................................... 112.2.2. Intel Stratix 10 器件的 I/O 缓冲器和寄存器.....................................................12

2.3. Intel Stratix 10 器件中可编程 IOE 功能......................................................................132.3.1. 可编程输出摆率控制.................................................................................... 142.3.2. 可编程 IOE 延迟.........................................................................................152.3.3. 可编程开漏输出..........................................................................................152.3.4. 可编程总线保持..........................................................................................152.3.5. 可编程的上拉电阻器.................................................................................... 162.3.6. 可编程预加重（Programmable Pre-Emphasis）............................................... 162.3.7. 可编程差分输出电压.................................................................................... 172.3.8. 可编程电流强度..........................................................................................17

2.4. Intel Stratix 10 器件的片上 I/O 匹配.........................................................................192.4.1. Intel Stratix 10 器件中无校准的 RS OCT............................................................. 202.4.2. Intel Stratix 10 器件中带校准的 RSOCT.............................................................. 222.4.3. Intel Stratix 10 器件中带校准的 RT OCT............................................................. 232.4.4. 动态 OCT................................................................................................. 252.4.5. 差分输入（RD OCT）.................................................................................. 262.4.6. Intel Stratix 10 器件中的 OCT 校准模块.........................................................27

2.5. Intel Stratix 10 器件的外部 I/O 匹配.........................................................................272.5.1. 单端 I/O 匹配............................................................................................ 282.5.2. Intel Stratix 10 器件的差分 I/O 匹配.............................................................31

3. Intel Stratix 10 I/O 设计考量..........................................................................................363.1. 指南：VREF 源和 VREF 管脚...................................................................................... 363.2. 指南：观察 3.0 V 对接的器件绝对最大额定值................................................................ 363.3. 指南：基准电压和非基准电压 I/O 标准..........................................................................373.4. 指南：上电排序期间不可驱动 I/O 管脚..........................................................................383.5. 指南：最大 DC 电流限制...........................................................................................38

4. Intel Stratix 10 I/O 实现指南..........................................................................................394.1. GPIO Intel FPGA IP .............................................................................................39

4.1.1. GPIO IP 核数据路径...................................................................................404.1.2. 寄存器封装............................................................................................... 43

4.2. 验证资源利用率和设计性能........................................................................................434.3. GPIO 时序...........................................................................................................44

4.3.1. 时序组件.................................................................................................. 44

内容

Intel® Stratix® 10 通用 I/O 用户指南反馈

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4.3.2. 延迟单元.................................................................................................. 464.3.3. 时序分析.................................................................................................. 464.3.4. 时序收敛指南............................................................................................ 49

4.4. GPIO IP 核设计实例...............................................................................................494.4.1. GPIO 可综合 Intel Quartus Prime 设计实例.................................................... 494.4.2. GPIO IP 核仿真设计实例............................................................................. 50

4.5. 验证管脚移植兼容性................................................................................................ 504.6. IP 移植到 GPIO IP 核.............................................................................................. 51

4.6.1. 移植您的 ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR 和 ALTIOBUF IP 核....... 514.6.2. 指南：交换已移植 IP 中的 datain_h 和 datain_l 端口..................................... 51

5. GPIO Intel FPGA IP 参考................................................................................................525.1. GPIO Intel FPGA IP 参数设置..................................................................................525.2. GPIO Intel FPGA IP 接口信号..................................................................................53

5.2.1. 共享信号.................................................................................................. 565.2.2. 数据接口的数据比特顺序...............................................................................565.2.3. 数据接口信号和相应的时钟............................................................................ 57

6. Intel Stratix 10 通用 I/O 用户指南存档............................................................................... 58

7. Intel Stratix 10 通用 I/O 用户指南文件修订历史................................................................... 59

内容

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1. Intel® Stratix® 10 I/O 概述

Intel® Stratix® 10 通用 I/O（GPIO）系统由 I/O 单元（IOE）和 GPIO Intel FPGA IP 组成。

• IOE 包含的双向 I/O 缓冲器和 I/O 寄存器位于 LVDS I/O bank 中。

• GPIO IP 核支持 GPIO 组件和功能，包括双倍数据速率 I/O （DDIO）、延迟链、I/O 缓冲器、控制信号和时钟。

• 其中两个 LVDS I/O bank 与安全器件管理器（SDM）共享。

• 对于具有硬处理器系统（HPS）的器件，其中三个 LVDS I/O bank 与 HPS SDRAM 接口共享。

• 3 V I/O bank 无 I/O 寄存器和 DDIO 功能。

相关链接

• 安全器件管理器， Intel Stratix 10 配置用户指南提供有关安全器件管理器的更多信息。

• 含有 HPS 的 Intel Stratix 10 EMIF 的 I/O Bank 使用限制， Intel Stratix 10 外部存储器接口用户指南

提供关于 HPS SDRAM 接口使用的共享 LVDS I/O bank 的更多信息。

• 硬核处理器系统 I/O 管脚多路复用， Intel Stratix 10 硬处理器系统技术参考手册提供关于 HPS 中专用 I/O 管脚的更多信息。

• SDM 管脚映射， Intel Stratix 10 配置用户指南提供关于 SDM 使用 SDM 共享 LVDS I/O bank 中管脚的更多信息。

• 安全器件管理器（SDM）管脚， Intel Stratix 10 GX、MX 和 SX 器件系列管脚连接指南提供关于 SDM 管脚说明和连接指南的更多信息。

• HyperFlex 内核体系结构， Intel Stratix 10 器件概述提供关于 Hyper-Registers 和 HyperFlex 内核体系结构的详细信息。Hyper-Registers是额外的寄存器，存在于内核架构中每个互联布线段(interconnect routing segment)中，包括连接到 I/O 缓冲器输入和输出的布线段。

• Intel Stratix 10 通用 I/O 用户指南存档 (第 58 页)提供之前版本 GPIO Intel FPGA IP 的用户指南列表。

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Intel Corporation. All rights reserved. Agilex, Altera, Arria, Cyclone, Enpirion, Intel, the Intel logo, MAX, Nios,Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/orother countries. Intel warrants performance of its FPGA and semiconductor products to current specifications inaccordance with Intel's standard warranty, but reserves the right to make changes to any products and servicesat any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intelcustomers are advised to obtain the latest version of device specifications before relying on any publishedinformation and before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015Registered

https://www.intel.cn/content/www/cn/zh/programmable/documentation/sss1439972793861.html#sss1440053381228

https://www.intel.cn/content/www/cn/zh/programmable/documentation/kly1427763997001.html#eah1470105820113


https://www.intel.cn/content/www/cn/zh/programmable/documentation/lro1459969071050.html#ahc1469470955581


https://www.intel.cn/content/www/cn/zh/programmable/documentation/lod1484643014646.html#wny1484644878898

https://www.intel.cn/content/www/cn/zh/programmable/documentation/joc1442261161666.html#joc1432140239932


https://www.intel.com/content/www/us/en/quality/intel-iso-registrations.html



1.1. Intel Stratix 10I/O 和差分 I/O 缓冲器

通用 I/O (GPIO)由 LVDS I/O 和 3 V I/O bank 组成：

• LVDS I/O bank — 最高支持 1.8 V 差分和单端 I/O 标准。LVDS I/O 管脚形成真差分 LVDS通道的管脚对。每对支持两个管脚之间的并行输入/输出匹配。可将每个 LVDS 通道仅用作发送器或仅用作接收器。每个 LVDS 通道支持带 DPA 电路的发送 SERDES 和接收 SERDES。例如：如果将 72 个通道中的 30 个通道用作发送器，则可将其余 42 个通道用作接收器。

• 3 V I/O bank — 最高支持 3 V 单端和 differential SSTL、HSTL 和 HSUL I/O 标准。在Intel Stratix 10 器件中，每个 3 V I/O bank 仅为其 8 八个单端 I/O 提供 2 个输出使能（OE）。这个 I/O bank 内的单端 I/O 支持所有可编程的 I/O 单元（IOE）功能，除了：

— 可编程预加重

— RD 片上匹配(OCT)

— 校准 RS 和 RT OCT

— 内部 VREF 生成

— 动态 OCT

注意: Intel Stratix 10 器件中的 3 V I/O bank 不支持 GPIO IP 核的 DDIO 功能。如果使用的 I/O 标准仅有 3 V I/O bank 支持，（例如：3.0 V LVCMOS），则旁路 DDIO。要旁路 DDIO 功能，将GPIO IP 核的 Register mode 设置成 none。

注意: 3 V I/O bank 位于 Intel Stratix 10 收发器 tile。仅 L-tile 和 H-tile 收发器 tile 具有这些 bank。

相关链接

• Intel Stratix 10 器件中可编程 IOE 功能 (第 13 页)

• Intel Stratix 10 器件的管脚说明（Pin-Out）文件提供每种 Intel Stratix 10 器件和封装的 I/O 计数和 I/O bank 位置。


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https://www.altera.com/support/literature/lit-dp.html#stratix-10


1.2. Intel Stratix 10 I/O 纵向移植支持

图 1. Intel Stratix 10 产品线的移植能力 — 初步

• 箭头标示移植路径。阴影部分为每纵向移植路径中所包含的器件。浅色阴影为相同路径中具有较少资源的器件。

• 要实现相同移植路径中跨产品线的完整 I/O 移植，需限制 I/O 和收发器的使用，以匹配具有最低 I/O 和收发器数产品线。

• 可在 Intel Stratix 10 MX 2100 产品线的 UF53 和 NF53 封装之间进行水平移植。但产品线中不同订购部件号具有不同的 LE 计数或 HBM 功能。

器件系列产品型号HF35

封装

NF43 NF48 SF48 UF50 UF53 NF53 HF55 YF55 UF55GX 400GX 650GX 850

Stratix 10 GX

GX 1100GX 1650GX 2100GX 2500GX 2800GX 4500GX 5500TX 1650TX 2100

Stratix 10 TXTX 2500TX 2800MX 1100MX 1650Stratix 10 MXMX 2100SX 400SX 650SX 850

Stratix 10 SX

SX 1100SX 1650SX 2100SX 2500SX 2800SX 4500SX 5500

注意: 要验证管脚移植兼容性，请使用 Intel Quartus® Prime 软件 Pin Planner 中的 Pin MigrationView 窗口。


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2. Intel Stratix 10 I/O 体系结构和功能

Intel Stratix 10 器件的 I/O 系统支持各种 I/O 标准。在 Intel Stratix 10 器件中，I/O 管脚位于I/O bank 中。I/O 管脚和 I/O 缓冲器具有多个可编程功能。

Intel Stratix 10 I/O 支持以下功能：

• 单端，非基准电压和基准电压 I/O 标准

• 低电压差分信（LVDS）、RSDS、mini-LVDS、HSTL、HSUL、SSTL 和 POD I/O 标准

• 串行器/解串器（SERDES）

• 可编程输出电流强度

• 可编程摆率

• 可编程总线保持

• 可编程弱上拉电阻器

• DDR4 和 LVDS 输出缓冲器的可编程预加重

• 可编程 I/O 延迟

• 可编程差分输出电压（OD）

• 可编程开漏输出

• 有校准或无校准的片上串行匹配（RS OCT）

• 片上并行匹配（RT OCT）

• 片上差分匹配（RD OCT）

• 动态掉电 HSTL 和 SSTL 输入缓冲

• 所有 I/O bank 的动态片上并行匹配

• 内部生成带有 DDR4 校准的 VREF

注意: 本章节中的信息适用于所有 Intel Stratix 10 系列，除非另有说明。

2.1. Intel Stratix 10 器件中的 I/O 标准和电压电平

Intel Stratix 10 器件系列包括 FPGA 和 SoC 器件。 Intel Stratix 10 FPGA 器件只有 FPGA I/O缓冲器。 Intel Stratix 10 SoC 器件具有 FPGA I/O 和 HPS I/O 缓冲器。 Intel Stratix 10 SoC器件中 HPS I/O 缓冲器支持的 I/O 标准不同于 FPGA I/O 缓冲器。

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2.1.1. Intel Stratix 10 I/O 标准支持

表 1. Intel Stratix 10 器件对 FPGA I/O 的 I/O 标准支持 — 初步

I/O 标准 I/O 缓冲器类型支持应用程序标准支持

LVDS I/O 3 V I/O(1) (2)

3.0 V LVTTL/3.0 V LVCMOS No Yes 通用 JESD8-B

2.5 V LVCMOS No Yes (3) 通用 JESD8-5

1.8 V LVCMOS Yes Yes (3) 通用 JESD8-7



SSTL-18 Class I 和 Class II Yes No 闪存接口 JESD8-15

SSTL-15 Class I 和 Class II Yes No DDR3 —

SSTL-15 Yes No DDR3 JESD79-3D

SSTL-135 Yes No DDR3L —

SSTL-125 (4) Yes No QDR-IV —

SSTL-12 Yes No RLDRAM 3, QDR-IV —

POD12 Yes No DDR4, QDR-IV JESD8-24

1.8 V HSTL Class I 和 Class II Yes No DDR II+、QDR II+和RLDRAM 2

JESD8-6

1.5 V HSTL Class I 和 Class II Yes No DDR II+、QDR II+、QDR II 和 RLDRAM 2

JESD8-6

1.2 V HSTL Class I 和 Class II Yes No QDR-IV、通用 JESD8-16A

HSUL-12 Yes No LPDDR2, LPDDR3 —

Differential SSTL-18 Class I and Class II Yes No 通用 JESD8-15

Differential SSTL-15 Class I and Class II Yes No DDR3 —

Differential SSTL-15 Yes No DDR3 JESD79-3D

Differential SSTL-135 Yes No DDR3L —

Differential SSTL-125(4) Yes No 通用 —

Differential SSTL-12 Yes No RLDRAM 3 —

Differential POD12 Yes No DDR4 JESD8-24

Differential 1.8 V HSTL Class I and ClassII

Yes No DDR II+、QDR II+和RLDRAM 2

JESD8-6

继续...

(1) 仅 L-tile 和 H-tile 收发器 tile 中可用。

(2) 收发器 tile 掉电时，该 tile 的 3 V I/O bank 不可用。

(3) 必须对管脚设置 USE_AS_3V_GPIO Intel Quartus Prime 约束。

(4) 虽然 Intel Stratix 10 I/O 缓冲器支持各种闪存应用的 I/O 标准，但 Intel 仅验证和支持 Intel Stratix 10外部存储器接口用户指南的性能支持总结中罗列的闪存接口的 IP。


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https://www.intel.cn/content/www/cn/zh/programmable/documentation/kly1427763997001.html#kly1427769094232



I/O 标准 I/O 缓冲器类型支持应用程序标准支持

LVDS I/O 3 V I/O(1) (2)


Yes No DDR II+、QDR II+、QDR II 和 RLDRAM 2

JESD8-6


Yes No 通用 JESD8-16A

Differential HSUL-12 Yes No LPDDR2, LPDDR3 —

LVDS Yes No SGMII, SFI, SPI ANSI/TIA/EIA-644

Mini-LVDS Yes No SGMII, SFI, SPI —

RSDS Yes No SGMII, SFI, SPI —

LVPECL Yes No SGMII, SFI, SPI —

注意: 要使用 3 V I/O bank 中的 1.2 V、1.5 V、1.8 V 或 2.5 V I/O 标准，必须对 I/O 管脚设置USE_AS_3V_GPIO 约束。在 Intel Quartus Prime Settings File (.qsf)下，指定如下约束：set_instance_assignment -name USE_AS_3V_GPIO ON -to <your pinname>

表 2. Intel Stratix 10 SX 器件对 HPS I/O 的 I/O 标准支持 — 初步

I/O 标准应用程序标准支持

1.8 V LVCMOS 通用 JESD8-7

2.1.2. Intel Stratix 10 I/O 标准电压电平支持

所有封装中的 Intel Stratix 10 器件都可与不同电源电压的系统对接。

• I/O 缓冲器由 VCC、VCCPT 和 VCCIO 供电。

• 每个 I/O bank 都有其自身的 VCCIO 供电，且仅支持一个 VCCIO 电压。

• 所有 I/O bank 中，除 2.5 V 和 3.0 V 以外，可使用任何所列 VCCIO 电压。

• 所有 I/O bank 中，除 2.5 V 和 3.0 V 以外，可使用任何所列 VCCIO 电压。

• 仅 3 V I/O bank 上支持 2.5 V 和 3.0 V VCCIO 电压。

• 关于支持的最大和最小输入电压，请参阅器件数据表。

(1) 仅 L-tile 和 H-tile 收发器 tile 中可用。

(2) 收发器 tile 掉电时，该 tile 的 3 V I/O bank 不可用。


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表 3. Intel Stratix 10 器件 I/O 标准电压电平

该表格列出了 Intel Stratix 10 器件中每种可用 I/O 标准的典型电源。

I/O 标准VCCIO(V) VCCPT(V)

(预驱动器电压)VREF (V)

(输入基准电压)VTT(V)

(板级匹配电压)输入(5)。输出

3.0 V LVTTL/3.0 V LVCMOS 3.0 3.0 1.8 — —

2.5 V LVCMOS 3.0/2.5 2.5 1.8 — —

1.8 V LVCMOS 1.8 1.8 1.8 — —

1.5 V LVCMOS 1.5 1.5 1.8 — —

1.2 V LVCMOS 1.2 1.2 1.8 — —

SSTL-18 Class I 和 Class II VCCPT 1.8 1.8 0.9 0.9

SSTL-15 Class I 和 Class II VCCPT 1.5 1.8 0.75 0.75

SSTL-15 VCCPT 1.5 1.8 0.75 0.75

SSTL-135 VCCPT 1.35 1.8 0.675 0.675

SSTL-125 VCCPT 1.25 1.8 0.625 0.625

SSTL-12 VCCPT 1.2 1.8 0.6 0.6

POD12 VCCPT 1.2 1.8 0.84 1.2

1.8 V HSTL Class I 和 Class II VCCPT 1.8 1.8 0.9 0.9



HSUL-12 VCCPT 1.2 1.8 0.6 —

Differential SSTL-18 Class I and ClassII VCCPT 1.8 1.8 — 0.9

Differential SSTL-15 Class I and ClassII VCCPT 1.5 1.8 — 0.75

Differential SSTL-15 VCCPT 1.5 1.8 — 0.75




Differential POD12 VCCPT 1.2 1.8 — 1.2

Differential 1.8 V HSTL Class I andClass II VCCPT 1.8 1.8 — 0.9



Differential HSUL-12 VCCPT 1.2 1.8 — —

LVDS VCCPT 1.8 1.8 — —

继续...

(5) SSTL、HSTL、Differential SSTL、Differential HSTL, POD、Differential、LVDS、RSDS、Mini-LVDS、LVPECL、HSUL 和 Differential HSUL 的输入均由 VCCPT 供电


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I/O 标准VCCIO(V) VCCPT(V)

(预驱动器电压)VREF (V)

(输入基准电压)VTT(V)

(板级匹配电压)输入(5)。输出

Mini-LVDS VCCPT 1.8 1.8 — —

RSDS VCCPT 1.8 1.8 — —

LVPECL (仅差分时钟输入) VCCPT — 1.8 — —

相关链接

I/O 标准规格， Intel Stratix 10 器件数据表

2.2. Intel Stratix 10 器件中的 I/O 单元结构

在 Intel Stratix 10 器件中的 I/O 单元（IOE）包含双向 I/O 缓冲器和 I/O 寄存器，以支持完全嵌入式双向单倍数据速率（SDR）或双倍数据速率（DDR）的传送。

IOE 位于 Intel Stratix 10 器件内核架构的 I/O 列中。

Intel Stratix 10 SX 器件还具有用于 HPS 的 IOE。

GPIO IOE 寄存器由 DDR 寄存器、半速率寄存器以及输入、输出和输出使能（OE）路径的发送器延迟链组成：

• 可从组合式路径或寄存路径中获取数据。

• 只有内核时钟为数据提供时钟。

• 从内核布线的半速率时钟对半速率寄存器提供时钟。

• 内核的全速率时钟对全速率寄存器提供时钟。

2.2.1. Intel Stratix 10 器件的 I/O Bank 体系结构

每个 LVDS I/O bank 中，有 4 个 I/O 通道，每个通道含有 12 个 I/O 管脚。除了 I/O 通道，每个I/O bank 也包含专用的电路，包括 I/O PLL、DPA 模块、SERDES、硬核存储控制器和 I/O 定序器。

每个 3 V I/O bank 中，有 8 个单端 3 V I/O 缓冲器。

(5) SSTL、HSTL、Differential SSTL、Differential HSTL, POD、Differential、LVDS、RSDS、Mini-LVDS、LVPECL、HSUL 和 Differential HSUL 的输入均由 VCCPT 供电


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https://www.intel.cn/content/www/cn/zh/programmable/documentation/mcn1441092958198.html#mcn1441694639673


图 2. I/O Bank 结构

3A

3B

3C

3D

3I

3J

3K

3L

3M

3N

3E

3F

3G

3H

5A

5B

5C

5D

5I

5J

5K

5L

5M

5N

5E

5F

5G

5H

2A

2B

2C

2D

2E

2F

2G

2H

2I

2J

2K

2L

2M

2N

6A

6B

6C

SDM

I/O Lane

I/O Lane

I/O Center

I/O PLL

Hard MemoryController

andPHY Sequencer

I/O DLL

I/O DLL

Clock

Net

work

OCTI/O VR

I/O Lane

LVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer PairLVDS I/O Buffer Pair




SERDES & DPASERDES & DPASERDES & DPASERDES & DPASERDES & DPASERDES & DPA




I/O Lane

安全器件管理器 (SDM)共享的LVDS I/O

3 V I/O LVDS I/O

I/O DLL

I/O DLL

相关链接

• 安全器件管理器， Intel Stratix 10 配置用户指南提供有关安全器件管理器的更多信息。

• 含有 HPS 的 Intel Stratix 10 EMIF 的 I/O Bank 使用限制， Intel Stratix 10 外部存储器接口用户指南

提供关于 HPS SDRAM 接口使用的共享 LVDS I/O bank 的更多信息。

2.2.2. Intel Stratix 10 器件的 I/O 缓冲器和寄存器

I/O 寄存器由输入路径（处理管脚至内核的数据）、输出路径（处理内核至管脚的数据）和输出使能（OE）路径（处理到输出缓冲的 OE 信号）组成。这些寄存器实现更快的源同步（source-synchronous）寄存器到寄存器（register-to-register）的传送和再同步。通过 GPIO IntelFPGA IP，采用这些寄存器实现 DDR 电路。

输入和输出路径包含如下模块：

• 输入寄存器 — 支持外设到内核的半/全速率数据传输，并支持从 I/O 缓冲器双倍或单倍数据速率的数据采集。

• 输出寄存器 — 支持内核到外设的半/全速率数据传输，并支持对 I/O 缓冲器双倍或单倍数据速率的数据传输。

• OE 寄存器 — 支持内核到外设的半速率或全速率数据传输，并支持对 I/O 缓冲器的单倍速率数据传输。


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输入和输出路径还支持以下功能：

• 时钟使能。

• 异步或同步复位。

• 输入和输出路径的旁路模式。

• 输入和输出路径上的延迟链。

图 3. Intel Stratix 10 器件的 IOE 结构

该图显示了 Intel Stratix 10 FPGA 的 IOE 结构。

OEPath

OutputPath

InputPath

GPIORegister

IO_OEDelay Chain

IO_OUTDelay Chain

IO_INDelay Chain

Buffer

OE from Core

Bypass Mode from Core

Write Data from Core

Read Data to Core

Bypass Mode to Core

Core

注意: 3 V I/O bank 中的 GPIO 无 I/O 寄存器。

2.3. Intel Stratix 10 器件中可编程 IOE 功能

表 4. Intel Stratix 10 可编程 IOE 功能设置和约束名称

功能特点设置条件 Intel Quartus Prime约束名称

摆率控制 0 (慢)， 1 (快速)。默认为 1。使用 RS OCT 功能时禁用。 SLEW_RATE

I/O 延迟请参阅器件数据表 — INPUT_DELAY_CHAIN

OUTPUT_DELAY_CHAIN

开漏输出 On，Off。默认为 Off。 — AUTO_OPEN_DRAIN_PINS

总线保持 On，Off。默认为 Off。使用弱上拉电阻器功能时禁用。 ENABLE_BUS_HOLD_CIRCUITRY

弱上拉电阻器 On，Off。默认为 Off。使用总线保持功能时禁用。 WEAK_PULL_UP_RESISTOR

预加重 0 (禁用)、1 (使能)。默认值是1。

— PROGRAMMABLE_PREEMPHASIS

差分输出电压 0 (低)、1 (中度低)、2 (中度高)、3 (高)。默认值是 2。

— PROGRAMMABLE_VOD


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表 5. Intel Stratix 10 可编程 IOE 功能 I/O 缓冲器类型和 I/O 标准支持

该表格罗列了支持可编程 IOE 功能的 I/O 缓冲器类型和 I/O 标准。有关每种 I/O 缓冲器类型可用的 I/O 标准的更多信息，请参阅相关信息。

功能 I/O 缓冲器类型支持 I/O 标准支持

LVDS I/O 3 V I/O HPS I/O（仅适用于SoC 器件）

摆率控制 Yes Yes Yes • 3.0 V LVTTL• 1.2 V、1.5 V、1.8 V、2.5 V 和 3.0 V

LVCMOS• SSTL-18、SSTL-15、SSTL-135、

SSTL-125 和 SSTL-12• 1.2 V、1.5 V 和 1.8 V HSTL• HSUL-12• POD12• Differential SSTL-18、Differential

SSTL-15、Differential SSTL-135、DifferentialSSTL-125、和 Differential SSTL-12

• Differential 1.2 V、1.5 V 和 1.8 V HSTL• Differential HSUL-12

I/O 延迟 Yes Yes —

开漏输出 Yes Yes Yes • 3.0 V LVTTL• 1.2 V、1.5 V、1.8 V 和 3.0 V LVCMOS

总线保持 Yes Yes —

弱上拉电阻器 Yes Yes Yes

预加重 Yes — — • LVDS• RSDS• Mini-LVDS• LVPECL• OCT 快速摆率模式：

— POD12 和 Differential POD12— SSTL-12 和 Differential SSTL-12

差分输出电压 Yes — — • LVDS• RSDS• Mini-LVDS• LVPECL

相关链接

• Intel Stratix 10 器件数据表

• Intel Stratix 10 I/O 标准支持 (第 8 页)列出了 LVDS I/O、3 V I/O 和 HPS I/O 缓冲支持的 I/O 标准。

2.3.1. 可编程输出摆率控制

由于每个 I/O 管脚都有一个摆率控制，因此可逐一对管脚指定摆率。摆率控制对上升沿和下降沿都有影响。


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可在两种摆率设置 1 和 0 中进行选择：

• 快速摆率(1) — 对高性能系统提供高速跳变。是默认设置。如果使能片上匹配（OCT），则始终使用该设置。

• 慢速摆率(0) — 可降低系统噪声和串扰，但会在上升和下降沿上添加额定延迟。

注意: Intel 建议通过执行 IBIS 或者 SPICE 仿真来确定用于特定应用的最佳摆率设置。

2.3.2. 可编程 IOE 延迟

可启用可编程 IOE 延迟确保零保持时间，最小化建立时间，或增加 clock-to-output（时钟到输出）时间。此功能有助于增加读写时序裕量，因为最小化了总线中信号间的不确定性。

每个管脚可具有不同的 pin-to-input 寄存器输入延迟或输出 register-to-output 管脚的延迟值，以确保总线中的信号在进出器件时具有相同的延时。

关于可编程 IOE 延迟规范的详细信息，请参阅器件数据表。

相关链接

可编程 IOE 延迟， Intel Stratix 10 器件数据表

2.3.3. 可编程开漏输出

当到输出缓冲的逻辑处于高电平时，可编程开漏输出在输出端提供高阻抗状态。如果到输出缓冲的逻辑处于低电平时，则输出为低阻抗状态。

可将多个开漏输出连接到线路。这种连接类型类似于逻辑 OR 功能，并通常称为 active-lowwired-OR（低电平有效有线 OR）电路。如果至少一个输出处于逻辑 0 状态（active），则电路汇集电流并将线路带至低电压。

如果要将多个器件连接到总线，则可使用开漏输出。例如，可将开漏输出用作由任何器件置位的系统级控制信号或用作中断。

可以使用如下方法之一使能开漏输出约束：

• 使用 OPNDRN 原语设计三态缓冲器。

• 打开 Intel Quartus Prime 软件中的 Auto Open-Drain Pins 选项。

无需使能此选项约束也可设计开漏输出。但您的设计将不会使用 I/O 缓冲器的开漏输出功能。I/O缓冲器中的开漏输出功能提供了 OE 到输出的最佳传播延时。

注意: 请勿将输出电压拉至高于 Vi（DC）电平。Intel 建议执行 HSPICE 仿真以验证您所选拓扑中的输出电压。必须确保输出电压符合接收器件的 VIH 和 VIL 要求。

相关链接

Plan Stage 报告，编译器用户指南， Intel Quartus Prime Pro Edition提供关于 Fitter Plan Stage 报告的更多信息，以供检查 I/O 管脚设置。

2.3.4. 可编程总线保持

每个 I/O 管脚提供一个仅在配置完成后才生效的可选总线保持功能。当器件进入用户模式时，总线保持电路采集配置结束时管脚上存在的值。


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https://www.intel.cn/content/www/cn/zh/programmable/documentation/mcn1441092958198.html#gtz1505374020353

https://www.intel.cn/content/www/cn/zh/programmable/documentation/zpr1513988353912.html#jbr1443210066836


总线保持电路使用一个额定阻值(RBH)大约为 7 kΩ 的电阻器，将信号电平弱拉至管脚的最后驱动状态。总线保持电路将保持该管脚状态直到出现下一输入信号。由此，当总线处于 tri-stated（三态）时，不需要外部上拉或下拉电阻器来保持信号电平。

对于每个 I/O 管脚，可单独指定总线保持电路将非驱动管脚拉离输入阈值电压 —其中的噪声能够导致意外高频切换。为防止过度驱动信号，总线保持电路将 I/O 管脚的电压电平驱动至低于 VCCIO 电平。

如果使能总线保持功能，则不能使用可编程上拉选项。要配置差分信号的 I/O 管脚，请禁用总线保持功能。

2.3.5. 可编程的上拉电阻器

用户模式下每个 I/O 管脚提供一个可选的可编程上拉电阻器。该上拉电阻将 I/O 弱保持在 VCCIO 电平。

Intel Stratix 10 器件仅在用户 I/O 管脚上支持可编程的弱上拉电阻，但在专用配置管脚、专用时钟管脚或者 JTAG 管脚上不支持。

如果使能弱上拉电阻，则不能使用总线保持功能。

2.3.6. 可编程预加重（Programmable Pre-Emphasis）

VOD 设置和驱动器输出阻抗对高速传输信号的输出电流限制进行设置。高频率时，或因摆率不够快而未在下个沿之前达到 VOD 电平，从而产生基于码型的抖动（pattern-dependent jitter）。通过预加重，输出电流在切换期间迅速提升，从而增大输出摆率。

预加重提升输出信号高频组件的振幅，从而有助于补偿传输线沿线频率相关的衰减。与信号反射导致的过冲不同，额外电流导致的过冲仅发生在状态切换变化期间，以增大输出摆率，并且无振铃。预加重量需求取决于传输线沿线的高频组件衰减。

图 4. 可编程预加重

该图显示为带预加重的 LVDS 输出。

OUT

OUT

VOD

VP

VP

从预加重的电压提升

差分输出电压（峰–峰）


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表 6. 软件 Assignment Editor — 可编程预加重

该表格罗列了软件 Assignment Editor 中可编程预加重的约束名及其可能的值。

字段约束

To tx_out

Assignment name 可编程预加重

Allowed values 0 (禁用)、1 (使能)。默认值是 1。

2.3.7. 可编程差分输出电压

通过可编程 VOD 设置能够调节输出眼图开度，以优化走线长度及功耗。较高的 VOD 摆动可改善接收器端的电压裕量，而较小的 VOD 摆动可降低功耗。通过修改软件 Assignment Editor 中的 VOD 设置，可静态调节差分信号的 VOD。

图 5. Differential VOD

该图显示差分 LVDS 输出的 VOD。

单端波形

Positive Channel (p)

Negative Channel (n)

Ground

差分波形

p - n = 0 V

VCM

VOD

VOD

VOD

VOD (diff peak - peak) = 2 x VOD (single-ended)

表 7. 软件的 Assignment Editor — 可编程 VOD

该表格列出软件 Assignment Editor 中可编程 VOD 的约束名及其可能的值。"0"仅适用于 RSDS 和 mini-LVDS I/O 标准，不适用于 LVDS I/O 标准。

字段约束

To tx_out

Assignment name 可编程差分输出电压（VOD）

Allowed values 0 (低)、1 (中度低)、2 (中度高)、3 (高)。默认值是 2。

2.3.8. 可编程电流强度

使用可编程电流强度以减缓远距离传输线路或传统背板造成的高信号衰减影响。


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注意: 要使用可编程电流强度，必须在 Intel Quartus Prime 软件中指定电流强度约束。如果没有明确的约束， Intel Quartus Prime 软件就会使用这些预定义的默认值：

• 所有 HSTL 和 SSTL Class I 以及所有非电压参考 I/O 标准 — 50 Ω 无校准的 RS OCT

• 所有 HSTL 和 SSTL Class II I/O 标准 — 25 Ω 无校准的 RS OCT

• POD12 I/O 标准 — 34 Ω 无校准的 RS OCT

表 8. Intel Stratix 10 器件的可编程电流强度设置

每个 Intel Stratix 10 器件 I/O 管脚的输出缓冲器都有可用于此表格列出的 I/O 标准的可编程电流强度控制。

I/O 标准 IOH / IOL 电流强度设置(mA)

支持用于 FPGA 支持用于 HPS (6)

（仅 SoC 器件）

可用默认可用默认

3.0 V LVTTL (7) 24, 20, 16, 12, 8, 4 12 — —

3.0 V LVCMOS(7) 16, 12, 8, 4 12 — —

2.5 V LVCMOS 16, 12, 8, 4 12 — —

1.8 V LVCMOS 16, 12, 10, 8, 6, 4, 2 12 12, 10, 8 12

1.5 V LVCMOS 12, 10, 8, 6, 4, 2 12 — —

1.2 V LVCMOS 8, 6, 4, 2 8 — —

SSTL-18 Class I 8, 6, 4 8 — —

SSTL-18 Class II 8 8 — —

SSTL-15 Class I 8, 6, 4 8 — —

SSTL-15 Class II 8 8 — —

SSTL-135 8, 6, 4 8 — —

SSTL-125 8, 6, 4 8 — —

SSTL-12 8, 6, 4 8 — —

POD12 8, 6, 4 8 — —

1.8 V HSTL Class I 12, 10, 8, 6, 4 8 — —

1.8 V HSTL Class II 14 14 — —

1.5 V HSTL Class I 12, 10, 8, 6, 4 8 — —

1.5 V HSTL Class II 14 14 — —

1.2 V HSTL Class I 8, 6, 4 8 — —

Differential SSTL-18 Class I 8, 6, 4 8 — —

Differential SSTL-18 Class II 8 8 — —

Differential SSTL-15 Class I 8, 6, 4 8 — —

Differential SSTL-15 Class II 8 8 — —

继续...

(6) 用于 HPS 的可编程电流强度信息是初步信息。

(7) 可编程摆率仅适用于 16 mA 及以上的电流强度设置。


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I/O 标准 IOH / IOL 电流强度设置(mA)

支持用于 FPGA 支持用于 HPS (6)

（仅 SoC 器件）

可用默认可用默认

Differential SSTL-135 12, 10, 8, 6, 4 8 — —

Differential SSTL-125 12, 10, 8, 6, 4 8 — —

Differential SSTL-12 Class I 12, 10, 8, 6, 4 8 — —

Differential POD12 8, 6, 4 8 — —

Differential 1.8 V HSTL ClassI

12, 10, 8, 6, 4 8 — —

Differential 1.8 V HSTL ClassII

14 14 — —


12, 10, 8, 6, 4 8 — —

Differential 1.5 V HSTL ClassII

14 14 — —


8, 6, 4 8 — —

注意: Intel 建议通过执行 IBIS 或者 SPICE 仿真来确定用于特定应用的最佳电流强度设置。

2.4. Intel Stratix 10 器件的片上 I/O 匹配

串行（RS）和并行（RT） OCT 提供了 I/O 阻抗匹配和匹配性能。OCT 维护信号质量，节省电路板空间并降低外部组件成本。

Intel Stratix 10 器件支持所有 FPGA I/O bank 中的 OCT。对于 3 V I/O，I/O 仅支持无校准OCT。

图 6. 单端匹配（RS 和 RT）

下图显示 Intel Stratix 10 器件中支持的单端匹配方案。RT1 和 RT2 为动态并行匹配，且仅在器件进行接收时使能。双向应用中，RT1 和 RT2 在器件进行接收时自动开启，并在器件进行驱动时自动关闭。

V CCIO

GND GND

V CCIO

2 × R T1

2 × R T1

2 × R T2

2 × R T2

Z 0 = 50 ΩR S

V REF

驱动器件接收器件

(6) 用于 HPS 的可编程电流强度信息是初步信息。


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表 9. Intel Stratix 10 器件中支持的 OCT 方案

方向 OCT 方案 I/O 类型支持

LVDS I/O 3 V I/O

输出 RS OCT with calibration Yes —

RS OCT without calibration Yes —

输入 RT OCT with calibration Yes —

RD OCT（仅 LVDS I/O 标准） Yes —

双向 Dynamic RS and RT OCT Yes —

2.4.1. Intel Stratix 10 器件中无校准的 RS OCT

Intel Stratix 10 器件支持用于单端和基准电压 I/O 标准的 RS OCT。仅输出支持无校准的 RSOCT。

表 10. 无校准 RS OCT 的可选 I/O 标准

该表列出了不同 I/O 标准上未校准 OCT 的输出匹配设置。

I/O 标准未校准的 OCT（输出）

RS (Ω)

3.0 V LVTTL/3.0 V LVCMOS 25, 50

2.5 V LVCMOS 25, 50

1.8 V LVCMOS 25, 50

1.5 V LVCMOS 25, 50

1.2 V LVCMOS 25, 50

SSTL-18 Class I 50

SSTL-18 Class II 25

SSTL-15 Class I 50

SSTL-15 Class II 25

SSTL-15 34, 40

SSTL-135 34, 40

SSTL-125 34, 40

SSTL-12 34, 40, 60, 120, 240

POD12 34, 40, 48, 60

1.8 V HSTL Class I 50

1.8 V HSTL Class II 25





HSUL-12 34, 40, 48, 60, 80

继续...


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I/O 标准未校准的 OCT（输出）

RS (Ω)

Differential SSTL-18 Class I 50

Differential SSTL-18 Class II 25



Differential SSTL-15 34, 40





Differential SSTL-12 34, 40, 60, 120, 240

Differential POD12 34, 40, 48, 60

Differential 1.8 V HSTL Class I 50

Differential 1.8 V HSTL Class II 25





Differential HSUL-12 34, 40, 48, 60, 80

驱动器阻抗匹配对 I/O 驱动器提供与传输线路阻抗高度匹配的受控输出阻抗。因而极大减少 PCB 走线上的信号反射。

如果使用阻抗匹配，则无法指定电流强度。

图 7. 无校准的 RS OCT该图显示作为输出晶体管固有阻抗的 RS。

V CCIO

R S

R S

GND

Z 0 = 50 Ω

驱动器串行匹配

接收器件


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2.4.2. Intel Stratix 10 器件中带校准的 RSOCT

Intel Stratix 10 器件支持所有 LVDS I/O bank 中的有校准 RS OCT。

表 11. 带校准的 RS OCT 的可选 I/O 标准

该表列出了不同 I/O 标准上已校准 OCT 的输出匹配设置。

I/O 标准已校准的 OCT（输出）

RS (Ω) RZQ (Ω)

1.8 V LVCMOS 25, 50 100

1.5 V LVCMOS 25, 50 100

1.2 V LVCMOS 25, 50 100

SSTL-18 Class I 50 100

SSTL-18 Class II 25 100



SSTL-15 34, 40 240

SSTL-135 34, 40 240

SSTL-125 34, 40 240

SSTL-12 34, 40, 60, 120, 240 240

POD12 34, 40, 48, 60 240

1.8 V HSTL Class I 50 100

1.8 V HSTL Class II 25 100





HSUL-12 34, 40, 48, 60, 80 240

Differential SSTL-18 Class I 50 100

Differential SSTL-18 Class II 25 100



Differential SSTL-15 34, 40 240





Differential SSTL-12 34, 40, 60, 120, 240 240

Differential POD12 34, 40, 48, 60 240

继续...


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I/O 标准已校准的 OCT（输出）

RS (Ω) RZQ (Ω)

Differential 1.8 V HSTL Class I 50 100

Differential 1.8 V HSTL Class II 25 100





Differential HSUL-12 34, 40, 48, 60, 80 240

RS OCT 校准电路对比 I/O 缓冲器总阻抗与连接到 RZQ 管脚的外部基准电阻，并动态使能或禁用晶体管直到两者相匹配。

器件配置的最后阶段进行校准。当校准电路发现正确的阻抗时，就会掉电并停止更改驱动器的特性。

图 8. 有校准的 RS OCT该图显示作为输出晶体管固有阻抗的 RS。

V CCIO

R S

R S

GND

Z 0 = 50 Ω

驱动器串行匹配

接收器件

2.4.3. Intel Stratix 10 器件中带校准的 RT OCT

Intel Stratix 10 器件支持所有 LVDS I/O bank（非 3 V I/O bank）中带校准的 RT OCT。带校准的 RT OCT 仅适用于输入和双向管脚的配置。输出管脚配置不支持带校准的 RT OCT。如果使用RT OCT，则 bank 上 VCCIO 必须与使能 RT OCT 的管脚的 I/O 标准相匹配。

表 12. 带校准的 RT OCT 的可选 I/O 标准

该表列出了不同 I/O 标准上已校准 OCT 的输入匹配设置。

I/O 标准已校准 OCT（输入）

RT (Ω) RZQ (Ω)



继续...


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I/O 标准已校准 OCT（输入）

RT (Ω) RZQ (Ω)



SSTL-15 48, 60,120 240

SSTL-135 48, 60, 120 240

SSTL-125 48, 60, 120 240

SSTL-12 60, 120 240

POD12 34, 40, 48, 60, 80, 120, 240 240











Differential SSTL-15 48, 60,120 240

Differential SSTL-135 48, 60, 120 240

Differential SSTL-125 48, 60, 120 240


Differential POD12 34, 40, 48, 60, 80, 120, 240 240







RT OCT 校准电路对比 I/O 缓冲器的总阻抗与连接到 RZQ 管脚的外部电阻。该电路动态使能或禁用晶体管直到 I/O 缓冲器的总阻抗与外部电阻相匹配。

器件配置的最后阶段进行校准。当校准电路发现正确的阻抗时，就会掉电并停止更改驱动器的特性。


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图 9. 带校准的 RT OCT

V CCIO

GND

2 × R T2

2 × R T2

Z 0 = 50 ΩV REF

发送器接收器

2.4.4. 动态 OCT

动态 OCT 有助于匹配高性能双向路径，通过根据数据方向优化信号完整性。动态 OCT 还有助于节省功耗，因为器件匹配是仅在输入操作期间开启的内部 — 匹配，因此消耗较少静态功率。

注意: 如果通过 DDR3 存储器接口使用 HSUL-12、SSTL-12、SSTL-15、SSTL-135 以及 SSTL-125I/O 标准， Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本。OCT 减少了外部匹配电阻使用的数量。

表 13. 基于双向 I/O 的动态 OCT使能或禁用动态 RT OCT 或 RS OCT 取决于将双向 I/O 用作接收器或驱动器而定。

动态 OCT 双向 I/O 状态

动态 RT OCT 用作接收器使能

用作驱动器禁用

动态 RS OCT 用作接收器禁用

用作驱动器用途使能


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图 10. Intel Stratix 10 器件中的动态 RT OCT

发送器接收器

50 Ω

发送器接收器

FPGA OCT FPGA OCT

Z0 = 50 Ω

100 Ω

100 Ω

GND

VCCIO

100 Ω

100 Ω

GND

VCCIO

50 Ω100 Ω

100 Ω50 Ω

GND

FPGA OCT FPGA OCT

Z0 = 50 Ω

VCCIO

100 Ω

100 Ω

GND

VCCIO

50 Ω

2.4.5. 差分输入（RD OCT）

Intel Stratix 10 器件中的所有 I/O 管脚和专用时钟输入管脚都支持片上差分匹配，RD OCT。Intel Stratix 10 器件在每个差分接收通道上均提供一个 100 Ω 片上差分匹配选项以用于 LVDS标准。

您可以在 Intel Quartus Prime 软件的 Assignment Editor 中使能片上匹配。

图 11. 片上差分 I/O 匹配

片上100 Ω 匹配的差分接收器

LVDS发送器

Z 0 = 50 Ω

Z 0 = 50 Ω

R D


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表 14. Intel Quartus Prime 软件的 Assignment Editor — 片上差分匹配

该表列出 Intel Quartus Prime 软件 Assignment Editor 中片上差分匹配的约束名称。

域约束

To rx_in

Assignment name Input Termination

Value Differential

2.4.6. Intel Stratix 10 器件中的 OCT 校准模块

可通过每个 I/O bank 中可用的 OCT 校准模块来校准 OCT。

如果 I/O 标准使用相同的 VCCIO 电源电压，则可将同一 I/O bank 中的 RSS 和 RT OCT 用于不同的I/O 标准。您不能对同一 I/O 缓冲器进行 RS OCT 和可编程电流强度配置。

OCT 校准处理使用给定 I/O bank 中每个校准模块的可用 RZQ 管脚进行串行和并行校准匹配：

• RZQ 管脚中每个 OCT 校准模块含有一个相关联的 240 Ω 外部基准电阻。

• 通过外部 100 Ω 或 240 Ω 电阻器（取决于 RS 或 RT OCT 值）将 RZQ 管脚连接到GND。

• RZQ 管脚与其所在的 I/O bank 共享相同 VCCIO 电源电压。

• 如果您不使用校准电路，则 RZQ 管脚为两用 I/O 管脚，并用作通用 I/O 管脚。

除专用配置管脚以外， Intel Stratix 10 器件支持所有 LVDS I/O 管脚上的已校准 RS 和已校准 RTOCT。

2.5. Intel Stratix 10 器件的外部 I/O 匹配

表 15. 各种 I/O 标准的外部匹配方案

I/O 标准外部匹配方案

3.0 V LVTTL/3.0 V LVCMOS

无需外部匹配

2.5 V LVCMOS

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

SSTL-18 Class I 和 Class IISingle-Ended SSTL I/O Standard Termination

SSTL-15 Class I 和 Class II

SSTL-15 (8)

无需外部匹配SSTL-135 (8)

SSTL-125 (8)

继续...

(8) Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本。OCT 减少了外部匹配电阻使用的数量。


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I/O 标准外部匹配方案

SSTL-12

POD12 Single-Ended POD I/O Standard Termination

1.8 V HSTL Class I 和 Class II

Single-Ended HSTL I/O Standard Termination1.5 V HSTL Class I 和 Class II

1.2 V HSTL Class I 和 Class II

HSUL-12 无需外部匹配

Differential SSTL-18 Class I and Class IIDifferential SSTL I/O Standard Termination

Differential SSTL-15 Class I and Class II

Differential SSTL-15 (8)

无需外部匹配Differential SSTL-135 (8)

Differential SSTL-125 (8)

Differential SSTL-12

Differential POD12 Differential POD I/O Standard Termination

Differential 1.8 V HSTL Class I and Class II

Differential HSTL I/O Standard TerminationDifferential 1.5 V HSTL Class I and Class II

Differential 1.2 V HSTL Class I and Class II

Differential HSUL-12 无需外部匹配

LVDS LVDS I/O Standard Termination

RSDSRSDS/mini-LVDS I/O Standard Termination

Mini-LVDS

LVPECL Differential LVPECL I/O Standard Termination

2.5.1. 单端 I/O 匹配

基准电压 I/O 标准需要一个输入 VREF 以及一个匹配电压（VTT）。接收器件的基准电压追踪发送器件的匹配电压。

所支持的 I/O 标准，例如 SSTL-12、SSTL-125、SSTL-135 和 SSTL-15，通常不需要外部电路板匹配。

Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本。OCT 减少了外部匹配电阻使用的数量。

注意: 不能同时使用 RS 和 RT OCT。请参阅相关信息了解更多信息。


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图 12. SSTL I/O 标准匹配

该图显示 Intel Stratix 10 器件上 SSTL I/O 匹配的详细内容。

Transmitter Receiver

50 Ω25 Ω

25 Ω

SeriesOCT 50 Ω

SeriesOCT 50 Ω

FPGAParallel OCT

100 Ω

100 Ω

GND

FPGA FPGA FPGA FPGA

50 Ω

V CCIOV CCIO

V CCIO

V CCIO V CCIO

V CCIO

100 Ω

100 Ω

GND

SeriesOCT 25 Ω

SeriesOCT 25 Ω

100 Ω

100 Ω

GND

50 Ω

100 Ω

100 Ω

GND

100 Ω

100 Ω

GND


50 Ω

Series OCT 50 Ω


50 Ω

50 Ω

25 Ω

FPGA Parallel OCT

100 Ω

100 Ω

GND

50 Ω


50 Ω

Series OCT 25 Ω 50 Ω50 Ω


50 Ω

V REF

V REF

V REF

V REF

V REF V REF

50 Ω

V TT V TT V TT

V TT V TT V TT

V TT


50 Ω

50 Ω50 Ω

25 ΩV REF

V REF

V REF

V REF

SSTL Class I 匹配

OCT 发送

OCT 接收

SSTL Class II

外部板级匹配

双向管脚中的OCT


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图 13. HSTL I/O 标准匹配

该图显示 Intel Stratix 10 器件上 HSTL I/O 匹配的详细内容。


50 Ω

V REF

V REF

V REF

V REF

SeriesOCT 50 Ω

FPGA Parallel OCT

100 Ω

100 Ω

GND

50 Ω

V CCIO

100 Ω

100 Ω

GND

V CCIO

SeriesOCT 25 Ω 100 Ω

100 Ω

GND

50 Ω

V CCIO

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO


50 Ω

V REF

Series OCT 50 Ω


50 Ω

50 Ω

V REF

V TT

V REF

FPGAParallel OCT

100 Ω

100 Ω

GND

V CCIO

50 Ω

V TT


50 Ω

V REF

Series OCT 25 Ω 50 Ω

V TT

50 Ω

V TT


50 Ω

V REF

50 Ω

V TT


50 Ω

V REF

50 Ω

V TT

50 Ω

V TT

FPGA FPGA FPGA FPGA

HSTL Class I 匹配

OCT 发送

OCT 接收

HSTL Class II


外部板级匹配

Series OCT 50 Ω

Series OCT 25 Ω


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图 14. POD I/O 标准匹配

该图显示 Intel Stratix 10 器件上 POD I/O 匹配的详细内容。

V CCIO

外部板级匹配


50 Ω

40 Ω

40 Ω

40 Ω

40 Ω

VREF

V CCIO

OCT 发送


50 Ω

VREF

V CCIO

OCT 接收

Transmitter

Receiver

50 Ω

VREF

V CCIO


FPGA Series OCT RS

50 Ω

VREF

Series OCT, RS

Parallel OCT RT

V CCIO

ParallelOCT, RT

VREF

SeriesOCT RS

POD 匹配

相关链接

动态 OCT (第 25 页)

2.5.2. Intel Stratix 10 器件的差分 I/O 匹配

I/O 管脚成对排列以支持差分标准。每个 I/O 管脚对可支持差分输入和输出缓冲。


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支持的 I/O 标准，例如 Differential SSTL-12、Differential SSTL-15、Differential SSTL-125和 Differential SSTL-135，通常不需要外部电路板匹配。

Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本。OCT 减少了外部匹配电阻使用的数量。

2.5.2.1. Differential HSTL、SSTL、HSUL 和 POD 匹配

Differential HSTL、SSTL、HSUL 和 POD 输入使用 LVDS 差分输入缓冲。但仅当 I/O 标准为LVDS 时 RD 支持才可用。

Differential HSTL、SSTL、HSUL 和 POD 输入不是真差分输出。这些 I/O 标准使用两个单端输出，其中第二个输出编程为反向输出。

图 15. Differential SSTL I/O 标准匹配

该图显示 Intel Stratix 10 器件上 Differential SSTL I/O 匹配的详细内容。

Transmitter Receiver Transmitter Receiver

Series OCT 25 Ω


Series OCT 50 Ω


25 Ω

50 Ω

50 Ω

V TT

25 Ω

50 Ω

50 Ω

V TT

25 Ω

50 Ω

50 Ω

V TT

25 Ω50 Ω

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

差分SSTL Class I 匹配

OCT

差分SSTL Class II

外部板级匹配

Z 0 = 50 Ω

Z 0 = 50 Ω

Z 0 = 50 Ω

Z 0 = 50 Ω


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图 16. Differential HSTL I/O 标准匹配

改图显示 Intel Stratix 10 器件上 Differential HSTL I/O 标准匹配的详细内容。

Transmitter Receiver Transmitter Receiver

Series OCT 25 Ω


Series OCT 50 Ω


50 Ω

50 Ω

V TT

50 Ω

50 Ω

V TT

50 Ω

50 Ω

V TT

50 Ω

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

50 Ω

V TT

100 Ω

100 Ω

GND

V CCIO

100 Ω

100 Ω

GND

V CCIO

差分HSTL Class I 匹配

OCT

差分HSTL Class II

外部板级匹配

Z 0 = 50 Ω

Z 0 = 50 Ω Z 0 = 50 Ω

Z 0 = 50 Ω

图 17. Differential POD I/O 标准匹配

该图显示 Intel Stratix 10 器件上 Differential POD I/O 匹配的详细内容。

外部板级匹配

OCT

Series OCT R S


V CCIO

R T

R T

V CCIO

Z 0 = 50 Ω

Z 0 = 50 Ω

Parallel OCT, R T

差分POD 匹配


50 Ω

40 Ω

V CCIO

50 Ω

40 Ω

V CCIO


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2.5.2.2. LVDS、RSDS 和 Mini-LVDS 匹配

所有 I/O bank 都具有支持真 LVDS、RSDS 和 mini-LVDS I/O 标准的专用电路，通过使用真LVDS 输出缓冲器而非电阻器网络。

图 18. LVDS I/O 标准匹配

该图显示 LVDS I/O 标准匹配。片上差分电阻在所有 I/O bank 中可用。

Differential Outputs Differential Inputs

Differential Outputs Differential Inputs

50 Ω100 Ω

50 Ω

50 Ω100 Ω

50 Ω

LVDS 匹配

Receiver

OC T

外部板级匹配

OCT 接收器 (真LVDS 输出)

2.5.2.3. LVPECL 匹配

Intel Stratix 10 器件仅支持输入时钟管脚上的 LVPECL I/O 标准：

• 支持 LVPECL 输入操作使用 LVDS 输入缓冲器。

• 不支持 LVPECL 输出操作。

如果输出缓冲器的 LVPECL 共模电压与 LVPECL 输入共模电压不匹配，就使用 AC 耦合。

注意: Intel 建议使用 IBIS 模式来验证 LVPECL AC/DC 耦合匹配。


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图 19. LVPECL 交流耦合外部匹配

Z 0 = 50 Ω V ICM

Z 0 = 50 Ω 50 Ω

50 Ω

0.1 µF

0.1 µF

LVPECL输出缓冲

LVPECL输入缓冲

如果 LVPECL 输出共模电压在 Intel Stratix 10 LVPECL 输入缓冲器规格范围之内，则 DC 耦合LVPECL 可用。

图 20. LVPECL 直流耦合外部匹配

Z 0 = 50 Ω

Z 0 = 50 Ω

100 Ω

LVPECL输出缓冲

LVPECL输入缓冲

有关 VICM 规范的信息，请参阅器件数据表。


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3. Intel Stratix 10 I/O 设计考量

为确保设计成功，有几方面需要考虑。这些设计指南适用于该器件系列的所有型号，除非另有说明。

3.1. 指南：VREF 源和 VREF 管脚

对于 Intel Stratix 10 器件，请参阅如下 VREF 管脚指南：

• Intel Stratix 10 器件支持内部和外部 VREF 源。

— 有一个可用于每个 I/O bank 的外部 VREF 管脚，为相同 bank 中的所有 I/O 提供外部VREF 源。

— Bank 中的每个 I/O lane 还具有其自身的内部 VREF 生成器。可独立配置每个 I/O lane 以使用其内部 VREF 或 I/O bank 的外部 VREF 源。相同 I/O lane 中的所有 I/O 管脚使用相同 VREF 源。

• 可通过带校准的内部 VREF 来支持 DDR4 使用 POD12 I/O 标准。

• 可在 VREF 管脚附近布置任何输入、输出或双向管脚组合。无 VREF 管脚布局限制。

• VREF 管脚为专用基准电压单端 I/O 标准。因为不能将 VREF 管脚用作用户 I/O。

• 将未使用的 VREF 管脚连接到 VCCIO 或 GND。

了解关于 VREF 管脚电容的详细信息，请参阅器件手册。

相关链接

• Intel Stratix 10 器件数据表

• Intel Stratix 10 管脚连接指南

• Intel Stratix 10 器件的管脚说明（Pin-Out）文件提供各 Intel Stratix 10 器件和封装中 VREF 和 VCCIO 管脚的位置。

3.2. 指南：观察 3.0 V 对接的器件绝对最大额定值

为确保器件的可靠性和正常运行，当器件用于 3.0 V I/O 对接时，请勿违反器件的绝对最大额定值。要了解绝对最大额定值和跳变过程中允许的最大过冲的详细信息，请参阅器件手册。

提示: 执行 IBIS 或 SPICE 仿真来确保过冲和下冲电压均在规定范围内。

单端发送器应用程序

如果将 Intel Stratix 10 器件用作发送器时，请使用慢速摆率和串行匹配以限制 I/O 管脚上的过冲和下冲。接收器上较大电压偏差导致的传输线效应与驱动器和传输线之间的阻抗不匹配有关。通过匹配驱动器的阻抗与传输线的特征阻抗能够显著降低过冲电压。可使用物理性靠近驱动器的串行匹配电阻进行总驱动器阻抗与传输线阻抗匹配。

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反馈




https://www.intel.cn/content/www/cn/zh/programmable/documentation/placeholder.html#placeholder

https://www.altera.com/support/literature/lit-dp.html#stratix-10





单端接收器应用程序

如果使用 Intel Stratix 10 器件作为接收器，则可使用外部钳位二极管来限制 I/O 管脚上的过冲和下冲电压。

使用 3.0 Vbank 电源电压（VCCIO）和 1.8 V VCCPT 电压时支持 3.0 V I/O 标准。此方法中，钳位二极管可充分将过冲电压固定在 DC 和 AC 输入电压规格内。钳位电压表示为 VCCIO 和二极管正向电压之和。

相关链接

• Intel FPGA IBIS 模型

• Intel FPGA 器件的 SPICE 模型

3.3. 指南：基准电压和非基准电压 I/O 标准

每个 I/O bank 可同时支持多个 I/O 标准。如果同一 I/O bank 中使用非基准电压和基准电压 I/O标准，则请参照以下指南：

非基准电压 I/O 标准

如果 I/O 标准支持 I/O bank VCCIO 电平，则一个 I/O bank 可同时支持任意数量不同 I/O 标准约束的输入信号。

对于输出信号，单 I/O bank 支持的非基准电压输出信号与 VCCIO 的驱动电压相同。由于 I/O bank仅可有一个 VCCIO 值，因此其驱动用于非基准电压信号的值。

基准电压 I/O 标准

为了配合基准电压 I/O 标准：

• 每 Intel Stratix 10 FPGA I/O bank 包含一个专用 VREF 管脚。

• 每个 bank 仅可有 1 个单 VCCIO 电压电平和一个单基准电压（VREF）电平。

基准电压输入缓冲器由 VCCPT 供电。因此，下列情况下，采用单端或差分标准的 I/O bank 能够支持不同基准电压标准：

• VREF 为相同电平。

• 禁用片上并行匹配（RT OCT）。

如果使能 RT OCT，则输入标准和 bank 的 VCCIO 电压必须匹配。

该特性允许将基准电压输入信号布局在 1.8 V 或更低的 VCCIO I/O bank 中。例如，可将 HSTL-15输入管脚布局在 1.8 V VCCIO I/O bank 中。但 RT OCT 已使能的基准电压输入需要 I/O bank 的VCCIO 与输入标准的电压相匹配。当 VCCIO 为 1.8 V 时，不支持将 RT OCT 用于 HSTL-15 I/O 标准。

基准电压双向和输出信号必须与 I/O bank 的 VCCIO 电压相同。例如，仅可将 SSTL-18 输出管脚放置在 1.8 V VCCIO 的 I/O bank 中。

混合基准电压和非基准电压 I/O 标准

通过单独应用每种规则，实现 I/O bank 对基准电压管脚和非基准电压管脚的支持。


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https://www.altera.com/support/support-resources/download/board-layout-test/ibis/ibs-ibis_index.html

https://www.altera.com/support/support-resources/download/board-layout-test/hspice.html


实例：

• 支持 SSTL-18 输入和输出，以及通过 1.8 V VCCIO 和 0.9 V VREF 的 1.8 V 输入和输出的 I/Obank。

• 支持 1.5 V 标准，1.8 V 输入（且仅输入）和通过 1.5 V VCCIO 和 0.75 V VREF 的 1.5 VHSTL I/O 标准的 I/O bank。

3.4. 指南：上电排序期间不可驱动 I/O 管脚

Intel Stratix 10 I/O 缓冲器由 VCC，VCCPT 和 VCCIO 供电。

由于 Intel Stratix 10 器件不支持热插拔，所以上电和掉电期间，不可外部驱动 I/O 管脚。涉及所有包含 FPGA 和 HPS I/O 的 I/O 管脚。请遵守本指导原则，从而：

• 避免过多 I/O 管脚电流：

— 过多 I/O 管脚电流会影响器件寿命和可靠性。

— 3 V I/O 管脚上过多的电流会损坏 Intel Stratix 10 器件。

• 实现最低电流消耗，并避免上电或掉电期间的 I/O 故障。

• 避免 3 V 操作中对 3 V I/O 缓冲器的永久性损害。

相关链接

上电和掉电序列， Intel Stratix 10 功耗管理用户指南

3.5. 指南：最大 DC 电流限制

未限制 Intel Stratix 10 器件任意 10 个连续 I/O 管脚的最大 DC 电流。

Intel Stratix 10 器件符合 VCCIO Electro-Migration （EM）规则和所有 I/O 标准驱动强度设置的IR 降压目标 —以确保器件生命周期中的可靠性。


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38

https://www.intel.cn/content/www/cn/zh/programmable/documentation/wtw1443764386078.html#wtw1444451756270


4. Intel Stratix 10 I/O 实现指南

可通过 Intel Quartus Prime 软件实现 I/O 设计。该软件包含创建和编译设计，以及配置器件的工具。

Intel Quartus Prime 软件支持为器件移植、设置管脚分配、定义布局限制、设置时序约束以及定制 IP 核进行准备。要了解关于使用 Intel Quartus Prime 软件的更多信息，请参阅相关信息。

相关链接

• Intel Quartus Prime 设计软件提供关于使用 Intel Quartus Prime 软件的更多信息。

• IP 移植到 GPIO IP 核 (第 51 页)

• Intel FPGA IP 核介绍提供有关所有 Intel FPGA IP 核的一般信息，包括参数化、生成、更新和仿真 IP 核。

• 创建独立版本的 IP 和 Qsys 仿真脚本创建无需对软件进行手动更新和不需要 IP 版本升级的仿真脚本。

• 工程管理最佳实践提供关于您的工程和 IP 文件的高效管理和可移植性指南。

4.1. GPIO Intel FPGA IP

GPIO IP 核支持 Intel Stratix 10 器件系列的 GPIO 组件和功能。可使用 Intel Quartus Prime参数编辑器来配置 GPIO IP 核。

GPIO IP 核组件：

• 双倍数据速率输入/输出（DDIO）— 将通信通道的数据速率加倍或减半。

• 延迟链 — 配置延迟链以执行指定延迟，并协助 I/O 时序收敛

• I/O 缓冲器 — 将焊盘连接到 FPGA

注意: Intel Stratix 10 器件中的 3 V I/O bank 不支持 GPIO IP 核的 DDIO 功能。如果使用的 I/O 标准仅有 3 V I/O bank 支持，（例如：3.0 V LVCMOS），则旁路 DDIO。要旁路 DDIO 功能，将GPIO IP 核的 Register mode 设置成 none。

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反馈



https://www.altera.com/products/design-software/fpga-design/quartus-prime/support.html

https://www.intel.cn/content/www/cn/zh/programmable/documentation/mwh1409960636914.html#mwh1409958250601


https://www.intel.cn/content/www/cn/zh/programmable/documentation/mwh1409960181641.html#esc1444754592005





4.1.1. GPIO IP 核数据路径

图 21. 单端 GPIO 的高级视图

Buffer

OEIN[1:0]

DATAIN[3:0] OutputPath

GPIOOE

Path

InputPathDATAOUT[3:0]

Core

表 16. GPIO 数据路径模式

数据路径寄存器模式

旁路简单寄存器 DDR I/O

全速率(Full-Rate) 半速率(Half-Rate)

输入数据从延迟单元到内核过程中旁路所有双数据速率 I/O（DDIO）。

全速率 DDIO 作为简单寄存器运行时旁路半速率DDIO。Fitter 选择是否将寄存器封装在 I/O 中或在内核中实现寄存器，具体取决于区域和时间权衡。

全速率 DDIO 作为普通寄存器运行时旁路半速率DDIO。

全速率 DDIO 作为普通寄存器运行。半速率 DDIO 将全速率数据转换成半速率数据。

输出数据从内核直接到延迟单元，旁路所有 DDIO。

全速率 DDIO 作为简单寄存器运行，旁路半速率DDIO。Fitter 选择是否将寄存器封装在 I/O 中或在内核中实现寄存器，具体取决于区域和时间权衡。

全速率 DDIO 作为普通DDIO 运行，旁路半速率DDIO。

全速率 DDIO 作为普通DDIO 运行。半速率 DDIO将全速率数据转换成半速率数据。

双向输出缓冲器驱动输出管脚和输入缓冲器。

全速率 DDIO 作为简单寄存器运行。输出缓冲器驱动输出管脚和输入缓冲器。

全速率 DDIO 作为普通DDIO 运行。输出缓冲器驱动输出管脚和输入缓冲器。输入缓冲器驱动一组三个触发器。

全速率 DDIO 作为普通DDIO 运行。半速率 DDIO将全速率数据转换成半速率数据。输出缓冲器驱动输出管脚和输入缓冲器。输入缓冲器驱动一组三个触发器。

如果使用异步清零和预置信号，则全部 DDIO 共享这些相同信号。

半速率和全速率 DDIO 连接到各自的时钟。使用半速率和全速率 DDIO 时，全速率时钟必须以半速率频率的两倍运行。可使用不同相位关系满足时序要求。

4.1.1.1. 输入路径

焊盘发送数据到输入缓冲器，而输入缓冲器驱动延迟单元。数据到达延迟单元的输出后，可编程旁路多路复用器选择要使用的功能和路径。每个 LVDS I/O 输入路径包含两级 DDIO，分别是全速率和半速率。

3 V I/O 不支持 DDIO。


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图 22. 单端 GPIO 输入路径简化图

Pad

aclr / sclraset / sset

dout[3]

dout[2]

dout[1]

dout[0]

ck_hr

ck_fr

DDIOIN

DDIOIN

DDIOIN

DelayElement

HR FR

B

A

1

3

2

1. 焊盘接收数据。

2. DDIO IN (1)在 ck_fr 的上升沿和下降沿采集数据，并以单数据速率发送数据以及如下波形图中的信号(A)和(B)。

3. DDIO IN (2)和 DDIO IN (3)将数据速率减半。

4. dout[3:0]将数据表示为半速率总线。

图 23. 半速率转换的 DDIO 模式下的输入路径波形

该图中，数据从双倍数据速率的全速率时钟到单倍数据速率的半速率时钟。数据速率除以 4，而总线大小以相同比率增加。通过GPIO IP 核整体吞吐量保持不变。

不同信号间的实际时序关系会基于您对全速率和半速率时钟选择的特定设计，延迟和相位而有所不同。

pad

ck_fr

(A)

(B)

ck_hr

dout[0]

dout[1]

dout[2]

dout[3]

D0 D1 D2 D3 D4 D5 D6 D7

D0 D2 D4 D6

D1 D3 D5 D7

D0 D4

D1 D5

D2 D6

D3 D7

注意: GPIO IP 核不支持输入路径的动态校准。对于需要动态校准的输入路径应用程序，请参阅相关的信息。

相关链接

Intel FPGA PHYLite 用于并行接口 IP 核用户指南提供关于需要动态校准的输入路径应用程序的更多信息。


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https://www.intel.cn/content/www/cn/zh/programmable/documentation/bhc1410942178562.html#bhc1410941851660


4.1.1.2. 输出或输出使能路径

输出延迟单元通过输出缓冲器将数据发送到焊盘。

每个 LVDS I/O 输出路径包含两级 DDIO，分别是半速率和全速率。

3 V I/O 不支持 DDIO。

图 24. 单端 GPIO 输出路径简化图

Pad


din[0]

din[2]

din[1]

din[3]

ck_hr

ck_fr

DDIOOUT

DDIOOUT

DDIOOUT

DelayElement

HR FR

oefrom OutputEnable Path

B

A

图 25. 半速率转换的 DDIO 模式下的输出路径波形

Pad

ck_fr

(A)

(B)

ck_hr

din[0]

din[1]

din[2]

din[3]

00 1 0 1 0 1 0 1 0 1 0 1 0 1 0

00 1 0 1 0 1 0 1 0 1 0

00 1 0 1 0 1 0 1 0 1 0 1

00 1 0

00 1

00 1

00 1 0

图 26. 输出使能路径简化图


oe[1]

oe[0]

ck_hrck_fr

DDIOOUT

FF DelayElement

HR FR

From OutputData Path


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输出路径和输出使能（OE）路径之间的区别在于 OE 路径不包含全速率 DDIO。为支持 OE 路径中实现封装寄存器（packed-register），可将一个简单寄存器作为全速率 DDIO 运行。出于相同原因，仅有一个半速率 DDIO。

OE 路径以如下三种基本模式下运行：

• Bypass（旁路） — 内核直接将数据发送到延迟单元、旁路所有 DDIO。

• Packed Register （封装寄存器）— 旁路半速率 DDIO。

• SDR output at half-rate（半速率的 SDR 输出）—半速率 DDIO 将数据从全速率转换成半速率。

在 Intel Stratix 10 器件中，每个 3 V I/O bank 仅为其 8 八个单端 I/O 提供 2 个输出使能（OE）。

注意: GPIO IP 核不支持输出路径的动态校准。对于需要动态校准的输出路径应用程序，请参阅相关信息。

相关链接

• PHY Lite 用于并行接口 Intel FPGA IP 核用户指南提供关于需要输出路径的动态校准应用程序的更多信息。

• 输入路径 (第 40 页)

4.1.2. 寄存器封装

GPIO IP 核允许将寄存器封装到外设中以节省空间和资源利用率。

可将输入和输出路径上的全速率 DDIO 配置成触发器。要实现此操作，请添加下表列出的.qsf 约束。

表 17. 寄存器封装 QSF 约束

路径 QSF 约束

Input registerpacking（输入寄存器封装）

set_instance_assignment -name FAST_INPUT_REGISTER ON -to <path to register>

Output registerpacking（输出寄存器封装）

set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to <path to register>

Output enableregister packing（输出使能寄存器封装）

set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to <path toregister>

注意: 这些约束不能保证寄存器的封装。但这些约束使得 Fitter 找到合法的布局。否则，Fitter 将触发器保持在内核中。

4.2. 验证资源利用率和设计性能

可参阅 Intel Quartus Prime 编译报告，获取关于设计的资源使用及性能的详细信息。


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https://www.intel.cn/content/www/cn/zh/programmable/documentation/bhc1410942178562.html#bhc1410941851660


1. 在菜单中，点击 Processing > Start Compilation 运行完整编译。

2. 编译设计后，点击 Processing > Compilation Report。

3. 使用 Table of Contents 浏览到 Fitter > Resource Section。

a. 要查看资源使用的信息，请选择 Resource Usage Summary。

b. 要查看资源利用率的信息，请选择 Resource Utilization by Entity。

4.3. GPIO 时序

GPIO IP 核的性能取决于 I/O 约束和时钟相位。要验证 GPIO 配置的时序，Intel 建议使用 TimingAnalyzer。

相关链接

Intel Quartus Prime Timing Analyzer

4.3.1. 时序组件

GPIO IP 核时序组件包含三条路径：

• I/O 接口路径 — 从 FPGA 到外部接收器，并从外部发送器到 FPGA。

• 数据和时钟的内核接口路径 — 从 I/O 到内核，并从内核到 I/O。

• 传输路径 — 从半速率到全速率 DDIO，并从全速率到半速率 DDIO。

注意: Timing Analyzer 将 DDIO_IN 和 DDIO_OUT 块内的路径视为黑匣子。

图 27. 输入路径时序组件

PAD

ACLR_NAPRE_N

DATAOUT[0]

DATAOUT[2]

DATAOUT[1]

DATAOUT[3]

CLK_HRCLK_FR

DDIOIN

DDIOIN

DDIOIN

DelayElement

HR FR

B

A

1

3

2

I/O接口路径

内核接口路径

内核接口时钟路径

全速率/半速率接口路径


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图 28. 输出路径时序组件

PAD

ACLR_NAPRE_N

DATAOUT[0]

DATAOUT[2]

DATAOUT[1]

DATAOUT[3]

CLK_HR

CLK_FR

DDIOOUT

DDIOOUT

DDIOOUT

DelayElement

HR FR

OEfrom OutputEnable Path

半速率/全速率接口路径

I/O接口路径


内核接口数据路径

图 29. 输出使能路径时序组件

ACLR_NAPRE_N

OEIN[0]

OEIN[1]

CLK_HRCLK_FR

DDIOOUT

FF DelayElement

HR FR

From OutputData Path

半速率/全速率接口路径

内核接口数据路径


I/O接口路径


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4.3.2. 延迟单元

Intel Quartus Prime 软件不会自动设置延迟单元来最大化 I/O 时序分析中的时间裕量（slack）。要关闭时序或最大化时间裕量，请在 Intel Quartus Prime 设置文件（.qsf）中手动设置延迟单元。

表 18. 延迟单元.qsf 约束

在.qsf 中指定这些约束以访问延迟单元。

延迟单元 .qsf 约束

Input Delay Element（输入延迟单元）

set_intance_assignment –to <PIN> -name INPUT_DELAY_CHAIN <0..63>

Output Delay Element（输出延迟单元）

set_intance_assignment –to <PIN> -name OUTPUT_DELAY_CHAIN <0..15>

Output Enable DelayElement（输出使能延迟单元）

set_intance_assignment –to <PIN> -name OE_DELAY_CHAIN <0..15>

4.3.3. 时序分析

Intel Quartus Prime 软件没有自动生成 GPIO IP 核的 SDC 时序约束。必须要手动输入时序约束。

遵循时序指南和实例以确保 Timing Analyzer 正确分析 I/O 时序。

• 要对 I/O 接口路径执行适当的时序分析，请比照.sdc 文件中的系统时钟管脚指定数据管脚的系统级约束。

• 要对内核路径执行适当的时序分析，请在.sdc 文件中定义这些时钟设置：

— 时钟到内核寄存器

— 时钟到简单寄存器和 DDIO 模式的 I/O 寄存器

相关链接

AN 433：约束和分析源同步接口介绍用于约束和分析源同步接口的技术。

4.3.3.1. 单数据速率输入寄存器

图 30. 单数据速率输入寄存器


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http://www.altera.com/literature/an/an433.pdf


表 19. 单数据速率输入寄存器.sdc 命令实例

命令命令实例说明

create_clock create_clock -name sdr_in_clk -period"100 MHz" sdr_in_clk

创建输入时钟的时钟设置。

set_input_delay set_input_delay -clock sdr_in_clk0.15 sdr_in_data

指示 Timing Analyzer 通过 0.15 ns 输入延迟分析输入I/O 的时序。

4.3.3.2. 全速率或半速率 DDIO 输入寄存器

全速率或半速率 DDIO 输入寄存器的输入侧相同。通过使用虚拟时钟，将片外发送器建模至FPGA，以正确约束系统。

图 31. 全速率或半速率 DDIO 输入寄存器

Outside FPGA FPGA

表 20. 全速率或半速率 DDIO 输入寄存器.sdc 命令实例


create_clock create_clock -name virtual_clock-period "200 MHz"

create_clock -name ddio_in_clk-period "200 MHz" ddio_in_clk

创建虚拟时钟和 DDIO 时钟的时钟设置。

set_input_delay set_input_delay -clock virtual_clock0.25 ddio_in_data

set_input_delay -add_delay-clock_fall -clock virtual_clock 0.25ddio_in_data

指示 Timing Analyzer 分析传输的正时钟边沿和负时钟边沿。请注意第二个 set_input_delay 命令中的-add_delay。

set_false_path set_false_path -fall_fromvirtual_clock -rise_to ddio_in_clk

set_false_path -rise_fromvirtual_clock -fall_to ddio_in_clk

指示 Timing Analyzer 忽略到负边沿触发寄存器的正时钟边沿，以及到正边沿触发寄存器的负时钟边沿。

注意:

ck_hr 频率必须是 ck_fr 频率的一半。如果I/O PLL 驱动该时钟，则可考虑使用derive_pll_clocks sdc 命令。


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4.3.3.3. 单数据速率输出寄存器

图 32. 单数据速率输出寄存器

表 21. 单数据速率输出寄存器.sdc 命令实例


create_clock 和create_generated_clock

create_clock -name sdr_out_clk-period "100 MHz" sdr_out_clk

create_generated_clock -sourcesdr_out_clk -name sdr_out_outclksdr_out_outclk

生成源时钟和输出时钟以进行发送。

set_output_delay set_output_delay -clock sdr_out_clk0.45 sdr_out_data

指示 Timing Analyzer 针对要发送的输出时钟分析要发送的输出数据。

4.3.3.4. 全速率或半速率 DDIO 输出寄存器

全速率或半速率 DDIO 输出寄存器的输出侧相同。

表 22. DDIO 输出寄存器.sdc 命令实例


create_clock 和create_generated_clock

create_clock -name ddio_out_fr_clk-period "200 MHz" ddio_out_fr_clk

create_generated_clock -sourceddio_out_fr_clk -nameddio_out_fr_outclkddio_out_fr_outclk

生成 DDIO 的时钟和要传输的时钟。

set_output_delay set_output_delay -clockddio_out_fr_outclk 0.55ddio_out_fr_data

set_output_delay -add_delay-clock_fall -clockddio_out_fr_outclk 0.55ddio_out_fr_data

指示 Timing Analyzer 针对输出时钟分析正负数据。

set_false_path set_false_path -rise_fromddio_out_fr_clk -fall_toddio_out_fr_outclk

set_false_path -fall_fromddio_out_fr_clk -rise_toddio_out_fr_outclk

指示 Timing Analyzer 针对输出时钟的下降沿忽略源时钟的上升沿，并根据输出时钟的上升沿忽略源时钟的下降沿。


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4.3.4. 时序收敛指南

对于 GPIO 输入寄存器，如果您未设置输入延迟链，则输入 I/O 传输很可能在保持时间内失败。由于时钟延迟大于数据延迟而导致此失败。

要满足保持时间，请使用输入延迟链为输入数据路径添加延迟。通常，输入延迟链在–1 速率等级时，每步长大约 30 ps。要获得近似的输入延迟链设置以通过时序，请将负保持裕量（slack）除以60 ps。

但是，如果 I/O PLL 驱动 GPIO 输入寄存器（简单寄存器或 DDIO 模式）的时钟，则可将补偿模式设置成源同步模式。Fitter 将尝试配置 I/O PLL 以便为输入 I/O 时序分析提供较好的的建立和保持裕量。

对于 GPIO 输出和输出使能寄存器，可使用输出和输出使能延迟链对输出数据和时钟添加延迟。

• 如果发现建立时间违规，则可增加输出时间延迟链设置。

• 如果发现保持时间违规，则可增加输出数据延迟链设置。

4.4. GPIO IP 核设计实例

GPIO IP 核可生成与参数编辑器中 IP 配置相匹配的设计实例。可将这些设计实例作为仿真中例化IP 核和预期行为的参考。

可从 GPIO IP 核参数编辑器中生成设计实例。设置所需参数后，点击 Generate ExampleDesign。该 IP 核在您指定的目录下生成设计实例源文件。

图 33. 已生成设计实例目录中的源文件

ed_sim.qsys

ed_synth.qsys

make_qii_design.tcl

make_sim_design.tcl

params.tcl

readme.txt

Design Example Folder

注意: .qsys 文件在设计实例生成期间仅供内部使用。您无法编辑这些.qsys 文件。

4.4.1. GPIO 可综合 Intel Quartus Prime 设计实例

可综合设计实例是可包含于 Intel Quartus Prime 工程中的编译就绪 Platform Designer 系统。

生成和使用设计实例

要从源文件生成可综合的 Intel Quartus Prime 设计实例，请运行设计实例目录中的命令如下：

quartus_sh -t make_qii_design.tcl


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指定要使用的具体器件，请运行如下命令：

quartus_sh -t make_qii_design.tcl [device_name]

TCL 脚本创建包含 ed_synth.qpf 工程文件的 qii 目录。可在 Intel Quartus Prime 软件中打开和编译该工程。

4.4.2. GPIO IP 核仿真设计实例

仿真设计实例使用您的 GPIO IP 核参数设置，构建连接到仿真驱动器的 IP 实例。驱动器生成随机流量（random traffic），并内部检查输出数据合法性。

通过该设计实例，可使用单命令运行仿真，具体取决于您使用的仿真器。该仿真器显示可如何使用此 GPIO IP 核。

生成和使用设计实例

要从源文件中生成用于 Verilog 仿真器的仿真设计实例，可运行设计实例目录中的命令如下：

quartus_sh -t make_sim_design.tcl

要从源文件中生成用于 VHDL 仿真器的仿真设计实例，可运行设计实例目录中的命令如下：

quartus_sh -t make_sim_design.tcl VHDL

TCL 脚本创建包含子目录的 sim 目录 — 每个子目录用于一个支持的仿真工具。可在相应目录下找到每个仿真工具的脚本。

4.5. 验证管脚移植兼容性

可使用 Intel Quartus Prime 软件 Pin Planner 中的 Pin Migration View 窗口辅助验证管脚分配是否成功移植到其他器件中。可在使用同一器件封装时，纵向移植到具有不同密度的器件，或在不同密度和球数的封装间进行移植。

1. 打开 Assignments > Pin Planner 并创建管脚分配。

2. 如有需要，可执行下列选项之一，使用设计中的节点名称填充 Pin Planner：

— Analysis & Elaboration（分析&拟订）

— Analysis & Synthesis（分析&综合）

— Fully compile the design（完全编译设计）

3. 然后，在菜单上，点击 View > Pin Migration View。

4. 选择或更改移植器件：

a. 点击 Device 打开 Device 对话框。

b. Migration compatibility 下点选 Migration Devices。

5. 显示关于该管脚更多的信息：

a. 右键点击 Pin Migration View 窗口中任意位置，并选择 Show Columns。

b. 然后，点击要显示的管脚功能。

6. 如果仅查看至少一个移植器件中的管脚与移植结果中相应管脚的不同功能，则打开 Showmigration differences。

7. 点击 Pin Finder 打开 Pin Finder 对话框，以查找并突出显示具有特定功能的管脚。


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如果仅在 Pin Finder 对话框中查看因最近查询而突显的管脚，则打开 Show onlyhighlighted pins。

8. 将管脚移植信息导出到 Comma-Separated Value 文件（.csv），请点击 Export。

相关链接

Intel Quartus Prime 设计软件提供关于使用 Intel Quartus Prime 软件的更多信息。

4.6. IP 移植到 GPIO IP 核

此 GPIO IP 核可将您的 GPIO IP 从之前器件中移植到 Intel Stratix 10 设计中进行工作。

取决于先前 IP 中使用的模式，IP 移植工具可基于先前 IP 中的设计自动配置新 GPIO IP 核。对于不支持的模式，可使用 GPIO IP 核参数编辑器手动配置已移植的 IP 核。

4.6.1. 移植您的 ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR 和 ALTIOBUFIP 核

要将 ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR 和 ALTIOBUF IP 核移植到 GPIO IntelFPGA IP IP 核，请按照下列步骤：

1. 在 IP Parameter Editor 中打开 ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR 或ALTIOBUF IP 核。

2. 在 Currently selected device family 中，选择 Stratix 10。

3. 点击 Finish，打开 GPIO IP 参数编辑器。

IP 参数编辑器将 GPIO IP 核配置成与 ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR或 ALTIOBUF 核相似的设置。

4. 如果两者间有任何不兼容的设置，则选择 new supported settings。

5. 点击 Finish，重新生成 IP 核。

6. 通过 GPIO IP 核替代 RTL 中的 ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR 或ALTIOBUF IP 核实例化。

注意: GPIO IP 核端口名称可能与 ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR 或 ALTIOBUFIP 核端口名不匹配。因此，仅更改实例化中的 IP 核名称可能不够。

4.6.2. 指南：交换已移植 IP 中的 datain_h 和 datain_l 端口

将 GPIO IP 从之前器件中移植到 GPIO IP 核时，可打开 GPIO IP 核参数编辑器中的 Use legacytop-level port names 选项。但是，这些端口在 GPIO IP 核中的行为与用于 Stratix V、Arria® V 和 Cyclone® V 器件的 IP 核时不同。

GPIO IP 核将这些端口驱动至以下这些时钟边沿上的输出寄存器：

• datain_h— outclock 的下降沿

• datain_l— outclock 的上升沿

如果从 Stratix V、 Arria V 和 Cyclone V 器件中移植 GPIO IP，则对 GPIO IP 核生成的 IP 进行例化时，可交换 datain_h 和 datain_l 端口。


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https://www.altera.com/products/design-software/fpga-design/quartus-prime/support.html


5. GPIO Intel FPGA IP 参考

可对 GPIO Intel FPGA IP 进行各种参数设置以定制其行为、端口和信号。

Intel Quartus Prime 软件根据您在 IP 参数编辑器中设置的参数选项生成定制 GPIO IP 核。

5.1. GPIO Intel FPGA IP 参数设置

可以在 Intel Quartus Prime 软件中对 GPIO IP 核进行参数设置。有三组选项：General、Buffer 和 Registers。

表 23. GPIO IP Core 参数 - General

参数条件允许值说明

Data Direction — • Input• Output• Bidir

指定 GPIO 的数据方向。

Data width — 1 至 128 指定数据宽度。

Use legacy top-level portnames

— • On• Off

使用与 Stratix V、 Arria V 和 Cyclone V 器件中相同的端口名称。

例如：dout 成为 dataout_h 和 dataout_l，以及 din 变成 datain_h 和 datain_l。

注意:

相比在 Stratix V、 Arria V 和 Cyclone V器件中，这些端口的行为会有所不同。关于移植指南，请参阅相关信息。

表 24. GPIO IP Core 参数 - Buffer


Use differential buffer — • On• Off

如果开启，则使能差分 I/O 缓冲器。

Use pseudo differentialbuffer

• Data Direction =Output

• Use differential buffer= On

• On• Off

如果在输出模式下开启，则使能伪差分输出缓冲器。

如果开启 Use differential buffer，则该选项将会因为双向模式而自动开启。

Use bus-hold circuitry • Data Direction = Inputor Bidir

• Use differential buffer= Off

• On• Off

如果开启，则总线保持电路可将 I/O 管脚上的信号微弱保持为其最后驱动的状态（其中输出缓冲状态将会是 1 或 0，但非高阻抗）。

继续...

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反馈








Use open drain output • Data Direction =Output or Bidir

• Use differential buffer= Off

• On• Off

如果开启，则开漏输出将器件使能以提供系统级的控制信号，例如，可经系统中多个器件置位的中断和写入使能信号。

Enable output enable port Data Direction = Output • On• Off

如果开启，则使能用户输入到 OE 端口。该选项因双向模式而自动开启。

在 Intel Stratix 10 器件中，每个 3 V I/O bank 仅为其 8 八个单端 I/O 提供 2 个输出使能（OE）。

Enable seriestermination /paralleltermination ports

— • On• Off

如果开启，则使能输出缓冲的seriesterminationcontrol 和parallelterminationcontrol 端口。

表 25. GPIO IP Core 参数 - Registers


Register mode — • None• Simple

register• DDIO

指定用于 GPIO IP 核的寄存器模式：

• None — 指定一个从/到缓冲器的简单线缆连接。

• Simple register — 指定 DDIO 在单数据速率模式（SDR）中用作简单寄存器。Fitter 可能会将该寄存器封装在 I/O 中。

• DDIO — 指定 IP 核使用 DDIO。

如果使用仅有 3 V I/O bank 支持的 I/O 标准，则选择 None。

Enable synchronousclear / preset port

• Register mode = DDIO • None• Clear• Preset

指定如何实现同步复位端口。

• None — 禁用同步复位端口。

• Clear — 使能 SCLR 端口用于同步清除。

• Preset — 使能 SSET 端口用于同步预置。

Enable asynchronousclear / preset port

• Register mode = DDIO • None• Clear• Preset

指定如何实现异步复位端口。

• None — 禁用异步复位端口。

• Clear — 使能 ACLR 端口用于异步清除。

• Preset — 使能 ASET 端口用于异步预置。

ACLR 和 ASET 信号为高电平有效。

Enable clock enable ports Register mode = DDIO • On• Off

• On — 显现时钟使能（CKE）端口以支持对数据输入和输出的控制。该信号防止数据在无控制的情况下进行传递。

• Off — 时钟使能端口未显现，且数据始终自动通过寄存器。

Half Rate logic Register mode = DDIO • On• Off

如果开启，则使能半速率 DDIO。

Separate input / outputClocks

• Data Direction = Bidir• Register mode =

Simple register orDDIO

• On• Off

如果开启，则使能用于双向模式下输入和输入路径的独立时钟（CK_IN 和 CK_OUT）。

相关链接

指南：交换已移植 IP 中的 datain_h 和 datain_l 端口 (第 51 页)

5.2. GPIO Intel FPGA IP 接口信号

根据您指定的参数设置，有各种可用于 GPIO IP 核的接口信号。


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图 34. GPIO IP 核接口

PadDataClock GPIO Intel® FPGA IP

TerminationReset

图 35. GPIO 接口信号

din

pad_out

pad_in

oe

pad_iopad_io_b

pad_out_bck

sclraclr

asetsset

ck_frck_hr

ck_fr_inck_fr_out

ck_hr_inck_hr_out

GPIO Intel® FPGA IP

ck_outck_in

seriesterminationcontrolparallelterminationcontrol

dout

焊盘接口信号

cke

pad_in_b

复位接口信号

终端接口信号

数据接口信号

时钟接口信号

表 26. 焊盘接口信号

焊盘接口是 GPIO IP 核到焊盘的物理连接。该接口可以是输入、输出或者双向接口，具体取决于 IP 核的配置。下表中，SIZE是 IP 核参数编辑器中指定的数据宽度。

信号名称方向说明

pad_in[SIZE-1:0] 输入来自焊盘的输入信号。

pad_in_b[SIZE-1:0] 输入来自焊盘的差分输入信号负节点。如果开启 Use differential buffer 选项，则该端口可用。

pad_out[SIZE-1:0] 输出到焊盘的输出信号。

pad_out_b[SIZE-1:0] 输出到焊盘的差分输出信号负节点。如果开启 Use differential buffer 选项，则该端口可用。

pad_io[SIZE-1:0] 双向与焊盘的双向信号连接。

pad_io_b[SIZE-1:0] 双向与焊盘的差分双向信号连接负节点。如果开启 Use differential buffer 选项，则该端口可用。


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表 27. 数据接口信号

该数据接口是 GPIO IP 核到 FPGA 内核的输入或输出接口。下表中，SIZE 是 IP 核参数编辑器中指定的数据宽度。


din[DATA_SIZE-1:0] 输入输出或双向模式下来自 FPGA 内核的数据输入。DATA_SIZE 取决于寄存器模式：

• 旁路或简单寄存器 — DATA_SIZE = SIZE• 无半速率逻辑的 DDIO — DATA_SIZE = 2 × SIZE• 具有有半速率逻辑的 DDIO — DATA_SIZE = 4 × SIZE

dout[DATA_SIZE-1:0] 输出数据输出到输入或双向模式下中的 FPGA 内核，DATA_SIZE 取决于寄存器模式：

• 旁路或简单寄存器 — DATA_SIZE = SIZE• 无半速率逻辑的 DDIO — DATA_SIZE = 2 × SIZE• 具有半速率逻辑的 DDIO — DATA_SIZE = 4 × SIZE

oe[OE_SIZE-1:0] 输入在开启 Enable output enable port 的输出或双向模式下来自 FPGA 内核的 OE 输入。OE 为有效高电平。发送数据时，将该信号设置为 1。接收数据时，将该信号设置为 0。OE_SIZE 取决于寄存器模式：

• 旁路或简单寄存器 — DATA_SIZE = SIZE• 无半速率逻辑的 DDIO — DATA_SIZE = SIZE• 具有半速率逻辑的 DDIO — DATA_SIZE = 2 × SIZE

表 28. 时钟接口信号

时钟接口是输入时钟接口。它由各种信号组成，具体取决于配置。此 GPIO IP 核可以有 0、1、2 或 4 个时钟输入。各个时钟端口在不同配置中显示不同，以反映时钟信号执行的实际功能。


ck 输入在输入和输出路径中，如果关闭 Half Rate logic 参数，则该时钟就会驱动一个封装寄存器或者 DDIO。

双向模式下，如果关闭 Separate input/output Clocks 参数，该时钟就是输入或输出路径的唯一时钟。

ck_fr 输入在输入或输出路径中，如果打开 Half Rate logic 参数，则这些时钟会驱动全速率或半速率 DDIO。

双向模式下，如果关闭 Separate input/output Clocks 参数，则输入和输出路径就会使用这些时钟。

ck_hr

ck_in 输入双向模式下，如果指定以下两种设置，则这些时钟就会驱动输入和输出路径中的封装寄存器或 DDIO：

• 关闭 Half Rate logic 参数。

• 打开 Separate input/output Clocks 参数。

ck_out

ck_fr_in 输入双向模式下，如果指定以下两种设置，则这些时钟就会驱动输入和输出路径中的全速率和半速率 DDIOS：

• 开启 Half Rate logic 参数。

• 开启 Separate input/output Clocks 参数。

例如：ck_fr_out 驱动输出路径中的全速率 DDIO。

ck_fr_out

ck_hr_in

ck_hr_out

cke 输入时钟使能。


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表 29. 终端接口信号

终端接口将 GPIO IP 核连接到 I/O 缓冲器。


seriesterminationcontrol 输入从终端控制块（OCT）到缓冲器的输入。该信号设置缓冲器串行阻抗值。

parallelterminationcontrol

输入从终端控制块（OCT）到缓冲器的输入。该信号设置缓冲器并行阻抗值。

表 30. 复位接口信号

复位接口将 GPIO IP 核连接到 DDIO。


sclr 输入同步清除输入。如果使能 sset，则不可用。

aclr 输入异步清除输入。高电平有效。如果使能 aset，则不可用。

aset 输入异步设置输入。高电平有效。如果使能 aclr，则不可用。

sset 输入同步设置输入。如果使能 sclr，则不可用。

5.2.1. 共享信号

• 输入、输出和 OE 路径共享相同清零和预置信号。

• 输出和 OE 路径共享相同时钟信号。

5.2.2. 数据接口的数据比特顺序

图 36. 数据比特顺序转换

该图显示 din、dout 和 oe 数据信号的比特顺序转换。

SIZE - 1 ... 0

t3

SIZE - 1 ... 0

t2

SIZE - 1 ... 0

t1

SIZE - 1 ... 0

t0

4 x SIZE

SIZE - 1 ... 0

t1

SIZE - 1 ... 0

t0

2 x SIZE

SIZE - 1 ... 0 SIZE

• 如果数据总线大小值为 SIZE，则 LSB 在最右侧位置。

• 如果数据总线大小值为 2 × SIZE，则该总线由 2 个 SIZE 的字组成。

• 如果数据总线大小值为 4 × SIZE，那么该总线由 4 个 SIZE 的字组成。

• LSB 在每个字的最右侧位置中。

• 最右侧字指定输出总线输出的第一个字，以及输入总线输入的第一个字。

相关链接

输入路径 (第 40 页)


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5.2.3. 数据接口信号和相应的时钟

表 31. 数据接口信号和相应的时钟

信号名称参数配置时钟

寄存器模式半速率独立时钟

din • SimpleRegister

• DDIO

Off Off ck

DDIO On Off ck_hr

• SimpleRegister

• DDIO

Off On ck_in

DDIO On On ck_hr_in

• dout

• oe

• SimpleRegister

• DDIO

Off Off ck

DDIO On Off ck_hr

• SimpleRegister

• DDIO

Off On ck_out

DDIO On On ck_hr_out

• sclr

• sset

• 所有焊盘信号

• SimpleRegister

• DDIO

Off Off ck

DDIO On Off ck_fr

• SimpleRegister

• DDIO

Off On • 输入路径：ck_in• 输出路径：ck_out

DDIO On On • 输入路径：ck_fr_in• 输出路径：ck_fr_out


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6. Intel Stratix 10 通用 I/O 用户指南存档

如有未列入的 IP 核版本，则可应用之前版本的 IP 核用户指南。

IP 核版本用户指南

17.1 Intel Stratix 10 通用 I/O 用户指南

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反馈



https://www.altera.com/en_US/pdfs/literature/hb/stratix-10/archives/ug-s10-gpio-17-1.pdf





7. Intel Stratix 10 通用 I/O 用户指南文件修订历史

文档版本 Intel QuartusPrime 版本

修订内容

2018.0709 18.0 • 为 3.0 V LVTTL I/O 标准添加了 24 mA 和 20 mA 电流强度设置。

• 在罗列可编程电流强度的列表中添加了 Differential SSTL-15 Class I 和 ClassII，以及 Differential SSTL-18 Class I 和 Class II。

• 在罗列有校准 RS OCT 和无校准 RS OCT 的列表中添加了 Differential SSTL-15Class I 和 Class II。

• 删除了用于 SSTL-15 和 Differential SSTL-15 I/O 标准的 50 Ω RT OCT。

• 在关于可编程开漏输出的主题中添加了注释说明不可将输出电压拉高至 Vi （DC）水平之上。

2018.05.10 18.0 • 更新了有关 3 V I/O 的脚注，以注明 E-Tile 收发器 tile 中不支持 3 V I/O。

• 在 I/O 标准支持列表中添加了脚注，以注明当 tile 掉电时，收发器 tile 的 3 V I/Obank 不可用。

• 删除了 DDR2 支持。

• 删除了关于 MultiVolt I/O 接口的主题，并将该信息添加到 I/O 标准电压支持的主题中。

• 将 I/O 计数表和 I/O bank 位置图移动到管脚说明（pin-out）文件。

• 更新了 LVPECL 匹配主题中图示的标题，以阐明该图示所指为外部匹配。LVPECLI/O 标准无 OCT 支持。

• 阐明在实现 DDR 电路时可使用 I/O 寄存器，请使用 Intel Arria 10 器件中。

• 阐明所有配置成 3 V I/O bank 的单端 I/O 支持所有可编程的 I/O 单元，但除可编程预加重、RD 片上匹配（OCT）、已校准 RS 和 RT OCT 以及内部 VREF 生成以外。

• 阐明 3 V I/O bank 支持单端和差分 SSTL、HSTL 和 HSUL I/O 标准。

• 在指南：VREF 源和 VREF 管脚 (第 36 页)中指定了 VREF 管脚专用于基准电压单端 I/O 标准。

• 通过 Intel Stratix 10 器件中的 I/O 标准和电压电平 (第 7 页)阐明 Intel Arria10 FPGA 器件和 Intel Arria 10 SoC 器件中可用 I/O 缓冲器的类型。

• 在可编程开漏输出部分，将 logic-to-pin 更改为 logic to the output buffer。

• 将 IP 核从"Intel FPGA GPIO"重命名为"GPIO Intel FPGA IP"。

• 将"clk_fr"和"clk_hr"实例更正为"ck_fr"和"ck_hr"。

• 更新了 GPIO IP 核输入路径和输出路径结构图，以显示实际 IP 核信号名称。

• 更新了罗列复位接口信号的表格，以提高清晰度。

日期版本修订内容

2017 年 11 月 2017.11.06 • 阐明每个 3 V I/O bank 仅为 8 个单端 I/O 提供 2 个 OE。

• 删除了 Intel Stratix 10 TX 4500 和 TX 5500 器件。

• 将封装 SF48 添加到 Intel Stratix 10 TX 1650 和 TX 2100 器件。

• 添加了 Intel Stratix 10 MX 器件。

• 详细说明 3 V I/Os 不可用于 E-Tile 收发器类型的 Intel Stratix 10 器件。

• 对更新了罗列 Intel Stratix 10 GX 器件中 GPIO 缓冲器和 LVDS 通道的表格的说明，以详细说明 LVDS 通道计数包含专用时钟管脚。

• 从所有 Intel Stratix 10 器件中删除了 HF50 封装。

• 重新组织了罗列 I/O bank 位置和管脚计数的主题和表格。

继续...

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反馈








• 添加了对 2.5 V LVCMOS I/O 标准的支持。

• 添加了对 1.8 V LVCMOS、1.5 V LVCMOS 和 1.2 V LVCMOS I/O 标准的3 V I/O bank 支持。

• 删除了所有"DDR3U"实例。Intel 仅验证和支持 Intel Stratix 10 外部存储器接口用户指南，性能支持总结中列出用于存储器接口的 IP。

• 添加注释以详细说明在 3 V I/O bank 上使用 1.2 V、1.5 V、1.8 V 和 2.5 VI/O 标准时，需设置 USE_AS_3V_GPIO 约束。

• 更新了罗列 I/O 缓冲器类型和 I/O 标准支持的可编程 IOE 功能的表格。

• 删除了罗列支持可编程摆率控制的 I/O 标准和电流强度的表格。

• 添加了关于默认摆率设置的信息。

• 更新了关于可编程 IOE 延迟的主题，删除了输入和输出延迟信息。I/O 延迟数为待定属性。

• 添加了关于 Intel Quartus Prime 软件中未明确分配电流强度的情况下默认预定义电流强度的信息。

• 更新了罗列可编程电流强度设置的表格。

— 对以下 I/O 标准添加了电流强度设置：

• 2.5 V VCMOS• SSTL-135 和 Differential SSTL-135• SSTL-125 和 Differential SSTL-125• SSTL-12 和 Differential SSTL-12 Class I• POD12 和 Differential POD12• Differential 1.8 V HSTL Class I 和 Class II• Differential 1.5 V HSTL Class I 和 Class II• Differential 1.2 V HSTL Class I

— 删除了用于 1.8 V LVCMOS 标准的 6 mA、4 mA 和 2 mA HPS 电流强度设置

— 删除了用于 1.8 V LVCMOS I/O 标准的所有 HPS 电流强度设置

— 从以下 I/O 标准中删除了 12 mA 和 10 mA 电流强度设置：

• 1.2 V LVCMOS• SSTL-18 Class I• SSTL-15 Class I• 1.2 V HSTL Class I

— 从 SSTL-18 Class II 和 SSTL-15 Class II I/O 标准中删除了 16 mA 电流强度设置

— 将用于 1.8 V HSTL Class II 和 1.5 V HSTL Class II I/O 标准的电流强度从16 mA 更新为 14 mA

— 删除了用于 1.2 V HSTL Class II I/O 标准的可编程电流强度

• 删除了对 3 V I/O 的 OCT 支持。

• 在关于 RS 和 RT OCT 支持的表格中对 I/O 标准和可用 OCT 设置进行了更新。

• 更新罗列外部匹配方案的表格，添加了 2.5 V LVCMOS。

• 更新了图示中的信号名称，以匹配 Intel FPGA GPIO IP 核中的信号名。

继续...


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• 添加了输出路径波形。

• 将"Altera GPIO IP 核"更名为"Intel FPGA GPIO IP 核"。

• 阐明 ASET 和 ACLR 信号均为高电平有效。

2017 年 9 月 2017.09.04 • 添加了 8 mA 到 SSTL-2 Class II、SSTL-18 Class II 和 SSTL-15 Class II，并从支持可编程输出摆率控制的电流强度设置列表的 STL-18 Class II 中删除了12 mA。

• 添加了 8 mA 电流强度设置到 SSTL-18 Class II 和 SSTL-15 Class II。

• 将以下 I/O 标准添加到罗列无校准 RS OCT 的可选 I/O 标准的表格中：

— Differential SSTL-15— Differential SSTL-135— Differential SSTL-125— Differential SSTL-12— Differential HSUL-12

• 添加了 16 mA 电流强度设置到 1.8 V LVCMOS I/O 标准。

• 添加了 12 mA 和 10 mA 电流强度设置到 1.2 V LVCMOS I/O 标准。

• 在罗列无校准 RS OCT 的可选 I/O 标准的表格中，从 Differential SSTL-15 删除了 25 Ω 和 50 Ω RS OCT 设置。

• 更新了罗列 Altera GPIO 缓冲器参数的表格，详细说明 Use bus-holdcircuitry 参数选项的条件。

2017 年 2 月 2017.02.13 • 删除了 Intel Stratix 10 TX 1650 和 TX 2100 器件中的 SF48 封装。

• 更新了阐明 3 V I/O bank 中无 I/O 寄存器和 DDIO，且不支持 Altera GPIO IP核所有功能的话题。

2016 年 12 月 2016.12.05 更正了用于 GX 4500 和 SX 5500 器件 HF55 封装的 I/O bank 3L 中的 I/O 数量。

2016 年 10 月 2016.10.31 首次发布。


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Intel Stratix 10 通用 I/O 用户指南 · 2020. 9. 4. · Intel® Stratix® 10 通用I/O 用户指南 针对Intel ® Quartus Prime设计套件的更新：18.0 订阅 反馈 UG-S10GPIO

Intel Stratix 10 通用 I/O 用户指南 · 2020. 9. 4. · Intel® Stratix® 10 通用I/O 用户指南针对Intel ® Quartus Prime设计套件的更新：18.0 订阅反馈 UG-S10GPIO