LSDI 0708 Slides T

M I E E C ndash Laboratoacuterio de Sistemas Digitais ndash 200708

Apresentaccedilatildeo

Laboratoacuterio de Sistemas Digitais

2M I E E C ndash Laboratoacuterio de Sistemas Digitais ndash 200708

Laboratoacuterio de Sistemas Digitais(EEC0006)

Moacutedulo da disciplinaPropedecircuticas de Engenharia Electroteacutecnica e de Computadores 1

(EEC0001)

Mestrado Integrado emEngenharia Electroteacutecnica e de Computadores

1ordm ano 1ordm semestre


Docentes

bull Teoacutericas- Augusto Silva Gomes asgfeuppt- Heacutelio Sousa Mendonccedila hsmfeuppt

bull Teoacuterico-Praacuteticas- Augusto Silva Gomes asgfeuppt- Heacutelio Sousa Mendonccedila hsmfeuppt- Joseacute Machado da Silva jmsfeuppt- Joseacute Carlos Alves jcafeuppt


Programa

bull Sistemas de numeraccedilatildeo e representaccedilatildeo de nuacutemerosbull Aritmeacutetica binaacuteriabull Aacutelgebra de Boole Aplicaccedilatildeo agrave simplificaccedilatildeo de expressotildees loacutegicas e agrave

minimizaccedilatildeo de circuitos combinacionaisbull Siacutentese de circuitos combinacionais usando blocos funcionais como

multiplexadores codificadores descodificadores e comparadoresbull Anaacutelise e siacutentese de maacutequinas de estado realizadas com circuitos

sequenciais siacutencronosbull Siacutentese de circuitos sequenciais usando blocos funcionais como

contadores registos de deslocamento e circuitos programaacuteveisbull Modelaccedilatildeo de circuitos combinacionais e sequenciais com a

linguagem Verilog para descriccedilatildeo de hardwarebull Introduccedilatildeo aos microprocessadores modelo de execuccedilatildeo de

programa residente em memoacuteria organizaccedilatildeo interna unidade de descodificaccedilatildeo controlo e execuccedilatildeo de instruccedilotildees


Bibliografia e apoio

bull Bibliografia- Joseacute Carlos Alves Sistemas Digitais 2006 FEUP- JFWakerly ldquoDigital Design ndash Principles and Practicesrdquo

Prentice Hall 3rd Edition 2001- Stephen BrownZvonko Vrasenic ndashrdquoFundamentals of Digital

Logic with Verilog Designrdquo McGrawHill2nd Edition2007

bull Apoio nos Conteuacutedos da disciplina- Transparecircncias usadas nas aulas teoacutericas e teoacuterico-praacuteticas- Livro de Exerciacutecios da disciplina- Enunciados de exerciacutecios e exames anteriores- Avisos importantes


Aulas

bull Aulas T (Teoacutericas) 1hsemana - Introduzem VERILOG - necessaacuterio para os labs- Complementam as aulas teoacuterico-praacuteticas

bull Aulas TP (Teoacuterico-Praacuteticas) 4hsemana- Apresentaccedilatildeo de mateacuteria- Resoluccedilatildeo de exerciacutecios- Trabalhos de Laboratoacuterio

bull Projecto e ensaio de pequenos sistemas digitais


Avaliaccedilatildeo

bull Avaliaccedilatildeo distribuiacuteda sem exame final- 2 minitestes (10 valores)

bull Duraccedilatildeo de 1 hora (21Nov e 16Jan)bull 5 valores cadabull Prevecirc-se uma prova de recurso para os alunos que por motivos

justificados natildeo tenham comparecido aos minitestes

- 5 Trabalhos de Laboratoacuterio (10 valores)bull Ficha de avaliaccedilatildeo nas aulas TP ( 2 valores por cada lab)bull Datas previstas consultar a ficha da disciplina


Introduccedilatildeo aos Sistemas Digitais


Sinais analoacutegicos

bull A maioria das grandezas fiacutesicas (temperatura velocidade pressatildeo pH som ) satildeo analoacutegicas

bull Os sinais analoacutegicos variam de forma contiacutenua quer no tempo quer na amplitude (podem ter um nuacutemero infinito de valores numa dada gama)

T (ordmC)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t

Evoluccedilatildeo da temperatura ao longo do dia


Sistemas analoacutegicos

bull Um sistema eacute definido formalmente como uma entidade que realiza uma funccedilatildeo processando transformando um ou mais sinais de entrada de forma a gerar os sinais de saiacuteda

bull Nos sistemas analoacutegicos os sinais de entrada e saiacuteda satildeo analoacutegicos


Exemplo de sistema electroacutenico analoacutegico

bull A onda sonora provoca variaccedilatildeo da pressatildeo no ar e o microfone cria uma versatildeo analoacutegica dessa variaccedilatildeo sob a forma de um sinal eleacutectrico na sua saiacuteda - sinal aacuteudio

bull Depois de amplificado o sinal aacuteudio o altifalante volta a emitir a onda sonora por um processo inverso ao anterior

Onda sonora original

Sinal

Amplificador

Sinal audio amplificado

Som reproduzido

AltifalanteMicrofone


Sinais digitais

bull Os sinais digitais variam de forma discreta quer no tempo quer na amplitude ( tecircm um nuacutemero finito de valores numa dada gama )

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t (horas do dia)

T (ordmC)28

29

28

283

286

281


Sinais digitais binaacuterios

bull Uma classe importante de sinais digitais satildeo os binaacuteriosmodelados como tendo apenas dois valores discretos distintos acute01acute acutebaixoaltoacute acutefalsoverdadeiroacute

t

220V

0V

180V

40V

240V

t

estado dalacircmpada

lacircmpada ligada (1)

lacircmpada desligada (0)

estado indefinido

ligada

desligada

periacuteodos de transiccedilatildeo

0 1 10


Interface analoacutegico-digital

bull Sendo a maioria das grandezas fiacutesicas analoacutegicas eacute muitas vezes necessaacuterio realizar a interface entre sistemas analoacutegicos e sistemas digitais usando conversores AD e DA

V( t)

t

sinal analoacutegico original e reconstruiacutedo

A DV(t)

101100101100

V( t)

t

sinal analoacutegico original

127

63

0

-63

t

-127

A

amostras do sinal

V( t)

D A

101100101100

V(t)

127

63

0

-63

t

-127

A

t

V( t)

sinal analoacutegico reconstruiacutedo amostras do sinal


Conversatildeo analoacutegicodigital

bull A conversatildeo de um sinal analoacutegico num vector de sinais digitais binaacuterios envolve as operaccedilotildees de amostragem quantificaccedilatildeo e codificaccedilatildeo

sinal

analoacutegico

bull Amostragem ndash discretizaccedilatildeo no tempo

bull Quantificaccedilatildeo ndash discretizaccedilatildeo nas amplitudes

bull Codificaccedilatildeo ndash atribuiccedilatildeo de um coacutedigo binaacuterio a cada valor discreto do sinal digitalizado

amostragem

01

3

5

7 65

41

29 342

52 49

3027

Sinal digital

quantificaccedilatildeo

01

3

5

77

43 3

45

3 3

5

111 100 011 011 100 101 101 011 011

1

0

codificaccedilatildeo

AD sinais

digitais binaacuterios


t

127

-127

63

31

95

0

-95

-31

-63

-19 32 87 94 80 14 -43amplitude do sinal nos instantes de amostragem

periacuteodo de amostragem (125μs para fs=8KHz)

sinal analoacutegicoamostraA

Sinal de aacuteudio


bull Um disco de vinil

Aacuteudio analoacutegico


Aacuteudio digital


Sistema electroacutenico hiacutebrido

bull Na maioria dos casos os sistemas electroacutenicos satildeo hiacutebridos ou seja combinam sistemas analoacutegicos e digitais

Onda sonora

altifalanteSinal aacuteudio reconstruiacutedo

Dados digitaisDA Amplificador


boacuteia

entradade aacutegua

saiacuteda de aacutegua

vaacutelvula

O caudal de aacutegua varia de forma contiacutenua com o niacutevel de aacutegua no tanque

Qual eacute a relaccedilatildeo entre o niacutevel de aacutegua e o caudal que a vaacutelvula deixa entrarMuito complexa

Controlo analoacutegico de um depoacutesito de aacutegua


electro-vaacutelvula

niacutevel maacuteximo

niacutevel miacutenimo

sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE

Apenas eacute importante saber se foi atingidoou natildeo o niacutevel maacuteximo ou o niacutevel miacutenimo

Como escrever um programaque realize a funccedilatildeo de controlo digital

ABRE = 0enquanto ligadose VAZIO == 0

ABRE = 1senatildeo

se ABRE == 1se CHEIO == 1ABRE = 0

Controlo digital do depoacutesito de aacutegua


t

caudal digital

vaacutelvula abre vaacutelvula fecha

caudal maacuteximo

caudal miacutenimo(zero)

t

caudal analoacutegico

descarga

caudal maacuteximo


enchimento

a subida do nivel da aacuteguavai fechando a vaacutelvula

boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE

Digital vs analoacutegico


Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha

coacutedigos ASCII (em decimal)caracteres

ASCII - American Standard Code for Information Interchange

Digitalizaccedilatildeo de Texto


67 74 86

Um pixel

Maria Eugeacutenia de Oliveira Botelho1921 105

20

Digitalizaccedilatildeo de Imagens


abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs

Mostradores com LEDacutes


Sistemas digitais ndash o que satildeo

bull Entradas e saiacutedas satildeo sinais digitaisbull Informaccedilatildeo representada por binaacuterio(1 e 0) bull Constituidos por blocos electroacutenicos bull Funccedilatildeo do sistema digital

bull definir a relaccedilatildeo entre as saiacutedas e as entradas digitais

Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas


- computaccedilatildeo pessoal (PCs PDAs calculadoras)- comunicaccedilotildees moacuteveis- televisatildeo digital- aacuteudio digital- automoacutevel (ABS air-bags controlo do motor)- controlo industrial- simuladores- diversatildeo-

Aacutereas de aplicaccedilatildeo dos sistemas digitais


Sistemas digitais ndash aacutereas de aplicaccedilatildeo


Tipos de sistemas digitais

bull Sistemas combinacionais- As saiacutedas num dado instante dependem apenas das entradas

nesse instante

bull Sistemas sequenciais- As saiacutedas num dados instante dependem das entradas nesse

instante e em instantes anteriores- O circuito tem ldquomemoacuteriardquo

Combinacional Sequencial


Combinacional vs sequencial

Premir esta tecla altera a entrada de um sistema combinacional e o canal passa a ser o canal 6 ( saiacuteda depende soacute da entrada)

Premir esta tecla altera a entrada de um sistema sequencial e o canal passa a ser +1 do que era anteriormente (saiacuteda depende da entrada e do estado anterior)


Zeros e uns

bull A loacutegica digital transforma a realidade analoacutegica ao mapear uma gama infinita de valores reais em apenas 2 valores - 0 e 1

bull A um valor loacutegico 0 ou 1 eacute comum chamar-se um bit (binary digit)

bull Nos circuitos electroacutenicos digitais- acute0acute eacute representado por tensotildees eleacutectricas baixas- acute1acute eacute representado por tensotildees eleacutectricas altas

bull Os circuitos ldquoentendemrdquo as entradas como acute0acute ou acute1acute e produzem nas saiacutedas zeros e uns representados por tensotildees baixas ou altas


Portas loacutegicas

bull As portas loacutegicas ( ldquogatesrdquo ) satildeo os circuitos electroacutenicos digitais baacutesicos

bull Nas tecnologias mais comuns estes circuitos distinguem dois intervalos distintos de tensatildeo que satildeo interpretados como 1 e 0

35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0

regiotildeesinvaacutelidas

bull A porta loacutegica produz na saiacuteda uma tensatildeo correspondente ao valor loacutegico 0 ou 1 dependendo do valor logico das entradas e da funccedilatildeo que a porta loacutegica realiza


Portas Loacutegicas E (AND) OU (OR) e NAtildeO (NOT)

B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )

funccedilatildeo loacutegica siacutembolo ( porta loacutegica ) tabela de verdade

A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1


Portas loacutegicas NAtildeO-E (NAND) e NAtildeO-OU (NOR)

A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD

A sdot B sdot C sdot D A + B + CABC

Portas loacutegicas (cont)

bull As portas loacutegicas E e OU podem ter um nuacutemero qualquer de entradas- (na realidade eacute limitado por razotildees ligadas agrave realizaccedilatildeo fiacutesica

dos circuitos electroacutenicos)

bull Podem ser desenhadas portas loacutegicas com entradas negadas

A

BA sdot B A + B

A

B


Funccedilotildees loacutegicas e circuito loacutegico

bull Qualquer funccedilatildeo loacutegica pode ser realizada agrave custa das 3 funccedilotildees loacutegicas baacutesicas E OU e NAtildeO e o circuito que a implementa usando as portas loacutegicas correspondentes

Tabela de verdade

F(ABC) = ( (C+B) sdot A) + (A sdot B)

Diagrama esquemaacutetico

B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)

Expressatildeo loacutegica

B

A(A sdot B)


Elementos de tecnologia

bull Os sistemas digitais satildeo realizados com circuitos integrados

bull Um circuito integrado eacute constituido por um cristal semicondutor habitualmente de siliacutecio designado por chip

bull O chip conteacutem os componentes electroacutenicos baacutesicos que implementam o circuito integrado digital ndash portas loacutegicas e flip-floprsquos (elementos de memoacuteria)

bull O chip eacute montado dentro de um empacotamento ceracircmico ou plaacutestico e satildeo construiacutedas ligaccedilotildees do chippara os pinos externos do integrado


Circuitos integrados

ldquowaferrdquo de siliacutecioldquodierdquo do Pentium 4

empacotamento circuito integrado


bull sistemas electromecacircnicos (1944)bull vaacutelvulas electroacutenicas (1946)

- ENIAC 18000 vaacutelvulas 140KW 30 tons 5000 somassegundo

bull transiacutestor (1948)bull circuito integrado (1958)bull microprocessador (1972)bull circuitos integrados de alto niacutevel de integraccedilatildeo

(VLSI) (deacutecada de 90)

Marcos histoacutericos


Uma vaacutelvula Memoacuteria feita com vaacutelvulas (IBM701 1952)

Dispositivos electroacutenicos primitivos

Vaacutelvula electroacutenica Circuito com vaacutelvulas electroacutenicas


ENIAC - 1ordm computador electroacutenico

ENIAC - 1946


O 1ordm transistor

1948 - Bardeen Brattain amp Shockley inventam o transiacutestor


Os primeiros circuitos integrados

1958 Jack St Clair Kilby (TI)e Robert Noyce (Fairchild)invenccedilatildeo do 1ordm circuito integrado(circuito oscilador)

1959 - invenccedilatildeo da tecnologia planar


Transiacutestor

Circuito integrado SSI(Small Scale Integration)dezenas de transiacutestores Circuito integrado VLSI

(Very Large Scale Integration)milhotildees de transiacutestores

MSI LSI

0 10 20 mm

Dispositivos electroacutenicos


35 mm2

9 mm2

aacuterea de siliacutecio

0 10 20 mm



densidade de integraccedilatildeo dezenas de milhotildees de transiacutestores num chiprapidez uma adiccedilatildeo em 00000000005 s (05 ns)energia poucos watts em trabalho alguns mwatt em repouso

15μaacuterea A

07μaacuterea 022A

013μaacuterea 00075A


aacuterea e ldquotamanhordquo do processo de fabrico

1992 2001 2003



200561994

Circuitos integrados (cont)

1996


Microprocessadores da INTEL


Lei de Moore

O nordm de transistoreschip duplica em cada 18 meses


Evoluccedilatildeo dos μP da INTEL


Lei de Moore (cont)


1994 (processo 07μm)

Se fosse fabricado em 2007 (processo 0065μm)

13mm

12mm

Um processador Pentium


Classificaccedilatildeo dos circuitos integrados

bull Os circuitos integrados podem ser classficados de acordo com o nuacutemero de portas loacutegicas equivalentes em

SSI ndash ldquoSmall-Scale Integrationrdquo - (lt12)

MSI ndash ldquoMedium-Scale Integrationrdquo ndash (12 a 99)

LSI ndash ldquoLarge-Scale Integrationrdquo ndash (100 a 9999)

VLSI ndash ldquoVery Large-Scale Integrationrdquo ndash (10000 a 99999)

UVLSI ndash ldquo Ultra Very Large-Scale Integrationrdquo ndash (gt 100000)


Tecnologias disponiacuteveis para implementar SD

bull Componentes padratildeo com funccedilatildeo fixa - Seacuterie 74xx Seacuterie 4xxx- Circuitos ldquooff-the-shelfrdquo que realizam uma funccedilatildeo especiacutefica- Circuitos digitais SSI e MSI- Muito usados ateacute finais dos anos 70 agora usados em circuitos simples interfaces e para manter

compatibilidade com sistemas antigos

bull Microprocessadores ndash famiacutelia 51 PICs- Usados em sistemas computacionais e em sistemas embebidos- Projecto do sistema eacute concentrado no software ndash programa- Disponibilidade de muitas configuraccedilotildees e perifeacutericos

bull Circuitos programaacuteveis ndash PLArsquos PALrsquos CPLDrsquos FPGArsquos- Projecto eacute feito agrave medida de uma aplicaccedilatildeo particular- A funccedilatildeo eacute definida pelo utilizador no momento em que programa o dispositivo- Reconfiguraacuteveis - Podem ter ateacute dezenas de milhotildees de lsquogatesrsquo equivalentes num uacutenico chip- Funcionam com frequecircncias ateacute agraves centenas de MHZ- Pequeno custo de desenvolvimento e de lsquotime to marketrsquo

bull Circuitos de aplicaccedilatildeo especiacutefica ndash ASICacutes- Projectado para ser usado numa aplicaccedilatildeo especiacutefica- Operacionalidade definida pelo utilizador ao niacutevel da geometria e layout do circuito- Poderaacute ser optimizado para elevado desempenho da funcionalidade fixa pretendida- Densidade ateacute 350K gatesmm2

- Elevado custo de desenvolvimento e de lsquotime to marketrsquo


CIrsquos digitais

CIacutes de Funccedilatildeo Fixa

CICIacutess de de FunFunccedilccedilatildeo Fixaatildeo Fixa

CIrsquosProgramaacuteveis

CICIrsquorsquossProgramProgramaacuteaacuteveisveis

μprsquos e μCrsquosμμpprsquorsquoss e e μμCCrsquorsquoss

SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom

TTLTTLTTL SPLDrsquosSPLDSPLDrsquorsquoss Gate ArrayGate Gate ArrayArray

Standard Cell

Standard Standard CellCell

CMOSCMOSCMOS CPLDrsquosCPLDCPLDrsquorsquoss FPGArsquosFPGAFPGArsquorsquoss

CIacutes DIGITAISCICIacutess DIGITAISDIGITAIS

ASICSASICSASICSCIacutes PadratildeoCICIacutess PadratildeoPadratildeo

PLArsquosPLAPLArsquorsquoss PALrsquosPALPALrsquorsquoss


Circuitos integrados padratildeo

bull Implementam blocos funcionais simples de uso geralbull Estatildeo disponiacuteveis no mercado em grande variedadebull Satildeo na maioria dos casos circuitos do tipo SSI ou MSI bull Normalmente pertencem a uma das seguintes famiacutelias

loacutegicas

TTL ( Transistor -Transistor- Logic)bull usada haacute vaacuterias deacutecadas baseada em transistores bipolares

CMOS (Complementary Metal-Oxide Semiconductor )bull baseada em transistores MOSFET do tipo N e P


Seacuterie 74 das famiacutelias TTL e CMOS

bull Famiacutelia TTL- 74L de Baixa Potecircncia- 74H de Alta Velocidade- 74S Schottky- 74LS Schottky de Baixa Potecircncia (LS-TTL)- 74AS Schottky Avanccedilada (AS-TTL)- 74ALS- Schottky Avanccedilada de Baixa Potecircncia

bull Famiacutelia CMOS- 74C (compatiacutevel pino a pino e funccedilatildeo por funccedilatildeo com os

dispositivos TTL)- 74HC (CMOS de Alta Velocidade)- 74HCT (CMOS de Alta Velocidade que podem ser alimentados

directamente por saiacutedas de dispositivos TTL)


O ldquomundordquo da seacuterie 74xx


Transistores nMOS e pMOS

bull a tecnologia CMOS eacute a mais usada na implementaccedilatildeo de circuitos integrados digitais

bull usa 2 tipos de transistores pMOS e nMOS a funcionar como interruptores controlados pela tensatildeo VGS

nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS


Porta loacutegica NAtildeO (NOT) em CMOS

S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S

x = acute0acute ---gt f = acute1acute

D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2


Porta loacutegica NAtildeO-E(NAND) em CMOS

S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0


Porta loacutegica NAtildeO-OU(NOR) em CMOS

D

S

G

D

S

G

D

S

G

D

G

VDD

Sx1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4


Porta loacutegica E (AND) em CMOS

S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6


Portas Loacutegicas na seacuterie 74

bull Encapsulamento do tipo DIP (Dual in Line Package) ndash 14 pinos

- Pino 14 - tensatildeo positiva de alimentaccedilatildeo ( + 5V ndash Vcc )- Pino 7 - referecircncia de tensatildeo (O V ndash massa ndash GND )

SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca


Exemplo de portas loacutegicas da seacuterie 74

7400 ndash 4 NANDrsquos2 entradas

7402 ndash 4 NORrsquos2 entradas

7404 ndash 6 NOTrsquos

7408 ndash 4 ANDrsquos2 entradas

7432 ndash 4 ORrsquos2 entradas



Circuito com integrados da seacuterie 74


A

B

C

+5v7404

7408

7432


Placas de montagem - ldquoBreadboardsrdquo

Reacuteguas de alimentaccedilatildeo

Reacutegua de montagem

Ligaccedilotildees preacute-existentes

placa de montagem


Montagem de CIrsquos em placas

C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F



Montagem de um protoacutetipo em breadboard


Sistemas digitais com loacutegica discreta

bull Ateacute ao final dos anos 70 os sistemas digitais eram implementados usando circuitos discretos (circuitos integrados padratildeo) interligados numa placa de circuito impresso


Dispositivos loacutegicos programaacuteveis

bull A partir dos anos 80 surgem os dispositivos loacutegicos programaacuteveis (PLDrsquos)

bull Os PLDrsquos satildeo circuitos integrados cujas ligaccedilotildees internas podem ser programadas pelo utilizador de modo a realizar diferentes projetos de circuitos loacutegicos

bull Os mais usados para implementar circuitos digitais satildeobull SPLDrsquos (Simple Programmable Logic Device)

ndash PLArsquos - Programmable Logic Arrayndash PALrsquos ndash Programmable Array Logic

bull CPLDrsquos (Complex Programmable Logic Device)bull FPGArsquos (Field Programmable Gate Array)


Vantagens dos PLDrsquos

bull Relativamente aos circuitos discretos padratildeo os PLDrsquos apresentam vantagens na implementaccedilatildeo de sistemas digitais- Reduzem a aacuterea ocupada no circuito impresso- Facilitam o desenvolvimento de protoacutetipos- Simulaccedilatildeo do projecto eacute intriacutenseca ao desenvolvimento- Podem ser optimizados em velocidade de funcionamento

e consumo de potecircncia- Tem a possibilidade de alterar a sua funcionalidade por

reprogramaccedilatildeo ( sem alteraccedilotildees no circuito impresso)- Conduzem a menor tempocustos de desenvolvimento


SPLDs -Dispositivos de loacutegica programaacutevel simples

bull A arquitectura destes dispositivos ( PLAs e PALs) baseia-se em dois planos de portas loacutegicas um de ANDrsquos e outro de ORrsquos com ligaccedilotildees configuraacuteveis por programaccedilatildeo

bull No plano dos ANDrsquos podemos combinar qualquer uma das entradas ou o seu complemento para obter um termo produto

bull No plano dos ORrsquos podemos combinar qualquer um dos termos produto dos ANDrsquos para obter somas de produtos nas saiacutedas

PLA ndash Programmable Logic Array

bullOs dois planos satildeo programaacuteveis

PAL ndash Programmable Array Logic

bullO plano de ORrsquos eacute fixo

x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3

Array AND programaacutevel

Array OR programaacutevel

Indica ligaccedilatildeo programaacutevel

bull os dois planos AND e OR satildeo programaacuteveis

bull permite qualquer combinaccedilatildeo de ANDsORs

bull os termos AND satildeo partilhados por todos os ORrsquos



I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo

Indica ligaccedilatildeo fixa


bull soacute o plano AND eacute programaacutevel

bull o plano OR eacute fixo

bull nordm finito de combinaccedilotildees de ANDsORs

bull cada OR partilha soacute alguns dos termos AND


Como se configuram os SPLDrsquos

bull No cruzamentos de linhas verticais e horizontais existem ligaccedilotildees configuraacuteveis

bull Antes da programaccedilatildeo essas ligaccedilatildeo designadas fusiacuteveis podem estar no estado fechado ou aberto dependendo da tecnologia utilizada (fusiacutevel anti-fusiacutevelEPROMSRAM)

bull A fase da programaccedilatildeo consiste na alteraccedilatildeo do estado inicial dos fusiacuteveis seleccionados por aplicaccedilatildeo de sinais adequados

bull Alguns dispositivos permitem efectuar electricamente a reposiccedilatildeo do estado inicial dos ldquofusiacuteveisrdquo ( operaccedilatildeo de lsquoerasersquo) sendo por isso reprogramaacuteveis


Exemplo de um circuito loacutegico com PAL

D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1

PAL de 4-entradas 4-saiacutedas termos OR fixos de 3 entradas


PAL16L8 ndash 16 entradas (max) e 8 saiacutedas


PAL16R8 ndash com saiacutedas registadas

Os FFrsquos permitem a implementaccedilatildeo de circuitos sequenciais


CPLDrsquos ndash Complex Programmable Logic Devices

bull Dispositivos programaacuteveis com uma maior complexidade e nuacutemero de portas loacutegicas intervenientes do que os SPLDrsquos

bull Constituidos por um conjunto de blocos loacutegicos idecircnticos a um SPLD (macroceacutelulas) e por uma matriz de ligaccedilotildees que permite programar quer cada uma das macroceacutelulasquer as suas interconexotildees

bull Circuitos loacutegicos simples podem ser realizados numa uacutenica macroceacutelula obtendo-se os sistemas mais complexos por ligaccedilatildeo de vaacuterias macroceacutelulas entre si


Arquitectura dos CPLDrsquos

Bloco Funcionaldo tipo SPLD

FB

FB

FB

FB


Arquitectura da famiacutelia XC9500XL da Xilinx

Blocos Funcionais (FB) tem 54 entradas e 18 macroceacutelulas

Ateacute 90 termos produto por macroceacutelula

Frequecircncia maacutexima de funcionamento de 178MHz


FPGA ndash Field Programmable Gate Array

bull Dispositivos introduzidos em 198586 pela XILINXbull Agregados regulares de blocos loacutegicos configuraacuteveis (CLB p a Xilinx)

com interconexotildees programaacuteveis entre os blocos loacutegicosbull A complexidade dos CLB eacute reduzida (dezenas de portas loacutegicas)

- Unidade baacutesica look-up-tables (LUT) para realizar funccedilotildees loacutegicas- Elementos de memoacuteria FFrsquoslatchesblocos de RAM

bull Configuraccedilatildeo raacutepida por escrita em SRAM- Configuraccedilatildeo volaacutetil (necessita EPROM auxiliar)- Configuraccedilatildeo in-circuit raacutepida (milisegundos)- Possibilidade de reconfiguraccedilatildeo parcial

bull Possuem usualmente circuitos dedicados para operaccedilotildees aritmeacuteticas e blocos de RAM distribuida



bull Arquitectura da FPGA ndash (Xilinx)

Canais de interligaccedilatildeo

Blocos loacutegicos configuraacuteveis (CLB)

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

Blocos perifeacutericos deEntradaSaiacuteda


Arquitectura da famiacutelia SPARTAN-3

bull Os Configurable Logic Blocks (CLBs) conteacutem Look-Up Tables (LUTs) baseadas em RAM de 4 entradas para implementar qualquer funccedilatildeo loacutegica de 4 entradas e armazenar informaccedilatildeo

bull Os InputOutput Blocks (IOBs) controlam o fluxo de dados entre os pinos de IO e a loacutegica interna do dispositivo

bull Os blocos de RAM permitem armazenamento de dados na forma de 18-Kbit dual-port

bull Existem Blocos Multiplicadores que aceitam nuacutemeros de 18 bits e calculam o produto

bull Um Digital Clock Manager (DCM) faz a gestatildeo dos sinais de reloacutegio

bull A famiacutelia Spartan-3 tem uma grande capacidade para efectuar as interconexotildees entre os vaacuterios blocos funcionais permitindo multiplas possibilidades de encaminhamento


Famiacutelia Spartan-3 FPGA da XILINX


Ferramentas CADCAE

bull CADCAE ndash Computer Aided Design Computer Aided Engineering

bull Satildeo ferramentas fundamentais para o projecto em tempo uacutetil de circuitos digitais complexos

bull Trabalham com representaccedilotildees (modelos) dos circuitosbull Exemplos

- Captura esquemaacutetica (desenhar o circuito loacutegico)- Siacutentese loacutegica- Simulaccedilatildeo loacutegica e verificaccedilatildeo funcional- Anaacutelise temporal- Simulaccedilatildeo eleacutectrica- Modelaccedilatildeo e simulaccedilatildeo de faltas- Geraccedilatildeo de vectores de teste- Anaacutelise teacutermica- Ediccedilatildeo de texto


Fluxo de projecto com FPGA (1)

netlist

Captura de esquemaacutetico

Siacutentese Loacutegica

Librarias

HDL

Design Design EntryEntry

Simulaccedilatildeo 0 1 0 0 1 1 1 0 1 1 0 0 1 1 1 1

VerificaVerificaccedilccedilatildeoatildeo

Vectores de teste

PPoacuteoacutess--SSiacuteiacutentesentese

Design Entry

Criar os ficheiros de projecto com

bull Editor de esquemaacutetico oue

bull Linguagem de descriccedilatildeo de hardware (VerilogVHDL)

Verificaccedilatildeo

Usando as ferramentas CAD para simulaccedilatildeo funcional



Translate amp Map

Bit Stream File Generation

IMPLEMENTAIMPLEMENTACcedilCcedilAtildeOAtildeO

Timing Analysis

FPGA

Translate amp Map

Faz o mapeamento tecnoloacutegico dos elementos descritos na netlist

Place amp Route

Place amp Route

Aloca fiacutesicamente os blocos mapeados a aacutereas determinadas da FPGA

Minimizando aacuterea final ocupada e maximizando relaccedilotildees de proximidade

Construindo as interligaccedilotildees definidas na netlist satisfazendo restriccedilotildees temporais e minimizando a aacuterea


Para programar a FPGA eacute gerado um ficheiro de configuraccedilatildeo (ficheiro de extensatildeo bit)Esse ficheiro pode ser descarregado directamente para a FPGA ou convertido para um ficheiro PROM que guarda a configuraccedilatildeo

programaccedilatildeo




Circuito descrito na netlist


Translating amp Mapping

LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing


Placa Spartan3 - Starter Board

Caracteriacutesticasbull Xilinx Spartan-3 FPGA XC3S200-FT256 (200K gates) com 12 multiplicadores de 18 bits 216K bits de RAM e frequecircncias ateacute500MHz de reloacutegio internobull 2Mbit de Platform Flash (XCF02S)bull 8 interruptores de 2 posiccedilotildeesbull 4 bototildees de pressatildeobull 8 LEDacutes bull 4 mostradores de 7 segmentosbull Porta seacuteriebull Porta VGA e porta ratoteclado bull 3 ligadores de expansatildeo (40-pinos)bull 3 reguladores de tensatildeo (33 25 e 12V)bull Cabo de programaccedilatildeo


Docentes

bull Teoacutericas- Augusto Silva Gomes asgfeuppt- Heacutelio Sousa Mendonccedila hsmfeuppt

bull Teoacuterico-Praacuteticas- Augusto Silva Gomes asgfeuppt- Heacutelio Sousa Mendonccedila hsmfeuppt- Joseacute Machado da Silva jmsfeuppt- Joseacute Carlos Alves jcafeuppt


Programa

bull Sistemas de numeraccedilatildeo e representaccedilatildeo de nuacutemerosbull Aritmeacutetica binaacuteriabull Aacutelgebra de Boole Aplicaccedilatildeo agrave simplificaccedilatildeo de expressotildees loacutegicas e agrave

minimizaccedilatildeo de circuitos combinacionaisbull Siacutentese de circuitos combinacionais usando blocos funcionais como

multiplexadores codificadores descodificadores e comparadoresbull Anaacutelise e siacutentese de maacutequinas de estado realizadas com circuitos

sequenciais siacutencronosbull Siacutentese de circuitos sequenciais usando blocos funcionais como

contadores registos de deslocamento e circuitos programaacuteveisbull Modelaccedilatildeo de circuitos combinacionais e sequenciais com a

linguagem Verilog para descriccedilatildeo de hardwarebull Introduccedilatildeo aos microprocessadores modelo de execuccedilatildeo de

programa residente em memoacuteria organizaccedilatildeo interna unidade de descodificaccedilatildeo controlo e execuccedilatildeo de instruccedilotildees








Aulas





Avaliaccedilatildeo











T (ordmC)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t











Sinal

Amplificador


Som reproduzido



Sinais digitais


0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t (horas do dia)

T (ordmC)28

29

28

283

286

281




t

220V

0V

180V

40V

240V

t




estado indefinido

ligada

desligada


0 1 10




V( t)

t


A DV(t)

101100101100

V( t)

t


127

63

0

-63

t

-127

A

amostras do sinal

V( t)

D A

101100101100

V(t)

127

63

0

-63

t

-127

A

t

V( t)





sinal

analoacutegico




amostragem

01

3

5

7 65

41

29 342

52 49

3027

Sinal digital


01

3

5

77

43 3

45

3 3

5

111 100 011 011 100 101 101 011 011

1

0


AD sinais



t

127

-127

63

31

95

0

-95

-31

-63




Sinal de aacuteudio





Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing











Aulas





Avaliaccedilatildeo











T (ordmC)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t











Sinal

Amplificador


Som reproduzido



Sinais digitais


0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t (horas do dia)

T (ordmC)28

29

28

283

286

281




t

220V

0V

180V

40V

240V

t




estado indefinido

ligada

desligada


0 1 10




V( t)

t


A DV(t)

101100101100

V( t)

t


127

63

0

-63

t

-127

A

amostras do sinal

V( t)

D A

101100101100

V(t)

127

63

0

-63

t

-127

A

t

V( t)





sinal

analoacutegico




amostragem

01

3

5

7 65

41

29 342

52 49

3027

Sinal digital


01

3

5

77

43 3

45

3 3

5

111 100 011 011 100 101 101 011 011

1

0


AD sinais



t

127

-127

63

31

95

0

-95

-31

-63




Sinal de aacuteudio





Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing





Avaliaccedilatildeo











T (ordmC)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t











Sinal

Amplificador


Som reproduzido



Sinais digitais


0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t (horas do dia)

T (ordmC)28

29

28

283

286

281




t

220V

0V

180V

40V

240V

t




estado indefinido

ligada

desligada


0 1 10




V( t)

t


A DV(t)

101100101100

V( t)

t


127

63

0

-63

t

-127

A

amostras do sinal

V( t)

D A

101100101100

V(t)

127

63

0

-63

t

-127

A

t

V( t)





sinal

analoacutegico




amostragem

01

3

5

7 65

41

29 342

52 49

3027

Sinal digital


01

3

5

77

43 3

45

3 3

5

111 100 011 011 100 101 101 011 011

1

0


AD sinais



t

127

-127

63

31

95

0

-95

-31

-63




Sinal de aacuteudio





Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing








T (ordmC)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t











Sinal

Amplificador


Som reproduzido



Sinais digitais


0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

32302826242220181614121086420

t (horas do dia)

T (ordmC)28

29

28

283

286

281




t

220V

0V

180V

40V

240V

t




estado indefinido

ligada

desligada


0 1 10




V( t)

t


A DV(t)

101100101100

V( t)

t


127

63

0

-63

t

-127

A

amostras do sinal

V( t)

D A

101100101100

V(t)

127

63

0

-63

t

-127

A

t

V( t)





sinal

analoacutegico




amostragem

01

3

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Sinal digital


01

3

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3 3

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111 100 011 011 100 101 101 011 011

1

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AD sinais



t

127

-127

63

31

95

0

-95

-31

-63




Sinal de aacuteudio





Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

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fg

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a=0b=1c=1

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entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

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5V

TTL

1

0





B

AA sdot B

B

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E

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OU( OR )

NAtildeO( NOT )


A A0 11 0

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A B A+B

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A B AB

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B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

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D D

S S

D D

VGS VGS



S

D

G

D

S

G

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Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

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S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

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D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

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Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing









Sinal

Amplificador


Som reproduzido



Sinais digitais


0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

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t (horas do dia)

T (ordmC)28

29

28

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286

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t

220V

0V

180V

40V

240V

t




estado indefinido

ligada

desligada


0 1 10




V( t)

t


A DV(t)

101100101100

V( t)

t


127

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-63

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-127

A

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V(t)

127

63

0

-63

t

-127

A

t

V( t)





sinal

analoacutegico




amostragem

01

3

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3027

Sinal digital


01

3

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5

111 100 011 011 100 101 101 011 011

1

0


AD sinais



t

127

-127

63

31

95

0

-95

-31

-63




Sinal de aacuteudio





Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

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a=0b=1c=1

d=0e=0f=1

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a=0

b=1c=1d=0e=0f=0

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LEDs






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digital

t

1 1 0 0 0 1

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0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

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1

0

27V

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5V

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B

AA sdot B

B

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A B AB

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B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















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D

S

G

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D

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S S

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D

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D

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VDD

D

S


D

Vf

D

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VDD

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T2

T1 T1

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S

D

G

S

D

G

S

S

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D

D

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Vf

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D

S

G

D

S

G

D

S

G

D

G

VDD


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Vx1

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Vf

T2

T1

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S

D

G

S

D

G

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S

G

D

D

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D

G

D

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G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

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+5v7404

7408

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placa de montagem



C

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A

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x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing







t

220V

0V

180V

40V

240V

t




estado indefinido

ligada

desligada


0 1 10




V( t)

t


A DV(t)

101100101100

V( t)

t


127

63

0

-63

t

-127

A

amostras do sinal

V( t)

D A

101100101100

V(t)

127

63

0

-63

t

-127

A

t

V( t)





sinal

analoacutegico




amostragem

01

3

5

7 65

41

29 342

52 49

3027

Sinal digital


01

3

5

77

43 3

45

3 3

5

111 100 011 011 100 101 101 011 011

1

0


AD sinais



t

127

-127

63

31

95

0

-95

-31

-63




Sinal de aacuteudio





Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing







sinal

analoacutegico




amostragem

01

3

5

7 65

41

29 342

52 49

3027

Sinal digital


01

3

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5

111 100 011 011 100 101 101 011 011

1

0


AD sinais



t

127

-127

63

31

95

0

-95

-31

-63




Sinal de aacuteudio





Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

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A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

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T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

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Vx1

Vx2

Vf

T2

T1

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S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

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Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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ESES

ESES

ESES

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ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

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LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing








Aacuteudio digital




Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

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Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

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S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

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T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing







Onda sonora




boacuteia

entradade aacutegua


vaacutelvula








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

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b=1c=0d=1e=1f=0

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LEDs






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t

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0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

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1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

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Vf

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0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

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Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

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placa de montagem



C

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GND (0V)

7408 74047432

A

B

F




























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AND

planox0x1

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plano

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O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

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O1

O2

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Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing








sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE




ABRE = 1senatildeo




t

caudal digital


caudal maacuteximo


t


descarga

caudal maacuteximo


enchimento


boacuteia

entradade aacutegua


vaacutelvula




sistemadigital

decontrolo

entradade aacutegua


CHEIO

VAZIO

ABRE



Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

g

ab

cd

e

fg

a=1

b=1c=0d=1e=1f=0

g=1

a=0b=1c=1

d=0e=0f=1

g=1

a=0

b=1c=1d=0e=0f=0

g=0

entradas

LEDs






Sistema

digital

t

1 1 0 0 0 1

0 0 1 1 0 0

0 1 0 0 0 1

t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

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CMOS

1

0

27V

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5V

TTL

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0





B

AA sdot B

B

AA + B

A A

E

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OU( OR )

NAtildeO( NOT )


A A0 11 0

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A B A+B

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B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

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0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















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D

S

G

VGSgt0 VGS=0

S

D

G

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S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

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Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

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S

D

G

S

D

G

S

S

G

D

D

G

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S

G

D

S

G

D

S

G

D

G

VDD


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Vx1

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Vf

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T1

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D

G

S

D

G

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S

G

D

D

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D

G

D

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G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

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Marca












A

B

C

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C

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A

B

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Soma de produtos



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O 0

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O 1O 2O 3









I 5 I 4

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O1

O2

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Array OR fixo















D

F1 = A B + C

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













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LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

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LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

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FF2

LUT0

FPGA

Routing





Um textoem ASCII

85 109 32 116 101 120 116 111 13 10101 109 32 65 83 67 73 73

nova linha





67 74 86

Um pixel


20



abcdef

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t

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t

0 1 1 0 1 1

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1 1 0 1 0 1

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nesse instante









Zeros e uns






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B

AA sdot B

B

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A A0 11 0

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A B A+B

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A B AB

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B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















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D

S

G

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S

D

G

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D

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D

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G

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Vf

D

S

VDD

D

S


D

Vf

D

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VDD

S


T1

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S

D

G

S

D

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D

D

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D

S

G

D

S

G

D

S

G

D

G

VDD


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D

G

S

D

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D

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D

G

D

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G

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T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

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Marca












A

B

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+5v7404

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placa de montagem



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7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

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Array OR fixo















D

F1 = A B + C

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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ESES

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ESES

ESES

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ESES

ESES

ESES

ESES

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ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








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Place amp Route













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LUT3

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LUT0


LUT2

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Placing


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LUT3

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t

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t

0 1 1 0 1 1

1 0 1 1 0 1

1 1 0 1 0 1

saiacutedasentradas









nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

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CMOS

1

0

27V

0V08V

5V

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0





B

AA sdot B

B

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A A0 11 0

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A B A+B

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A B AB

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B

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B

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NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









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D

S

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S

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G

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S S

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D

S

G

D

S

G

D

S

G

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G

VDD


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Vx1

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T1

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S

D

G

S

D

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D

D

GVx1

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D

G

D

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G

Vf

VDD

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T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

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7432






placa de montagem



C

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GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

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O1

O2

O3


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D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

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ESES

ESES

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ESES

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ESES

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ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













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LUT0


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FPGA

Placing


LUT2

LUT3

LUT4

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LUT1FF1

FF2

LUT0

FPGA

Routing












nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

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CMOS

1

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1

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B

AA sdot B

B

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A B A+B

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B

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ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing







nesse instante









Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

27V

0V08V

5V

TTL

1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

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Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

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F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

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FF2

LUT0

FPGA

Routing





Zeros e uns






Portas loacutegicas



35V

0V

15V

5V

CMOS

1

0

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5V

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1

0





B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

0 on off 1

1 off on 0

Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

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D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

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Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

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S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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ESES

ESES

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ESES

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ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

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LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing






B

AA sdot B

B

AA + B

A A

E

( AND )

OU( OR )

NAtildeO( NOT )


A A0 11 0

A B A+B

0 0 00 1 11 0 11 1 1

A B AB

0 0 00 1 01 0 01 1 1



A B A+B

0 0 10 1 01 0 01 1 0

A B AB

0 0 10 1 11 0 11 1 0

B

AA + B

NAtildeO - OU

( NOR )

B

AA sdot B

NAtildeO - E

( NAND )



ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

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Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

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S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

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Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

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Vx1

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Vf

T2

T1

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S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

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Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

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F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing





ABCD






A

BA sdot B A + B

A

B




Tabela de verdade



B

A

CF(ABC)

A B C F(ABC)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

(C+B)

(A sdot B)

A( (C+B) sdot A)


B

A(A sdot B)























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

VGSgt0 VGS=0

S

D

G

VGS=0pMOS

S S

D D

S S

D D

VGS VGS



S

D

G

D

S

G

Vx Vf

VDDx T1 T2 f

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Vf

D

S

VDD

D

S


D

Vf

D

S

VDD

S


T1

T2

T1 T1

T2T2



S

D

G

S

D

G

S

S

G

D

D

G

VDD

Vx1

T1 T2

T3

T4Vx2

Vf

x1 x2 T1 T2 T3 T4 f

0 0 on on off off 1

0 1 on off off on 1

1 0 off on on off 1

1 1 off off on on 0



D

S

G

D

S

G

D

S

G

D

G

VDD


0 0 on on off off 1

0 1 on off off on 0

1 0 off on on off 0

1 1 off off on on 0

Vx1

Vx2

Vf

T2

T1

T3T4



S

D

G

S

D

G

S

S

G

D

D

GVx1

T1 T2

T3

T4

Vx2

S

D

G

D

S

G

Vf

VDD

NANDNOT

T5

T6





SN7400N

Pino1

Pino 14 (Vcc)

Pino 7 (GND)

Marca












A

B

C

+5v7404

7408

7432






placa de montagem



C

Vcc (5V)

GND (0V)

7408 74047432

A

B

F




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing


























ENIAC - 1946


O 1ordm transistor







Transiacutestor



MSI LSI

0 10 20 mm



35 mm2

9 mm2


0 10 20 mm




15μaacuterea A

07μaacuterea 022A




1992 2001 2003



200561994


1996




Lei de Moore





Lei de Moore (cont)




13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















nMOS VGSlt0

D

S

G

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S

D

G

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S S

D D

S S

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S

D

G

D

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G

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D

S

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D

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D

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D

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S

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G

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D

D

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D

S

G

D

S

G

D

S

G

D

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S

D

G

S

D

G

S

S

G

D

D

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D

G

D

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Vf

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A

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D

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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ESES

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ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













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Vectores de teste


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Place amp Route













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LUT2

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Placing


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LUT3

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Routing
















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Lei de Moore





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CustomCustomFull

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S

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D

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D

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I 5 I 4

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D

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

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ESES

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ESES

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ESES

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ESES

ESES

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ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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Place amp Route













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ENIAC - 1946


O 1ordm transistor







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35 mm2

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1992 2001 2003



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Lei de Moore





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D

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A

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x0 x1 x2

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plano

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Soma de produtos



I 5 I 4

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I 5 I 4

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FB

FB

FB

FB


















ESES

ESES

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ESES

ESES

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ESES

ESES

ESES

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15μaacuterea A

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1992 2001 2003



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Lei de Moore





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13mm

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A

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x0 x1 x2

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Termos produto

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f0 f1

Soma de produtos



I 5 I 4

O 0

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O 1O 2O 3









I 5 I 4

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D

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FB

FB

FB

FB


















ESES

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ESES

ESES

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1992 2001 2003



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Lei de Moore





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I 5 I 4

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O 1O 2O 3









I 5 I 4

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FB

FB

FB

FB


















ESES

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ESES

ESES

ESES

ESES

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I 5 I 4

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D

F1 = A B + C

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FB

FB

FB

FB


















ESES

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ESES

ESES

ESES

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ESES













Ferramentas CADCAE







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A

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A

B

F




























x0 x1 x2

AND

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x2

Termos produto

OR

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Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













Ferramentas CADCAE







netlist



Librarias

HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













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LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

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FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing







13mm

12mm



















CIrsquos digitais






SemiCustomSemiSemi

CustomCustomFull

CustomFullFull

CustomCustom


Standard Cell









loacutegicas















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D

S

G

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S

D

G

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S S

D D

S S

D D

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D

G

D

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D

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D

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D

Vf

D

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D

G

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D

G

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D

D

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D

S

G

D

S

G

D

S

G

D

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D

G

S

D

G

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G

D

D

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D

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D

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C

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A

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I 5 I 4

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I 3 I 2 I 1 I 0

O1

O2

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Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

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F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













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Standard Cell









loacutegicas















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D

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D

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D

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I 5 I 4

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I 5 I 4

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O1

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Array OR fixo















D

F1 = A B + C

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES













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Place amp Route













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A

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I 5 I 4

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I 5 I 4

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O1

O2

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Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

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F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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D

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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LUT3

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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D

G

D

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T5

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SN7400N

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I 5 I 4

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O1

O2

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Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

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FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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LUT2

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SN7400N

Pino1

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A

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placa de montagem



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7408 74047432

A

B

F




























x0 x1 x2

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Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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placa de montagem



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A

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F




























x0 x1 x2

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Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

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Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

ESES

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ESES

ESES

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ESES

ESES

ESES

ESES

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C

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7408 74047432

A

B

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x0 x1 x2

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x2

Termos produto

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f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















ESES

ESES

ESES

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Ferramentas CADCAE







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HDL




Vectores de teste


Design Entry








Translate amp Map



Timing Analysis

FPGA

Translate amp Map


Place amp Route

Place amp Route













LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Placing


LUT2

LUT3

LUT4

LUT5

LUT1FF1

FF2

LUT0

FPGA

Routing




























x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















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HDL




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FPGA

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Place amp Route

Place amp Route













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Placing


LUT2

LUT3

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FF2

LUT0

FPGA

Routing


















x0 x1 x2

AND

planox0x1

x2

Termos produto

OR

plano

f0 f1

Soma de produtos



I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















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Routing






I 5 I 4

O 0

I 3 I 2 I 1 I 0

O 1O 2O 3









I 5 I 4

O0

I 3 I 2 I 1 I 0

O1

O2

O3


Array OR fixo















D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















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D

F1 = A B + C

F2 = A B C + A C + A B

F3 = A D + B D + F1

F4 = A B + C D + F1















FB

FB

FB

FB


















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Ferramentas CADCAE







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