Microeletrônica

Aula 22 - Revisão

Prof. Fernando Massa Fernandes

(Prof. Germano Maioli Penello)

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Sala 5017 E

fernando.fernandes@uerj.br

https://www.fermassa.com/Microeletronica.php

Capacitores de Poly

2

Parasíticos

Do arquivo de parâmetros do modelo SPICE para tecnologia C5: TOX = 1.39E-8

NMOS (10/2) →

PMOS (20/2) →

Revisão p/ P2

Resistores - Coeficiente de temperatura

3

Cálculo SPICE (termo quadrático):

No cálculo a mão, consideramos TCR2 = 0

Revisão p/ P2

4

A resistência também se altera com a aplicação de tensão. O coeficiente de tensão é dado por VCR:

V é a tensão média aplicada nos terminais do resistor.

Este fenômeno é observado principalmente por causa da largura da região de depleção entre o poço-n e o substrato que altera a resistência de folha.

Resistores - Coeficiente de tensãoRevisão p/ P2

Exemplo

5

Divisor de tensão. Relacionar Vout e Vin

Em função da temperatura:

Independente da temperatura!

Em função da tensão:

Com

e

Dependente da tensão!

→ Tensão média no resistor.

Revisão p/ P2

Resistores

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Leiaute common-centroid (centro comum) vs. interdigitated

Resistor A teria 16 e B teria 20

Resistor A teria 18 e B teria 18

Melhor casamento entre os resistores!

Revisão p/ P2

Exercício

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→ Valor nominal de um resistor (unitário) deve ser 5kΩ.

→ Da esq para dir varia de 5kΩ (posição 1) até 5,07kΩ (posição 8).

→ Qdo deslocado 7 posições varia 0,07kΩ. → Taxa de variação 0,01kΩ/posição.

Revisão p/ P2

Exercício

8

Revisão p/ P2

MOSFET

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Capacitância parasítica

Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte.

Capacitância de porta depende da extensão da difusão lateral» Sobreposição entre a área do canal e a difusão lateral

Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5.

Revisão p/ P2

MOSFET

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Capacitância parasítica

Dispositivo operando na região de inversão forte (strong inversion region)

Capacitância de porta não depende da extensão da difusão lateral» Depende da área do canal

Canal formado entre o dreno e a fonte

Revisão p/ P2

MOSFET

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Capacitância parasítica

→ Operando na região de depleção a capacitância de porta depende da extensão da difusão lateral

Capacitância parasítica de depleção de fonte (S) e dreno (D) em relação ao corpo (substrato) → Cj,sd

Capacitância parasítica entre terminais

Entre porta (G) e fonte (S) → CgsEntre porta (G) e dreno (D) → Cgd

→ Operando na região de inversão forte a capacitância de porta não depende da extensão da difusão lateral

Revisão p/ P2

Exemplos de leiautes

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Capacitores apenas com camadas de metal.Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly

Desprezando a capacitância de bordas (placas de área grande)

Ex: Capacitor de 1pF 50aF/m2 com área de lados de 100 m e 200m.Problema! Capacitância metal1 substrato grande! ~80% a 100%!

Respostas mais lentas e desperdício de energia

Revisão p/ P2

Exemplos de leiautes

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Capacitores apenas com camadas de metal.

Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly

Driblando o problema

Ex: Capacitor de 1pF 50aF/m2 com área de lados de 100 m e 66m. Área reduzida por 1/3 (considerando que as espessuras entre os metais são iguais.)

Normalmente o valor absoluto não importa, o importante é a razão entre capacitores.

Desprezando a capacitância de bordas (placas de área grande)

Revisão p/ P2

Exemplos de leiautes

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Capacitores apenas com camadas de metal.Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly

Normalmente o valor absoluto não importa, o importante é a razão entre capacitores.

Ex: Resistor tipo capacitor-comutado Efeito de R > 1MΩ (menor atraso)

vin →v1vout → v2

Revisão p/ P2

Modelo de MOSFET digitalResistência de chaveamento efetiva

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Modelo inicial para um MOSFET chaveando

Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido.

Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.

Revisão p/ P2

Modelo de MOSFET digital

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Resistência de chaveamento efetiva

Como estimar uma resistência para este resultado?

Revisão p/ P2

Modelo de MOSFET digitalAnálise da tecnologia C5 – Resistência efetiva de chaveamento Revisão p/ P2

Modelo de MOSFET digitalEfeitos Capacitivos

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Adicionando efeitos das capacitâncias no modelo

Modelo melhorado

Revisão p/ P2

Modelo de MOSFET digitalConstante de tempo

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Qual é a velocidade de chaveamento do MOSFET?

Constante de tempo n = RnCox

Canal longo:

Mais lento - quadraticamente com LIndependente de WMais rápido para VDD maior

Canal curto:

Mais lento linearmente com LIndependente de WMais lento para VDD maior

Revisão p/ P2

Tempo de transição e de atraso

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No nosso modelo digital:

Ctot = capacitância total entre o dreno e o terra.

Modelo simplificado para ser usado no cálculo a mão apenas!

Revisão p/ P2

Modelo de MOSFET digital

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Análise da tecnologia C5 – Constante de tempo

NMOS (10/2)

PMOS (20/2)

NMOS - Canal longo (10/1):

NMOS - Canal curto (10/1):

PMOS - Canal longo (10/1):

PMOS - Canal curto (10/1):

Revisão p/ P2

Projeto digital

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Por que NMOS e PMOS têm tamanhos diferentes?

Casamento da resistência de chaveamento efetiva

Revisão p/ P2

MOSFET pass gate

23

NMOS é bom para passar sinal lógico 0

NMOS não é bom para passar sinal lógico 1

Revisão p/ P2

MOSFET pass gate

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PMOS não é bom para passar sinal lógico 0

PMOS é bom para passar sinal lógico 1

Em uma análise complementar, observamos que

“Lembre-se que o corpo do PMOS esta em VDD”

Revisão p/ P2

Exemplo:

Atraso num pass gate

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Análise da tecnologia C5 – Atraso num pass gate

NMOS (10/2)

PMOS (20/2)

Revisão p/ P2

Transmission gate

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Acoplar um NMOS e um PMOS

Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle

Revisão p/ P2

Inversor CMOS

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Bloco de construção fundamental para circuitos digitais

A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs

Inversor CMOS

* Simbolo lógico

Revisão p/ P2

Inversor CMOS

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Características DC

Característica de transferência de tensão

Pontos A e B definidos pela inclinação da reta igual a -1

Ventrada < VIL estado lógico 0 na entrada

Ventrada > VIH estado lógico 1 na entradaVIL < Ventrada < VIH não tem estado lógico definido

Situação ideal VIH - VIL = 0 (transição abrupta)

Revisão p/ P2

Inversor CMOS

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Características DC VTC - Característica de transferência de tensão

Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!)

O mesmo fenômeno é significativo se o transistor chaveia lentamente.

Revisão p/ P2

Inversor CMOS

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Ruído

Os limites de ruído indicam quão bem o inversor opera em condições ruidosas.

Se

Caso ideal:

Caso ideal:

NM – Noise margins

Limites de ruídos iguais garante melhor performance

Revisão p/ P2

Inversor CMOS

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Ponto de chaveamento do inversor (VSP)

Os dois transistores estão na região de saturação e a mesma corrente passa por eles

Vsp → Vg

Revisão p/ P2

Exemplos

32

Se n/p = 1, temos VSP = VDD/2

Desenhando MOSFETs com mesmo L

Para obtermos

Num MOSFET de canal longo

=>

Revisão p/ P2

Características de chaveamento

33

Vamos examinar as capacitâncias e resistências parasíticas do inversor

Tempos de atraso

Se o inversor estiver conectado a uma carga capacitiva:

Revisão p/ P2

Modelo de MOSFET digital

Resumo

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Do arquivo de parâmetros do modelo SPICE para tecnologia C5: TOX = 1.39E-8

NMOS (10/2) →

PMOS (20/2) →

Análise da tecnologia C5 – Modelo de capacitânciaRevisão p/ P2

Exemplo

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Análise da tecnologia C5 – Atraso no inversor

(20/2)

(10/2)

Tempos de atraso

* Atraso somente do inversor (sem carga)

Revisão p/ P2

Inversor

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Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é

A potência total é

Dissipação de potência dinâmica Revisão p/ P2

Exemplo

37

Análise da tecnologia C5 – Estimativa da potência dissipada no inversor

(20/2)

(10/2)

Em geral é dada por MHz

Revisão p/ P2

Exemplo

38

Análise da tecnologia C5 – Estimativa da potência dissipada no inversor

(20/2)

(10/2)

Revisão p/ P2

Inversor

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Para caracterizar a eficiência (velocidade x potência) de determinado processo CMOS, o power delay product (PDP) é utilizado:

O PDP é uma importante figura de mérito quando desejamos comparar a eficiência de diferentes projetos de portas lógicas.

Power Delay Product (PDP) (Figura de mérito)Revisão p/ P2

Inversor CMOS

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1 - Ponto de chaveamento do inversor (VSP)

2 - Curva característica de transferência de tensãoEstados lógicos → Definição dos pontos A e BLimites de ruido

3 - Atraso na propagação

4 – Potência dissipada

Revisão

Revisão p/ P2

Ring oscillator

41

Vimos que existe um atraso na propagação de sinal em uma porta inversora.

O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira?

Se ligarmos um número par de inversores em sequência na saída de uma porta temos um buffer de atraso.

Oscilador

Revisão p/ P2

Ring oscillator

42

Vimos que existe um atraso na propagação de sinal em uma porta inversora.

O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira?

Frequência de oscilação

Onde n é o número impar de inversoras.

Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = tPHL + tPLH

Revisão p/ P2

Ring oscillator

43

Qual a capacitância total de inversores idênticos acoplados?

Revisão p/ P2

Ring oscillator

44

Qual a capacitância total de inversores idênticos acoplados?

Com:

Desta maneira:

Revisão p/ P2

Exemplo

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Análise da tecnologia C5 – Estimativa da frequência de oscilação de um oscilador de 31 estágios.

f osc=177 MHz

Revisão p/ P2

Ring oscillator

46

O ring oscillator é normalmente utilizado para indicar a velocidade de um processo

MOSIS WAFER ACCEPTANCE TESTS RUN: T89Y VENDOR: AMISTECHNOLOGY: SCN05 FEATURE SIZE: 0.5 microns CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 2.02 volts Vinv 1.5 2.29 volts Vol (225 uA) 2.0 0.30 volts Voh (225 uA) 2.0 4.68 volts Vinv 2.0 2.47 volts Gain 2.0 -19.04 Ring Oscillator Freq. DIV256 (31-stg,5.0V) 94.47 MHz D256_WIDE (31-stg,5.0V) 156.13 MHz Ring Oscillator Power DIV256 (31-stg,5.0V) 0.45 uW/MHz/gate D256_WIDE (31-stg,5.0V) 0.94 uW/MHz/gate COMMENTS: SUBMICRON

*MOSIS file ami-c5/t89y-params.txt

Análise da tecnologia C5 –

Revisão p/ P2

Ring oscillator

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O ring oscillator é normalmente utilizado para indicar a velocidade de um processo

MOSIS WAFER ACCEPTANCE TESTS RUN: T89Y VENDOR: AMISTECHNOLOGY: SCN05 FEATURE SIZE: 0.5 microns CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 2.02 volts Vinv 1.5 2.29 volts Vol (225 uA) 2.0 0.30 volts Voh (225 uA) 2.0 4.68 volts Vinv 2.0 2.47 volts Gain 2.0 -19.04 Ring Oscillator Freq. DIV256 (31-stg,5.0V) 94.47 MHz D256_WIDE (31-stg,5.0V) 156.13 MHz Ring Oscillator Power DIV256 (31-stg,5.0V) 0.45 uW/MHz/gate D256_WIDE (31-stg,5.0V) 0.94 uW/MHz/gate COMMENTS: SUBMICRON

*MOSIS file ami-c5/t89y-params.txt

Análise da tecnologia C5 –

Potência dissipada no inversor

Revisão p/ P2

Exemplo

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Análise da tecnologia C5 – Estimativa da frequência de oscilação de um oscilador de 31 estágios.

Dissipação de potência dinâmica

Revisão p/ P2