MIPI D-PHY v3 - ザイリンクス - All Programmable€¢ データレーンは ULP モード、HS モード、エスケープモードをサポート • PPI (PHY-Protocol Interface)

MIPI D-PHY v3.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG202 2016 年 10 月 5 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

MIPI D‐PHY v3.0 2

PG202 2016 年 10 月 5 日 japan.xilinx.com

目次

IP の概要

第 1章: 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2章: 製品仕様MIPI D-PHY TX (マスター ) コアのアーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

MIPI D-PHY RX (スレーブ) コアのアーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

第 3章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

共有ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

I/O プランニング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

第 5章: サンプルデザイン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

サンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

第 6章: テストベンチ

付録 A: 検証、互換性、相互運用性ハードウェアバリデーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG202&Title=MIPI%20D-PHY%20v3.0%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG202%29&releaseVersion=3.0&docPage=2

MIPI D‐PHY v3.0 3


付録 B: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Vivado Design Suite のデバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

シミュレーションデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

AXI4-Lite インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

付録 C: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70



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PG202 2016 年 10 月 5 日 japan.xilinx.com Production 製品仕様

はじめに

ザイリンクス MIPI D-PHY IP コアは、カメラおよびディスプレイインターフェイスとの間でビデオまたはピクセルデータを送受信するように設計されています。このコアは、MIPI (Mobile Industry Processor Interface) CSI-2 (Camera Serial Interface) や DSI (Display Serial Interface) などの高次プロトコルの物理層として使用します。

この製品ガイドでは、 UltraScale+ および 7 シリーズ FPGA ファミリにおけるこのコアの使用、カスタマイズ、シミュレーションの方法について解説します。コアアーキテクチャについても説明し、そのカスタマイズ方法および接続方法の詳細も示します。

機能

• MIPI Alliance D-PHY 仕様バージョン 1.1 に準拠

• HS (High-Speed) モードではビットレート 80 ～ 1,500Mb/s の同期転送をサポート

• 1 つのクロックレーンと最大 4 つのデータレーン

• LP (Low-Power) モードではビットレート 10Mb/s の非同期転送をサポート

• クロックレーンは ULP (Ultra Low-Power) モードと HS モードをサポート

• データレーンは ULP モード、 HS モード、エスケープモードをサポート

• PPI (PHY-Protocol Interface) 経由で CSI-2 および DSI アプリケーションに接続

• オプションの AXI4-Lite インターフェイスでレジスタにアクセス

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™ ファミリZynq® UltraScale+ MPSoC

7 シリーズ

サポートされる

ユーザーインターフェイス

PPI、 AXI4-Lite

リソースPerformance and Resource Utilization

(ウェブページ)

コアに含まれるもの

デザインファイル暗号化済み RTL

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイルザイリンクスデザイン制約ファイル (.xdc)

シミュレーションモデル

なし

サポートされるソフトウェアドライバー

N/A

テスト済みデザインフロー (2)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノート、インストールおよび

ライセンス』を参照してください。

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよび

ライセンス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=mipi-dphy.html


http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+notes



http://japan.xilinx.com/support











MIPI D‐PHY v3.0 5


第 1章

概要MIPI D-PHY コアは、この高速 I/O インターフェイス規格に基づいて正しく通信を行うために必要なロジックをすべて備えた IP コアです。このコアは、標準フォーマットの PPI (PHY-Protocol Interface) との間で高速 SelectIO™ インターフェイスを使用したカメラセンサーおよびビデオデータの送受信をサポートします。

図 1-1 に、 MIPI D-PHY のすべてのコンポーネントを含む概略図を示します。

機能概要

MIPI D-PHY コアは、マスター (TX) またはスレーブ (RX) として構成できます。最大 1,500Mb/s の HS (High-Speed) データ転送をサポートしており、制御データは 10Mb/s の LP (Low-Power) データ転送モードで転送できます。このコアは、 PPI インターフェイスを使用して DSI および CSI IP コアにシームレスに接続できます。 MIPI D-PHY コアを使用する場合、 Vivado® IDE (統合設計環境) の I/O プランナーで I/O バンク、クロックレーンの順に選択した後、データレーンの選択をカスタマイズできます。また、オプションでサポートする AXI4-Lite インターフェイスを使用すると、プロトコルタイマー値を更新したりデバッグ用にコアのステータスを取得したりできます。

X-Ref Target - Figure 1-1

図 1‐1: D‐PHY IP の概略図

X14602



MIPI D‐PHY v3.0 6


第 1 章:概要

アプリケーション

MIPI D-PHY コアを使用して MIPI CSI-2 および DSI コントローラー TX/RX デバイスと接続できます。このコアは、PPI を利用して高次プロトコル層とシームレスに統合できます。

サポートされていない機能

• リンクターンアラウンド (逆方向のデータ通信)

• LP 競合検出ロジック (LP-CD)

• 8B9B 符号化

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールやツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?d=end-user-license-agreement.txt

http://japan.xilinx.com/products/intellectual-property.html

http://japan.xilinx.com/about/contact.html


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第 2章

製品仕様MIPI D-PHY コアは MIPI CSI-2 および DSI プロトコルをサポートした物理層 (PHY) です。トランスミッターとしてもレシーバーとしても使用可能なユニバーサル PHY です。このコアは、電気レベル信号を生成および受信するためのアナログフロントエンドと、 I/O 機能を制御するためのデジタルバックエンドで構成されます。

MIPI D-PHY コアは、使用する MIPI 規格に準拠したマスターとスレーブ、またはホストとデバイスをポイントツーポイントで接続します。代表的な構成は、 1 つのクロックレーンと 1 ～ 4 のデータレーンです。マスター /ホストは主にデータソースで、スレーブ/デバイスは通常データシンクです。 D-PHY レーンは、マスターからスレーブへの一方向レーン動作に設定できます。このコアはマスターまたはスレーブとして動作するよう構成できます。 D-PHY リンクは、高速データトラフィック用の HS (High Speed) モードと制御トランザクション用の LP (Low Power) モードをサポートします。

• HS モードでは、 LSDS (Low Swing Differential Signaling) 方式により 80Mb/s ～ 1,500Mb/s のデータ転送をサポートします。

• LP モードでは、すべてのワイヤが 10Mb/s 非同期データ通信をサポートしたシングルエンドラインとして動作します。

MIPI D‐PHY TX (マスター ) コアのアーキテクチャ

図 2-1 に、UltraScale+™ ファミリおよび Zynq® UltraScale+ MPSoC デバイスの場合の MIPI D-PHY TX (マスター ) コアのアーキテクチャを示します。 TX コアは、次の 3 つの主要なブロックで構成されます。

• TX PCS (物理符号化副層) ロジック : コアに PPI を提供し、レーン動作に必要な制御信号を PHY に対して生成します。開始シーケンスの生成、 LP と HS のレーン切り換え、レーン初期化も実行します。

• TX PHY ロジック : ネイティブモードの BITSLICE_CONTROL と TX_BITSLICE、および D-PHY 互換の I/O ブロックを統合しています。このブロックはシリアライズを実行し、 PHY のクロッキングをインプリメントします。

• レジスタインターフェイス : 必須のプロトコルタイマーおよびレジスタを制御するための AXI4-Lite レジスタインターフェイス (オプション) を提供します。



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第 2 章:製品仕様

図 2-2 に、 7 シリーズ FPGA ファミリの場合の MIPI D-PHY TX (マスター ) コアのアーキテクチャを示します。


図 2‐1: MIPI D‐PHY TX (マスター ) コアのアーキテクチャ (UltraScale+ ファミリの場合)

X14603-012616



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MIPI D‐PHY RX (スレーブ) コアのアーキテクチャ

図 2-3 に、UltraScale+™ ファミリおよび Zynq® UltraScale+ MPSoC デバイスの場合の MIPI D-PHY RX (スレーブ) コアのアーキテクチャを示します。 RX コアは、次の 3 つの主要なブロックで構成されます。

• RX PCS ロジック : PHY と接続し、 HS およびエスケープモード LPDT (Low-Power Data Transmission) パケットなどの PPI 準拠トランザクションを出力します。レーン初期化、送信開始 (SoT) シーケンスの検出、エスケープモードでのクロックリカバリも実行します。

• RX PHY ロジック : HS モードでのクロックリカバリ、およびデシリアライズを実行します。ネイティブモードの BITSLICE_CONTROL と RX_BITSLICE、および D-PHY 互換の I/O ブロックを統合しています。

• レジスタインターフェイス : 必須のプロトコルタイマーおよびレジスタを制御するための AXI4-Lite レジスタインターフェイス (オプション) を提供します。


図 2‐2: MIPI D‐PHY TX (マスター ) コアのアーキテクチャ (7 シリーズ FPGA ファミリの場合)



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図 2-4 に、 7 シリーズ FPGA ファミリの場合の MIPI D-PHY RX (スレーブ) コアのアーキテクチャを示します。


図 2‐3: MIPI D‐PHY RX (スレーブ) コアのアーキテクチャ (UltraScale+ ファミリの場合)

X14604-012616






規格

このコアは『MIPI Alliance Specification for D-PHY, version 1.1』 [参照 1] に準拠して設計されています。サポートされているデバイスの一覧は、 Vivado® IP カタログを参照してください。

性能

このセクションでは、さまざまなコアコンフィギュレーションの性能情報について詳しく説明します。

最大周波数

コアの最大周波数は、サポートされるラインレートおよびデバイスのスピードグレードに依存します。


図 2‐4: MIPI D‐PHY RX (スレーブ) コアのアーキテクチャ (7 シリーズ FPGA ファミリの場合)






レイテンシ

MIPI D-PHY TX コアのレイテンシは、データレーンの requesths 信号がアサートされてから readyhs 信号がアサートされるまでの時間です。

MIPI D-PHY RX コアのレイテンシは、シリアルラインで送信開始 (SoT) パターンが検出されてから PPI で activehs信号がアサートされるまでの時間です。

表 2-1 に、コアの構成別にレイテンシの値を示します。

表 2‐1: D‐PHY コアの構成別のレイテンシ

ラインレート (Mb/s)

LPX (ns) デバイスファミリレーン数レイテンシ

(byteclkhs(1) のサイクル数)データフローモード

250 50 UltraScale+ 1 10 D-PHY TX (マスター )


1,000 50 UltraScale+ 1 33 D-PHY TX (マスター )



250 50 UltraScale+ 1 6 D-PHY RX (スレーブ)

500 50 UltraScale+ 1 6 D-PHY RX (スレーブ)

1,000 50 UltraScale+ 1 6 D-PHY RX (スレーブ)



250 50 7 シリーズ 1 16 D-PHY TX (マスター )

500 50 7 シリーズ 1 24 D-PHY TX (マスター )

1,000 50 7 シリーズ 1 39 D-PHY TX (マスター )

1,250 50 7 シリーズ 1 48 D-PHY TX (マスター )

250 50 7 シリーズ 1 5 D-PHY RX (スレーブ)


1,000 50 7 シリーズ 1 5 D-PHY RX (スレーブ)


注記:1. byteclkhs の周波数 (MHz) = ラインレート (Mb/s) / 8 です。






スループット

MIPI D-PHY TX コアのスループットは、クロックレーンの requesths 信号がアサートされてから、標準 640x480 解像度のイメージがフレームデータとして転送されて PPI でクロックレーンの requesths 信号がディアサートされるまでの時間です。

表 2-2 に、コアの構成別にスループットの値を示します。

リソース使用状況

リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。

ポートの説明

このコアの外部インターフェイスは PPI です。レジスタプログラミング用にオプションの AXI4-Lite インターフェイスも利用できます。

PPI 信号

MIPI D-PHY コアは、クロックレーンおよびデータレーンの動作を PPI 信号で通知します。表 2-3 ～表 2-13 に信号ポートを示します。これらの表で <n> は設定可能なデータレーン番号 (0 ～ 3) を表します。

表 2‐2: MIPI D‐PHY TX コアの構成別のスループット

ラインレート (Mb/s)

LPX (ns) デバイスファミリレーン数スループット

(Mb/s) データフローモード






250 50 7 シリーズ 1 231 D-PHY TX (マスター )

500 50 7 シリーズ 1 462 D-PHY TX (マスター )

1,000 50 7 シリーズ 1 879 D-PHY TX (マスター )

1,250 50 7 シリーズ 1 1066 D-PHY TX (マスター )







表 2‐3:共通 PPI 制御信号

信号方向クロックドメイン

説明

cl_stopstate,dl<n>_stopstate 出力非同期

レーンが停止ステート。レーンモジュール (TX または RX) が現在停止ステートであることを示すアクティブ High 信号です。

また、この信号をプロトコルで使用して PHY ラインレベルが LP-11 ステートかどうかを間接的に判定することもできます。

注記: この信号は PPI のすべてのクロックに対して非同期です。

cl_enable, dl<n>_enable 入力非同期

レーンモジュールのイネーブル。レーンモジュールのシャットダウンを強制的に終了するアクティブ High 信号です。この信号が Low の間、ラインドライバー、レシーバー、ターミネーター、競合検出ロジックはすべてオフです。この信号が Low の場合、その他すべての PPI 入力は無視され、 PPI 出力はすべてデフォルトの非アクティブステートに駆動されます。この信号はレベルセンスで、クロックには依存しません。

cl_ulpsactivenot,dl<n>_ulpsactivenot 出力非同期

ULP ステートアクティブ (負論理)。レーンが ULP ステートの場合、このアクティブ Low 信号がアサートされます。レシーバーの場合、この信号はレーンが ULP (Ultra Low Power) ステートであることを示します。 ULP ステートが開始すると、ulpsactivenot と rxulpsesc (クロックレーンの場合は rxclkulpsnot) がアサートされます。 ULP ステートが終了するとこの信号は非アクティブになり、 Mark-1 ステートが検出されたことを示します。その後、 Twakeup の期間が経過すると rxulpsesc (または rxclkulpsnot) 信号がディアサートされます。

表 2‐4: D‐PHY TX クロックレーン HS PPI 信号


説明

cl_txrequesths 入力 txbyteclkhsHS 送信要求およびデータ Valid。

クロックレーンの場合、このアクティブ High 信号によってレーンモジュールは HS クロックの送信を開始します。

表 2‐5: D‐PHY TX クロックレーンエスケープモード PPI 信号


説明

cl_txulpsclk 入力 core_clk

クロックレーンへの ULPS 送信。

このアクティブ High 信号をアサートすると、クロックレーンモジュールは ULP ステートに移行します。レーンモジュールは txulpsclk がディアサートされるまでこのモードのままです。

cl_txulpsexit 入力 core_clk

送信 ULP 終了シーケンス。

現在 ULP ステートがアクティブで、プロトコルが ULP ステート終了の準備ができるとこのアクティブ High 信号がアサートされます。

txulpsexit がアサートされると PHY は ULP ステートを終了し、Mark-1 の駆動を開始します。その後、 txrequestesc がディアサートされると PHY は停止ステート (LP-11) を駆動します。txulpsexit は txclkesc に同期します。

レーンが ULP ステートでない場合、この信号は無視されます。






表 2‐6: D‐PHY TX データレーン HS PPI 信号


説明

txbyteclkhs 出力 N/A

HS 送信バイトクロック。

PPI 信号を HS 送信クロックドメインに同期させるために使用します。すべての送信データレーンモジュールで 1 つの txbyteclkhs 信号を共有することを推奨します。 txbyteclkhs の周波数は HS ビットレートの 1/8 です。

dl<n>_txdatahs[7:0] 入力 txbyteclkhs

HS 送信データ。

8 ビットの HS 送信データです。 txdatahs[0] に接続された信号から順に送信されます。データは txbyteclkhs の立ち上がりエッジで取り込まれます。

dl<n>_txrequesths 入力 txbyteclkhs

HS 送信要求およびデータ Valid。

txrequesths を Low から High に遷移させるとレーンモジュールは SoT シーケンスを開始します。txrequest を High から Low に遷移させるとレーンモジュールは EoT シーケンスを開始します。

データレーンの場合、このアクティブ High 信号はプロトコルが txdatahs に有効な送信データを駆動していることも示します。txbyteclkhs クロックの同じ立ち上がりエッジで txrequesths と txreadyhs の両方がアクティブになると、レーンモジュールはデータを取り込みます。 txrequesths がアクティブな間は、プロトコルは常に有効な送信データを供給します。いったんアサートされると、 txrequesths はデータが取り込まれて txreadyhs によって示されるまで High のままです。

txrequesths は、 txrequestesc が Low の間のみアサートされます。

dl<n>_txreadyhs 出力 txbyteclkhs

HS 送信 READY。

このアクティブ High 信号は、レーンモジュールによってシリアル送信される txdatahs[7:0] が受信されたことを示します。txreadyhs は txbyteclkhs の立ち上がりエッジで有効です。

表 2‐7: D‐PHY TX データレーン制御インターフェイス PPI 信号


説明

dl<n>_forcetxstopmode 入力非同期

レーンに対する停止ステートへの強制移行。

この信号を使用して、プロトコルは初期化中またはエラー(タイムアウトなど) 発生後にレーンモジュールを強制的に停止ステートに移行させます。

この信号が High になった直後に、レーンモジュールのステートマシンは停止ステートに移行します。






表 2‐8: D‐PHY TX データレーンエスケープモード PPI 信号


説明

txclkesc 入力 N/A

エスケープモード送信クロック。

このクロックを直接使用してエスケープシーケンスを生成します。 D-PHY 仕様の定義に従い、このクロックの周期によって LP 信号の位相時間が決まります。

dl<n>_txrequestesc 入力 txclkesc

エスケープモード送信要求。

エスケープモードへの移行を要求するには、このアクティブ High 信号を txlpdtesc、 txulpsesc、または txtriggeresc の 1 ビットのいずれか 1 つと同時にアサートします。エスケープモードに移行すると、 txrequestesc がディアサートされるまでレーンはエスケープモードのままです。

txrequestesc は、 txrequesths が Low の間のみプロトコルによってアサートされます。

txrequestesc よりも txrequesths が優先されます。

dl<n>_txlpdtesc 入力 txclkesc

エスケープモード送信 LP データ。

このアクティブ High 信号と txrequestesc をアサートすると、レーンモジュールは LP データ送信モードに移行します。レーンモジュールは txrequestesc がディアサートされるまでこのモードのままです。

txlpdtesc がアサートされている間、 txulpsesc と txtriggeresc[3:0] のすべてのビットは Low です。

dl<n>_txulpsexit 入力 txclkesc

送信 ULP 終了シーケンス。

現在 ULP ステートがアクティブで、プロトコルが ULP ステート終了の準備ができるとこのアクティブ High 信号がアサートされます。

txulpsexit がアサートされると PHY は ULP ステートを終了し、Mark-1 の駆動を開始します。その後、 txrequestesc がディアサートされると PHY は停止ステート (LP-11) を駆動します。txulpsexit は txclkesc に同期します。

レーンが ULP ステートでない場合、この信号は無視されます。

dl<n>_txulpsesc 入力 txclkesc

エスケープモード送信 ULP ステート。

このアクティブ High 信号と txrequestesc をアサートすると、レーンモジュールは ULP ステートに移行します。レーンモジュールは txrequestesc がディアサートされるまでこのモードのままです。

txulpsesc がアサートされている間、 txlpdtesc と txtriggeresc[3:0] のすべてのビットは Low です。






dl<n>_txtriggeresc[3:0] 入力 txclkesc

エスケープモード送信トリガー 0 ～ 3。

これらアクティブ High 信号のいずれか 1 つと txrequestesc をアサートすると、対応するトリガーがレーンインターコネクトに送信されます。受信側のレーンモジュールでは rxtriggeresc の同じビットがアサートされ、そのビットはトランスミッター側で txrequestesc がディアサートされてレーンインターコネクトが停止ステートに戻るまでアサートされたままです。

txtriggeresc[3:0] の複数のビットが同時にアサートされることはありません。また、アサートされるのは txlpdtesc と txulpsesc の両方が Low のときのみです。

D-PHY TX モジュールによって次のマップが実行されます。

dl<n>_txdataesc[7:0] 入力 txclkesc

エスケープモード送信データ。

LPDT モードで送信される 8 ビットのエスケープモードデータです。 txdataesc[0] に接続された信号から順に送信されます。データは txclkesc の立ち上がりエッジで取り込まれます。

dl<n>_txvalidesc 入力 txclkesc

エスケープモード送信データ Valid。

このアクティブ High 信号は、プロトコルが txdataesc[7:0] に有効な送信データを駆動していることを示します。 txclkesc クロックの同じ立ち上がりエッジで txrequestesc、 txvalidesc、txreadyesc がすべてアクティブになると、レーンモジュールはデータを取り込みます。

dl<n>_txreadyesc 出力 txclkesc

エスケープモード送信 READY。

このアクティブ High 信号は、レーンモジュールによってシリアル送信される txdataesc[7:0] が受信されたことを示します。txreadyesc は txclkesc の立ち上がりエッジで有効です。

表 2‐9: D‐PHY RX クロックレーン PPI 信号


説明

cl_rxclkactivehs 出力非同期

レシーバークロックアクティブ。

この非同期アクティブ High 信号は、クロックレーンが DDR (Double Data Rate) クロック信号を受信していることを示します。

cl_rxulpsclknot 出力非同期

クロックレーンのレシーバー ULP ステート。

このアクティブ Low 信号は、クロックレーンモジュールが ULP ステートに移行したことを示します。レーンインターコネクトで停止ステートが検出されるまで rxulpsclknot はアサートされ、レーンモジュールはこのモードのままです。

表 2‐8: D‐PHY TX データレーンエスケープモード PPI 信号 (続き)


説明

Reset-Trigger txtriggeresc[3:0] = 4’b0001

Unknown-3 txtriggeresc[3:0] = 4’b0010








表 2‐10: D‐PHY RX データレーン HS PPI 信号


説明

rxbyteclkhs 出力 N/A

HS 受信バイトクロック。

信号を HS 受信クロックドメインに同期させるために使用します。 rxbyteclkhs は、受信した HS DDR クロックを分周して生成します。

注記: このクロックは連続クロックではなく、HS モードの RX データレーンでサンプリングにのみ使用します。

dl<n>_rxdatahs[7:0] 出力 rxbyteclkhs

HS 受信データ。

レーンモジュールが受信した 8 ビット HS データです。rxdatahs[0] に接続された信号から順に受信されます。データは rxbyteclkhs の立ち上がりエッジで転送されます。

dl<n>_rxvalidhs 出力 rxbyteclkhs

HS 受信データ Valid。

このアクティブ High 信号は、レーンモジュールが rxdatahs[7:0] 出力でプロトコルにデータを駆動していることを示します。 rxreadyhs 信号はなく、プロトコルは rxvalidhs がアサートされている間 rxbyteclkhs のすべての立ち上がりエッジで rxdatahs[7:0] を取り込むものと見なされます。プロトコル側からデータ受信速度を低下させる (スロットリング) 手段はありません。

dl<n>_rxactivehs 出力 rxbyteclkhs

HS 受信アクティブ。

このアクティブ High 信号は、レーンモジュールがレーンインターコネクトからの HS 送信アクティブに受信していることを示します。

dl<n>_rxsynchs 出力 rxbyteclkhs

レシーバー同期検出。

このアクティブ High 信号は、レーンモジュールが適切な同期イベントを検出したことを示します。 rxsynchs は、rxactivehs が最初にアサートされて HS 送信が開始したときに rxbyteclkhs の 1 サイクルだけ High に駆動されます。

表 2‐11: D‐PHY RX データレーン PPI 制御インターフェイス信号


説明

dl<n>_forcerxmode 入力非同期

レーンモジュールに対する強制再初期化。

この信号により、プロトコルはレーンモジュールを初期化します。この信号は、 Dp および Dn 入力が T_INIT 時間以上、停止ステートの場合のみ解放 (Low に駆動) できます。

注記: この信号は RX データレーンが停止ステートの場合にアサート

してください。 HS データ受信の途中でこの信号をアサートすると、

データ整合性エラーが発生します。






表 2‐12: D‐PHY RX データレーンエスケープモード PPI 信号


説明

dl<n>_rxclkesc 出力 N/A

エスケープモードの受信クロック。

この信号は、エスケープモードで受信したデータをプロトコルに転送するために使用します。このクロックは、レーンインターコネクトの 2 つの LP 信号から生成されます。エスケープモードのデータ送信は非同期であるため、このクロックに周期性はありません。

dl<n>_rxlpdtesc 出力 rxclkesc

エスケープ LP データ受信モード。

レーンモジュールが LP データ受信モードの場合、このアクティブ High 信号がアサートされます。このモードでは、受信したデータバイトは rxvalidesc がアクティブな間、rxdataesc[7:0] 出力に駆動されます。レーンインターコネクトで停止ステートが検出されるまで rxlpdtesc はアサートされ、レーンモジュールはこのモードのままです。

dl<n>_rxulpsesc 出力非同期

エスケープ ULP (受信) モード。

レーンモジュールが ULP ステートに移行すると、このアクティブ High 信号がアサートされます。レーンインターコネクトで停止ステートが検出されるまで rxulpsesc はアサートされ、レーンモジュールはこのモードのままです。

dl<n>_rxtriggeresc[3:0] 出力非同期

エスケープモード受信トリガー 0 ～ 3。

これらのアクティブ High 信号は、トリガーイベントを受信したことを示します。いったんアサートされた rxtriggeresc[3:0] 信号は、レーンインターコネクトで停止ステートが検出されるまでアクティブなままです。

D-PHY RX モジュールによって次のマップが実行されます。

dl<n>_rxdataesc[7:0] 出力 rxclkesc

エスケープモード受信データ。

レーンモジュールが受信した 8 ビットのエスケープモード LP データです。 rxdataesc[0] に接続された信号から順に受信されます。データは rxclkesc の立ち上がりエッジで転送されます。

dl<n>_rxvalidesc 出力 rxclkesc

エスケープモード受信データ Valid。

このアクティブ High 信号は、レーンモジュールが rxdataesc[7:0] 出力でプロトコルに有効データを駆動していることを示します。 rxreadyesc 信号はなく、プロトコルは rxvalidesc がアサートされている間 rxclkesc のすべての立ち上がりエッジで rxdataesc[7:0] を取り込むものと見なされます。プロトコル側からデータ受信速度を低下させる (スロットリング) 手段はありません。

Reset-Trigger rxtriggeresc[3:0] = 4’b0001

Unknown-3 rxtriggeresc[3:0] = 4’b0010








クロッキング/リセット信号

サンプルデザインのソースには、クロックおよびリセット管理のための回路が含まれます。表 2-14 に、システムクロックおよびリセットに関するコアポートを示します。

表 2‐13: D‐PHY RX データレーン PPI エラー信号


説明

dl<n>_ errsoths 出力 rxbyteclkhs

送信開始 (SoT) エラー。

HS SoT リーダーシーケンスが破損しているものの、適切な同期が可能な場合はこのアクティブ High 信号が rxbyteclkhs の 1 サイクルだけアサートされます。これはリーダーシーケンスのソフトエラーと見なされ、ペイロードデータの信頼性が低下します。

dl<n>_errsotsynchs 出力 rxbyteclkhs

送信開始同期エラー。

HS SoT リーダーシーケンスが破損して適切な同期が期待できない場合、このアクティブ High 信号が rxbyteclkhs の 1 サイクルだけアサートされます。

dl<n>_erresc 出力非同期

エスケープ開始エラー。

このアクティブ High 信号は、認識不能なエスケープ開始コマンドを受信するとアサートされ、ラインステートが次に変化するまでアサートされたままです。

dl<n>_errsyncesc 出力非同期

LP データ送信同期エラー。

LP データ送信が完了して、送信中に受信したビット数が 8 の倍数でない場合、このアクティブ High 信号がアサートされます。この信号は、ラインステートが次に変化するまでアサートされたままです。

dl<n>_errcontrol 出力非同期

制御エラー。

不正なラインステートシーケンスを検出すると、このアクティブ High 信号がアサートされます。たとえばターンアラウンド要求またはエスケープモード要求の直後に、要求されたブリッジステートではなく停止ステートが続いた場合にアサートされ、ラインステートが次に変化するまでアサートされたままです。

表 2‐14: クロッキング/リセット信号


説明

core_clk 入力 N/A 制御ロジックに使用する安定したコアクロック。

core_rst 入力 core_clk アクティブ High のリセット信号。

system_rst_out 出力 core_clkサンプルデザインレベルロジックで使用するアクティブ High のシステムリセット出力。このポートは、 [Include Shared Logic in core] をオンにすると利用できます。

mmcm_lock_out 出力非同期MMCM ロックインジケーター。 7 シリーズの D-PHY RX 構成ではこのポートは利用できません。

pll_lock_out 出力非同期PLL ロックインジケーター。このポートは、 [Include Shared Logic in core] をオンにすると利用できます。このポートは、UltraScale+ ファミリの場合に利用できます。






I/O インターフェイス信号

サンプルデザインには、 PHY 管理および D-PHY 互換の I/O 接続に関する回路が含まれます。表 2-15 に、 I/O インターフェイスに関するコアポートを示します。

system_rst_in 入力 core_clk システムレベルリセット。このポートは、 [Include Shared Logic in example design] をオンにすると利用できます。

pll_lock_in 入力非同期PLL ロックインジケーター。このポートは、 [Include Shared Logic in example design] をオンにすると利用できます。このポートは、 UltraScale+ ファミリの場合に利用できます。

表 2‐15: I/O インターフェイス信号


説明

D‐PHY TX I/O インターフェイス

clk_txp 出力 N/A クロックレーンの差動シリアルデータ出力ピンの正側。UltraScale+ ファミリでのみ利用できます。

clk_txn 出力 N/A クロックレーンの差動シリアルデータ出力ピンの負側。UltraScale+ ファミリでのみ利用できます。

data_txp[<n-1>:0](1)出力 N/A データレーンの差動シリアルデータ出力ピンの正側。

UltraScale+ ファミリでのみ利用できます。

data_txn[<n-1>:0](1)出力 N/A データレーンの差動シリアルデータ出力ピンの負側。


clk_hs_txp 出力 N/A クロックレーンの HS 差動シリアルデータ出力ピンの正側。7 シリーズ FPGA ファミリでのみ利用できます。

clk_hs_txn 出力 N/A クロックレーンの HS 差動シリアルデータ出力ピンの負側。7 シリーズ FPGA ファミリでのみ利用できます。

clk_lp_txp 出力 N/A クロックレーンの LP シリアルデータ出力ピンの正側。7 シリーズ FPGA ファミリでのみ利用できます。

clk_lp_txn 出力 N/A クロックレーンの LP シリアルデータ出力ピンの負側。7 シリーズ FPGA ファミリでのみ利用できます。

data_hs_txp[<n-1>:0](1)出力 N/A データレーンの HS 差動シリアルデータ出力ピンの正側。

7 シリーズ FPGA ファミリでのみ利用できます。

data_hs_txn[<n-1>:0](1)出力 N/A データレーンの HS 差動シリアルデータ出力ピンの負側。


data_lp_txp[<n-1>:0](1)出力 N/A データレーンの LP シリアルデータ出力ピンの正側。


data_lp_txn[<n-1>:0](1)出力 N/A データレーンの LP シリアルデータ出力ピンの負側。


表 2‐14: クロッキング/リセット信号


説明






D‐PHY RX I/O インターフェイス

clk_rxp 入力 N/A クロックレーンの差動シリアルデータ入力ピンの正側。UltraScale+ ファミリでのみ利用できます。

clk_rxn 入力 N/A クロックレーンの差動シリアルデータ入力ピンの負側。UltraScale+ ファミリでのみ利用できます。

data_rxp[<n-1>:0](1)入力 N/A データレーンの差動シリアルデータ入力ピンの正側。


data_rxn[<n-1>:0](1)入力 N/A データレーンの差動シリアルデータ入力ピンの負側。


bg<x>_pin<y>_nc 入力 N/A

推論されたビットスライスポート。コアはバイトグループ内のストローブ伝搬のためにニブルの bitslice0 を推論します。<x> はバイトグループ (0、 1、 2、 3) を示します。 <y> は bitslice0 の位置 (0 は下位ニブル、6 は上位ニブル) を示します。これらポートにデータを駆動する必要はありません。UltraScale+ ファミリでのみ利用できます。

注記: MIPI D-PHY RX IP を IPI デザインで使用する場合、このポートは

最上位に引き出す必要があります。

clk_hs_rxp 入力 N/A クロックレーンの HS 差動シリアルデータ入力ピンの正側。7 シリーズ FPGA ファミリでのみ利用できます。

clk_hs_rxn 入力 N/A クロックレーンの HS 差動シリアルデータ入力ピンの負側。7 シリーズ FPGA ファミリでのみ利用できます。

clk_lp_rxp 入力 N/A クロックレーンの LP シリアルデータ入力ピンの正側。7 シリーズ FPGA ファミリでのみ利用できます。

clk_lp_rxn 入力 N/A クロックレーンの LP シリアルデータ入力ピンの負側。7 シリーズ FPGA ファミリでのみ利用できます。

data_hs_rxp[<n-1>:0](1)入力 N/A データレーンの HS 差動シリアルデータ入力ピンの正側。


data_hs_rxn[<n-1>:0](1)入力 N/A データレーンの HS 差動シリアルデータ入力ピンの負側。


data_lp_rxp[<n-1>:0](1)入力 N/A データレーンの LP シリアルデータ入力ピンの正側。


data_lp_rxn[<n-1>:0](1)入力 N/A データレーンの LP シリアルデータ入力ピンの負側。


注記:1. <n> はデータレーン数です。

表 2‐15: I/O インターフェイス信号 (続き)


説明






AXI4‐Lite インターフェイスの信号

AXI4-Lite 信号 (s_axi_*) の詳細は、『Vivado Design Suite AXI: リファレンスガイド』 (UG1037) [参照 2] を参照してください。

7 シリーズ FPGA ファミリのキャリブレーションロジック信号

D-PHY RX IP には 7 シリーズ FPGA ファミリ用のキャリブレーションロジックが含まれます。表 2-16 に、キャリブレーションロジックに関するポートを示します。

アクティブレーンサポート信号

D-PHY TX IP はアクティブレーンをサポートします。表 2-17 に、アクティブレーンサポートに関するポートを示します。

表 2‐16: 7 シリーズ FPGA ファミリのキャリブレーションロジック信号

信号方向クロックドメイン説明

cal_start_in入力 N/A キャリブレーションロジックを開始する

ための入力。

dlyctrl_rdy_out 出力 N/AVTC の変化に合わせて遅延値が調整されたことを示す IDEALYCTRL からの READY 信号出力。

cal_done_out 出力 core_clkキャリブレーションロジックがキャリブレーションを完了し、遅延値のスイープが完了したことを示すステータスポート。

cal_pass_failn 出力 core_clk

受信データを正しくサンプリングできる遅延値をキャリブレーションロジックが検出したことを示すアクティブ High 信号。cal_done_out が High の場合のみ有効。

Idelay_tap_val_out [4:0] 出力 core_clk アイ中央に対応するタップ値を示します。cal_pass_failn が High の場合のみ有効。

表 2‐17: アクティブレーンサポート信号

信号方向クロックドメイン説明

active_lanes_in[<n-1>:0](1)入力 core_clk

アクティブレーンを指定するための入力。この機能は D-PHY TX マルチレーンコンフィギュレーションの場合に利用できます。

LSB から MSB への順に、各ビットが TX データレーン 0 ～ 3 に対応します。

注記:1. <n> はデータレーン数です。






レジスタ空間

表 2-19 に、 MIPI D-PHY コアのレジスタ空間を示します。このレジスタインターフェイスはオプションで、これを利用して一般的なインターコネクトステートにアクセスできます。また、プロトコルのタイミングパラメーター (INIT など) やプロコトルのウォッチドッグタイマーを設定するための制御レジスタもあります。

重要: このメモリ空間は、 AXI ワード (32 ビット ) 境界にアラインする必要があります。

エンディアンネス

レジスタはすべてリトルエンディアン方式です (表 2-18)。

表 2‐18: 32 ビットリトルエンディアンの例

31 バイト 3 24 23 バイト 2 16 15 バイト 1 8 7 バイト 0 0

アドレスオフセット 0x03 アドレスオフセット 0x02 アドレスオフセット 0x01 アドレスオフセット 0x00

表 2‐19: MIPI D‐PHY コアのレジスタ空間

オフセット名前幅アクセス説明

0x0 CONTROL 32 ビット R/W PHY のイネーブルおよびソフトリセット制御。

0x4 CAL_REG 32 ビット N/Aキャリブレーションタップ値レジスタ。 7 シリーズ D-PHY RX コンフィギュレーションの場合のみ利用可能です。

0x8 INIT 32 ビット R/W 初期化タイマー。

0xC 予約 32 ビット N/A N/A

0x10 HS_TIMEOUT 32 ビット R/W

HS モードのウォッチドッグタイムアウト。 SoT から EoT までの時間もタイマー経過時間に含めます。このレジスタは Vivado IDE で [Enable HS and ESC Timeout Counters/Registers] をオンにした場合のみ利用できます。

RX (スレーブ) の場合は HS_RX_TIMEOUT を使用TX (マスター ) の場合は HS_TX_TIMEOUT を使用

0x14 ESC_TIMEOUT 32 ビット R/W

プロトコル固有。エスケープモードの場合、この期間を超えてラインが LP-00 にとどまるとコアはタイムアウトを生成し、 Stop ステートに移行します。このレジスタは Vivado IDE で [Enable HS and ESC Timeout Counters/Registers] をオンにした場合のみ利用できます。このレジスタは RX ではエスケープモードタイムアウトとして使用し、 TX ではエスケープモードサイレンスタイムアウトとして使用します。エスケープモードタイムアウトは、エスケープモードサイレンスタイムアウトより大きい値にする必要があります。

0x18 CL_STATUS 32 ビット RO クロックレーンの PHY エラーを報告するためのステータスレジスタ。

0x1C ～ 0x28

DL0_STATUSDL1_STATUSDL2_STATUSDL3_STATUS

32 ビット RO データレーン 1 ～ 4 の PHY エラーを報告するためのステータスレジスタ。






CONTROL レジスタ

表 2-20 に、CONTROL レジスタ (0x0 オフセット ) のビット割り当てと説明を示します。SRST に 1 を書き込むと MIPI D-PHY コアがリセットされます。 MIPI D-PHY コアに対するソフトリセットの影響は、 40 ページの表 3-2 を参照してください。 MIPI D-PHY コアは DPHY_EN ビットを 1 (デフォルト ) にセットした場合のみ動作します。

CAL レジスタ

CAL レジスタ (0x4 オフセット ) はキャリブレーションに使用します。表 2-21 に、レジスタのビットの説明を示します。

表 2‐20: CONTROL レジスタのビットの説明

ビット名前アクセスデフォルト値説明

31:2 予約 RO 0 予約

1 DPHY_EN R/W 1D-PHY イネーブルビット。

1: D-PHY コントローラーを有効にします。0: D-PHY コントローラーを無効にします。

0 SRST R/W 0

D-PHY コントローラーのソフトリセット。

このビットに 1 を書き込むと、 D-PHY コントローラーのファブリックロジックとステータスレジスタがリセットされます。

表 2‐21: CAL レジスタのビットの説明



8:4 IDELAY_TAP_VAL RO 0キャリブレーションロジックで計算した、アイ中央に対応する IDELAY タップ値。 CAL_PASS_FAIL ビットがセットされている場合のみ有効。

3 CAL_PASS_FAIL RO 0

キャリブレーションステータス (成功/失敗)。

0: キャリブレーション中、キャリブレーションロジックが適切なタップ値を見つけられなかった。

1: キャリブレーション中、キャリブレーションロジックが適切なタップ値を見つけた。

2 CAL_DONE RO 0

キャリブレーション完了ステータス。

0: キャリブレーションロジックが遅延値のスイープを実行中。

1: キャリブレーションロジックが遅延値のスイープを完了した。

1 CAL_START RW 0

キャリブレーションロジック開始。

0: キャリブレーションロジックがアイドル状態。

1: キャリブレーションロジックを開始する。

0 IDELAYCTRL_RDY RO 0

IDELAYCTRL の RDY ポート。

0: IDELAYCTRL の準備ができていない。

1: IDELAYCTRL の準備が完了。






INIT レジスタ

INIT レジスタ (0x8 オフセット ) はレーン初期化に使用します。表 2-22 に、レジスタのビットの説明を示します。

推奨: MIPI D-PHY TX コアの場合は INIT_VAL の値を 1ms 以上とし、 MIPI D-PHY RX コアの場合は 500 s とすることを推奨します。

HS_TIMEOUT レジスタ

HS_TIMEOUT レジスタ (0x10 オフセット ) は HS モードでウォッチドッグタイマーとして使用します。このレジスタは MIPI D-PHY TX コアでは HS_TX_TIMEOUT、 MIPI D-PHY RX コアでは HS_RX_TIMEOUT として使用します。表 2-23 に、 HS_TIMEOUT レジスタのビットの説明を示します。

ESC_TIMEOUT レジスタ

ESC_TIMEOUT レジスタ (0x14 オフセット ) はエスケープモードでウォッチドッグタイマーとして使用します。表 2-24 に、 ESC_TIMEOUT レジスタのビットの説明を示します。

表 2‐22: INIT レジスタのビットの説明


31:0 INIT_VAL R/W

RX D-PHY IP: 500s (32'h7A120)

TX D-PHY IP: 1ms (32'hF4240)

初期化タイマーの値 (単位: ns)。

表 2‐23: HS_TIMEOUT レジスタのビットの説明


31:0HS_RX_TIMEOUT/HS_TX_TIMEOUT

R/W 65,541

最大フレーム長さ (単位: バイト )。有効な設定範囲は 1,000 ～ 65,541 です。

HS モードの RX データレーンで HS_RX_TIMEOUT/[D-PHY Lanes] の長さでタイムアウトが発生します。HS モードの TX データレーンで HS_TX_TIMEOUT/[D-PHY Lanes] の長さでタイムアウトが発生します。

表 2‐24: ESC_TIMEOUT レジスタのビットの説明


31:0 ESC_TIMEOUT R/W 25,600nsエスケープタイムアウトの長さ (単位: ns)。エスケープモードのデータレーンでタイムアウトが発生します。






CL_STATUS レジスタ

CL_STATUS レジスタ (0x18 オフセット ) はクロックレーンのステータスおよびステートマシンの制御状態を示します。表 2-25 に、 CL_STATUS レジスタのビットの説明を示します。

DL_STATUS レジスタ

DL_STATUS レジスタ (0x1C ～ 0x28 オフセット ) はデータレーンのステータスおよびステートマシンの制御状態を示します。表 2-26 に、 DL_STATUS レジスタのビットの説明を示します。

表 2‐25: CL_STATUS レジスタのビットの説明



5 ERR_CONTROL RO 0

クロックレーンの制御エラー。このビットは MIPI D-PHY RX コアにのみ適用されます。 D-PHY RX クロックレーンが受信した HS 開始シーケンスまたは ULPS 開始/終了シーケンスにエラーがあると、このビットがアサートされます。このビットは、 D-PHY RX クロックレーンがシリアルラインで停止ステートを受信するとクリアされます。

4 STOP_STATE RO 0 クロックレーンが停止ステート。

3 INIT_DONE RO 0 レーンの初期化が完了すると 1 にセットされます。

2 ULPS RO 0 コアが ULPS (ULP ステート ) モードの場合、 1 にセットされます。

1:0 MODE RO 02’b00: LP モード (制御モード )2’b01: HS モード2’b10: エスケープモード

表 2‐26: DL_STATUS レジスタのビットの説明


31:16 PKT_CNT RO 0

データレーンで送信または受信したパケットの数。パケット数が 16'hFFFF に達してもロールオーバーしません。リセットされるまで値は 16'hFFFF のままです。このフィールドは rxbyteclkhs クロックを使用して更新されます。 D-PHY RX IP にリセットを適用する場合は RX クロックレーンが HS モードである必要があります。それ以外の場合、 MIPI D-PHY RX IP の設定ではこの値はリセットされません。


6 STOP_STATE RO 0 データレーンが停止ステート。

5 ESC_ABORT R/W1C 0

このビットは、データレーンエスケープタイムアウト (RX の場合はエスケープモードタイムアウト、 TX の場合はエスケープモードサイレンスタイムアウト ) が経過するとセットされます。このビットは 1 を書き込むとクリアします。






4 HS_ABORT R/W1C 0データレーン HS タイムアウト (HS_TX_TIMEOUT または HS_RX_TIMEOUT) が経過するとセットされます。このビットは 1 を書き込むとクリアします。

3 INIT_DONE RO 0 レーンの初期化が完了すると 1 にセットされます。

2 ULPS RO 0 コアが ULPS モードの場合、 1 にセットされます。

1:0 MODE RO 02’b00: LP モード (制御モード )

2’b01: HS モード2’b10: エスケープモード

表 2‐26: DL_STATUS レジスタのビットの説明 (続き)






第 3章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

このセクションでは、 MIPI D-PHY コアとユーザーアプリケーションロジックを組み合わせて完全に機能するデザインを作成する手順を説明します。

重要: ここに記載するすべての設計手順がすべてのインプリメンテーションで必要とは限りません。このマニュアルのロジックデザインガイドラインに注意深く従ってください。

スターティングポイントとしてサンプルデザインを使用

シミュレーションやザイリンクスデバイスに実装可能なサンプルデザインには MIPI D-PHY コアの各インスタンスが含まれます。サンプルデザインは、ユーザーデザインを構築するためのスターティングポイントとして使用したり、必要に応じてデザインの問題を解決するために使用できます。

難易度を把握

MIPI D-PHY コアデザインは、どのテクノロジにインプリメントする場合でもかなり難しく、その難易度は次の要素によって異なります。

• 最大システムクロック周波数

• ターゲットデバイスアーキテクチャ

• ユーザーアプリケーションの性質

すべての MIPI D-PHY コアのインプリメンテーションでは、システム性能の要件に注意を払う必要があります。パイプライン処理、ロジックマップ、配置制約、およびロジック複製は、システム性能を向上させる最適な手段です。

レジスタの使用

デザインのタイミングをシンプルにし、システム性能を向上させるには、ユーザーアプリケーションとコア間のすべての入力と出力にフリップフロップによるレジスタを使用してください。信号のレジスタへの格納はすべてのパスで可能とは限りませんが、これによってタイミング解析が容易になり、また Vivado® Design Suite でのデザインの配置配線も容易になります。





第 3 章: コアを使用するデザイン

タイミングクリティカルな信号を認識

コアのサンプルデザインに付属するザイリンクスデザイン制約 (XDC) ファイルは、クリティカルな信号を識別して適用すべきタイミング制約を特定するのに役立ちます。

許可された変更のみ実行

MIPI D-PHY コアは、 Vivado IDE でのカスタマイズを除き、ユーザーによる変更は想定していません。 MIPI D-PHY コアでは、 Vivado IDE でパラメーターを指定したユーザー設定のみがサポートされます。それ以外の変更を加えるとシステムのタイミングやプロトコル適合性に悪影響を与える可能性があります。

I/O 配置

MIPI D-PHY プロトコルがサポートする SLVS-200 I/O 規格は、ザイリンクス UltraScale+™ および Zynq® UltraScale+ MPSoC ファミリの HP I/O バンクでしかサポートされません。クロックレーンの BITSLICE を先頭に、データレーンに対して連続したビットスライスを使用することを推奨します。 I/O 配置はすべて同じ I/O バンクに制限してください。

共有ロジック

共有ロジックは、スタンドアロンコアとして、または 1 つ以上のインスタンスを含むより大規模なデザインの一部として使用できる柔軟なアーキテクチャを提供します。これにより HDL の変更が最小限に抑えられると同時に、コアの柔軟性も維持されます。

<component_name>_support という名前の階層があります。図 3-1 と図 3-2 に、共有ロジックをコアに含めた場合とサンプルデザインに含めた場合のこの階層を示します。図中の <component_name> には生成されたコアの名前が入ります。この 2 つの階層の違いは、コアの境界線です。共有ロジックをどちらに含めるかは、 MIPI D-PHY コアの Vivado IDE の [Shared Logic] タブで設定します。


図 3‐1: コアに含まれた共有ロジック

<Component Name>_exdes

<Component Name>_core






共有ロジックには MMCM と PLL が各 1 個、そして BUFG が最大 4 個含まれます。

共有ロジックをコアに含む

次のいずれかに該当する場合は [Include Shared Logic in core] をオンにします。

• MMCM および PLL で生成したクロックをユーザーが直接制御する必要がない場合

• マルチコアデザインでカスタマイズ内容の異なる複数のコアを管理したい場合

• マルチコアシステムでこれが最初の MIPI D-PHY コアの場合

これらのコンポーネントはコアに含まれ、これらコンポーネントの出力ポートがコアの出力となります。

共有ロジックをサンプルデザインに含む

次のいずれかに該当する場合は [Include Shared Logic in example design] をオンにします。

• マルチコアデザインでこれが 2 番目の MIPI D-PHY コアの場合

• デザイン全体で MIPI D-PHY コアのカスタマイズ内容が 1 つしかない場合

• 入力クロックに直接アクセスしたい場合

MMCM と PLL を最大限に利用するには、 1 つの MIPI D-PHY コアは共有ロジックをコアに含めてカスタマイズし、もう 1 つのコアは共有ロジックをサンプルデザインに含めてカスタマイズします。1 つ目の MIPI D-PHY コアからの MMCM/PLL 出力を 2 つ目のコアへ接続できます。

細かい制御が必要な場合は、 [Include Shared Logic in example design] をオンにして、サンプルデザインに生成された共有ロジックをベースにしてユーザーロジックを作成します。


図 3‐2:サンプルデザインに含まれた共有ロジック

<Component Name>_exdes

<Component Name>_core






ケース 1: UltraScale+ デバイスの MIPI D‐PHY TX コア

図 3-3 に、共有ロジックを含む MIPI D-PHY TX コア (DPHY_TX_MASTER) から共有ロジックを含まない MIPI D-PHY TX コアのインスタンス (DPHY_TX_SLAVE) への共有可能リソースの接続を示します。

ケース 2: UltraScale+ デバイスの MIPI D‐PHY RX コア

図 3-4 に、共有ロジックを含む MIPI D-PHY RX コア (DPHY_RX_MASTER) から共有ロジックを含まない MIPI D-PHY RX コアのインスタンス (DPHY_RX_SLAVE) への共有可能リソースの接続を示します。


図 3‐3: MIPI D‐PHY TX コアの共有ロジックの例

• • • • • • •• • • • • •


図 3‐4: MIPI D‐PHY RX コアの共有ロジックの例






ケース 3: 7 シリーズ FPGA デバイスの MIPI D‐PHY TX コア

図 3-5 に、共有ロジックを含む MIPI D-PHY TX コア (DPHY_TX_MASTER) から共有ロジックを含まない MIPI D-PHY TX コアのインスタンス (DPHY_TX_SLAVE) への共有可能リソースの接続を示します。

ケース 4: 7 シリーズ FPGA デバイスの MIPI D‐PHY RX コア

図 3-6 に、共有ロジックを含む MIPI D-PHY RX コア (DPHY_RX_MASTER) から共有ロジックを含まない MIPI D-PHY RX コアのインスタンス (DPHY_RX_SLAVE) への共有可能リソースの接続を示します。


図 3‐5: 7 シリーズの MIPI D‐PHY TX コアの共有ロジックの例


図 3‐6: 7 シリーズの MIPI D‐PHY RX コアの共有ロジックの例






I/O プランニング

MIPI D-PHY コアは I/O プランナー機能を使用して I/O を選択できます。TX コア構成のクロックおよびデータレーンの場合、選択した HP I/O バンクの任意の I/O を選択できます。

RX コアの場合、クロックレーンには選択した HP I/O バンクの DBC (Dedicated Byte Clock) または QBC (Quad Byte Clock) を選択できます。 RX 構成のクロックレーンに QBC を選択した場合、データレーンにはすべての I/O ピンを選択できますが、クロックレーンに DBC を選択した場合はデータレーンにバイトグループ I/O ピンしか選択できません。

UltraScale+ デバイスでは、 BITSLICE および BITSLICE_CONTROL のインスタンス数により 1 つの I/O バンクに 8 個の D-PHY IP コアをインプリメントできます。

重要: RX データレーンに連続しない I/O ピンを選択した場合、クロック /ストローブ伝搬のために 1、 2、または 3 つの I/O ピン (RX_BITSLICE) が自動的に追加されて使用されます。したがって、 RX 構成では I/O の使用率を高めるために隣接する I/O ピンを選択することを推奨します。 RX データピンへのストローブ伝搬は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 3] に記載のバイト間およびニブル間のクロッキング規則に従います。

図 3-7 に、1 クロックレーンと 1 データレーンで構成した 8 個の MIPI D-PHY RX コアを 1 つの HP I/O バンクにインプリメントしたものを示します。

DPHY_RX_MASTER は [Include Shared Logic in core] をオンにし、それ以外のコアは [Include Shared Logic in example design] をオンにして構成します。 clkoutphy 信号はラインレート 1000Mb/s 用に DPHY_RX_MASTER コアの PLL 内部で生成され、その他のすべてのスレーブ IP コア (DPHY_RX_SLAVE1 ～ DPHY_RX_SLAVE7) と共有します。スレーブ IP を初期化するには、 system_rst および pll_lock 信号を接続する必要があります。

注記: clkoutphy を共有する場合、マスターコアとスレーブコアは同じラインレートに設定する必要があります。







図 3‐7: 1 つの I/O バンクでの MIPI D‐PHY RX コアの共有ロジック使用例






クロッキング

MIPI D-PHY コアには、 200MHz のフリーランニングクロック (core_clk) が必要です。このクロックを MMCM (混合モードクロックマネージャー ) に入力し、 IP コンフィギュレーションに基づいて必要なクロックを生成します。

図 3-8 と図 3-9 に、 UltraScale+ ファミリの場合の MIPI D-PHY コアのクロック図を示します。 MIPI D-PHY コアは core_clk を入力として取り込み、必要なクロックを MMCM から生成します。ネイティブモードでは、 PLL からの clkoutphy 信号を PHY ブロックの BITSLICE_CONTROL で使用します。


図 3‐8: MIPI D‐PHY コア TX のクロッキング (UltraScale+ ファミリの場合)


図 3‐9: MIPI D‐PHY コア RX のクロッキング (UltraScale+ ファミリの場合)

MMCM PLL

BITSLICE_CONTROL

D-PHY TX Logic

pll0_clk_in

txclkesc

core_clk (200 MHz)

clkoutphy

txbyteclkhs

PLL_CLK

RIU_CLK

RIU_CLK

pll0_clk_in

FIFO_WRCLK_OUT

clk_rxp

clk_rxn

From DBC,

QBC or

GC_QBC

pins






図 3-10 と図 3-11 に、 7 シリーズ FPGA ファミリの場合の MIPI D-PHY コアのクロック図を示します。MIPI D-PHY コアは core_clk を入力として取り込み、 D-PHY TX IP の場合は必要なクロックを MMCM から生成します。 D-PHY RX IP では MMCM は使用しません。


図 3‐10: MIPI D‐PHY コア TX のクロッキング (7 シリーズ FPGA ファミリの場合)


図 3‐11: MIPI D‐PHY コア RX のクロッキング (7 シリーズ FPGA ファミリの場合)

MMCM

TX PHY

D-PHY TX Fabric Logic

core_clk (200 MHz)

IBUFDS BUFR

D-PHY RX Fabric Logic

clk_hs_rxn

clk_hs_rxp

core_clk (200 MHz)






表 3-1 に、コアのクロックの詳細を示します。

表 3‐1: MIPI D‐PHY のクロッキングの詳細

クロック周波数 IP の構成注記

core_clk 200.000MHz すべて制御ロジック、および MMCMへの入力に使用します。

txbyteclkhs(1)10.000 ～ 187.500MHz

ラインレートを 8 分周して生成します。

MIPI D-PHY TX コア共有ロジックをコアに含む

PHY に入力し、 HS データ送信に使用します。7 シリーズデバイスでは、ソースとして oserdes_clk90_out から生成します。

xiphy_byteclk_out(1)75.000 ～ 187.500MHz

ラインレートを特定の比率(2) で分周して生成します。

MIPI D-PHY TX コア共有ロジックをコアに含むラインレート < 600Mb/s

PHY に入力し、 HS データ送信に使用します。このクロックは 7 シリーズ FPGA ファミリでは使用しません。

clkoutphy_out(1)ラインレート共有ロジックをコアに含む

PHY シリアルクロック。このクロックは 7 シリーズ FPGA ファミリでは使用しません。

txclkesc_out 10.000 ～ 20.000MHzMIPI D-PHY TX コア共有ロジックをコアに含む

エスケープモード動作に使用するクロック。

txbyteclkhs_in(1)10.000 ～ 187.500MHz


MIPI D-PHY TX コア共有ロジックをサンプルデザインに含む

PHY に入力し、 HS データ送信に使用します。7 シリーズ FPGA ファミリでは、ソースとして oserdes_clk90_in から生成します。

xiphy_byteclk_in(1)75.000 ～ 187.500MHz

ラインレートを特定の比率(2) で分周して生成します。

MIPI D-PHY TX コア共有ロジックをサンプルデザインに含むラインレート < 600Mb/s

PHY に入力し、 HS データ送信に使用します。このクロックは 7 シリーズ FPGA ファミリでは使用しません。

clkoutphy_in(1)ラインレート

共有ロジックをサンプルデザインに含む

PHY シリアルクロック。このクロックは 7 シリーズ FPGA ファミリでは使用しません。

txclkesc_in 10.000 ～ 20.000MHzMIPI D-PHY TX コア共有ロジックをサンプルデザインに含む

エスケープモード動作に使用するクロック。

rxbyteclkhs10.000 ～ 187.500MHz


MIPI D-PHY RX コアRX クロックレーンで受信したクロック。 HS データ受信に使用します。

oserdes_clk_out ラインレート /27 シリーズ FPGA ファミリ共有ロジックをコアに含む MIPI D-PHY TX コア

TX クロックレーンの OSERDES の CLK ピンを接続するために使用します。

oserdes_clk90_out ラインレート /27 シリーズ FPGA ファミリ共有ロジックをコアに含む MIPI D-PHY TX コア

TX データレーンの OSERDES の CLK ピンを接続するために使用します。oserdes_clk_out とは位相を 90° シフトした関係にあります。






重要: MIPI D-PHY コアに供給する入力クロックはすべて誤差を ±100PPM 以内とする必要があります。これに違反するとデータが破損または重複します。

リセット

MIPI D-PHY コアではアクティブ High のリセット信号 core_rst を使用します。

図 3-12 に、 MIPI D-PHY コアのパワーオンリセットの動作を示します。

1. core_rst 信号が core_clk の 40 サイクルだけアサートされます。この 40 クロックサイクルは、リセットをシステム全体に伝搬するために必要な時間です。

2. core_rst がアサートされたことにより、 mmcm_lock および pll_lock 信号が Low に遷移します。

3. core_rst がディアサートしてから 100s 以内に mmcm_lock 信号がアサートされ、 PLL への入力クロックが生成されます。

4. mmcm_lock がアサートされてから 100s 以内に pll_lock 信号がアサートされます。

5. 少なくとも T_INIT の期間、 LP-11 をラインに駆動します。これにより、 MIPI D-PHY コアはレーン初期化を完了します。レーン初期化の完了は、内部ステータス信号の init_done の波形で示されます。

6. LP-11 が LPX_PERIOD の期間アサートされると、 stopstate がアサートされます。

oserdes_clkdiv_out ラインレート /87 シリーズ FPGA ファミリ共有ロジックをコアに含む MIPI D-PHY TX コア

TX クロックレーンの OSERDES の CLKDIV ピンを接続するために使用します。ソースとして oserdes_clk_out から生成します。

oserdes_clk_in ラインレート /27 シリーズ FPGA ファミリ共有ロジックをサンプルデザインに含む MIPI D-PHY TX コア

TX クロックレーンの OSERDES の CLK ピンを接続するために使用します。

oserdes_clk90_in ラインレート /27 シリーズ FPGA ファミリ共有ロジックをサンプルデザインに含む MIPI D-PHY TX コア

TX データレーンの OSERDES の CLK ピンを接続するために使用します。oserdes_clk_in とは位相を 90° シフトした関係にあります。

oserdes_clkdiv_in ラインレート /87 シリーズ FPGA ファミリ共有ロジックをサンプルデザインに含む MIPI D-PHY TX コア

TX クロックレーンの OSERDES の CLKDIV ピンを接続するために使用します。ソースとして oserdes_clk_in から生成します。

注記:1. txbyteclkhs クロックと xiphy_byteclk クロックは同じクロックソースまたは PLL から生成してください。

2. ラインレートが 300 ～ 599Mb/s の場合、比率は 4 です。ラインレートが 150 ～ 299Mb/s の場合、比率は 2 です。ラインレートが 80 ～ 149Mb/s の場合、比率は 1 です。たとえば、ラインレート 500Mb/s の場合 xiphy_byteclk の周波数は 125.000MHz です。

表 3‐1: MIPI D‐PHY のクロッキングの詳細 (続き)

クロック周波数 IP の構成注記






表 3-2 に、MIPI D-PHY コアで利用可能なすべてのリセットと、各リセットの影響を受けるコンポーネントを示します。

図 3-13 に、 MIPI D-PHY TX IP と MIPI RX IP を接続したシステムを示します。 Config 1 と Config 2 は、同じデバイスまたは複数のデバイス内に含めることができます。

システムにおける MIPI D-PHY TX コアと RX コアの推奨リセット手順は次のとおりです (図 3-14 参照)。

1. MIPI D-PHY TX の core_rst 信号をアサートします。

2. MIPI D-PHY RX の core_rst 信号を core_clk の 40 サイクル以上アサートします。

3. MIPI D-PHY RX の core_rst 信号を解放します。

4. MIPI D-PHY TX の core_rst 信号を解放します。

5. T_INIT_SLAVE (500s) が経過すると MIPI D-PHY RX IP コアの初期化が完了し、stopstate がアサートされます。

6. T_INIT_MASTER (1ms) が経過すると MIPI D-PHY TX IP コアの初期化が完了し、stopstate がアサートされます。


図 3‐12: MIPI D‐PHY コアのパワーオンリセットシーケンス

表 3‐2: リセットの影響

ファンクションブロック

core_rstDPHY_EN

(レジスタからのコアイネーブル)

SRST

(レジスタからのソフトリセット )s_axi_aresetn

TX/RX PCS ありありありなし

TX/RX PHY ありありなしなし

レジスタありありありあり

レーン初期化ありありなしなし


図 3‐13: MIPI D‐PHY TX および RX システム

core_rst (TX)

stopstate (TX)

core_rst (RX)

stopstate (RX)






7. この時点で、 MIPI D-PHY TX IP コアは TX PPI インターフェイスからデータを受信できるようになります。

注記: MIPI D-PHY コアで core_rst をアサートすることは、 CONTROL レジスタの DPHY_EN ビットをアサートするのと同じ効果があります。

プロトコルの説明

HS 動作には、クロックレーンから生成した HS クロックを使用します。ラインステータスは LP 信号に基づいて検出します。通常動作中、レーンモジュールは常に制御モードまたは HS モードです。 HS 転送はバーストで実行され、停止ステート (LP-11) から開始して停止ステートで終了します。

重要: MIPI D-PHY RX コアは 20ns 未満の LP ラインステートを無視します。

このセクションでは、 MIPI D-PHY コアの機能について詳しく説明します。

初期化

電源投入後、マスター PHY が停止ステートを駆動する期間が T_INIT を超えるとスレーブ側の PHY が初期化されます。 T_INIT の設定値よりも長い最初の停止ステートを初期化期間と呼びます。

注記: T_INIT はプロトコルごとに決まるパラメーターで、 100μs より大きい値とする必要があります。

HS (High Speed) 転送

高速データトラフィックには HS シグナリングを使用します。 HS データ通信は、任意の数のペイロードデータバイトをバースト転送して行います。

高周波数クロック送信

HS データ送信では、クロックレーンはマスターからスレーブへ小振幅差動高速 DDR クロックを送信します。これはクロックレーン PPI を経由してプロコトルによって制御されます。クロック信号はデータレーンでトグルするビットシーケンスに対して直交位相の関係にあります。

エスケープモード

LP (Low-Power) 機能にはシングルエンドトランスミッター (LP-TX)、レシーバー (LP-RX)、および LP 競合検出ロジック (LP-CD) が含まれます。このコアは一方向通信しかサポートしていないため、競合検出ロジックは不要です。LP 機能は 2 つのインターコネクトワイヤを個別に使用して動作するシングルエンド機能のため、常にペアで存在します。


図 3‐14: MIP D‐PHY コアのリセットアサーションシーケンス






リモートトリガー

MIPI D-PHY では 4 種類のトリガー・コマンドが定義されています。エスケープモードでは、 MIPI D-PHY はスペースを挟んだワンホットエンコードを使用して非同期通信を行います。したがって、このモードでのデータレーンの動作はクロックレーンに依存しません。

トリガーシグナリングは、送信側プロトコルの要求に応じて受信側プロトコルにフラグを送信するためのメカニズムです。したがって、コアはトリガーコマンドの後に受信したデータを解釈しません。

LP (Low‐Power) データ送信

LP データ送信 (LPDT) では、 LP モードのレーンのまま低速でプロトコルがデータ通信を実行します。データはスペースを挟んだワンホットエンコードでライン上に符号化されます。符号化されたビットにはクロック情報が含まれるため、データはクロックレーンに依存しません。 LP モードでは、コアは最大 10Mb/s のデータ転送をサポートします。

注記: LPDT の最大クロック周波数は 20MHz です。

ULP (Ultra Low‐Power) ステート

これはエスケープモードの 1 種で、クロックレーンとデータレーンの両方でサポートされます。 ULP ステートは、プロトコルタイミングパラメーター T_WAKEUP で制御されるウェークアップタイマーで終了できます。

インターフェイス

MIPI D-PHY コアには PPI インターフェイスと AXI4-Lite インターフェイスがあります。

PPI インターフェイス

以降のセクションでは、いくつかの例を挙げながら PPI のタイミングについて説明します。

例 1: D‐PHY TX (マスター ) 側からの HS 送信

このセクションでは、 D-PHY TX (マスター ) IP による HS 送信について説明します。図 3-15 に、これらの信号のタイミングを示します。

1. txrequesths が Low の間、レーンモジュールは txdatahs[7:0] の値を無視します。送信を開始するには、プロトコルが txdatahs 信号に最初のデータバイトを駆動し、 txrequesths 信号をアサートします。

2. D-PHY は、 txreadyhs がアサートされた後の最初の txbyteclkhs の立ち上がりエッジでこのデータバイトを取り込みます。次に、プロトコルロジックが txdatahs に次のデータバイトを駆動します。 txreadyhs がアクティブになった後、すべての立ち上がりクロックサイクルでプロトコルは新しい有効なデータバイトを供給するか、または送信を終了します。

3. 最後のデータバイトがレーンモジュールに転送されると txrequesths が Low に駆動され、レーンモジュールは送信を終了して停止ステートに移行します。

4. txrequesths が Low に遷移した後、 txreadyhs 信号が Low に駆動されます。

送信されるバイト数は最小で 1 バイトです。

注記: HS データ転送を開始するには TX クロックレーンの txrequesths 信号をアサートする必要があります。






例 2: D‐PHY TX (マスター ) 側からの LP データ転送

このセクションでは、LP データ送信の動作について説明します。図 3-16 に、これらの信号のタイミングを示します。

1. LP データ送信には txclkesc 信号を使用します。 PPI が txrequestesc をアサートし、 txlpdtesc を High にセットし、データレーンに対して LP データ送信エスケープモードに移行するように指示します。

2. LP 送信データは、 txvalidesc と txreadyesc の両方がアクティブな txclkesc の立ち上がりエッジで txdataEsc[7:0] を使用して転送されます。バイトは MIPI D-PHY TX コアが txdataesc を受信 (txvalidesc と txreadyesc が High) 後に送信されるため、最後のバイトが送信された後もわずかな期間 txclkesc が動作を継続します。

3. バイト送信が完了すると、 txreadyesc がアサートされ、 PPI に通知されます。

4. 最後のバイトの送信が完了すると、 PPI は txrequestesc をディアサートして LP データ送信を終了します。これにより txreadyesc は Low に戻ります。その後は、 txclkesc クロックは必要ありません。

例 3: D‐PHY TX (マスター ) 側からのトリガーコマンド送信

このセクションでは、トリガー送信の動作について説明します。図 3-17 に、これらの信号のタイミングを示します。

1. txtriggeresc[3:0] にトリガー値を駆動して txrequestesc をアサートします。

2. PPI にはシリアルラインにトリガーコマンドが送信されたことを報告するハンドシェイク信号がないため、txclkesc の 30 クロックサイクル経過後に txrequestesc が Low に駆動されます。この 30 クロックサイクルの間に、 MIPI D-PHY TX コアがシリアルラインにトリガーコマンドを転送します。


図 3‐15: D‐PHY TX (マスター ) からの HS モードデータ転送


図 3‐16: D‐PHY TX (マスター ) からの LP データ転送


図 3‐17: D‐PHY TX (マスター ) からのトリガーコマンド送信






例 4: D‐PHY TX (マスター ) データレーンの ULPS 動作

このセクションでは、 TX データレーンの ULPS 動作について説明します。図 3-18 に、これらの信号のタイミングを示します。

1. PPI が txrequestesc を High に駆動して ULPS 開始要求を開始します。 txulpsesc 信号が txclkesc の 1 サイクルだけアサートされます。

2. ULPS コマンドがシリアルラインに送信されると、MIPI D-PHY TX コアがデータレーンの ulpsactivenot (アクティブ Low) を Low に駆動します。

3. PPI は txulpsexit パルスを駆動して ULPS 終了動作を開始します。

4. これに応答して、 MIPI D-PHY TX コアは ulpsactivenot 信号をディアサートし、 T_WAKEUP の期間だけラインに MARK-1 を送信します。

5. ulpsactivenot 信号がディアサートされてから T_WAKEUP の期間が経過すると、 PPI は txrequestesc をディアサートします。

例 5: D‐PHY TX (マスター ) クロックレーンの ULPS 動作

このセクションでは、 TX クロックレーンの ULPS 動作について説明します。図 3-18 に、これらの信号のタイミングを示します。

1. PPI が txulpsclk を駆動してクロックレーンの ULPS モードを開始します。

2. ULPS 開始シーケンスがシリアルラインに送信されると、 MIPI D-PHY TX コアがクロックレーンの ulpsactivenot (アクティブ Low) を Low に駆動します。

3. PPI が txulpsexit 信号をアサートして ULPS を終了します。

4. MIPI D-PHY TX コアは ulpsactivenot を High に駆動し、シリアルラインに MARK-1 を駆動します。

5. ulpsactivenot 信号がディアサートされてから T_WAKEUP の期間が経過すると、 PPI は txrequestesc をディアサートします。


図 3‐18: D‐PHY TX (マスター ) データレーンの ULPS モード動作


図 3‐19: D‐PHY TX (マスター ) クロックレーンの ULPS モード動作






例 6: D‐PHY RX (スレーブ) 側の HS 受信

このセクションでは、スレーブ側 PPI での HS 受信について説明します。図 3-20 に、これらの信号のタイミングを示します。

rxactivehs 信号は、受信動作が継続中であることを示します。通常の受信は rxsynchs のパルスで開始し、その後に rxbyteclkhs サイクルで有効受信データが続きます。プロトコル側がすべてのデータを受信可能であることを確認してください。受信側プロトコルからデータ受信を一時停止したり受信速度を低下させたりする手段は用意されていません。

送信終了 (EoT) 処理は PHY では実行されないため、最後の有効データバイトの後に 1 つ以上のバイトが追加で現れます。そのうちの最初のバイト (図 3-20 のバイト「C」 ) はすべて 1 またはすべて 0 です。それ以降のバイトは現れることも現れないこともあり、値は任意です。バイト「C」を受信した後のいずれかの時点で、 rxactivehs 信号と rxvalidhs 信号が同時に Low に遷移します。 Low に遷移した後、これらの信号は次の HS データ受信が開始するまで Low のままです。

注記: D-PHY RX データレーンはそれぞれが独立して動作し、シリアルラインから受信した HS データは PPI を経由して高次プロトコルに渡されます。 MIPI D-PHY RX IP は RX データレーン間でのバイトアライメントもスキュー調整も行いません。これは高次プロコトルコアで実行する必要があります。たとえばザイリンクス MIPI CSI-2 サブシステムは、 PPI HS データに関して RX データレーン間で最大 rxbyteclkhs の 2 クロックサイクルを補正します。

例 7: D‐PHY RX (スレーブ) 側の HS 受信 (エラーを含む SoT パターン)

MIPI D-PHY RX コアは 1 ビットエラーを含む送信開始 (SoT) パターンを検出できます。エラーがあると、rxerrsoths が rxbytehs の 1 クロックサイクルだけアサートされ、 rxsynchs がパルスして報告されます。図 3-21 に、これらの信号のタイミングを示します。


図 3‐20: D‐PHY RX (スレーブ) での HS モードデータ受信


図 3‐21: D‐PHY RX (スレーブ) での HS モードデータ受信 (エラーを含む SoT パターン)






例 8: D‐PHY RX (スレーブ) 側の HS 受信 (同期できない場合)

SoT パターンに複数ビットのエラーがあると、 MIPI D-PHY RX コアは rxerrsotsynchs を rxbyteclkhs の 1 クロックサイクルだけアサートして報告します。この場合、 SoT パターンが破損していることを意味します (図 3-22 参照)。 rxsynchs はアサートされません。受信したペイロードは PPI に渡されます。

例 9: D‐PHY RX (スレーブ) 側の LP 受信

図 3-23 に、 LP モードにおける 1 バイトのデータ受信を示します。

• MIPI D-PHY RX コアによってデータレーンインターコネクトから rxclkesc 信号が生成されます。

• LPDT 開始コマンドを検出すると MIPI D-PHY RX コアは rxlpdtesc 信号をアサートします。この信号は、LPDT 送信が終了してデータレーンが停止ステートに戻るまで High のままです。

• rxvalidesc が High の間、 rxdataesc[7:0] は有効です。

例 10: D‐PHY RX (スレーブ) 側の LP 受信 (同期エラーあり )

LPDT 中に受信した有効ビットの数が 8 の倍数でない場合、 MIPI D-PHY RX コアは PPI にエラーを報告します。これは、 errsyncesc と stopstate のアサートによって示されます。これら信号はシリアルラインのステートが次に変化するまでアサートされたままです。図 3-24 に、これらの信号のタイミングを示します。


図 3‐22: D‐PHY RX (スレーブ) での HS モードデータ受信 (同期できない場合)


図 3‐23: D‐PHY RX (スレーブ) での LP データ受信


図 3‐24: D‐PHY RX (スレーブ) での LP データ受信 (同期エラーあり )






例 11: D‐PHY RX (スレーブ) データレーンの ULPS 動作

RX データレーンが ULPS モードに移行すると、 rxulpsesc 信号と ulpsactivenot (アクティブ Low) 信号がアサートされます。ラインで MARK-1 を受信すると ULPS モードが終了し、 ulpsactivenot がディアサートされます。 MARK-1 の受信が T_WAKEUP の期間 (1ms 以上) 続くと、 rxulpsesc がディアサートされます。図 3-25 に、これらの信号のタイミングを示します。

例 12: D‐PHY RX (スレーブ) クロックレーンの ULPS 動作

RX クロックレーンが ULPS モードに移行すると、 rxulpsclknot (アクティブ Low) 信号と ulpsactivenot (アクティブ Low) 信号がアサートされます。ラインで MARK-1 を受信すると ULPS モードが終了し、 ulpsactivenot がディアサートされます。 MARK-1 の受信が T_WAKEUP の期間 (1ms 以上) 続くと、 rxulpsclknot がディアサートされます。図 3-26 に、これらの信号のタイミングを示します。

例 13: forcerxmode を使用した RX データレーン初期化

RX データレーンは forcerxmode 信号を使用して初期化できます。図 3-27 に、これらの信号のタイミングを示します。

1. forcerxmode は非同期信号で、 core_clk を使用してサンプルします。

2. forcerxmode をアサートするとレーン初期化ステータスがリセットされます (波形の init_done 信号を参照)。

3. D-PHY TX (マスター ) は、 dp/dn シリアルラインに LP-11 を少なくとも T_INIT の期間駆動する必要があります。これで RX データレーンが初期化されます。

4. レーンが初期化されると Stopstate が High に駆動されます。

5. forcerxmode は stopstate をサンプリングしてディアサートできます。


図 3‐25: D‐PHY RX (スレーブ) データレーンの ULPS モード動作


図 3‐26: D‐PHY RX (スレーブ) クロックレーンの ULPS モード動作






注記: MIPI D-PHY RX (スレーブ) から MIPI D-PHY TX (マスター ) へのバックチャネル通信はサポートされません。したがって、 MIPI D-PHY RX コアモジュールで forcerxmode が駆動された後に MIPI D-PHY TX がシリアルラインに LP-11 を駆動するようにユーザーが注意する必要があります。これに違反した場合、 MIPI D-PHY RX コアは初期化を完了しません。

AXI4‐Lite インターフェイス

レジスタインターフェイスには、シンプルであることから AXI4-Lite インターフェイスを採用しています。図 3-28 と図 3-29 に、代表的な AXI4-Lite 書き込みおよび読み出しトランザクションのタイミング図を示します。


図 3‐27: forcerxmode を使用した RX データレーン初期化


図 3‐28: AXI4‐Lite 書き込みタイミング図







図 3‐29: AXI4‐Lite 読み出しタイミング図





第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 6]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado® Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。 IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、 Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 6] を参照してください。

注記: この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

次のパラメーターを使用してコアをカスタマイズすることも、パラメーターをデフォルトのまま使用することもできます。





第 4 章:デザインフローの手順

[Core Configuration] タブ

図 4-1 に示す [Core Configuration] タブで MIPI D-PHY コアをカスタマイズします。

[Component Name]

このコアに対して生成される出力ファイルのベース名です。

重要: 最初の 1 文字は必ず小文字アルファベットとし、 2 文字目以降は a ～ z、 A ～ Z、 0 ～ 9、アンダースコア (_) を自由に組み合わせることができます。

[Core Parameters]

[D‐PHY Lanes]

コアで使用するデータレーン数を選択します。有効な設定範囲は 1 ～ 4 です。

[Line Rate (Mbps)]

ラインレートの値を Mb/s 単位で入力します。有効な設定範囲は 80 ～ 1,500Mb/s です。ラインレートは、選択したデバイスのスピードグレードとパッケージに基づいて制限されます。ラインレートの制限について、詳細は各デバイスファミリのデータシートを参照してください。


図 4‐1: [Core Configuration] タブ






[Data Flow]

データ転送の方向を選択します。 [TX] (マスターの場合) と [RX] (スレーブの場合) のどちらかを選択できます。

[Escape Clk (MHz)]

MIPI D-PHY マスター (TX) コアの場合、有効なエスケープクロック周波数を MHz 単位で入力します。有効な設定範囲は 10.000 ～ 20.000MHz です。この項目は MIPI D-PHY TX コアの場合のみ有効です。

[LPX Period (ns)]

MIPI D-PHY マスター (TX) コアの場合、有効な LPX 期間を ns 単位で入力します。有効な設定範囲は 50 ～ 100ns です。

[Control and Debug]

[Enable Active lanes support]

TX データレーンを制御するにはこのオプションをオンにします。アクティブレーンを有効にすると、D-PHY TX は IP を構成するレーンよりも下位のレーンを使用できます。この場合、 active_lanes_in バス入力の対応するビットをディアサートすると任意の TX データレーンを下位にして無効化できます。 active_lanes_in は、すべてのデータレーンが停止ステートのときに更新することを推奨します。 active_lanes_in 信号をユーザーが駆動した場合、 HS_TX_TIMEOUT は内部で無効にされます。

[Enable AXI4‐Lite Register I/F]

制御およびデバッグ用に AXI4-Lite ベースのレジスタインターフェイスを選択します。

[Protocol Watchdog Timers]

[Enable HS and ESC Timeout Counters/Registers]

HS_TX_TIMEOUT/HS_RX_TIMEOUT および ESC_TIMEOUT カウンターを有効にします。 AXI-4 Lite レジスタインターフェイスを有効にした場合、このチェックボックスをオンにすると HS_TIMEOUT および ESC_TIMEOUT レジスタが有効になります。

[HS Timeout (Bytes)]

HS モードの最大送信または受信長さ (単位: バイト ) を入力します。有効な設定範囲は 1,000 ～ 65,541 バイトです。

[Escape Timeout (ns)]

LPDT エスケープモードの最大送信または受信長さ (単位: ns) を入力します。有効な設定範囲は 800 ～ 25,600ns です。

[Calibration Mode]

7 シリーズの D-PHY RX IP に対するキャリブレーションを選択します。使用可能なオプション:

• [None] (デフォルト )- IDELAYE2 プリミティブを追加しません。

• [Fixed] - [IDELAY Tap Value] で設定した値を IDELAYE2 タップ値として使用します。

• [Auto] - IDELAYE2 プリミティブを追加します。 IDELAY タップ値は、受信したトラフィックおよびキャリブレーションアルゴリズムに基づいて D-PHY RX IP によって設定されます。

[IDELAY Tap Value]

固定モードのキャリブレーションで使用する IDELAY タップ値を入力します。有効な設定範囲は 1 (デフォルト ) ～ 31 です。






[Shared Logic] タブ

図 4-2 に、 [Customize IP] ダイアログボックスの [Shared Logic] タブを示します。

注記: 7 シリーズの D-PHY RX 構成ではこのタブは利用できません。

このタブで、 MMCM と PLL をコアに含めるかサンプルデザインに含めるかを選択します。

使用可能なオプション:

• [Include Shared Logic in core]

• [Include Shared Logic in example design] (デフォルト )


図 4‐2: [Shared Logic] タブ






[Pin Assignment] タブ

図 4-3 に、このコアの I/O ピンパラメーターを示します。

注記: 7 シリーズの D-PHY RX 構成ではこのタブは利用できません。

[HP IO Bank Selection]

クロックレーンおよびデータレーンをインプリメントする HP I/O バンクを選択します。

[Clock Lane]

クロックレーンの LOC を選択します。選択した HP I/O バンク内の I/O バイトグループを決定します。

[Data Lane 0/1/2/3]

クロックレーンの選択内容に基づいてデータレーン 0、 1、 2、 3 の LOC が表示されます。


図 4‐3: [Pin Assignment] タブ






ユーザーパラメーター

表 4-1 に、 Vivado IDE の各パラメーターとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールに表示できます。

出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] を参照してください。

コアへの制約

ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

このセクションでは、コアのその他の制約要件を定義します。制約は、ザイリンクスデザイン制約 (XDC) ファイルで与えます。 HDL サンプルデザインには XDC ファイルが付属しており、このファイルを元に実際のデザインの制約を作成できます。

デバイス、パッケージ、スピードグレードの選択

このセクションは、この IP コアには適用されません。

表 4‐1: Vivado IDE のパラメーターとユーザーパラメーターの対応

Vivado IDE のパラメーター /値ユーザーパラメーター /値デフォルト値

[Core Parameters]

[D-PHY Lanes] C_DPHY_LANES 1

[Line Rate (Mbps)] C_LINE_RATE 1,000

[Dataflow Mode] C_DATA_FLOW Master (TX)

[Escape Clk (MHz)] C_ESC_CLK_PERIOD 20.000

[LPX Period (ns)] C_LPX_PERIOD 50

[Protocol Watchdog Timers]

[Enable HS and ESC Timeout Counters/Registers]

C_EN_TIMEOUT_REGS 0

[HS Timeout (Bytes)] C_HS_TIMEOUT 65,541

[Escape Timeout (ns)] C_ESC_TIMEOUT 25,600

[Debug and Control]

[Enable AXI4-Lite Register I/F] C_EN_REGIF 0

[Enable Active lanes support] C_EN_ACT_LANES 0






クロック周波数

core_clk は次のように指定します。

create_clock -name core_clk -period 5.000 [get_ports core_clk]

この制約は、 MMCM および PCS ロジックに供給する core_clk の周波数を定義します。

クロック管理

MIPI D-PHY コアは MMCM を使用して汎用インターコネクトクロックを生成し、 PLL を使用して PHY のシリアルクロックとパラレルクロックを生成します。 MMCM への入力には、「クロック周波数」に示した制約を与えます。クロック管理には、これ以上の制約は必要ありません。

クロック配置


バンク設定

MIPI D-PHY コアは、 [Pin Assignment] タブのオプションを使用して HP I/O バンクを選択します。クロックレーンとデータレーンは、選択した I/O バンクの BITSLICE にインプリメントされます。

注記: [Pin Assignment] タブは、 7 シリーズデバイスの D-PHY IP の設定では利用できません。

トランシーバーの配置


I/O 規格と配置

UltraScale+™ ファミリの XDC ファイルでは、 MIPI 規格のシリアル I/O ポートは I/O 規格に MIPI_DPHY_DCI を使用します。デザインのすべての入力/出力ポートに対して、 XDC ファイルで LOC と I/O 規格を指定する必要があります。 UltraScale+ MIPI D-PHY IP は、 IP カスタマイズ時に選択したピンに対して I/O ピン LOC を生成します。 7 シリーズ MIPI D-PHY IP デザインの場合、 I/O ピン LOC は提供されません。 7 シリーズの場合、 RX クロックレーンに対してクロック兼用 I/O を手動で選択し、 D-PHY TX IP および D-PHY RX IP 構成の両方で I/O 選択をその I/O バンク内に制限する必要があります。

UltraScale+ の MIPI D-PHY TX IP コアの場合、VRP ピンが接続された I/O バンクを選択することを推奨します。VRP ピンがデバイスの同じ I/O カラムのほかの I/O バンクに存在する場合は、次の DCI_CASCADE XDC 制約を使用してください。この例では、 I/O バンク 65 に VPR ピンがあり、 D-PHY TX IP が I/O バンク 66 を使用しているものとします。

set_property DCI_CASCADE {66} [get_iobanks 65]






シミュレーション

Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7] を参照してください。

合成およびインプリメンテーション

合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] を参照してください。





第 5章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

概要

最上位モジュールは、このコアおよびサンプルデザインをハードウェアに実装するために必要なすべてのコンポーネントをインスタンシエートしています (図 5-1)。これには FRM_GEN、 DPHY TX IP、 FRM_CHK および DPHY RX IP モジュールが含まれます。

FRM_GEN モジュールは HS (High-Speed) モードおよび LPDT (Low-Power Data Transmission) のユーザートラフィックを生成します。このモジュールはリニアフィードバックシフトレジスタ (LFSR) を使用した擬似乱数生成器を内蔵し、予測可能なデータシーケンスが生成される初期値を使用しています。

FRM_CHK モジュールは RX データの完全性をチェックします。このモジュールは FRM_GEN モジュールと同じ LFSR および初期値を使用し、期待される RX データを生成します。受信したユーザーデータとローカルで生成したデータを比較し、データが一致しない場合はエラーを報告します。

サンプルデザインを利用することによって、 MIPI D-PHY コアのデザインを素早く構築し、ボード上で動作させたり、モジュールのシミュレーションを実行できます。ボード上でサンプルデザインを使用する場合は、<component_name>_exdes.xdc ファイルで適切なピン制約およびクロック制約を与える必要があります。

重要: このインプリメンテーションは参考用であり、サンプルテストベンチのデモ用としてのみ使用してください。


図 5‐1: MIPI D‐PHY コアのサンプルデザイン

X14606





第 5 章:サンプルデザイン

サンプルデザインのシミュレーション

シミュレーションの詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7] を参照してください。

シミュレーションスクリプトは、次の動作を実行します。

1. MIPI D-PHY サンプルデザインおよび必要なシミュレーションファイルをコンパイルする。

2. シミュレーションを実行する。

3. シミュレーションが正常に完了したかをチェックする。

テストにパスすると、次のメッセージが表示されます。

MIPI_D-PHY_TB : INFO: Test Completed Successfully

テストに失敗すると、次のメッセージが表示されます。

MIPI_D-PHY_TB : ERROR: Test Failed

テストがハングすると、次のメッセージが表示されます。

MIPI_D-PHY_TB : ERROR: Test did not complete (timed-out)





第 6章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

MIPI D-PHY コアは、サンプルデザイン用のデモテストベンチを提供します。この章では、 MIPI D-PHY コアのテストベンチおよびその機能について説明します。テストベンチは、次のモジュールで構成されます。

• 被試験デバイス (DUT)

• クロックおよびリセットジェネレーター

• ステータスモニター

サンプルデザイン用のデモテストベンチは、サンプルデザインとコア自体を動作させることを目的としたシンプルな Verilog モジュールです。MIPI D-PHY RX サンプルデザインに外部でループバックした MIPI D-PHY TX サンプルデザインのインスタンスをシミュレーションします。図 6-1 に MIPI D-PHY テストベンチを示します。ここでは DUT1 を D-PHY TX として構成し、 DUT2 を D-PHY RX として構成しています。

MIPI D-PHY テストベンチは必要なすべてのクロックおよびリセット信号を生成し、データパターンチェックが正しく完了するのを待ちます。データパターンチェックの成功が検出できない場合、エラーを生成します。





第 6 章: テストベンチ


図 6‐1: MIPI D‐PHY テストベンチ

X14607-012716





付録 A

検証、互換性、相互運用性MIPI D-PHY コアは、シミュレーションとハードウェアテストの両方で検証されています。コアの検証には、高度にパラメーター指定可能なトランザクションベースのシミュレーションテスト手法が用いられています。テストの内容は次のとおりです。

• HS (High-Speed) データ送信

• HS データ受信

• LP (Low-Power) データ送信 (LPDT)

• LPDT データ受信

• クロックレーンの ULPS (Ultra-Low Power State) 動作

• データレーンの ULPS 動作

• トリガーおよびエスケープモードコマンド

• エラー状態からの回復

• レジスタ読み出し /書き込みアクセス

ハードウェアバリデーション

MIPI D-PHY コアは、ザイリンクス評価プラットフォームを使用してハードウェアで機能、性能、信頼性をテストしています。すべてのモジュールを対象とする MIPI D-PHY コアの検証環境は、個々のモジュールのパラメーターすべてをテストできるよう、常に変更されています。

MIPI D-PHY コアの一連のテストシナリオは、 Zynq® UltraScale+™ MPSoC ZCU102 開発ボードを使用してバリデーションしています。このボードを使用すると、 MIPI D-PHY コアを使用して 2 つのボード間で高速シリアル通信を行うシステムデザインのプロトタイプを作成できます。

7 シリーズデバイスは MIPI IOB をネイティブにサポートしていないため、 MIPI IP は HP バンク I/O をターゲットにしてインプリメントする必要があります。 MIPI IOB 準拠のソリューションおよびガイダンスの詳細は、『D-PHY ソリューション』 (XAPP894) [参照 10] を参照してください。





付録 B

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

MIPI D-PHY を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは MIPI D-PHY に関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator はダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の最新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

MIPI D‐PHY に関するマスターアンサー

AR: 54550




http://japan.xilinx.com/support/download.html


http://japan.xilinx.com/support/answers/54550.htm




付録 B:デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合

• 資料で定義されている許容範囲を超えてカスタマイズした場合

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合

ザイリンクステクニカルサポートへのお問い合わせに関しては、ザイリンクスサポートウェブページを参照してください。

Vivado Design Suite のデバッグツール

Vivado® Design Suite のデバッグ機能は、Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 8] を参照してください。









シミュレーションデバッグ

図 B-1 に、 Mentor Graphics Questa Simulator (QuestaSim) のシミュレーションデバッグフローを示します。ほかのシミュレータについても、同様の手法を使用できます。

X-Ref Target - Figure B-1

図 B‐1: QuestaSim のシミュレーションデバッグフロー

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ハードウェアデバッグ

ハードウェアの問題は、リンク立ち上げ時の問題から、テスト後に生じる問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado Design Suite のデバッグ機能は、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado のデバッグ機能でプローブすることで、個々の問題をデバッグできます。

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• mmcm_lock_out ポートと pll_lock_out ポートを監視して、 MMCM と PLL がそれぞれロックしたかを確認します。

• enable 信号が接続されており、コア動作中にアクティブ (High) であることを確認します。

• コアが停止ステートのときに HS およびエスケープモードのトランザクションが開始することを確認します。

図 B-2 に、ハードウェアデバッグの実行手順を示します。

X-Ref Target - Figure B-2

図 B‐2:デバッグのフロー図

START

HS Clock Transfer

Lane Initialization

HS Data Transfer

END






レーン初期化

パワーオンリセットがアサートされた後、 MMCM ロック、 PLL ロックの順にコアがアサートする必要があります。ロックステータスは、 mmcm_lock_out 信号と pll_lock_out 信号を監視して確認します。クロックレーンとデータレーンのシリアルラインには、 T_INIT の期間だけ LP-11 を駆動する必要があります。 D-PHY RX の T_INIT の値は、 D-PHY TX の T_INIT の値の 50 ～ 80% とします。初期化が完了したかどうかは、 CL_STATUS または DL_STATUS レジスタのビット 3 で確認します。 D-PHY コアが初期化を完了すると、 PPI で stopstate がアサートされます。 Stop ステートかどうかは、 CL_STATUS レジスタのビット 4 および DL_STATUS レジスタのビット 6 で確認します。

HS クロック転送

HS クロックは D-PHY TX クロックレーンで送信されます。 TX クロックレーンで txrequesths がアサートされると、クロック送信が開始します。 CL_STATUS レジスタの MODE フィールドの値が 2’b01 の場合、クロックは HS モードで転送されます。 D-PHY RX で HS クロックが受信されたかどうかは、 PPI の cl_rxclkactivehs 信号でも確認できます。

HS データ転送

HS クロック送信が開始したら、 HS データをただちに転送できます。 TX データレーンの txrequesths 信号により、データ転送が開始します。 DL_STATUS レジスタの MODE フィールドの値が 2’b01 の場合、データレーンは HS モードで動作します。 DL_STATUS レジスタの PKT_CNT フィールドには、データレーンが送信または受信したパケットの数が格納されます。 HS データ転送が行われているかどうかは、 HS モードの PPI 信号でも確認できます。D-PHY TX では 1 回の txrequesths が 1 パケットとしてカウントされ、D-PHY RX では rxsynchs パルスを伴う 1 回の rxactivehs が 1 パケットとしてカウントされます。D-PHY RX は、errsoths や errsotsynchs のエラーを含むトランザクションもカウントします。

まず D-PHY TX から少数のパケットを送信して、 D-PHY TX と D-PHY RX の PKT_CNT が一致するかを確認します。すべての制御モードシーケンスがエラーなしに取り込まれること、そしてエラーを含む制御シーケンスをシリアルラインで受信した場合は PPI RX の errcontrol 信号がアサートされることを確認します。D-PHY RX で受信したバイト数が HS_TIMEOUT の設定値を超えると、 DL_STATUS レジスタの HS_ABORT フィールドがアサートされます。

AXI4‐Lite インターフェイスのデバッグ

デフォルトがすべて 0 でないレジスタから読み出して、インターフェイスが機能していることを確認します。読み出しタイミング図は、図 3-29 を参照してください。読み出しアドレスが有効になると出力 s_axi_arready がアサートされ、読み出しデータ /応答が有効になると s_axi_rvalid がアサートされます。インターフェイスが応答しない場合は、次を確認します。

• s_axi_aclk および aclk 入力が接続されており、トグルしていることを確認します。

• インターフェイスがリセット状態に保持されておらず、 s_axi_areset がアクティブ Low のリセットであることを確認します。

• インターフェイスが有効になっており、 s_axi_aclken がアクティブ High であることを確認します (使用されている場合)。

• メインのコアクロックがトグルしており、イネーブル信号がアサートされていることを確認します。

• シミュレーションが実行されている場合はシミュレーション、または Vivado Design Suite のデバッガーのキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適していることを確認します。





付録 C

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. MIPI Alliance D-PHY 仕様

2. 『Vivado Design Suite: AXI リファレンスガイド』 (UG1037: 英語版、日本語版)

3. 『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571: 英語版、日本語版)

4. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

9. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904: 英語版、日本語版)

10. 『D-PHY ソリューション』 (XAPP894: 英語版、日本語版)



http://mipi.org/specifications/physical-layer

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug1037-vivado-axi-reference-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=j_ug1037-vivado-axi-reference-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug571-ultrascale-selectio.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp894-d-phy-solutions.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp894-d-phy-solutions.pdf




付録 C: その他のリソースおよび法的通知

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2016 年 10 月 5 日 3.0 • 7 シリーズのサポートを追加。

• 図 3-12 の波形を更新。

• 第 4 章に [Enable Active lanes support] を追加。

2016 年 4 月 6 日 2.0 • D-PHY RX レイテンシの値を更新。

• PKT_CNT フィールドを追加し、 HS_TIMEOUT/ESC_TIMEOUT レジスタを更新。

• 共有ロジックの機能を追加。

• I/O プランニングの機能を更新。

• 「クロッキング」のセクションを更新。

• システム内の D-PHY の推奨リセット手順を追加。

• 例 6: HS 受信の rxvalidhs 信号の動作を更新。

• 付録 A に「ハードウェアバリデーション」を追加。

• 付録 B に「デバッグのフロー図」を追加。

2015 年 11 月 18 日 1.0 初版





付録 C: その他のリソースおよび法的通知

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提

供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこ

れらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿ま

たは貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負

わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損

害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補

助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

リケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの

製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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MIPI D-PHY v3 - ザイリンクス - All Programmable€¢ データ レーンは ULP モード、HS モード、エスケープ モードをサポート • PPI (PHY-Protocol Interface)

MIPI D-PHY v3 - ザイリンクス - All Programmable€¢ データレーンは ULP モード、HS モード、エスケープモードをサポート • PPI (PHY-Protocol Interface)