Embed Size (px)
Citation preview
МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ»
(ТУСУР)
Кафедра телевидения и управления(ТУ)
УТВЕРЖДАЮЗаведующий кафедрой ТУ, профессор_________________И.Н. Пустынский
«______»___________________2012 г.
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ
Часть 1
Учебное методическое пособие
РАЗРАБОТАЛ_________ В.А. Потехин
«______»_________2012 г.
2012
1
Потехин В.А. Цифровые устройства и микропроцессоры. Часть 1: Учебное методическое пособие. – Томск: кафедра ТУ, ТУСУР, 2012. – 45 с.
Учебное пособие предназначено для студентов, обучающихся на всех формах обучения с использованием дистанционных образовательных технологий, изучающих цифровую микросхемотехнику. Приведены примеры решения задач, варианты заданий контрольных работ, описания двух лабораторных работ.
© Потехин В.А., 2012© Кафедра Телевидения и управления, ТУСУР, 2012
2
СОДЕРЖАНИЕ
1 Введение................................................................................................42 Программа лекционного курса...........................................................53 Список рекомендуемой литературы...................................................64 Лабораторные работы по цифровой схемотехнике..........................7
4.1 Лабораторная работа № 1 « Счетчик с дешифратором»..........7 4.1.1 Описание схемы устройства.................................................7 4.1.2 Программная реализация лабораторной работы.................10 4.2 Лабораторная работа № 2 « Арифметическо-логическое устройство»...................................................................................14 4.2.1 Описание схемы устройства.................................................14 4.2.2 Программная реализация работы.........................................16
5 Основы теории цифровых устройств.................................................17 5.1 Перевод чисел из одной системы счисления в другую............17 5.2 Основные законы алгебры логики..............................................21 5.3 Минимизация логических функций с помощью карт Карно...22
6 Примеры решения задач......................................................................24 6.1 Варианты заданий к третьей контрольной работе....................35
7 Примеры построения цифровых устройств.......................................36Приложение 1. Базовый логический элемент ТТЛ..............................39Приложение 2. Базовый логический элемент КМОПТЛ.....................42Приложение 3. Микросхемы на основе ЭСЛ.......................................43Приложение 4. Примеры цифровых микросхем..................................44
3
1 ВведениеМногие ученые считают, что человечество вступило в важнейший и
неизбежный период своего развития – эру информатизации. Информация становится важнейшим стратегическим ресурсом общества, определяющим во многом его способности к дальнейшему развитию. Технической основой для «добывания» и переработки такого ресурса являются совместно используемые средства связи и вычислительной техники (ВТ).
В настоящее время цифровые устройства (ЦУ), микропроцессоры (МП) и микро-ЭВМ стали массовой продукцией электронной промышленности. Низкое энергопотребление, малая материалоемкость, высокая надежность, низкая стоимость и широкие функциональные возможности стали причиной и следствием внедрения МП в самые разнообразные сферы производства. Особенно важными факторами их использования являются следующие: повышение производительности труда при изготовлении радиоэлектронной аппаратуры (РЭА), в том числе бытовой (теле- и радиоприемников, магнитофонов, телевизоров и пр.) и аппаратуры различного назначения (связи, контроля, диагностики, обработки информации и др.), улучшение ее качества. Определяется это в значительной степени широким внедрением цифровых методов обработки информации и использованием микропроцессорной техники (МПТ).
В связи с этим возникает острая необходимость в подготовке высококвалифицированных специалистов в области цифровой техники и МПТ. Проектирование аппаратных средств требует знания особенностей огромного количества интегральных микросхем (ИМС), комплектов специализированных ИМС для телевидения, телефонии, приемно-передающей аппаратуры, систем связи, кодирующей и декодирующей аппаратуры и т.д. (только простой перечень номенклатуры выпускаемых ИМС может занять десятки страниц). Проектирование программных средств требует знаний, необходимых для выбора методов и алгоритмов решения задач, входящих в функции микропроцессорных устройств (МПУ), знания языков низкого уровня (языка кодовых комбинаций – Ассемблера), умений использовать средства отладки программ.
Дисциплина «Цифровые устройства и микропроцессоры» призвана ознакомить обучающихся с современной элементной базой цифровых интегральных схем, с приемами анализа и синтеза устройств комбинационного и последовательностного действия. Она знакомит с принципами построения и работы простых логических элементов, шифраторов, дешифраторов, мультиплексоров, арифметическо-логических устройств. Кроме того, дает необходимые познания в области построения и функционирования триггеров, регистров счетчиков, делителей, запоминающих устройств. Пособие содержит материалы, необходимые для организации самостоятельной работы при дистанционной технологии изучения дисциплины в пятом семестре, с использованием моделирующих и контролирующих программ.
4
Содержание дисциплины соответствует разделам 1–21 учебного пособия В.А. Потехина «Цифровые устройства ». Разделы 4, 6 и 7 данного пособия дополняют лекционный материал примерами анализа, синтеза и построения цифровых устройств.
В процессе обучения студент должен выполнить три контрольных задания (два электронных, а третье письменное) и две электронные лабораторные работы, по которым должны быть присланы письменныеотчеты. Изучение дисциплины в семестре заканчивается зачетом.
2 Программа лекционного курса
2.1 Общие сведения о цифровых микросхемах: классификация, система условных обозначений ИС, основные характеристики логических элементов.
2.2 Арифметические основы цифровых устройств. Позиционная система счисления, перевод чисел из одной системы счисления в другую. Формы представления чисел в цифровых устройствах, двоичная арифметика. Кодирование отрицательных чисел.
2.3 Логические основы цифровых устройств. Основные законы и положения алгебры логики. Элементарные логические функции. Представление переключательных функций.
2.4 Базовые логические элементы ТТЛ, ТТЛШ, КМОП, ЭСЛ, на основе арсенида галлия.
2.5 Устройства комбинационного типа: шифраторы, дешифраторы, мультиплексоры, арифметические устройства, арифметическо-логические устройства, схемы сравнения цифровых кодов, преобразователи кодов, контроль правильности передачи информации, шинные формирователи, приемопередатчики.
2.6 Устройства последовательностного действия. Триггерная ячейка R-S-типа, синхронные одноступенчатые триггеры, D-триггеры, счетные триггеры, универсальные J-K триггеры
2.7 Регистры. Параллельные регистры, сдвигающие регистры, реверсивные регистры, кольцевые регистры-счетчики.
2.8 Счетчики. Двоичные суммирующие счетчики с последовательным переносом, вычитающие двоичные счетчики, реверсивные двоичные счетчики, двоичные счетчики с параллельным переносом, десятичные счетчики.
2.9 Программируемые делители. Программируемые делители с предварительной установкой, программируемые делители на кольцевых счетчиках.
2.10 Мультиплексорная индикация
5
3 Список рекомендуемой литературы
3.1 Вениаминов В.Н., Лебедев О. Н., Мирошниченко А. И. Микросхемы и их применение: Справ. пособие. – 3-е изд., перераб. и доп. – М.: Радио и связь, 1989. – 240 с.
3.2 Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. – Л.: Энергоатомиздат. Ленингр. отделение, 1986. – 280 с.
3.3 Калабеков Б.А. Цифровые устройства и микропроцессорные устройства: Учебник для техникумов связи. – М.: Горячая линия–Телеком, 2000.–336 с.
3.4 Потехин В.А. Цифровые устройства. Учебное пособие. – Томск: Томский межвузовский центр дистанционного образования, 2002. – 263 с.
3.5 Шарапов А.В. Цифровые и микропроцессорные устройства: Учебное пособие для вузов. – Томск: Томский государственный университет систем управления и радиоэлектроники, 1998. – 161 с.
3.1 Список дополнительной литературы
3.1.1 Браммер Ю.А., Пащук И.Н. Импульсные и цифровые устройства: Учеб. для студентов электрорадиоприборостроительных сред. спец. заведений. – 6-ое изд., перераб. и доп. – М.: Высш. шк., 1999. – 351 с.
3.1.2 Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. – М.: Радио и связь, 1990. – 304 с.
3.1.3 Нешумова К.А. Электронные вычислительные машины и системы. Учеб. для техникумов спец. ЭВТ. – 2-е изд., доп. и перераб. – М.: Высш. шк., 1989. – 366 с.
3.1.4 Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ.– Изд. 6-ое. – М.: Мир, 2001. – 704 с.
3.1.5 Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Металлургия, 1988. – 352 с.
3.1.6 Цифровые интегральные микросхемы: Cправочник/ М.И. Богданович и др.– Минск.: Беларусь, 1991. – 493. с.
3.1.7 Цифровые интегральные микросхемы: Справочник/ Мальцев П.П., Долидзе Н.С., Критенко М.И. и др. – М.: Радио и связь, 1994. –240 с.
4 Лабораторные работы по цифровой схемотехнике
6
4.1 Лабораторная работа №1
СЧЕТЧИК С ДЕШИФРАТОРОМ
Введение
Данная лабораторная работа направлена на ознакомление с типовыми схемами ТТЛ логики отечественного производства и их импортными аналогами. Работа выполняется в программе Electronic WorkBench версии 4.1 и выше. Данный программный продукт позволяет проектировать цифровые схемы, а также осуществлять контроль и испытание полученных цифровых устройств.
4.1.1 Описание схемы устройства
Принципиальная схема исследуемого устройства приведена на рисунке 4.1. Она включает в себя счетчик D1, дешифратор D2, вспомогательные схемы D3, D4.
Рисунок 4.1 – Принципиальная схема исследуемого устройства
Счетчик D1 (К555ИЕ6 или 74192) – синхронный реверсивный четырехразрядный двоично-десятичный счетчик. Счетчик работает в коде 1-2-4-8, условное графическое изображение МСХ приведено на рисунке 4.2.
К исходному нулевому состоянию счетчик приводится при подаче на асинхронный вход R уровня лог.1, при этом одновременно запрещается счет импульсов: Y1: Сч (4):= 0.
Входы «+1», «–1» – счетные входы для выполнения операций суммирования или вычитания соответственно:
+ 1: Y2: Сч (4): = Сч (4) + 1,
7
+1 CT2/10 -1
D1 D2D4D8
615
4
&
110 9
23
7
13
11
55
C5
R5
Q1Q2Q3Q4
9 0
12
W01918
021
345`78
667
345
121
DC
2420
212223
91089
8
1110
1311
1412
1513
1614
1715
W1
14
&&
D1
D2D3 D4
– 1: Y2: Сч (4): = Сч (4) – 1.
Причем при отсутствии какого-либо из управляющих сигналов на вход должен быть подан высокий уровень напряжения. При подаче на вход «+1» тактовых импульсов на выходах счетчика Q1, Q2, Q3, Q4 образуется двоичный код 1-2-4-8. За 10 тактовых импульсов счетчик приходит в состояние от 0 – 0000 до 9 – 1001. Когда все триггеры находятся в единичном состоянии, то очередной десятый тактовый импульс (низкий уровень сигнала) проходит на выход переноса (P 9 вывод ).
Если счетчик работает на вычитание (вход «–1»), то при переходе из состояния 0000 в состояние 1001 возникает заем из старшего разряда. Это отображается появлением сигнала низкого уровня на выходе .
Входы D1, D2, D4, D8 предназначены для записи в счетчик параллельного четырехразрядного управляющего кода, запись кода ведется при поступлении на вход синхронизации C сигнала низкого уровня. В счетчике реализуется микрооперация присвоения:
Y4: Сч(4): = Di,где Di – четырехразрядный двоичный код.
При выполнении микрооперации установки, на входах «+1», «–1» должны быть установлены высокие уровни сигналов.
Дешифратор D3 (К555ИД3 или 74154) – это комбинационная схема для преобразования четырехразрядного двоичного кода (подается на входы 1-2-4-8) в шестнадцатеричный унитарный двоичный код (снимается со входов 0 – 15).
8
Контакты VCC и GND обозначают питание и землю соответственно.Рисунок 4.2 – Условное графическое обозначение ИС ИЕ6 (а);
74192 (б)
+1 CT2/10 -1
D1 D2D4D8
615
4
14
110 9
23
7
13
11
55
C5
R5
Q1Q2Q3Q4
9 0
К555ИЕ6
12
15
74192
1314
1211109
VCCA
CLRB0C0
LOADCD
GND
1 B2 QB3 QA4 DOWN5 UP6 QC7 QD
а) б)
Условное графическое обозначение приведено на рисунке 4.3.
Для включения дешифратора в работу необходимо, чтобы на управляющих входах W0,W1 были установлены сигналы низкого уровня. Каждой кодовой комбинации на входах 1-2-4-8 соответствует свой активный выход Yi, причем возбужденный выход принимает низкое значение уровня сигнала.
Счетчик D1, помимо счета, выполняет еще одну функцию – делителя входной частоты, когда в качестве выходного используется сигнал переноса (заема) или выходной сигнал четвертого триггера. По отношению к входной частоте Fвх (на входах «+1» или «–1») частота на выходе Q1 имеет значение Fвх /2, на выходе Q2 – Fвх /4 и т.д. Cчетчик может быть использован для построения делителей частоты с коэффициентами деления, отличными от вышеперечисленных.
Строить делители частоты можно различными способами.1. Если выходным сигналом «9» записать в счетчик какое-либо
двоичное число N < 9 (по входам D1, D2, D3, D4) и подать тактовые импульсы с генератора на вход «+1», то до переполнения счетчика необходимо подать «9–N» импульсов. Если при выработке каждого импульса переполнения (выход «9») в счетчик вновь записывать это число, то счетчик всегда будет вести счет от N до 9. Таким образом, коэффициент деления счетчика окажется равным «9 – N».
9
W01918
021
345`78
К555ИД19
667
345
12
1
DC
2
420
21
22
23
9108
981110 1311 1412 1513 1614 1715W1
G1 1918
021
345`78
74154
667
345
12
20212223
910
89
11 10
17151614151314131311
G2
GND
VCC
ABCD
а) б)Контакты VCC и GND обозначают питание и землю соответственно.
Рисунок 4.3 – Условное обозначение: К155 ИД3 (а); 74154 (б)
Если счетчик загружать по параллельным входам сигналом заема «0» (при работе счетчика в режиме вычитания), то коэффициент деления будет равен N.
2. Требуемый коэффициент деления счетчика можно получить, если при достижении счетчиком заданного числа N его сбрасывать в нулевое состояние. Коэффициент деления окажется равным N. Выделение двоичной комбинации N производится с помощью вспомогательной схемы «И-НЕ» (D3 на рис. 4.1).
3. Третий способ изменения коэффициента деления основан на использовании дешифратора, выходной сигнал которого необходимо подать на вход R счетчика через дополнительный инвертор (D4 на рис. 4.1).
4.1.2 Программная реализация лабораторной работы
После запуска программы перед пользователем появляется окно (рисунок 4.4).
1 – группа пассивных элементов и источников сигналов;2 – группа индикаторов; 3 – окно активной группы;4 – логический анализатор;5 – группа цифровых устройств;6 – группа логических элементов;7 – рабочее окно;8 – генератор кода.
Рисунок 4.4 – Окно программы
Выполнение работы начинается с перемещения необходимых элементов в рабочее окно (7). Для перемещения источника питания, генератора прямоугольных импульсов и «земли» необходимо нажать кнопку (1), которая позволит активировать группу пассивных элементов и источников сигналов. После чего в поле окна (3) появятся графические
10
1
2
3
4
5
6
7
8
образы предлагаемых элементов (см. рис. 4.5, а). Подведите курсор мыши на нужный элемент, после чего курсор приобретет форму «кисти с указательным пальцем».
а) б) в) г)
1 – соединительный узел; 2 – элемент заземления (общая шина); 3 – источник питания;
4 – генератор прямоугольных импульсов; 5 – световой индикатор; 6 – логический элемент «И-НЕ»; 7 – цифровые устройства серии 741ХХ.
Рисунок 4. 5 – Активные окна различных групп: пассивных элементов и источников сигналов (а); индикаторов (б); логических
элементов (в); цифровых устройств (г)Нажав (и не отпуская) левую кнопку мыши, перетащите элемент в
рабочее окно, после чего отпустите кнопку мыши. Действуя аналогичным образом, перетащите в рабочее окно следующие элементы: 10 световых индикаторов (рис. 4.5, б) из группы индикаторов (5); два элемента «И-НЕ» (рисунок 4.5, в) из группы логических элементов (6) и две микросхемы 741ХХ (рис. 4.5, г) из группы цифровых устройств (7). А также логический анализатор (4), находящийся вверху экрана (рис. 4.4). Для неопытных пользователей также рекомендуется использовать узлы для соединения проводников (рис. 4.5, а) из группы (1).
11
12
3
4
56
7
После выполнения этих действий необходимо произвести настройку параметров элементов, которая производится при двойном щелчке левой кнопки мыши на элементе.
Во-первых, необходимо изменить частоту генератора. После двойного щелчка левой кнопки мыши на пиктограмме генератора в появившемся диалоговом окне параметру «Frequency» необходимо присвоить значение 20 – 30 Гц (Hz). После этого нажмите кнопку «Accept», которая позволит присвоить новое значение измененному параметру.
Во-вторых, один из элементов 741ХХ нужно сделать 74192, другой – 74154. Для этого после двойного щелчка левой кнопкой мыши по элементу в появившемся диалоговом окне с помощью полос прокрутки выберите нужные элементы из серии 741ХХ. Нажмите кнопку Accept для закрытия диалогового окна.
Закончив подготовительную работу, необходимо приступить к сборке схемы. Соединения с помощью проводников производятся следующим образом: курсор мыши поместить на контакт одного из соединяемых элементов, затем, нажав левую кнопку мыши, подвести курсор к контакту другого элемента и отпустить левую кнопку.
Логический анализатор подключается таким образом, чтобы снять временные диаграммы, раскрывающие принцип работы счетчика. Рекомендуется первый вход логического анализатора соединить с генератором частоты, следующие четыре – с выходами счетчика Q1-Q4. Оставшиеся свободные входы анализатора соединяют с выходами заема, переноса, входами сброса (очистка) или загрузки в зависимости от режима работы схемы. Активация логического анализатора происходит при двойном щелчке левой клавишей мыши по пиктограмме анализатора. При этом происходит увеличение лицевой панели логического анализатора, на которой можно наблюдать протекающие процессы в схеме. Развертку по времени можно изменять с помощью соответствующего бегунка, расположенного в правом нижнем углу панели.
Включение и отключение питания схемы осуществляется путем нажатия переключателя, расположенного в верхнем правом углу экрана.
Схему необходимо собрать таким образом, чтобы сигнал, поступающий со счетчика на дешифратор, преобразовывался в десятеричный унитарный код и гасил индикатор, номер которого соответствует двоичному коду, генерируемому счетчиком. На рисунке 4.6 приведен один из возможных вариантов выполнения лабораторной работы. В нижней части схемы приведены дополнительные логические элементы, позволяющие собрать второй вариант программируемого делителя.
12
Рисунок 4.6 – Принципиальная схема устройства4.1.3 Задание на работу
1. Собрать схему суммирующего счетчика. Зарисовать осциллограммы напряжений на управляющих входах счетчика, на всех его выходах и на любых трех соседних выводах дешифратора от 0 до 9.
2. Повторить предыдущий пункт для вычитающего счетчика.3. Собрать схему программируемого делителя на базе суммирующего
счетчика с использованием дешифратора и дополнительных ЛЭ. Коэффициент деления на входах Di задавать равным последней цифре индивидуального номера. Зарисовать осциллограммы напряжений на выводах устройства.
4. Собрать схему программируемого делителя на базе вычитающего счетчика. Загрузку счетчика осуществлять выходным сигналом счетчика «0». Коэффициент деления выбирать равным «9 минус последняя цифра » индивидуального номера.
5. Составить отчет о проделанной работе. В отчете указать цель работы и дать план выполнения работы. По каждому пункту представить принципиальную схему исследуемого устройства, эпюры напряжений в указанных точках. По всем пунктам дать теоретическое обоснование полученных результатов. Отчет переслать для зачета лабораторной работы в Томск.
13
4.2 Лабораторная работа №2АРИФМЕТИЧЕСКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО (АЛУ)4.2.1 Описание схемы устройстваАрифметическо-логические устройства (АЛУ) – это
специализированные микросхемы (рис. 4.7), выполняющие в соответствии с программой на входах арифметические или логические преобразования двоичной информации. В микропроцессорной технике АЛУ являются базовыми элементами – они используются в сочетании с регистрами памяти и сдвига, оперативными запоминающими устройствами и другими
цифровыми узлами. АЛУ D1 (микросхема К555ИП3 или 74181) предназначена для
действий с двумя четырехразрядными двоичными числами: А = А3А2А1А0 и В = В3В2В1В0. Конкретный вид операции, выполняемой микросхемой, задается 5-разрядным кодом на входах МS3S2S1S0. Если на управляющем входе М установлен уровень логической единицы, то в АЛУ выполняется логическая операция, а если М = 0, то – арифметическая. Всего АЛУ способно выполнить 25 = 32 операции: 16 логических и 16 арифметических.
Если АЛУ выполняет логико-арифметическую операцию, логическая функция реализуется поразрядно, а арифметическая – с переносом. Операции сложения и вычитания проводятся с ускоренным переносом из разряда в
14
Контакты VCC и GND обозначают питание и землю соответственно.
Рисунок 4.7 – Условное графическое обозначение: К555ИП3 (а);74181 (б)
A0
К555ИП3
S0
A=B
B0
G
Cn+ 4
34
17
65
21
ALU
S1S2S3
A1B1
2322` A2
B22120`
A3B3
1918`
M
Cn
P
F0
F1
F2
F3
1516
14
9
10
11
13
7
8
а)
A0
S3
A=B
B0
G
34
17
65
21
74181
S2S1S0
MCn
PF0F1F2
F3
1514
91011
13
78
A1 23VCC
B1 22A2 21B2 20A3 19B3 18
Cn+ 416
GND
б)
разряд. Кроме того, имеется вход приема сигнала переноса Сn. Если Сn = 0, то считается, что перенос есть, если Сn = 1 – переноса нет.
На выходах F0F1F2 и F3 формируются результаты логических преобразований и арифметических действий. На выходе переноса Сn + 4
образуется сигнал старшего (пятого) разряда при выполнении арифметических операций.
На входы А и B задаем код с помощью генератора кода Word Generator (8), изображенного на рисунке 8.4, после перемещения его в рабочее окно (7) рисунка 4.8, двойным щелчком левой кнопкой мышки открываем генератор кода и вводим код. Открытый генератор кода можно увидеть на рисунке 4.9.
Операции, выполняемые в АЛУ представлены в таблице 4.1.
Таблица 4.1Выбор функции M = 1,
логические M = 0, арифметические операции
№ S3
S2 S1 S0 операции Cn = 0 Ci = 1
0 0 0 0 0 A A A +11 0 0 0 1 A V B A V B + 12 0 0 1 0 A B A V B A V B + 13 0 0 1 1 0 – 1 04 0 1 0 0 BA A + (A B ) A + (A B ) + 15 0 1 0 1 B (A V B) + ( AV B ) (A V B) + (A V B ) + 16 0 1 1 0 A B A – B – 1 A – B7 0 1 1 1 A B (A B ) – 1 (A B )8 1 0 0 0 A V B A + (A B) A + (A B) +19 1 0 0 1 BA A + B A + B A +110 1 0 1 0 B (A V B ) + (A B) (A V B ) + (A B) + 111 1 0 1 1 A B (A B) – 1 (A B)12 1 1 0 0 1 A + A A + A +113 1 1 0 1 (A V B) + A (A V B) + A +114 1 1 1 0 A V B (A V B ) + A (A V B ) + A + 115 1 1 1 1 A A – 1 A
При использовании АЛУ в качестве цифрового компаратора сигнал снимают с выхода, который обозначен А = В. Выход выполнен с открытым коллектором, следовательно к источнику питания его следует подключать через резистор 1 кОм. Режим компаратора реализуется при М=0 и S3S2S1S0=0110. Высокий логический сигнал образуется, если А0 – А3 = В0 – В3 = 1, при этом F0 =F1 =F2 =F3=1.
4.2.2 Программная реализация лабораторной работы
15
Рисунок 4.8 – Генератор кода
После запуска программы собирается схема аналогично описанию, приведенному в предыдущем пункте.
На рисунке 4.9 приведен один из возможных вариантов выполнения лабораторной работы.
Набор управляющего двоичного кода (M, C, S0, S1, S2, S3) производится путем нажатия клавиш M, C, 0, 1, 2, 3 на клавиатуре персонального компьютера, которые соответствуют одноименным переключателям в схеме.
4.2.3 Задание на работу1. Включить исследуемую схему.2. В качестве двоичного кода слова А взять последнюю цифру
индивидуального кода, а в качестве слова В – дополнение слова А2 до 142.3. Набрать поочередно с помощью клавиатуры управляющие двоичные
коды (M, C, S0, S1, S2, S3) и зафиксировать результаты на выходах Сn+4, F3, F2, F1, F0, А=В каждой логической и арифметической операции.
4. Составить отчет о проделанной работе. В отчете привести принципиальную схему, таблицу истинности, дать теоретическое объяснение каждого полученного результата. Отчет переслать для зачета лабораторной работы в Томск.
5 Основы теории цифровых устройств
16
Рисунок 4. 9 – Принципиальная схема устройства
5.1 Перевод чисел из одной системы счисления в другую
Метод деления/умножения
Правило перевода целых чисел. Для перевода целого числа Np, представленного в системе счисления с основанием p, в систему счисления с основанием q необходимо данное число делить на основание q (по правилам системы с основанием p) до получения целого остатка, меньшего q. Полученное частное снова необходимо разделить на основание q и т.д., пока последнее частное не станет меньше q. Число Nq в новой системе счисления представится в виде упорядоченной последовательности остатков в порядке, обратном их получению. Причем цифру старшего разряда дает последнее частное.
Пример 1. Перевести десятичное число 356710 в двоичный код, результат проверить.
число делитель остаток3567 1783 891 445 222 111 55 27 136310
2_____________1 (младший разряд) 2_____________1 2_____________1 2_____________1 2_____________0 2_____________1 356710 = 1101111011112
2_____________1 2_____________1 2_____________1 2_____________0 2_____________1 2_____________1 (старший разряд)
Проверка: 1101111011112 ==1211+1210+029+128+127+126+125+024+123+122+121+120 =
=2048+1024+256+128+64+32+8+4+2+1 = 356710.
Пример 2. Перевести десятичное число 356710 в восьмеричный код, результаты проверить.
число делитель остаток
17
3567 445 55 6
8_____________7 (младший разряд) 8_____________5 356710 = 67578. 8_____________7 8_____________6 (старший разряд)
Проверка: 67578 = 683+782+581+780 = 3072+448+40+7 = 356710.Пример 3. Перевести десятичное число 356710 в шестнадцатеричный
код, результат проверить.
число делитель остаток 3567 222 13 0
16_________15 (младший разряд)16_________14 356710=DEF16.
16_________13(старший разряд)
Проверка: DEF16 = 13162+14161+15160 = 3328+224+15 = 356710.
Правило перевода правильной дроби. Перевод правильной дроби Np, представленной в системе счисления с основанием р, в систему с основанием q заключается в последовательном умножении этой дроби на основание q (по правилам системы счисления с основанием р), причем перемножению подвергаются только дробные части. Дробь Nq в системе счисления с основанием q представится в виде упорядоченной последовательности целых частей произведений в порядке их получения, где цифра старшего разряда является первой цифрой первого произведения. Если требуемая точность перевода есть q–k, то число последовательных произведений равно k.
Пример 1. Перевести десятичную дробь 0,356710 в двоичную систему счисления с точностью до 2–12.
0,3567 0,7134 0,4268 0,8536 0,7072 0,4144 0,8288 2 2 2 2 2 2 2
0,7134 1,4268 0,8536 1,7072 1,4144 0,8288 1,6578
0,6578 0,3156 0,6312 0,2624 0,5248 0,0496 2 2 2 2 2 2
1,3156 0,6312 1,2624 ,5248 1,0496 0,0992 направление чтения
Искомое число в двоичном коде будет равно 0,1011011010102 = 0,3564510.Проведем проверку перевода:
0,1011011010102 = 12–1 +02–2 +12–3 + 12–4 +02–5 + 12–6 + 12 –7 + 02–8 +12–9 + 02–10 + 12–11 +02–12 = 0,3567.
Пример 2. Перевести 0,356710 = в восьмеричный код с точностью q–4.0,3567 0,8536 0,8288 0,6304
18
8 8 8 8 2,8536 6,8288 6,6304 5,0432
направление чтенияВосьмеричный код числа 0,356710 = 0,26658.Проверка перевода: 0,26658 = 28-1+68-2+68-3+58-4 = 0,3566710.Пример 3. Перевести число 0,356710 в шестнадцатеричный код с
точностью q–3. 0,3567 0,7072 0.,3152 16 _ 16 _ 16 5,7072 11,3152 5,0432
направление чтенияШестнадцатеричный код числа 0,356710 = 5B516.Проверка перевода дает: 5B516=516–1+1116-–2+516—3 0,35668910 0,35669.
При переводе смешанных чисел необходимо отдельно перевести целую и дробную части, а полученные результаты объединить.
Перевод чисел из восьмеричной, шестнадцатеричной системы счисления и обратно.
Для перевода числа из восьмеричной системы счисления в двоичную каждую цифру этого числа необходимо записать трехразрядным двоичным числом (триадой). При этом восьмерично-двоичный код совпадает с двоичным.
Пример. (235,275)8 = 010 011 101, 010 111 1018-2 = 10011101,0101111012
210 310 510 , 210 710 510Для перевода числа из двоичной системы счисления в восьмеричную
необходимо разбить это число вправо и влево от запятой на триады и записать каждую группу цифрой в восьмеричной системе. Крайние неполные триады дополняются нулями.
Пример. 10101,01112 = 010 101, 011 1008-2 = 25,348
28 58 , 38 48Для перевода числа из шестнадцатеричной системы счисления в
двоичную необходимо каждую цифру этого числа записать тетрадой, при этом шестнадцатерично-двоичный код совпадает с двоичным, поскольку 16 = 24 .
Пример 1. 9D,5E16 = 1001 1101, 0101 111016-2 = 10011101,01011112
910 1310 , 510 1410
Для перевода числа из двоичной системы счисления в шестнадцатеричную необходимо разбить это число вправо и влево от запятой на тетрады и каждую тетраду представить шестнадцатеричной цифрой.
Пример 2. 111100,101012 = 0111 1100, 1010 100016-2 = 7C,A816. 716 С16 , А16 816
Основными недостатками двоичной системы счисления являются большая длина разрядной сетки по сравнению с другими системами
19
счисления, необходимость перевода исходных числовых данных из десятичной системы счисления в двоичную, а результатов решения – из двоичной в десятичную.
Двоично-десятичная система счисления BD (Binary Decimals) имеет основание d = 10, и каждая цифра (0, 1, 2, 3, 4, 5, 6, 7, 8, 9) изображается в этой системе счисления четырехразрядным двоичным числом, называемым тетрадой. Она используется в ЭВМ не только в качестве вспомогательной системы счисления при вводе и выводе данных, но и в качестве основной при решении задач, когда в ЭВМ вводится и выводится большое количество чисел, а вычислений над ними производится мало. Десятичные числа в двоично-десятичной системе счисления кодируются в прямом нормально-взвешенном коде 8-4-2-1, т.е. каждую цифру десятичного числа необходимо заменить соответствующей тетрадой двоичных чисел.
Для перевода десятичного числа в двоично-десятичный код десятичный символ следует заменить его двоичным изображением в виде тетрады.
Пример 3. 91,3710 = 1001 0001, 0011 11112-10
910 110 , 310 710
Для перевода двоично-десятичного числа в десятичное необходимо исходный код разбить на тетрады вправо и влево от запятой (неполные тетрады дополнить нулями) и заменить полученные тетрады соответствующими десятичными символами.
Пример 4. 11001,001112-10 = 0001 1001, 0101 1000 = 19,5810
110 910 , 510 810
5.2 Основные законы алгебры логики
В алгебре логики имеется четыре основных закона: 1. Переместительный, или закон коммутативности для операций
сложения и умножения соответственно:A B = B A;
A B = B A.2. Сочетательный, или закон ассоциативности для сложения и
умножения соответственно:
20
(A B) C = A (B C);(A B) C = A (B C).
3. Распределительный, или закон дистрибутивности для сложения и умножения соответственно:
(A B) C = A C B C;(A B) C = (A C) (B C).
4. Закон двойственности или инверсии (правило де Моргана) сложения и умножения соответственно:
Справедливость этих законов можно доказать с помощью таблиц истинности сложных логических связей, описываемых законом, или с помощью логических преобразований.
Для преобразований логических выражений пользуются легко доказываемыми тождествами:
С помощью законов алгебры логики и тождеств могут быть доказаны соотношения, получившие названия правил:
поглощения A AB = A,A (A B) = A,
и склеивания
Эти правила широко используют для преобразования переключательных функций с целью их упрощения.
Из правила де Моргана вытекают следствия:
с помощью которых появляется возможность выражать дизъюнкцию через конъюнкцию и отрицание, а конъюнкцию – через дизъюнкцию и отрицание. Законы двойственности справедливы для любого числа переменных.
Формы переключательной функции являются двойственными, если одна получается из другой путем замены всех символов операции И на символы операции ИЛИ и наоборот; всех нулей на единицы и наоборот. Например, для функции
двойственной функцией будет
В булевой алгебре при отсутствии в выражении скобок вводится следующий порядок действий: первыми выполняются операции отрицания, далее – конъюнкции, затем – дизъюнкции. Наличие в выражении скобок изменяет обычный порядок действий: в первую очередь должны выполняться операции внутри скобок.
21
Основные законы и правила широко используются для минимизации логических функций алгебраическими методами. Другим способом минимизации логических функций является использование карт Карно (Вейча).
5.3 Минимизация логических функций с помощью карт Карно
Метод минимизации карт Карно (Вейча) находит широкое применение для минимизации переключательных функций 3–6 аргументов, поскольку обеспечивает простоту получения результата.
На рисунке 5.1 приведены карты Карно для четырех f(x4 x3 x2 x1) аргументов с нанесенными на них номерами минтермов функции f(x4 x3 x2
x1), где x4 – старший разряд, x1 – младший. Аргументы функции делятся на две группы: комбинации значений аргументов одной группы приписываются столбцам таблицы, комбинации значений аргументов другой группы – строкам таблицы. Столбцы и строки обозначаются комбинациями, соответствующими последовательности чисел в коде Грея, потому что в этом случае склеивающиеся клетки находятся рядом.
Карта Карно определяет значение функции на всех возможных наборах аргументов и, следовательно, является таблицей истинности. Карты Карно компактны и удобны для поиска склеиваемых членов переключательной функции СДНФ. Объясняется это тем, что два любых минтерма, находящихся в клетках, расположенных рядом друг с другом, являются соседними. Они могут быть заменены одной конъюнкцией, содержащей на одну переменную меньше. Группа из четырех минтермов, расположенных в соседних клетках, может быть заменена конъюнкцией, содержащей на две переменные меньше. В общем случае группа из 2k
соседних клеток будет заменена одной конъюнкцией с n – k аргументами, при общем числе переменных равном n.
X2 X2X1 X1
00 01 11 10 00 01 11 10
00 M00
М11
М33
М22
00 M00
M11
M33
M22
01 М44
М55
М77
М66
01 M44
M55
M77
M66X3 X3
11 М1212
М1313
М1515
М1414
11 M1212
M1313
M1515
M1414X4 X4
10 М88
М99
М1111
М1010
10 M88
M99
M1111
M1010
Минимизацию переключательных функций будем вести на основании следующих правил:
22
а) б)Рисунок 5.1 – Карты Карно: для 4-х аргументов
– все клетки, содержащие 1, объединяются в замкнутые области;– каждая область должна представлять собой прямоугольник или
квадрат с числом клеток 2k;– клетки, расположенные на противоположных гранях таблицы,
являются соседними, так как карту можно сворачивать в цилиндр по горизонтали и по вертикали;
– угловые клетки, расположенные на противоположных углах являются соседними, в том числе все четыре угловые клетки объединяются в одну область;
– области могут пересекаться и одни и те же клетки могут входить в разные области;
– клетки, значение функции в которых не определено (Ф), могут принимать любое значение (0 или 1);
– необходимо стремиться к тому, чтобы число областей было минимальным, а каждая область содержала возможно большее число клеток.
Пример 1. Минимизировать функцию четырех аргументов (рис. 5.1, а): F=M0 M2 M8 M10.
Минимизированная функция равна: .
Пример 2. На рисунке 5.1, б приведена функция: F=M3 M4 M5 M7 M11 M12 M13 M15.
Ее минимизированное выражение – .
6 Примеры решения задач
Задача 1. Реализовать булеву функцию F = [(AB)+C(BC)]D на логических элементах ИЛИ-НЕ серии К555.
Преобразовать логическую функцию к базису ИЛИ-НЕ:
где .
23
Инверторы организуем на двухвходовых ячейках К555ЛЕ1, логическое сложение сигналов – на трехвходовых логических ячейках ИЛИ-НЕ типа К555ЛЕ4, выходную функцию получим на ячейке ИЛИ-НЕ К555ЛЕ1 (рис. 6.1).
На реализацию устройства требуется два корпуса микросхемы К555, причем в корпусе К555ЛЕ4 две трехвходовые ячейки остались свободными.
Задача 2. Реализовать булеву функцию на логических элементах ИЛИ-НЕ серии К555.
Задачу можно решить двумя способами.Преобразуем логическую функцию к базису ИЛИ-НЕ:
.Инверторы организуем на двухвходовых ячейках К55ЛЕ1, логическое сложение сигналов – на трехвходовых логических ячейках ИЛИ-НЕ К555ЛЕ4, выходную функцию получим на такой же ячейке (рис. 6.2).
На реализацию устройства понадобилось два корпуса микросхемы К555, причем в корпусе К555ЛЕ1 одна двухвходовая ячейка осталась свободной.
24
DD1.1–1.31
1
1
BAB
BC
A
11
D
F
Y1
Y2
Y2
Y4
DD2.1DD1.4
Рисунок 6.1 – Схемная реализация устройства
Второй вариант преобразования функции:
Функция может быть реализована на двухвходовых ячейках ИЛИ-НЕ, как показано на рисунке 6.3.
Для реализации функции требуется две микросхемы К555ЛЕ1 и по-прежнему одна ячейка оказывается свободной.
Задача 3. На каких наборах двоичного кода на входе дешифратора (А3А2А1= 4-2-1) загорится светодиод, если входы В-С-D-Е комбинационной схемы (рис. 6.4) подключили к следующим выходам дешифратора?
25
23 1
DD1.1
1
2A
56 1
DD1.2
3
4B
89 1
DD1.3
5
6C
A
B
C
1
4
10
12 1
DD2.1
13
245
34 1
DD2.1
5
135
910 1
DD2.3
11
12
6
8 F
Рисунок 6.2 – Схемная реализация устройства
23 1
DD1.1
1
2A
56 1
DD1.2
3
4B
89 1
DD1.3
5
6C
A
B
C
1
4
10
12 1
DD2.12
4
34 1
DD2.11
3
89 1
DD2.3
1
4
10 1112 1
DD2.313 F
Рисунок 6.3 – Схемная реализация устройства
Таблица 6.1
№ задания Ответ
1 Входы В C D E Номер набора 0 1 2 3 4 5 6 7Выходы DC 2 3 5 6 Горит – – 1 1 – – – –
Светодиод загорится только в том случае, если на выходном логическом элементе будет низкий уровень напряжения.
Активными уровнями на выходе дешифратора являются логические нули. В связи с чем сигнал будет иметь высокий уровень на наборах 2 (А1 ) и 3(А1А2). Логическое произведение Y2=Y1D будет равно лог.1 на этом же наборе.
Затем Y2 перемножается на Е (с инверсией сигнала на выходе):.
Нулевой уровень напряжения данная функция может иметь только на наборах, с которыми связаны входы В и С (они имеют двойную инверсию). Следовательно, светодиод будет гореть на наборах «два» и «три».
26
Рисунок 6.4 – Дешифратор и комбинационная схема
0DC 1
2
3
&
A1
A2
A3
BC
D
E
+UП
R
LED
Y
1234567
Y1
Y2
Задача 4. Какой символ загорится на индикаторе, если после установки счетчика в исходное нулевой состояние на его вход поступило N тактовых импульсов (рис. 6.5).
Ответ может содержать следующие символы: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9,
А, В, С, D, E, F.Для решения задачи необходимо знать структуру и функциональные
возможности используемого счетчика. В качестве примера рассмотрим построение двоично-десятичного счетчика К555ИЕ5 и двоичного счетчика К555ИЕ20.
Микросхема К155ИЕ5 – четырехразрядный двоичный суммирующий счетчик с последовательным переносом (рис. 6.6), выполненный на двухступенчатых триггерах JK-типа. Счетчик имеет два счетных входа С1 и С2 и два входа установки нуля R01 и R02. В состав микросхемы входит четыре триггера, первый из которых выполнен изолированно (его выход Q1 – вывод 12 не задействован). Три следующих триггера включены последовательно, т.е. выход каждого предыдущего (Q2, Q3, Q4) соединен с входом последующего. При последовательном включении всех триггеров, когда тактовые импульсы поступают на вход С1 (14), а выход Q1 соединяется с входом С2 (1), получается счетчик-делитель на 16, работающий в коде 8-4-2-1.
Если последовательность входных импульсов периодична, то частота сигналов на каждом выходе счетчика Q1– Q4 будет в 2, 4, 8 и 16 раз ниже входной. Приведение счетчика к исходному нулевому состоянию осуществляется путем подачи сигналов высокого уровня на входы R (логическое И).
Микросхема К555ИЕ20 представляет собой сдвоенный двоично-десятичный счетчик с коэффициентом деления на два и пять, с общим сбросом (рис. 6.7). Первый триггер счетчика имеет собственный счетный вход С1 1(15) и обеспечивает деление частоты на два – выход Q1 (вывод 3
К555ИЕ5СТ2C1
2
Q1
3
14
1Q2Q3Q4
C2
R&
X/Y1248
ABCDEFG
A B C D E F GH7S
К514ИД1
АЛС329Н
Рисунок 6.5 – Функциональная схема устройства
Fвх
Уст. 0
27
(13)). Второй, третий, четвертый триггеры образуют делитель на пять, вход которого 4(12) и выходы триггеров Q2 – 5(11), Q3 – 6(10), Q4 – 7(9). Счетчик работает в нормально взвешенном коде 8-4-2-1.
При использовании в схеме, представленной на рисунке 6.5, двоичного счетчика К555ИЕ5 в стандартном его включении нетрудно определить, какое число высветится на индикаторе. Например, на вход 14 поступило 25 тактовых импульсов. Так как информационная емкость счетчика N =24 = 16, а различимые состояния 0 – 15, то после прохождения 16 импульсов начнется новый цикл. После 25-ого импульса в счетчике зафиксируется цифра девять (1001). Дешифратор преобразует двоичный код в код управления семисегментового индикатора и он высветит цифру «девять».
При изменении схемы включения счетчика или схемы подсоединения дешифратора надо внимательно проанализировать работу счетчика для выяснения соответствия состояний счётчика высвечиваемым символам на индикаторе.
Задача 5. Определите коэффициент деления Кдел (количество импульсов поступающих на вход счетчика, которое вызывает появление выходного сигнала) программируемого делителя частоты, изображенного на рисунке 6.8, если загружаемые коды К1 = 5, К2 = 7.
К555ИЕ5СТ2C1
82
12
9
11
Q1
3
14
1Q2
Q3
Q4
C2
R&
Рисунок 6.6
К555ИЕ20СТ2/5
C1 Q11(15)
Q2
Q3
Q4
C2
R
Рисунок 6.7
4(12)
2(14)
3(13)
5(11)
6(10)
7(9)<2>
+1 CT10 -1
D1 D2D4D8
615
4
14
110 9
23
7
13
11
55
C5
R5
Q1Q2Q3Q4
9 0
К555ИЕ6
12
+1 CT10 -1
D1 D2D4D8
615
4
14
110 9
23
7
13
11
55
C5
R5
Q1Q2Q3Q4
9 0
К555ИЕ6
12
лог 1Fвх
Fвх/KделK1
K2
Рисунок 6.8 – Программируемый делитель
28
Два двоично-десятичных счетчика включены последовательно. Загрузка счетчика по параллельным входам происходит во время нахождения выходного счетчика в состоянии «девять». При этом в первый счетчик запишется двоичный код 0101, а во второй – 0111.
Первый счетчик работает в режиме вычитания, сигнал переноса во второй счетчик формируется на выходе «0». Первый перенос сформруется при посуплении на счетчика пяти импульсов (счетчик пройдет состояния 4, 3, 2, 1, 0). Следующие переносы будут формироваться при прохождении каждого десятого импульса.
Второй счетчик работает в режиме суммирования. Первый перенос поступит на его вход после пяти тактовых импульсов, пришедших на вход первого счетчика. При этом второй счетчик из состояния «семь» перейдет в состояние «восемь». Через десять тактовых импульсов счетчик перейдет в состояние «девять», после чего на его выходе сформируется сигнал переноса, который можно использовать в качестве выходного, и вновь произойдет загрузка счетчиков.
Общий коэффициент деления будет равен 15.
Задача 6. Микросхема К555ИП3 (рис. 6.9) предназначена для действий с двумя четырехразрядными двоичными словами: А=А3А2А1А0 и В=В3В2В1В0. Конкретный вид операции, выполняемой микросхемой, задается 5-разрядным кодом на выходах МS3S2S1S0. Всего АЛУ способно выполнить 25=32 операции: 16 логических и 16 арифметических и арифметико-логических. Кроме того, имеется вход приема сигнала переноса С.
На выходах F0F1F2 и F3 формируются результаты логических преобразований и арифметических действий. На выходе переноса Сn+4
образуется сигнал старшего (пятого) разряда при выполнении арифметических операций.
Слова А и В, подлежащие обработке, могут быть представлены в положительной либо отрицательной логике. Таблицы истинности для каждого варианта логики различны. Для положительной логики действительна таблица 4.1. Старший разряд кода выбора операции (вход М) определяет характер действий, выполняемых АЛУ. Когда на этом входе сигнал высокого уровня, АЛУ производит логические операции поразрядно над каждой парой бит слов А и В, одновременно этот сигнал запрещает переносы между разрядами.
При М = 0 АЛУ выполняет арифметическо-логические операции. При
В3
К555ИП3SED3
KА3
G
P65
1734
1312`
ALUSED2SED1SED0
В2А2
1312` В1
А11
1312`
В0А0
1312`
M Cn
Cn+4
F3
F2
F1
F0
16
15
14
13
11
10
978
Рисунок 6.9
29
этом логические операции выполняются поразрядно, а арифметические – с переносом. Результаты арифметических операций выражены в дополнительном коде. Как отмечалось, числа в дополнительном и в обратном коде связаны простым соотношением Nдоп = Nобр+ 1 или Nобр = Nдоп – 1. Поэтому в тех строках таблицы, где указана операция «минус 1», результат арифметических действий представлен в обратном коде.
Выходной результат формируется с учетом состояния входа переноса. Оба сигнала переноса – входной С и выходной С4 – инверсные относительно сигналов на входах А и В, т.е. когда слова А и В – в положительной логике, сигналу переноса отвечает низкий уровень напряжения на соответствующем выходе, а в отрицательной логике – наоборот.
Если АЛУ выполняет логико-арифметическую операцию, логическая функция реализуется поразрядно, а арифметическая с переносом. Например, входному коду МS3S2S1S0 = 01000 отвечает операция А B плюс А, где АB логическое умножение двух слов, а знак « +» обозначает арифметическую операцию сложения произведения АB со словом А.
При использовании АЛУ в качестве компаратора сигнал снимают с выхода А = В (вывод 14). Этот выход с открытым коллектором, к источнику питания его следует подключать через внешний резистор 1 кОм. Режим компаратора обеспечивается при М = 0 и S3S2S1S0 = 0110. Когда числа А и В равны, на выходе А = В формируется сигнал высокого уровня.
Пример. На арифметическо-логическом устройстве К555ИП3 (рис. 6.9) реализовать функцию, заданную следующим двоичным кодом на управляющих входах МS3S2S1S0 = 01000, если Сi А = А3А2А1А0 =0101 и В = В3В2 В1В0 =1001. Арифметическая операция реализуемая АЛУ на этом наборе:
F = A + (A B).Логически умножим А (0101) и В ( 1001) получим (A B) = 0001. Теперь произведем арифметическое сложение А (0101) и произведения (0001). Полученный результат будет равен:
F = A + (A B) = 0101 + 0001 = 0110.
Учитывая, что перенос в старший разряд на выход Сn+4 (16) выдается в инверсном виде (перенос отсутствует), то окончательный результат будет таким:
F = F3 F2 F1 F0 = 10010.
30
Задача 7. Синтез счетчика с параллельным переносом
Спроектировать суммирующий двоичный счетчик с параллельным переносом, собранный на JK-триггерах, с максимальным коэффициентом пересчета Кmax и с пропуском трех текущих значений К1, К2, К3. Для получения заданного Кmax требуется n триггеров, причем 2n > Кmax.
Счетные входы всех триггеров и входы установки исходного состояния объединяем. На входах JK-триггеров необходимо установить комбинационные схемы, обеспечивающие требуемую логику переходов.
Закон функционирования JK-триггера иллюстрируется сокращенной таблицей переходов (табл. 6.2). В таблице показаны все возможные переходы триггера из одного состояния в другое, в ней символом Ф обозначено безразличное состояние.
J1
K1R
J2
K2R
1
2
3
4
Q1
Q1
Q2
Q2
Комбинационная схема
TT
TT
DD1
J3
K3R
J4
K4R
5
6
7
8
Q3
Q3
Q4
Q4
TT
TT
DD2
1R
ТИ YJ1 1
YК1 2
YJ2 3
YК2 4
YJ3 5
YК3 6
YJ4 7
YК4 8
1С
С
С
С
Рисунок 6.10 – Функциональная схема счетчика
31
Таблица 6.2J K Qn Qn+1
0 Ф 0 01 Ф 0 1Ф 1 1 0Ф 0 1 1
Под действием входных импульсов счетчик переходит из одного состояния в другое. Комбинация состояний выходов триггеров определяет двоичное число на выходе счетчика. Значение этого числа увеличивается на единицу или устанавливается равным нулю после достижения максимального значения N-1. Такие переходы из одного состояния в другое заносятся в таблицу переходов каждого триггера счетчика (табл.6.3).
Для осуществления таких переходов на входах J и K каждого из триггеров должна быть установлена соответствующая комбинация управляющих сигналов Jn и Kn, необходимых для функционирования счетчика по заданному алгоритму.
Пример. Спроектировать счетчик с Kmax = 9 и пропуском значений K1=1, K2=3, K3=5.
Заполним таблицу переходов триггеров T1–T4 и управляющих сигналов Ji, Ki на их входах, обеспечивающих эти переходы. Методика заполнения таблицы по J и K входам следующая. Рассматривается n-ая строка для выходов триггеров Q1 – Q4 и в предыдущую строку n-1 для входов J и K вписываются те значения, которые обеспечивают переход триггеров из исходного состояния (строка n-1) в новое состояние (строку n). Например, триггер переходит из состояния лог.0 в состояние лог.1. В соответствии с таблицей 6.2 мы записываем J = Ф и K = 1.
В результате описания всех переходов получаем таблицу функционирования синтезируемого счетчика.
Таблица 6.3 – Таблица переходов триггеров
N Q4 Q3 Q2 Q1 J4 K4 J3 K3 J2 K2 J1 K1
0 0 0 0 0 0 Ф 0 Ф 1 Ф 0 Ф2 0 0 1 0 0 Ф 1 Ф Ф 1 0 Ф4 0 1 0 0 0 Ф Ф 0 1 Ф 0 Ф6 0 1 1 0 0 Ф Ф 0 Ф 0 1 Ф7 0 1 1 1 1 Ф Ф 1 ф 1 Ф 18 1 0 0 0 Ф 0 0 Ф 0 Ф 1 Ф9 1 0 0 1 Ф 1 0 Ф 0 Ф Ф 1
32
Минимизацию логических функций проведем с помощью карт Карно. Карты Карно для восьми переменных J4 K4 … J1 K1 выглядят так, как это показано на рисунке 6.11.
0 0Ф 1
ФФФФ
ФФФФ
0 1ФФ
J 1
ФФФФ
ФФФ 1
Ф 1ФФ
ФФФФ
K1
1 1Ф 0
ФФФ 0
ФФФФ
ФФФФ
J 2
ФФФФ
ФФФФ
Ф 1ФФ
1 0ФФ
K2
0ФФ 0
ФФФ 0
ФФФФ
1ФФФ
J 3
Ф 0ФФ
ФФФФ
Ф 1ФФ
Ф 0ФФ
K3
0 0ФФ
ФФФФ
Ф 1ФФ
0 0ФФ
J 4
ФФФ 0
ФФФ 1
ФФФФ
ФФФФ
K4
По картам Карно запишем минимизированные выражения для функций J4 K4 … J1 K1.
Полученные соотношения реализуем в базисе И-НЕ. Для этого преобразуем выражение J1 по правилу де Моргана:
,.
Для реализации выберем серию К555, из которой берем сдвоенный JK-триггер К555ТВ6 и логическую схему К555ЛА3. Для построения комбинационной схемы управления счётчиком (рис. 6.10) требуется два корпуса микросхем триггеров и один корпус логической схемы 42И-НЕ. На реализацию управления по входам J1 и K2 используем логические ячейки DD1.2–DD1.4, оставшуюся ячейку DD1.1 используем в цепи управления по тактовому входу С.
Q2Q1
Q3
Q4
Рисунок 6.11 – Карты Карно
33
Синтезированная схема спроектированного счётчика представлена на рисунке 6.12.
На базе задачи №7 сформировано задание на третью контрольную работу. Вариант задания взять в соответствии с индивидуальным кодом. Варианты заданий приведены в таблице 6.4.
Отчет о выполненной работе должен включать:– введение; расчетную часть, содержащую таблицы функционирования
универсального триггера и счетчика, карты Карно; выбор и обоснование элементной базы, синтез принципиальной схемы; список используемой литературы;
– приложение, содержащее принципиальную схему и перечень элементов. Отчет переслать в Томск для зачета третьей контрольной работы.
J1
K1R
J2
K2R
1 1
лог. 1
2 8
3 9
Q1
Q1
Q2
Q2
TT
TT
DD2
J3
K3R
J4
K4R
4 1
5
5 8
5 9
Q3
Q3
Q4
Q4
TT
TT
DD3
R
ТИ
5
3
4
1
2
&
С
С
С
С
Рисунок 6.12 – Функциональная схема счетчика
&
&
&
DD1.2
DD1.3
DD1.4
DD1.1
124
13
11
10
3
2
5
6
3
2
5
6
124
13
11
10
12 3
45
6
910 8
1213
11
34
Варианты заданий к третьей контрольной работе
35
Таблица 6.4
№ KmaxПропустить
N1 N2 N31 9 2 4 42 10 2 6 63 11 4 4 64 12 2 4 45 13 2 6 66 14 2 4 67 15 2 4 6
№ KmaxПропустить
N1 N2 N38 9 3 5 59 10 3 7 710 11 5 5 711 12 3 5 712 13 3 5 713 14 3 5 714 15 3 5 7
№ KmaxПропустить
N1 N2 N315 9 4 6 616 10 4 6 817 11 4 6 818 12 4 6 819 13 4 6 820 14 4 6 821 15 4 6 8
№ KmaxПропустить
N1 N2 N322 9 5 7 723 10 5 7 924 11 5 7 925 12 5 7 926 13 5 7 927 14 5 7 928 15 5 7 9
№ KmaxПропустить
N1 N2 N329 9 1 5 530 10 1 1 531 11 1 7 732 12 1 3 633 13 1 3 734 14 1 3 635 15 1 4 7
№ KmaxПропустить
N1 N2 N336 9 2 2 537 10 2 5 538 11 2 5 739 12 2 5 840 13 2 5 941 14 2 5 1042 15 2 5 11
№ KmaxПропустить
N1 N2 N343 9 3 3 544 10 3 5 545 11 3 5 846 12 3 5 947 13 3 6 1048 14 3 6 1159 15 3 7 12
№ KmaxПропустить
N1 N2 N350 9 1 2 251 10 2 3 552 11 3 4 653 12 4 5 754 13 5 6 855 14 6 7 956 15 7 8 10
36
7 Примеры построения цифровых устройств
Пример 1. Динамическая индикация основывается на кратковременном поочерёдном высвечивании цифр в многоразрядном индикаторе. При достаточно высокой частоте повторения этого процесса глаз человека не замечает мерцания, цифры в индикаторе представляются оператору высвечивающимися непрерывно. На рисунке 7.1 приведена структурная схема устройства динамической индикации с использованием мультиплексоров (мультиплексорной).
Четырехразрядные коды от четырех декад (СТ2/10 – 1-2-3-4)
поразрядно группируют на входах четырех мультиплексоров (MUX – 1-2-3-4). На входы первого мультиплексора MUX1 подаются младшие разряды декад, на входы MUX4 – старшие. С выходов мультиплексоров
CD 2:421 3 4
1 2 3 4
К1 К2 К3 К4ОА
+
1:4
СТ 2
Fопроса
Fвх
Уст “ 0”
Q1Q2 Q3 Q4
1,5,9,13 2,6,10,14 3,7,11,15 4,8,12,16
Uп
А0,А1
МUХ 1
Q1
1 2 4 8
Ус и л и т е л и
7
DPY
LED1– 4LED1– 4
4 3 2 1
Преобразователь кода К514 ИД2a
D0– D3 А0,А1
МUХ 2Q
2
D0– D3 А0,А1
МUХ 3
Q3
D0– D3 А0,А1
МUХ 4
Q4
D0– D3
b c d e f g
Q1Q2 Q3 Q4 СТ 2 /10
Q1Q2 Q3 Q4 Q1Q2 Q3 Q41 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
СТ 2 /10 СТ 2 /10 СТ 2 /101 2 3 4
Q1А0
А1
А0 А1
1 2
Q2С
Рисунок 7. 1 – Структурная схема мультиплексорной индикации
37
четырёхразрядный код подаётся на преобразователь двоично-десятичного кода в код управления семисегментным индикатором. С преобразователя К514ИД код A – G поступает на одноименные сегменты четырех индикаторов. Синхронизация мультиплексного индикатора осуществляется с помощью генератора, задающего частоту опроса – Fопроса, и двухразрядного делителя частоты (делитель на четыре). Выходные сигналы делителя Q1 и Q2 подаются на адресные входа мультиплексоров А0, А1 и входы дешифратора. Код Q1=Q2=0 выдает с выходов мультиплексора на вход преобразователя двоичный код первой декады СТ2/10 – 1. Одновременно на первом выходе дешифратора формируется управляющий сигнал, обеспечивающий подачу анодного напряжения на первый индикатор, что обеспечивает его свечение. Затем загорается второй индикатор, третий и т. д. Так обеспечивается циклический опрос всех индикаторов.
Пример 2. На микросхемах средней степени интеграции создать устройство, обеспечивающее передачу цифровых сообщений от 32 абонентов на передающей стороне такому же числу абонентов на приемной стороне.
Установим на передающей стороне четыре мультиплексора 8 1, выходы которых объединим с помощью четырехвходового мультиплексора (рис 7.2). Выбор источника информации на восьмивходовых мультиплексорах будем вести с помощью трех младших бит адресов А2-А1-А0. Выбор группы источников (выбор мультиплексора ) будем производить с помощью двух старших бит адресов А4, А3, подаваемых на выходной мультиплексор.На приемной стороне установим четыре восьмивходовых демультиплексора, управляющие входы V которых соединим с передающей стороной. Выбор дешифратора-демультиплексора производим с помощью двух старших бит адресов А4, А3 приемной стороны. Эти адреса подаются на дополнительный дешифратор 2:4, выходные сигналы которого поступают на входы (выбор микросхемы) основных дешифраторов. Выбор источника информации осуществляется младшими битами адресов А2-А1-А0 приемника.
38
Приложение 1
Базовый логический элемент ТТЛ
D25-D32
CSV
Ai
i
DC
2
CSV
Ai
i
DC
3
D17-D24
Линия связи
A0-A2
A0-A2
A0-A2
A0-A2
A0-A4
D1 – D8
A0A1A2
1
4
23
Di
i
DCA3
A4
D25–D32
A0A12A2
D9 – D16
A0A1A2
D17–D24
A0A1A2
A4A3
4Di
i
MS12
A3
3
A4
D1-D8
D9-D16
4
1
2
3
A2A1A0
MS
Di
i
1
124
МS
Di
i
2
124
MS
Di
i
3
124
MS
Di
i
4
124
CSV
Ai
i
DC
1
CSV
Ai
i
DC
4
12
Рисунок 7. 2 – Структурная схема передачи цифровых сообщений по одной линии связи
39
Классической структурой ТТЛ является схема базового логического элемента (ЛЭ) И-НЕ серии 133, 155 (рис.1). Схема содержит входной многоэмиттерный транзистор VT1, реализующий функцию И, фазосмещающий каскад на транзисторе VT2; двухтактный выходной каскад, выполненный по схеме составного эмиттерного повторителя на транзисторах VT4 и VT5 с введением диода сдвига уровня VD5 и компенсирующий транзистор VT3. Эмиттеры транзистора VT1 служат входами логического элемента и соединены с шиной нулевого потенциала через обратносмещенные антизвонные диоды VD1-VD4. Последние служат своего рода демпфером, защищая от отрицательного входного напряжения
транзистор VT1.Физические параметры и функциональные возможности ЛЭ
существенно зависят от схемы включения выходного каскада. На практике встречается пять основных видов выходных каскадов: со стандартным выходом, с открытым коллектором, с открытым эмиттером, с тремя состояниями выхода и с мощным выходным каскадом на выходе. Стандартные микросхемы имеют два состояния выхода: высокий уровень напряжения на выходе U1
вых, когда открыт верхний транзистор и диод, а выходной ток I1
вых небольшой (рис. 1). Низкий уровень напряжения U0вых,
когда открыт нижний транзистор, который обеспечивает достаточно большой выходной ток I0
вых. Работают выходные каскады всегда в противофазе, причем вместо верхнего транзистора и диода может использоваться составной транзистор. ЛЭ со стандартным выходом имеет нагрузочную способность n = 10 (n = 20 для 555 серии, n = 33 для 1531 серии); такой же выходной каскад с повышенной нагрузочной способностью может иметь значения n до 300. Выходы некоторых микросхем выполнены так, что верхний транзистор и относящиеся к нему элементы отсутствуют. В качестве
Рисунок 1 – Схема базового логического элемента И-НЕсерий 133, 155, SN54, SN74
R1
VT1VT4
Uп
R2 R4
VT2
VT5
VT3
R3 R5
VD1X1Y
X2X3X4
VD1– VD4
40
выходного каскада используется транзистор, выход которого не подключен к нагрузке (рис. 2, а).
Эти транзисторы изготавливаются на разное допустимое напряжение питания: + 5, + 15, + 30, + 35 В и др. Выходы таких ЛЭ подключаются с помощью внешнего резистора и обеспечивают большой ток выхода I0
вых
(втекающий в коллектор). Поэтому в выходную цепь транзистора можно включить элементы индикации, исполнительные механизмы, электромагнитные реле и т.д.
Логические элементы с открытым коллектором допускают параллельное подключение нескольких (переход 1/0) выходов к общей нагрузке и реализацию с их помощью логических функций, называемых «монтажное ИЛИ» и «монтажное И». Выходное напряжение может принять уровень логической единицы только в том случае, если все выходные транзисторы закрыты:
.Если хотя бы на одном выходе будет логический 0, то на выходе всей
системы будет низкий потенциал. Для обозначения ЛЭ с открытым коллектором используют ромб с чертой снизу . Для обозначения псевдоэлемента «монтажное И, ИЛИ» рядом со знаком & или 1 ставится ромбик – . При использовании ЛЭ в режиме «монтажной логики» каждая МСХ теряет свою самостоятельность.
Логические элементы, выходные каскады которых выполнены с открытым эмиттером, отличаются тем, что эмиттер выходного каскада не подключен внутри ИС к общей шине, а оформлен в виде отдельного вывода, а на коллектор подано напряжение источника питания. Такие ЛЭ используются в интерфейсных устройствах (например, 559ИП4, 1102АП2 и др.) и работают как эмиттерные повторители. Они обеспечивают малое
Рисунок 2 – Логический элемент ТТЛ с открытым коллектором:а) – принципиальная схема с внешней нагрузкой;
б) – «монтажное И»; в) – условное графическое изображение; – открытый коллектор, – монтажное соединение
Out
в)
&
DD1&
X1X2
&X1X2
DD2
UП
R
DD1&
X1X2
&X1X2
DD2 б)
VD1
R1HL
VT1
VT2
Rогр
UП1UП2
VT3
VD2
X2
X1
R2
R3
а)
Out
41
выходное сопротивление и большой ток выхода I1вых, вытекающий из
эмиттера. На условных изображениях схемы с открытым эмиттером обозначаются специальным значком – (ромбик с черточкой сверху).
Триггер Шмитта
Несимметричные триггеры выпускаются как готовые изделия в сериях интегральных микросхем ТТЛ, ТТЛШ, КМОП. На рисунке 3 показана принципиальная схема К155ТЛ1, содержащая в одном корпусе два самостоятельных инвертора 4И-НЕ, обладающих гистерезисной передаточной характеристикой. Каждое устройство содержит несимметричный триггер Шмитта, выполненный на транзисторах VT2, VT3, входную цепь управления на многоэмиттерном транзисторе VT1и выходной формирователь. Транзистор VT4 играет роль эмиттерного повторителя, VT5 – фазорасщепляющий каскад и VT6 – сложный
эмиттерный повторитель.
Рисунок 3 – Микросхема К155ТЛ1 – принципиальная схема одного триггера
R3
VT1
VT2 VT3
VT4
VT5
VT6
VT6
R1 R2 R4 R5 R7
R6 R8
R9
VD
VD1-VD4
Х1
Х3Х2
Х4
42
Приложение 2Базовый логический элемент КМОПТЛ
Сокращение КМОП – это начальные буквы четырех слов из полного определения: комплементарные полевые транзисторы со структурой металл-окисел-полупроводник. Слово комплементарный переводится как взаимодополняющий. Так называют пару транзисторов, сходных по абсолютным значениям параметров, но со взаимно противоположной проводимостью. Для полевых транзисторов это р-канальные и n-канальные транзисторы.
Инвертор состоит из пары взаимнодополняющих транзисторов n- и p-типов проводимостей (рис. 1).
Инвертор построен на двух МОП – транзисторах с индуцированными каналами n- и p -типа (VT1 – р-канальный транзистор, VT2 – n-канальный транзистор). Конденсатор СПАР символизирует входную емкость инвертора. Диоды VD1-VD3 защищают изоляцию затвора от пробоя. Диод VD1 имеет пробивное напряжение 25 В, VD2 и VD3 – 50 В. Последовательный резистор R=200 Ом … 2 кОМ не позволяет скачку тока короткого замыкания передаваться в незаряженную входную емкость затворов СПАР, что защищает выход предыдущего (управляющего) инвертора от импульсной перегрузки. Диоды VD4 – VD6 защищают выход инвертора от пробоя. Здесь верхний диод имеет пробивное напряжение 50 В, нижний VD5 – 25 В. Все перечисленные диоды VD1 – VD5 являются составной частью структуры, лишь VD6 делается в структуре специально. Диод VD6 защищает инвертор от ошибочного включения полярности питания.
VT2
Х
n
р
VT1 +UП
Y=Х
–UП
а)
VD2
VT2
Х
n
р
VT1
R
+UП
–UП
Y=Х
б)
VD1
VD3
VD4
VD5
VD5
Рисунок 1 – Инвертор КМОП: а) – упрощенная схема;
б) – полная схема с защитными и паразитными диодами
43
Приложение 3
Микросхемы на основе ЭСЛ
Микросхемы на основе эмиттерно-связанной логики (ЭСЛ) нашли широкое применение в быстродействующих вычислительных устройствах благодаря таким преимуществам перед другими микросхемами, как высокое быстродействие, большая нагрузочная способность, высокая стабильность динамических параметров при изменении питающих напряжений и температуры, независимость тока потребления от частоты переключения.
Микросхемы ЭСЛ-типа являются самыми быстродействующими схемами на основе кремния, выпускаемыми отечественной промышленностью. Высокое быстродействие обусловлено тем, что в этих элементах транзисторы работают в ненасыщенном режиме.
Электрическая принципиальная схема базового ЛЭ ИЛИ-НЕ / ИЛИ ИС К1500 (рис 1) состоит из токового переключателя тока (1), источника опорного напряжения (2) и выходных эмиттерных повторителей (3).
Рисунок 1 – Электрическая схема базового ЛЭ ИЛИ/ИЛИ-НЕИС К1500 (а) и его функциональное обозначение (б)
1 Y
Y
б)
X1
X2UСС1
Вых ИЛИ-НЕ
Источник опорных
напряжений
Общ.2 Общ.1
R1 R2VD1
VD2
VT3VT2VT1
VT4
VT5
Вых ИЛИ
X1
X2
R6 R5
3
R3
1
2
Rн
–Есм
а)
R4
VT6
44
Приложение 4Примеры цифровых микросхем
21
459
101213
&
&8
6
К555ЛА1
21
3456
1112
&
8
К555ЛА2
21
459
101213
&
&
8
3
К555ЛА3
11
6
&
&
21
59
10
1213
&
8
3
К555ЛА4
11
&
&
4 6
21
459
101213
&
&8
6
К555ЛА6
21
459
101213
&
&
8
3
К555ЛА11
11
6
&
&
21
459
101213
&
&8
6
К555ЛА7
21
59
10
1213
&
8
3
К555ЛА10
11
&
&
4 6
21
459
101213
&
&
8
3
К555ЛА12
11
6
&
&
21
459
101213
&
&
8
3
К555ЛА13
11
6
&
&
32
5689
1112
1
1
10
1
К555ЛЕ1
13
4
1
1
21
59
10
1213
1
8
3
К555ЛЕ4
11
1
1
4 6
21
459
101213
&
&
8
3
К555ЛИ1
11
6
&
&
21
459
101213
&
&
8
3
К555ЛИ2
11
6
&
&
21
59
10
1213
&
8
3
К555ЛИ3
11
&
&
4 6
21
59
10
1213
&
8
3
К555ЛИ4
11
&
&
4 6
21
459
101213
&
&8
6
К555ЛИ6
21
459
101213
1
1
8
3
К555ЛЛ1
11
6
1
1
45
D0.0
7
56
43
10
1213
К555КП2
214
151
11D2.1D3.1
D3.0D0.1D1.1
D1.0D2.0
D.0
D.1 9
SED
E.0
12
E.1
MS D0
5
34
21
15
1312
К555КП7
9
11
7
14D6D7
D3D4D5
D1D2
D
D 6
SED12
E
MS
410
D0
5
34
21
15
1312
К555КП15
9
11
7
14D6D7
D3D4D5
D1D2
D
D 6
SED12
E
MS
410
D143
78
13
1718
К555ИР27
11
1
14D7D8
D4D5D6
D2D3
C
V
RG Q1 5
69
12`1619
15
Q7 Q8
Q4 Q5 Q6
Q2 Q3
2 Q0 5
4
679
1112
К555ИР30
10
Q6 Q7
Q3 Q4 Q5
Q1 Q2
A0
RG A
1A2
R
3
12
13
1514
D
E
К155ИЕ7СТ2C1
14
6
3
2
7
Q054
D3R
Q1
Q2
Q3
C2
15
109
1D
2
D1
D0
V11
13
12BP
К155ИЕ9СТ10R
10
12
14
13
11
Q1
12
D4
P1P
Q2
Q3
Q4
C3
56
4D
3
D2
D1
V17
15P2
V29
К155ИЕ10СТ2R
10
12
14
13
11
Q1
12
D4
P1P
Q2
Q3
Q4
C3
56
4D
3
D2
D1
V17
15P2
V29
46
