제07장.ppt [호환 모드] · 12-15 12-15 8-11 8-11 4-7 4-7 0-3 0-3 4-Bit Adder 4-Bit Adder4-Bit Adder 4-Bit Adder G P C C S 0-3 S GPC 4-7 S G C 8-11 S G P 12-15 P 0 G 0 P 1 G 1

Chapter 07Chapter 07

조합논리회로합논리회

조합논리 회로해석조합논리회로

과거의 입력에 상관없이 현재의 입력 값에 의해 출력이 결정되는 회로

개의 입력 변수에 의해 2n개의 입력 2진 조합이 가능n개의 입력 변수에 의해 2n개의 입력 2진 조합이 가능

조합 논리 회로입력 출력

조합회로 해석주어진 논리 회로로부터 부울함수와 진리표를 구한 후, 논리 회로의 동작을 해석.

조합회로 해석 과정조합회로 해석 과정

입/출력에 대한 변수의 수와 변수명을 결정한다. n개의 입력 변수에 대해 2n개의 2진 조합에 대한 각 게이트의 출력 부울 함수를표시한다표시한다. 진리표에 의해 각 출력함수를 간소화한다.출력 부울 함수와 진리표를 분석하여 논리회로의 동작 해석

- 2 -한국기술교육대학교 정보기술공학부

조합논리 회로 설계설계하려고 하는 회로의 사양을 분석하고, 분석된 동작을 실행하기 위한 함수를 구한다.

조합 논리 회로를 구성하는 논리 회로의 설계 과정.① 주어진 문제를 분석한다.②② 입력 변수, 출력 변수 그리고 출력의 변수명을 결정

③ 진리표를 작성한 후 진리표로부터 부울 함수를 구한다.④ 진리표에 의해 카르노 맵 또는 그 외 방법으로 간소화한다.⑤ 간소화된 부울 함수에 의해 논리 회로를 설계한다.

설계시 유의사항설계시 유의사항게이트의 입력을 최소화한다.게이트의 수를 최소화한다.논리회로의 전파지연 시간을 최소화한다논리회로의 전파지연 시간을 최소화한다.상호 연결되는 수를 최소화한다


기본 가/감산기가산기

반가산기와 전가산기

반가산기 (Half Adder, HA)1비트의 2개의 2진수를 더하는 논리회로.2개의 입력과 출력으로 구성.2개의 입력과 출력으로 구성.2개 입력은 피연산수 x와 연산수 y 이고, 출력은 두 수를 합한 결과

인 합 S(sum)과 올림수 C(carry)를 발생하는 회로.

: 피연산수 x y C S: 피연산수

: 연산수

: 합

x y C S

0 00 11 0

000

011

: 합

올림수

1 1 1 0

YXYXYXS ⊕=+=

- 4 -

YXC ⋅=

한국기술교육대학교 정보기술공학부

전가산기(Full Adder, FA)하위비트에서 발생한 올림수 포함하여 3 입력비트들의 합을 구하는 조합회로

3개의 입력과 2개의 출력으로 구성됨

입력 피연산수 x 연산수 y

: 하위 비트 올림수

: 연산수

입력 - 피연산수 x, 연산수 y, 하위 비트에서 발생한 입력올림수 z

출력 - 합 S(sum), 올림수 C(carry)

: 합

올림수

x y z C S

0 0 0

0 0 1

0 0

0 1

S = (1,2,4,7) = x'y'z + x'yz'+ xy'z' + xyz= x y z

C = (3 5 6 7) = x'yz + xy'z+ xyz' + xyz

∑⊕ ⊕

∑0 1 0

0 1 1

1 0 0

1 0 1

0 1

1 0

0 1

1 0

C (3,5,6,7) x yz + xy z+ xyz + xyz = xy + xz + yz = xy + (x y)z

∑⊕

11 11 0 1

1 1 0

1 1 1

1 0

1 0

1 11 1 11 1

- 5 -

2개의반가산기와1 OR 게이트로 구현


감산기감산기 구성 방법

방법 1 : 연산수의 보수를 피연산수와 더하여 구하는 방법 (2의보수사용)방법 2 : 피연산수에서 연산수를 빼서 구하는 방법.

반 감산기 (Half Subtractor, HS) : 2개의 2진수 감산반 감산기 (Half Subtractor, HS) : 2개의 2진수 감산

입력 : 피감수 x, 감수 y 동작 : x - y출력 : 차 D (difference) , 빌림수 B(Borrow)

x y B D

0 00 1

0 01 10 1

1 01 1

1 10 10 0

YXB

YXYXYXD

⋅=

⊕=+=


전감산기(Full Subtractor, FS)입력 - 피연산수 x, 연산수 y, 빌려준 빌림수 z 동작 : x-y-z출력 차 D 빌림수 B출력- 차 D, 빌림수 B

x y z B D D (1 2 4 7) ' ' ' ' ' '∑x y z B D

0 0 0

0 0 1

0 1 0

0 0

1 1

1 1

D = (1,2,4,7) = x'y'z + x'yz'+ xy'z' + xyz= x y z

B = (1,2,3,7) = x'y'z + x'yz'+ x'yz + xyz ' ' ' ( )'

∑⊕ ⊕

∑0 1 1

1 0 0

1 0 1

1 1 0

1 0

0 1

0 0

0 0

= x'y + x'z + yz = x'y + (x y)'z⊕

1 1 0

1 1 1

0 0

1 1

1 1 1

1

- 7 -

2 HS + 1 ORB K map


병렬 가산기병렬가산기- n개의 FA를 사용하여 n 비트 병렬덧셈 수행

4 비트 병렬가산기

4개의 전 가산기 사용

하위비트 FA에서 생성되는 올림수 출력은 다음 상위비트 FA의 올림수 입력으로 연결 ripple carry adderpp y

x3y3 x2 y2

x1 y1 x0 y0

CFA FA FA FA C0

C1C2C3

C4S3 S2

S1 S0

예) 4-비트 병렬 가산기의 다음 입력에 의한 각 FA 출력의 합과 캐리는?1 1 1 1 1 1 00

1 0 1 1

x y Ci

CO S

x y Ci

CO S

x y Ci

CO S

x y

CO S

01 1

1 0 1 1

1 1 1 0

1 1 0 0 1

- 8 -

1 1 10001 1

overflow


Look Ahead Carry (LAC) generator 회로

캐리에 대한 짧은 지연시간을 생성하는 회로

부가적인 회로가 필요 – fast adder, high cost4비트 병렬가산기의 LAC 회로 설계4비트 병렬가산기의 LAC 회로 설계

1 비트 full adder Pi = Ai Bi : carry propagate i i i y p p gGi = AiBi : carry generateSi = Ai Bi Ci = Pi Ci

Ci+1 = Gi + PiCi

C2 = G1 + P1C1

C3 = G2 + P2C2 = G2 + P2(G1 +P1C1) = G2 + P2G1 + P2P1C1

C = G + P C = G + P G + P P G + P P P CC4 = G3 + P3C3 = G3 + P3G2 + P3P2G1 + P3P2P1C1

C5 = G4 + P4C4 = .... 모든 Ci를 2단 논리 SOP로 구현

동일한 지연시간


캐리예측가산기는 Si, Pi, Gi를 발생시키는 부분전가산기(PFA)와 C1, C2, C3, C 을 발생하는 캐리예측 회로로 구성C4 을 발생하는 캐리예측 회로로 구성

- 10 -

캐리예측기를 이용한 4bit 병렬가산기


16비트 LAC : 4비트 캐리예측가산기를 그룹 lac로 만들어서 16비트 구성

0123 PPPPPG =

0123123233 GPPPGPPGPGGG +++=

YXYXYXYX Y0-3X0-3Y4-7X4-7Y8-11X8-11Y12-15X12-15

4-Bit Adder 4-Bit Adder4-Bit Adder4-Bit AdderCPG

C

S0-3CPGS4-7

CPGS8-11CPGS12-15

P0G0P1G1P2G2P3G3

C L k h d L i

C1C2C3

C0Carry Lookahead Logic PGGG

캐리예측기를 이용한 16bit 병렬가산기


IC 병렬 가산기

7483 : 4 비트 이진 전 가산기, 전원핀 5, 접지핀 127483A, 74LS83A : 4 비트 이진 전가산기 with LAC74283 74LS283 7483의 i 을 표준형으로 배치74283, 74LS283 : 7483의 pin을 표준형으로 배치

74HC283 : 고속 CMOS 버전, TTL 양립

병렬가산기의 cascading 연결g2개 이상의 가산기를 보다 큰 2진수 덧셈을 위해 연속연결

8비트 병렬 가산기 회로8비트 병렬 가산기 회로


BCD 가산기두 개의 BCD 수를 더하여 BCD로 결과를 출력하는 회로

두 BCD 합의 최대 결과 : 9(1001) + 9 + 1 (이전단 캐리) = 18 이진 가산기를 이용하여 합의 결과가 9이하이면 그대로 9 이상이면 correction

Binary 덧셈결과와 BCD와의 관계

- BCD 보정이 필요한 경우 : X=1X = S4 + S3S2 + S3S1

이 경우, 이진 합의 결과에 0110 (6)을 더하여야 한다.


이진가산기를 사용한 BCD 가산기

BCD 가산기 구성회로

(1) 두 BCD A3A2A1A0와 B3B2B1B0의 합 S4S3S2S1S0를 위한 4비트 가산기

(2) 보정 캐리 X를 구하기 위한 논리 회로(2) 보정 캐리 X를 구하기 위한 논리 회로

(3) X = 1일때 (1)에 0110을 더하여 BCD 결과 ∑3∑2∑1∑0을 생성하는 4비트 가산기

3 디지트 10진수를 덧셈하기 위

한 종속연결 BCD 가산기


ALU IC

ALU (Arithmetic Logic Unit) – 논리 및 산술연산을 수행

74LS382/HC382 ALU

ALU의 확장 : 2개의 74382를 사용한 8비트 adder

개의 논리 및 산술 연산을 하는

- 15 -

74181 : 96개의 논리 및 산술 연산을 하는 ALU


2진 감산기병렬 2진 가산기/감산기

2진수의 뺄셈 : 보수법을 이용하여 연산

병렬 가산기에 사용하는 경우 : 보수는 y를 NOT 연산한 값과 병렬 가산기의 올림수병렬 가산기에 사용하는 경우 : 보수는 y를 NOT 연산한 값과 병렬 가산기의 올림수에 논리 1을 입력하여 2의 보수를 구한다. 4-비트 병렬 가산/감산 논리 회로

S

y2 x2 y1 x1 y0 x0y3 x3

CCC

S2

S1 S0

C4 S3

C1C

2C

3 FA FA FA C0FA

2 1 04 3

S = 0 가산기 x + y

S = 1 감산기 x + y' + 1 2의 보수 뺄셈

- 16 -

y


2진 곱셈기2진수 곱셈 : 10진수의 곱셈과 같은 방법으로 계산

2-비트 승수와 피승수를 곱하는 경우 : 4개의 AND 게이트와 2개의 반 가산기가 필요, 만약 부분 곱이 많은 비트로 이루어진 경우는 올림수가 발생할 수 있으므로 전요, 만약 부분 곱이 많은 비트로 이루어진 경우는 올림수가 발생할 수 있으므로 전가산기를 사용. 피승수가 m 비트이고 승수가 n 비트이면, (m*n)개의 AND게이트와 n 비트의 2진 병렬 가산기가 (m-1)개 필요하며, (m+n)비트의 곱셈 결과가 구해진다.

2 비트 곱셈기 과정

처음의 부분 곱은 피승수의 최하위 비트인 x0와 y1, y0을 곱하게 되며, 두 개의 2 비트 곱셈은 두 비트 모두가 1이면 결과가 1이고, 두 비트 중 1 비트라도 0이면 결과가 0이므로 AND 연산

두 번째 부분 곱은 x1과 y1, y0을 곱하여

한 자리만큼 왼쪽으로 자리 이동한다.

y1y0

x0

y0

y1

y1y0

x1

x0x1

y1

x0

y0

x0

x1 y0x1 y1

HAHA

- 17 -

S3

S0

S2

S1

1 01 1

S0

S1

S2

S3


4 비트 X 3 비트 array multiplier

B3 B2 B1 B0

A2 A1 A0

B3A0 B2A0 B1A0 B0A0

B3A1 B2A1 B1A1 B0A1

B3A2 B2A2 B1A2 B0A2

C6 C5 C4 C3 C2 C1 C0


코드 변환기(code converter)2진 코드 그레이 코드 변환

입력 : 이진코드 3자리 x,y,z출력 : 그레이코드 3자리 a b c

입력2진코드

출력그레이 코드

x y z a b c출력 : 그레이코드 3자리 a, b, c진리표 작성

논리최소화

y

0 0 00 0 10 1 00 1 1

0 0 00 0 10 1 10 1 0

2진수/그레이코드의 변환과정

1 2진수의 첫번째 비트는 그레이 첫 번째 비트

0 1 11 0 01 0 11 1 01 1 1

0 1 01 1 01 1 11 0 11 0 0

1. 2진수의 첫번째 비트는 그레이 첫 번째 비트

2. 왼쪽부터 오른쪽으로 이웃하는 2개의 비트를 XOR 하면 각각 그레이 코드

3. 2번과 같은 방법으로 모든 자리수를 반복

2진/그레이코드 변환 회로 구성x (2진수)y z

a b c (그레이 코드)

- 19 -

a b c (그레이 코드)


코드 변환기(code converter)그레이 코드 이진 코드 변환

입력 : 그레이코드 3자리 a, b, c 출력 : 이진코드 3자리 x y z

입력그레이코드

출력이진 코드

a b c x y z출력 : 이진코드 3자리 x,y,z

진리표 작성

논리최소화

0 0 00 0 10 1 10 1 0

0 0 00 0 10 1 00 1 1

논리최소화

그레이코드/ 2진수 의 변환과정

1 1 01 1 11 0 11 0 0

1 0 01 0 11 1 01 1 1

1. 그레이코드의 첫번째 비트는 이진코드의 첫 번째 비트

2. 결과의 이진코드 비트와 이웃하는 오른쪽의 그레이 코드 비트를 XOR 하면 각각 그레이 코드

3 2번과 같은 방법으로 모든 자리수를 반복3. 2번과 같은 방법으로 모든 자리수를 반복

그레이코드/2진 변환 회로 구성

a (그레이 코드)b c


x (2진수)y z

BCD 코드의 2421 코드 변환입력 : BCD 코드 4자리 w, x,y,z출력 : 2421코드 4자리 a, b, c, d진리표 작성 : 사용하지 않는 입력 6개는 don't care

BCD 코드 입력 2421코드 출력

w x y z a b c d

0 0 0 0 0 0 0 0논리최소화 : 출력 a,b,c,d,에 대한 각 카르노 맵 최소화

논리도 작성

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0

y

0 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1

0 1 0 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

1 1 1

x x x x

wx

1 1 1

x x x x1 0 0 1 1 1 1 1

wx a

1 1 x xw

z

1 1 x x

+ + b + '+

z

y

b

a

1 1 1 1

a=w+xz+xy b=w+xz'+xy

c

d

1

x x x x

1 1 x x

1 1

x x x x

1 x x

- 21 -

d

d=zc=w+x'y+xy'z


패리티 발생기와 패리티 검출기4비트 데이터에 대한 짝수 패리티 발생기(generator) 회로 설계

출력 짝수 패리티비트, PE

진리표와 부울식유도

D3D2D1D0 PE P0

0 0 0 00 0 0 1

01

10진리표와 부울식유도

PE = D3'D2'D1'D0 + D3'D2'D1D0' + D3'D2D1'D0' + D3'D2D1D0

+ D3D2'D1'D0' + D3D2'D1D0 + D3D2D1'D0 + D3D2D1D0' = D3'D2'(D1'D0 + D1D0') + D3'D2(D1'D0' + D1D0)

0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1

1101001

0010110

+ D3D2'(D1'D0' + D1D0 ) + D3D2(D1'D0 + D1D0')= D3'D2'(D1 D0) + D3'D2(D1 D0)' + D3D2'(D1 D0)' + D3D2(D1 D0)= (D1 D0) (D3'D2'+ D3D2) + (D1 D0)'(D3'D2 + D3D2')

(D D )(D D )' (D D )'(D D ) D D D D

0 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 1

1 100101

0011010= (D1 D0)(D3 D2)' + (D1 D0)'(D3 D2) = D1 D0 D3 D2

= ((D3 D2) D1) D0 <-- XOR 사용, 3개의 XOR 게이트 사용

= ((D3 D2) (D1 D0)) <-- better design

1 1 0 11 1 1 01 1 1 1

110

011

1 11 1

1 1

1 1

P 카르노맵

홀수 패리티 발생기전송시 4비트의 데이터+패리티비

트의 5비트를 함께 전송

1 1PE 카르노맵

- 22 -

홀수 패리티 발생기

PO= ((D3 D2) (D1 D0))'

트의 5비트를 함께 전송홀수 패리티나 그외 어떤 수의 추

가 비트라도 사용가능


패리티 검출기(checker)짝수패리티 검출기 진리표 – 5비트 입력 PD3D2D1D0

출력 CE = 1 if error, = 0 no error부울식유도

P =1 D3D2D1D0

P =0

D3D2D1D0

P =1

CE

P =0

CE

1 0 0 0 01 0 0 0 1

0 0 0 0 00 0 0 0 1

10

01부울식유도

CE = P D3 D2 D1 D0

4개의 XOR 게이트 사용

1 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 0

0 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 0

001011

110100

Odd 패리티 사용회로

4 비트 데이터에 대한 생성기

PO = (D3 D2 D1 D0 )' <= XNOR

1 0 1 1 11 1 0 0 01 1 0 0 11 1 0 1 01 1 0 1 1

0 0 1 1 10 1 0 0 00 1 0 0 10 1 0 1 00 1 0 1 1

00110

11001PO (D3 D2 D1 D0 ) XNOR

5비트 검출기 회로

CO = (PO D3 D2 D1 D0)'

1 1 1 0 01 1 1 0 11 1 1 1 01 1 1 1 1

0 1 1 0 00 1 1 0 10 1 1 1 00 1 1 1 1

1001

0110

Even function과 Odd function짝함수 - 입력에 포함된 1의 개수가 0을 포함하여 짝수개인 함수

홀함수 - 입력에 포함된 1의 개수가 홀수개인 함수

예 짝수 패리티 발생기 및 검출기는 홀함수

1 1

1 1예 : 짝수 패리티 발생기 및 검출기는 홀함수

홀수 패리티 발생기 및 검출기는 짝함수

짝함수와 홀함수는 서로 complement 함수이다.n 입력 짝함수와 홀함수의 minterm 개수는 각각 2n / 2

1 1

1 1

1 1

- 23 -

n 입력 짝함수와 홀함수의 minterm 개수는 각각 2 / 2

짝함수 카르노맵


8비트 패리티 발생/검출기짝수 패리티 발생회로 홀수 패리티 발생회로

8비트 직렬회로에서의 짝수/홀수 패리티 발생


IC 74280IC 74280

9비트 홀수/짝수 패리티 발생과 검출

- 25 -

핀 배치도


인코더(Encoder)( )최대 M (<= 2N )개의 입력과 N개의 출력으로 구성되며, M개의 입력 중 한 개의 입력이동작하여 그에 대응하는 n 비트의 출력코드를 생성하는 조합회로

일반적인 인코더 M-to-N 인코더, M <= 2N적 더 더,인코더 블록도 예 (10-to-4)

4 t 2 인코더

encoder0

1 1

D0

D1 W..4-to-2 인코더

4개의 입력과 2개의 출력으로 구성, 4개의 입력에 따라 2진 조합 출력

8

9

2

4

8D8

D9

X

Z

Y

.

.

.

.

.

.

.

.

4개의 입력에 따라 2진 조합 출력

진리표와 논리 회로

X = D + D

D0

D1

X = D2 + D3D2

Y = D1 + D3D3


8-to-3 인코더8개의 입력에 대한 3비트의 코드 생성

D0

D1

D2

D

X=D4+D5+D6+D7

D3

D4

D5

D6

Y=D2+D3+D6+D7

Z=D1+D3+D5+D7

입력이 low active인 경우의 8-to-3 encoder

D7

1 3 5 7

input : active lowt t ti hi houtput :active high

O2= A4'+A5'+A6'+A7'O1= A2'+A3'+A6'+A7'O0= A1'+A3'+A5'+A7'O0 A1 A3 A5 A7

A0' 입력 floating

다른 모든 입력이 1일 때 A0' 입력에 상관없이 출력 000 <- ambiguity 1인코더에 A3' 와 A5' 입력이 동시에 0일 때 인코더의 출력은?

논리식에 따라 A3' 와 A5'를 포함하는 모든 출력이 1이 되므로 출력은 111

- 27 -

논리식에 따라 A3 와 A5 를 포함하는 모든 출력이 1이 되므로 출력은 111이 결과는 입력의 어느 경우에도 맞지 않는 출력이다. <- ambiguity 2


우선순위(Priority) 인코더y여러 개의 입력이 동시에 인가되었을 때 우선 순위(priority)를 주어 높은 우선 순위를 가지는 입력 값에 대한 코드만 출력 ambiguity 2 제거

앞의 회로에서 높은 자리에 우선순위를 부여하면 A5'만 유효하게 입력받아 출력은 10174148, 74LS148, 74HC148 : 8-to-3 priority encoder

입력 및 출력은 모두 low activeGS 출력은 ambiguity 1을 제거 : GS=0 유효출력

EI와 EO는 확장 연결시 사용EI와 EO는 확장 연결시 사용

EI=H, 엔코딩 입력에 상관없이 출력 코드=111, EO=HEI=L, 엔코딩 입력의 유효 유무에 따라 GS와 EO 결정

고순위 입력 인가시에 저순위 입력은 dont'care

74148의 확장 연결 : 16-to-4 priority 엔코더


decimal-to-BCD priority encoder : 7414710진수를 BCD 코드로 변환 : 10개 입력 (9개만 사용), 4개 출력

active low 입력 및 출력

스위치 인코더스위치 인코더74147을 이용하여 10개의 키보드 입력을 받아 BCD 코드로 변환하는 회로

예 : 스위치를 누르면 0 인가, 개방하면 pullup 저항을 통해 1에 연결

두개 이상 스위치가 동시에 눌러지면 높은 자리(고순위) 키로 처리

출력은 반전하여 정상 BCD로 변환


디코더(Decoder)더( )n개 입력선의 코드화된 2진 정보를 최대 2n개의 출력으로 변환하는 조합회로

일반적인 디코더 회로N개의 입력과 M개의 출력 N t M N MN개의 입력과 M개의 출력: N-to-M, NxM N 입력에 대하여 2N개의

입력 조합으로 M ≤ 2N

입출력에 버블입출력에 버블 low active

2진 디코더 : 2개의 입력과 4(22)개의 출력으로 구성2X4 디코더 논리 회로

x

D0= x y

D1= x y

x y D3 D2 D1 D0

0 0

0 1

0 0 0 1

0 0 1 0 x

y

D2= x y

D3= x y

0 1

1 0

1 1

0 0 1 0

0 1 0 0

1 0 0 0

- 30 -

3y


3-to-8 decoderbinary-to-octal decoder/converter, 1-of-8 디코더

Enable 입력

디코더의 모든출력을 활성/비활성화

예: 3-to-8 디코더의 3 입력 AND 게이트를 전부

4 입력 AND 게이트로 하고 4번째 입력에 enable 입력,E를 인가하면, E=1이면 정상 디코더 동작 E=0이면 모든 출력은 0

bl 입력은 디코더의 확장시 사용enable 입력은 디코더의 확장시 사용

Enable 입력을 가지는

2X4 디코더 2개로 구성된 3X8디코더

D0D1D

Decoder A 012

20

21

xy

2X4 디코더 2개로 구성된 3X8디코더

D4D5

D2D3

Decoder B 0120

23

21

EnableZ

- 31 -

5D6D7

23

21

Enable


74LS138 3-to-8 디코더NAND 출력 ti l 출력NAND 출력 -> active low 출력

enable 입력 : E1', E2',(active low), E3 (active high)디코더가 활성화되려면 : E1'E2'E3 = 001

디코더의 확장

4개의 74LS138과 인버터를 사용하여 1-of-32 디코더 구성

1-of-32 디코더는 5-to-32 디코더, 즉 5개의 입력 필요

74138을 4개 사용, 출력은 8개 x 4 = 32의 출력을 rename74138의 원래입력과 E3E2'E1'를 이용하여74138의 원래입력과 E3E2 E1 를 이용하여

5 입력 A4A3A2A1A0 생성

74138의 각 소자(Z1 - Z4)는 A4A3에

인가된 신호가 각각 00, 01, 10, 11일 때

순차적으로 그 디코더를 활성화하게되고순차적으로 그 디코더를 활성화하게되고

이때의 A2A1A0값에 따라

출력 신호 중 하나만 활성화


BCD to decimal 디코더 : 74424-to-10 디코더, 1-of-10 디코더

output : low active

BCD 무효입력 출력이 모두 hi h (비활성)BCD 무효입력 출력이 모두 high (비활성)


디코더에 의한 조합회로 구현디코더는 n개의 입력에 대하여 2n개의 AND 게이트로 구성되는 minterm 회로

디코더의 외부에 OR 게이트를 추가하면 Sum of minterms 회로 구성

조합회로를 구현할 때 출력함수들을 SOP로 표현조합회로를 구현할 때 출력함수들을 SOP로 표현

예) 부울 함수로부터 3×8 디코더를 사용하여 전가산기(full adder) 회로 구성

전 가산기 – 3자리 이진수의 덧셈기

입력 : x, y, z (캐리입력)출력 : S(합), C(캐리)출력 : S(합), C(캐리)

x y z C S

디코더

21

3X8

2

3

0

122

x

y

S

0 0 00 0 10 1 00 1 11 0 0

0 00 10 11 00 1

20

7

6

54

z

y

C

1 0 01 0 11 1 01 1 1

0 11 01 01 1


BCD to 7 세그먼트 디코더BCD 코드 입력으로 7 세그먼트 LED에 0~9의 숫자 표시

각 세그먼트의 이름 - a, b, c, d, e, f, g

세그먼트의 공통 단자에 따라세그먼트의 공통 단자에 따라

CA (common anode) - active low logicCC (common cathode) – active high logic

LED 구동 전류 : 세그먼트당 10~40

CA CC

LED 구동 전류 : 세그먼트당 10 40

(예) 전류제한 저항 계산 : 7 세그먼트 LED 형태의 각 세그먼트는 정상적인 밝기에 대해

2.7V, 10에서 동작한다. 세그먼트당 10를 흐르게 하는 전류-제한 저항 값을 구하라.R = (5 - 2.7)V / 10 mA = 230 Ω


각 세그먼트의 밝기를 일정하게 하려면 각 세그먼트당 저항 연결

7-세그먼트 디코더 진리표 (CC 형)

입력 출력

D C B A a b c d e f g0000

0000

0011

0101

1011

1111

1101

1011

1010

1000

00110

000

0111

1001

1010

1011

1100

1111

1011

0001

0111

11110

0111

11000

11001

01010

1111

0111

1111

1011

1010

1011

1011

1111

0011

1100

0101

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx1

11

111

011

101

xxx

xxx

xxx

xxx

xxx

xxx

xxx


카르노 맵

ACCABDa +++= BAABCb ++= ABCc ++=ACBD ⊕++= ABC ⊕+=

ABCACBCABDd ++++ ABAC BCACABDf +++

- 37 -

ABCACBCABDd ++++= ABACe += BCACABDf +++=


카르노 맵

BCABD

BCBCABDg

⊕++=

+++=


7446/7447/7448

BCD-to-7 segment decoder/driver7446,7447 – active low output, CA 형, open collector (OC)

7448, 7449(OC) – active high output, CC 형


7-세그먼트의 LT, RBI, BI/RBO 사용 예7 세그먼트의 LT, RBI, BI/RBO 사용 예


멀티플렉서(MUX, Multiplexer)데이터 선택기(data selector) - 여러 개의 데이터 입력 중 하나를 선택하여 출력

일반적인 MUX : N-to-1, 1 out of N N개의 입력 중 하나를 선택하기 위한 선택선 : M, N <=2M

2 input MUX : 2-to-1 MUXp

D1

S Z

0 D0

데이터 입력 D0, D1

ZD0

10

D1

선택입력 S, 출력 Z = D0S' + D1S S


MUXs4 to 1 MUX 8 to 1 MUX 74151

enable input (low enable, E)3개의 선택선 : S2S1S0

정규 및 반전 출력 : Z Z'정규 및 반전 출력 : Z, Z'

- 2개의 74151을 사용한 16-to-1 MUX 회로S3=0, 위의 74151 동작, S2S1S0 값에 따라 입력 I7 - I0 중 하나를 출력S3=1 아래 74151 동작 S2S1S0 값에 따라 입력 I15 - I8 중 하나를 출력


S3 1, 아래 74151 동작, S2S1S0 값에 따라 입력 I15 I8 중 하나를 출력

Quad 2 입력 MUX - 741574 개의 2 입력 MUX, with low enable

두 개의 입력 군(input nibble) 중 하나를 선택,4 비트 데이터(니블) 연결회로에 많이 사용4 비트 데이터(니블) 연결회로에 많이 사용

SELECT = 0 Zi = Xi i = 0 - 3= 1 Zi = Yi

SELECTx1

x2x3 x0 y3 y2 y1 y0

Z3Z2 Z1

Z0


MUX를 사용한 논리회로 구현진리표에서 직접논리기능을 구현하는 데 사용

선택입력은 논리의 입력변수로 사용

각 데이터 입력은 진리표를 만족하기 위한

1 또는 0로 연결1 또는 0로 연결

다른 방법 : 3 입력 논리 함수인 경우

2(3 1)개의 선택선을 가진 MUX로 구현 가능2(3-1)개의 선택선을 가진 MUX로 구현 가능

4-to-1 MUX 사용으로 위 함수를 구현가능

입력 BA 신호를 선택선 S1S0에 연결 (신호순서주의!)입력 C 신호에 대한 implementation table 작성

현 의 열은 입력선에 인가할 신 의 반전 및 정 열 성구현표의 열은 입력선에 인가할 신호의 반전 및 정규열 구성

행에는 선택선에 인가할 신호의 이진값 차례로 구성

총 2N개의 minterm을 나타낼수 있는 항이 생긴다.이 항에 진리표에서 1이 되는 minterm을 원으로 표시

MUX입력에 인가될 신호값

각 열의 단위로 원이 둘다 (C와 C') 그려지면 1, 둘 다 없으면 0, C' 행만 있으면 C', C행만 있으면 C로 표시

최종회로 : Z= C'B'A+C'BA'+CBA <- 진리표 만족

HW - 전가산기 회로를 4-to-1 MUX로 구현


MUX 응용회로데이터 라우팅 - 여러 소스(source)에서 오는 데이터 중의 하나를 출력 목적지로 연결

두 개의 여러자리 BCD 카운터를 같은 디스플레이로 보여주는 회로

counter select = 1, counter1의 BCD 값이 LED에 나타남

counter select = 0, counter2의 BCD 값이 LED에 나타남

MUX는 디코더/구동기들을 시분할하여 사용

LED에서 전력 소모가 클 때 전력 감소 효과


디멀티플렉서(DeMUX)멀티플렉서의 역동작 – 데이터 분배기

DeMUX는 하나의 입력정보를 2n개의 가능한 출력선 중 하나로 전송하며 특정 출력의 선택은 n개의 선택선에 의해 제어

일반적인 디멀티플렉서 : 1-to-NN개의 출력으로 분배하기 위한 선택선이 M이라면 N ≤ 2M

1-to-8 디멀티플렉서 - 디코더를 DEMUX로 사용

D0D

1D

2D

74138 디코더를 DEMUX 사용 예인에이블 E1' 은 데이타입력 I로 사용, A2,A1,A0 입력은 선택선으로 사용

x

S

demultiplexer D3D

4D5D6D7

S0S1S2


MUX와 DEMUX의 조합 논리

전화기 1 전화기 1[A국과 B국을 연결된

전화기 3

전화기 2

전화기 3

전화기 2

[A국과 B국을 연결된MUX와 DEMUX ]

A국 B국

전화기 4 전화기 4

멀티플렉서

선택선

입력 1

입력 N

입력 0

. . . .

디멀티플렉서

선택선

출력 n

출력 0

출력 1..

. . . .

.

.

[MUX/DEMUX의 블록도 ]번지 번지

[MUX/DEMUX의 블록도 ]


MUX-DeMUX 응용회로안전감시시스템많은 문의 개폐가 필요한 곳을 감시하는 공장에서 안전감시의 경우를 고려

각 문은 스위치의 상태에 따라 제어.감시소에 설치된 원거리 모니터판의 각 LED에 스위치상태표시

MUX/DEMUX를 이용한 감시시스템

- 8개의 문을 가진 감시 시스템

8개의 문 스위치가 MUX 입력으로

문이 열릴 때 1 문이 닫힐 때 0문이 열릴 때 1, 문이 닫힐 때 0MOD-8 카운터( 000부터 111까지

순차적으로 카운팅)출력을 MUX와 DEMUX의 선택선에 연결, DEMUX의 각 출력은 LED에 연결되어 출력이 0일 때 ON

문 6이 개방: I6=1, Z'=0, count=110 일 때 O6'=0 => LED6 ON문 2가 닫힘: I =0 Z'=1 count=010 일 때 O '=1 => LED OFF


문 2가 닫힘: I2=0, Z =1, count=010 일 때 O2 =1 => LED2 OFF

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제07장.ppt [호환 모드] · 12-15 12-15 8-11 8-11 4-7 4-7 0-3 0-3 4-Bit Adder 4-Bit Adder4-Bit Adder 4-Bit Adder G P C C S 0-3 S GPC 4-7 S G C 8-11 S G P 12-15 P 0 G 0 P 1 G 1