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제 장 논리게이트와 부울대수3

(Logic Gates and Boolean Algebra)

부울상수와 변수3-1

부울대수◆

부울상수와 부울변수로 구성 과 의 두 개 값을 가짐- , 0 1

부울변수를 전자회로에서 사용할 때 실제적인 전압 레벨-

전압이 에서 인 경우 논리 레벨0 0.8 V (logic level) 0,

에서 인 경우 논리 레벨 로 표시2 5V 1

는 값 논리레벨의 전이영역0.8 - 2V undefined , (transition region)

논리레벨의 여러 정의 표- ( 3-1)

논리 0 False Off Low No Open Switch

논리 1 True On High Yes Closed switch

부울대수는 논리회로의 입력 및 출력의 상관관계를 표현하는 방법-

입력의 논리 레벨에 따라 출력 결정

논리변수 표현 등과 같이 문자로 표현하고 그 값은: A, B..

또는 등으로 표현A=0 B=1

부울대수의 기본 연산 논리동작- : (logic operation)

OR, AND, NOT

논리 게이트 입력신호에 대해 기본 논리연산 을 수행하- : (OR, AND, NOT)

는 디지털 회로는 다이오드 트랜지스터 저항 등을 사용하여 구성, ,

진리표3-2 (Truth Tables)

진리표 논리회로의 출력이 인가된 입력의 논리상태에 따라 어떻게 동작하:

는가를 나타낸다.

입력이 개일 때 입력 조합의 총 수는- N 2N개

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그림 진리표의 예3-1

게이트의 연산3-3 OR OR (OR Operation)

그림 연산과 논리 게이트3-2 OR

- x = A + B

논리합 또는 연산 와 는 독립된 논리변수OR , A B

기호 는 산술적 덧셈과는 의미가 다름+

연산은 입력이 하나라도 이면 출력은OR 1 1,

입력이 전부 일 경우 출력은0 0

1 + 1 = 1 ( not 2) 1 + 0 = 1 0 + 0 = 0

게이트- OR

입력 게이트2 OR x = A + B

연산 수행 개 이상의 입력에 따라 연산의 결과를 출력OR , 2 OR

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입력 나 중 하나 이상의 논리상태가 일 때 출력 는A B 1 x HIGH

입력의 모든 논리상태가 일 때 출력은 논리상태0 LOW ( 0)

다입력 OR : x = A + B + C (+ ....)

예제 화학 공정과정 제어 시스템< 3-1> :

예제 그림 에서 게이트의 출력을 구하라< 3-2> 3-5 OR .

조합회로의 출력은 현재 시간의 입력 상태에 따라 결정*

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게이트의 연산3-4 AND AND (AND Operation)

개의 논리변수 와 에 대한 연산- 2 A B AND :

는 와 같다x = A . B (“A AND B x ”)

기호는 부울 연산의 곱을 의미 기호는 생략. AND , .

나 중 하나라도 일때 그 곱은 이고 둘 다 일 때만 곱은A B 0 0 , 1 1

게이트- AND

모든 입력이 상태일 때 출력이 상태 그외는HIGH HIGH , LOW

다입력* AND : x = ABC(DE....)

예제 게이트의 출력파형을 그려라< 3-5A> AND .

는 출력 의 파형을 전달하는 것을 결정하는 제어 입력- B A

게이트는 금지 조건 회로로서 사용- AND (inhibit condition)

출력이 이 되게 하는 을 조건이라 하고0 B=0 inhibit ,

출력이 이 되게 하는 을 조건이라 한다1 B=1 enable .

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연산3-5 NOT (NOT Operation)

논리보수 또는 역- (complementation) (inversion) :

연산이라고 하며 기호는NOT (─ 이다) .

는 와 같다“NOT A x ”_ 표시 또는 사용 는 연산을 의미( ‘ ) NOT :

의 역은 와 같다 의 보수는 와 같다“A x ”, “A x ”

논리회로의 부울대수식 표현3-6

디지털시스템의 어떤 논리회로도 기본구성은 게이트로 이- OR, AND, NOT

루어지고 이를 부울대수식을 사용하여 표현 가능

연산의 순서 괄호: ( ) > NOT > AND > OR

x = 는 x = 의 의미 , 와는 다름에 유의

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논리회로 출력의 유도3-7

논리식을 결정하면 출력의 상태는 주어진 입력 변수의

상태값에 따라 유일하게 결정됨

그림 예 입력 일 때의 출력을 구하라3-15 : A=0, B=1, C=1, D=1 .

x = A'BC(A+D)'

= 0' .1 . 1 ( 0 + 1 )‘= 1. 1. 1. (1)’ = 1 . 1 . 1 . 0 = 0

부울식을 계산할 때의 규칙-

먼저 한 변수의 모든 역을 먼저 연산 즉 또는1. , , 0‘= 1 1’= 0

괄호 안의 모든 연산 수행2.

괄호가 없다면 연산 후 연산3. AND OR

식 전체에 식의 연산을 먼저 수행후 그 결과를4. bar(not)-> not

회로도로부터 출력값 결정 각 게이트의 중간 출력값을 직접 기록- :

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부울식에 의한 회로구현3-8

회로 동작을 부울식으로 표현 논리회로도 유도 가능- ->

게이트와 게이트3-9 NOR NAND

게이트와 게이트를 많이 사용- NOR NAND

두 게이트로서 기본논리 연산인 을 모두 구현가능NOT, AND, OR

만능 게이트(universal)

게이트NOR◆

게이트의 출력NOR :

입력에 이 한 개라도 있으면1

출력은 0

입력이 모두 일 때만 출력은0 1

입력 또는 다중입력3 NOR ( NOR)

게이트도 동일하게 확장 적용

예제 회로의 부울식을 구하라< 3-9> .

게이트의 출력을 하면NOR inversion

게이트가 된다OR .

의 은 원래 연산을 그대로NOT NOT

가진다.

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게이트NAND◆

게이트의 출력 입력에 이 한 개라도 있으면 출력은NAND : 0 1,

입력이 모두 일 때 출력은1 0

입력 또는 다중입력 게이트도 동일하게 확장 적용3 NAND( NAND)

예제 게이트의 출력을 구하라< 3-10> NAND .

부울대수 정리3-10

단일 변수에 관한 정리-

성립duality : 0 <-> 1, + <-> .

다변수에 관한 정리- Duality

교환법칙 (9) x + y = y + x (10) x . y = y . x

결합법칙 (11) x + (y + z) (12) x (yz)

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= (x + y) + z = (xy) z

= x + y + z = xyz

분배법칙 (13a) x (y + z) (13b) x+yz

= xy + xz = (x+y)(x+z)

Absorption (14a) x + xy = x (14b) x(x+y) = x

(15) x + x'y = x + y

사용예< >

역으로 유도(13b) (x+y)(x+z) = xx+xz+xy+yz

= x(1+z+y)+yz = x + yz

(14a) x + xy = x (1 + y) = x .1 = x

(14b) x(x+y) = xx+xy = x + xy = x

정리 이용(15) x+x'y =(x+x')(x+y) = 1 (x+y) = x+y ( 13b )?

드 모르강 정리3-11 (De Morgan's Theorems)

드 모르강의 정리 는 변수의 합이나 곱의 형태를- (DeMorgan's theorems)

서로 바꾸며 식을 단순화하게 한다.

(16) NOR

(17) NAND

예제 식< 3-16> z = 를 단순화

z = = (A'+C)' + (B+D')'

= (A')' C' + B' (D')' = AC' + B'D

드 모르강 정리로 간략화할 때 전체반전기호 없어지면서 기호는 로+ . ,

기호는 로 변경 단일 변수에 대한 반전만 남을 때까지 계속. + ,

드 모르강 정리의 논리 게이트의 의미-

논리식의 좌변 입력변수 와 를 갖는 게이트의 출력을 의미: x y NOR

논리식의 우변 입력변수 와 를 각각 반전한 후 입력: x y AND

인버트된 입력을 갖는 연산AND = NOR

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좌변식 입력 와 의 게이트로 구성: x y NAND

우변식 반전된 두 입력 와 를 게이트 입력: x y OR

인버트된 입력을 갖는 게이트 연산OR = NAND

게이트와 게이트의 만능성3-12 NAND NOR

모든 부울식은 인버터의 기본 게이트의 결합으로 구성 가능- OR, AND,

모든 부울식은 게이트만으로도 표현 가능- NAND

게이트 또한 부울 연산의 어떠한 것도 표현가능- NOR

게이트의 가지 연산 구현* NAND 3

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게이트의 가지 연산 구현* NOR 3

예제 가능한한 개수를 줄여서 로 표현되는 식의< 3-18> IC x = AB + CD

회로를 구현하려고 한다 그림 에 있는 를 가지고 회로를 구성하. 3-31 TTL IC

여라.

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논리게이트의 표현3-13 alternative

많은 회로들이 표준 논리 기호를 사용하지만 대치기호도 사용-

대치 논리 기호는 표준 논리기호로부터 다음과 같이 구한다- .

표준논리기호의 입출력을 반전1.

입출력에 이 없으면bubble

을 더하고 있다면 제거bubble ,

는 로 는 로 변환2. AND OR , OR AND ,

인버터는 그대로

논리기호 해석◆

의 개념- active logic level

게이트 기호 위의 입출력에 이 없는 신호active high : bubble

active low 입출력선에 버블이 있는 신호:

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요점◆

논리게이트의 대치논리기호를 구할 때 은 로 는 로1. , OR AND , AND OR

바꾼다 입출력에 버블이 있을 때는 없애고 없을 때는 첨가. ,

연산을 해석할 때 입력과 출력에 대해 어떤 논리상태 과 가2. , (0 1)

인가를 찾는다active .

가 사용되면 출력의 상태는 입력이 일 때AND active all active

가 사용되면 출력의 상태는 입력이 일 때 결정OR active any active

사용별 게이트의 표현 선택3-14

회로 설계에 있어 대치 논리게이트를 적절히 사용하여 회로 해석을 쉽게-

한다.

동작시킬 회로의 최종 출력이 이냐 에 따라 선택- Active High Active Low

그림 출력 는- (b) : Z

또는 인 경A=B=1 C=D=1

우에 High

그림 출력 는- (c) : Z A

또는 가 이고 또B Low , C

는 가 일 때만D Low Low

출력

위치- Bubble

반전을 나타내는 버블은

출력에 버블이 있으면 그

다음 입력에 버블이 있도

록 연결

버블이 없는 출력에는 없

는 입력을 연결

예제 그림 의 논리회로는 출력 가 일 때 경보음을 동< 3-20> 3-37(a) Z HIGH

작하도록 한다 이 회로 기능을 더 효율적으로 표현하기 위해 회로를 수정하.

라.

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회로 해석-

논리 회로를 정해진 규칙을 사용하여 설계하면 신호의 흐름을 찾거나 출력

에 필요한 입력 조건을 찾기가 쉽다.

예제 다음 논리회로는 출력 을 발생한다 이 출력은 특별한 마< 3-22> MEM .

이크로컴퓨터의 메모리를 동작하는데 사용된다 을 동작시키는데 필요. MEM

한 입력조건을 구하라.

레벨- Asserted

논리신호가 상태이면 그 신호가active asserted

논리신호가 이면non-active unasserted

신호의 표기- active low

신호를 나타내기 위하여 신호 이름 위에 바를 사용Active low

신호의 표기- Bistate

출력신호는 두 가지 상태를 가질 때 동시에 표현active

예 신호인: read/write

일 때 동작HIGH read (RD)

일 때 동작LOW write ( )

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표준논리기호3-15 IEEE/ANSI

년 표준 에서 제정한- 1984 IEEE/ANSI 91-1984

논리 심볼에 대한 표준심벌

모든 소자에 대해 사각형 심벌 사용-

반전을 나타내는 기호는 신호 선위에 작은 삼각형으로 표현-

하나의 입력을 가진 소자- “1”

연산- “&”AND

연산- “ ”OR≥