Politecnico di Milano Realizzazione di una Applicazione basata su Riconfigurabilit à Dinamica: Riconoscimento di Contorni di Immagini A.A. 2004/2005 Relatore:

Politecnico di MilanoPolitecnico di Milano

Realizzazione di una Applicazione basata Realizzazione di una Applicazione basata su Riconfigurabilità Dinamica:su Riconfigurabilità Dinamica:

Riconoscimento di Contorni di ImmaginiRiconoscimento di Contorni di Immagini

A.A. 2004/2005

Relatore: Prof. Fabrizio FERRANDI Correlatore: Ing. Marco D. SANTAMBROGIO

Tesi di Laurea di: Alessandro Stranieri

Matricola N°652994

Settembre 2005 Alessandro Stranieri 2

SommarioSommario

• Obiettivi

• Introduzione all’FPGA

• Edge Detection

•Metodologia proposta

• Riconfigurabilità Dinamica

• Risultati e Sviluppi Futuri


ObiettiviObiettivi

• Esposizione di una metodologia per la creazione di un IP-Core che svolga una funzione presente in un algoritmo per il tracciamento dei contorni di un’immagine.

• Creazione di un sistema embedded, inserendo l’IP Core all’interno di una architettura basata su processore PowerPc.

• Ristrutturazione dell’architettura volta a creare un sistema capace di operare la Riconfigurabilità Dinamica.


FPGAFPGA

• FPGA: Field Programmable Gate Arrays

• Rappresentano una particolare tipologia di dispositivi programmabili

• Ospitano Sistemi Embedded

• Permettono Riconfigurabilità


Edge Detection - Edge Detection - IntroduzioneIntroduzione

• Corretta individuazione dei contorni in un’immagine

• I contorni, intense variazioni di luminosità, vengono individuati per mezzo dell’operatore gradiente

• Algoritmo di Canny: una delle implementazioni più popolari


Edge Detection-Edge Detection-Filtro Filtro GaussianoGaussiano

• Primo passo dell’algoritmo di Canny

• Rende efficace il l’applicazione degli operatori differenziali

• Si applica in un’operazione di “finestratura” dell’immagine

1 1 2 2 2 1 1

1 2 2 4 2 2 1

2 2 4 8 4 2 2

2 4 8 16 8 4 2

2 2 4 8 4 2 2

1 2 2 4 2 2 1

1 1 2 2 2 1 1


MetodologiaMetodologia – – Progetto del Progetto del FiltroFiltro

• Descrizione dell’IP-Core mediante linguaggio VHDL

• Xilinx ISE 7.1i

Rd_nWrAddress(24 to

31)(HEX)

Azione

0 0x00 to 0xC0 Memorizzazione e convoluzione

0 0xC4 Divisione per 140

0 0xC8 Resetta il registro dell’interrupt

1 0xCC Output del risultato

1 0xD0 Output dello stato dell’interrupt

• Il componente hardware deve realizzare lo stesso comportamento della funzione software


Metodologia Metodologia - - SimulazioneSimulazione

• ModelSim XE II versione 6.0a.

• Simulazione del comportamento del componente con ingressi fissati a priori.


• Creazione dei Driver per comunicare con l’IP-Core

• Gestione del segnale di Interrupt

Metodologia – Metodologia – Inserimento in Inserimento in EDKEDK

• Il componente viene inserito all’interno di un Sistema Embedded

• EDK – Embedded Development Kit 7.1i

• Gestione Hardware e Software


Riconfigurabilità DinamicaRiconfigurabilità Dinamica

• La tecnologia delle FPGA permette la Riconfigurabilità Dinamica: porzioni distinte del dispositivo possono cambiare durante il suo funzionamento

• Un’applicazione può richiedere il caricamento di specifici componenti hardware durante la sua esecuzione


CaronteCaronte

• Flusso di Lavoro per la creazione di architetture dinamicamente riconfigurabili.

• La riconfigurazione è gestita dall’ICAP – Internal Configuration Access Port

• I moduli riconfigurabili vengono mappati su Black Box


Conclusioni e Sviluppi Conclusioni e Sviluppi FuturiFuturi

• Sviluppi Futuri

• Gestione del DMA;

• Automatizzazione della HW-SSP Phase.

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