_principe de fonctionnement de transistor Mosfet

Chapitre 6

Transistors, amplificateur atransistors.

6.1 Histoire de transistors.

Au cours de la deuxieme moitie du XXeme siecle, l’Electronique a connu un developpement sansprecedent sur le plan technologique. Le moteur de ce developpement est l’apparition des composantsa semiconducteur et le developpement de leur technologie. Toutefois, l’electronique analogique n’estpas nee avec le transistor bipolaire et l’essentiel de ce cours etait connu avant 1940 : on savait filtrer,amplifier, moduler etc.. mais avec d’autres composants.

Les transistors sont des composants comportant 3 electrodes. Il sont constitues de semiconducteurs,mais aussi de metaux, de polycristaux et d’isolants (cas des transistors MOS). Le principe de base destransistors est le suivant. Deux des electrodes forment un dipole a travers lequel circule un courant I.S’il s’agissait d’un dipole ordinaire, ce courant serait uniquement une fonction I(V ) de la tension Vaux bornes du dipoles. Ici il n’en est rien : a l’aide de la troisieme electrode, l’electrode de commande,on peut agir sur ce courant et la puissance necessaire pour agir sur I est nettement plus faible que lapuissance mise en jeu dans le dipole.

Il existe deux grandes familles de transistors :

i) Les transistors bipolaires (BJT, Bipolar Junction Transistor). Dans ce type de transistors, onagit sur le courant principal I en faisant varier le courant injecte dans l’electrode de commande. Lesphenomenes physiques mis en jeu sont la diffusion et la recombinaison des porteurs.

ii) Les transistors a effet de champ (FET, Field Effect Transistor). Pour ces transistors, l’electrodede commande sert a appliquer un champ electrique perpendiculaire aux lignes de courant du dipoleprincipal et c’est ce champ qui, modifiant les proprietes du dipole principal, entraıne une variation de I.

Le transistor bipolaire a ete invente a la fin des annees 1940 (Shockley, Bardeen, Brattain, Bell Tele-phon Laboratory). Cette invention a cree une veritable revolution en electronique. L’effet fut tel que l’onappelait ”transistor” un poste de radio transportable (fonctionnant sur pile et contenant des transistorsbipolaires). Le principe du transistor a effet de champ est plus ancien (annees 1930) mais, pour desraisons de developpement technologique, les premiers transistors a effet de champ ont ete realises audebut des annees 1960. Il s’agit des JFET (Junction Field Effect Transistor) et des MOSFET (MetalOxide Semiconductor Field Effect Transistor), ce qui a cause une nouvelle revolution en electronique,mais cette fois dans le domaine numerique : apparition des microprocesseurs et des micro-ordinateurs.Il existe d’autres types de transistors a effet de champ (MESFET, HEMT etc..) de meme qu’il existeplusieurs types de transistors bipolaires (HBT, transistor bipolaire a heterojonction) pour les applica-tions a tres haute frequence (circuits haut debit, circuits microonde). Nous nous contentons simplementde les mentionner ici.

63

64 CHAPITRE 6. TRANSISTORS, AMPLIFICATEUR A TRANSISTORS.

Figure 6.1 – Vue en coupe d’un transistor MOS a canal N a enrichissement. Le substrat est de type P.L’application d’une tension positive sur la grille permet la formation d’une couche d’electrons (couche d’inversion)sous la grille.

6.2 Transistor NMOS a enrichissement.

6.2.1 Description qualitative

La figure 6.1 represente un transistor MOS a canal N a enrichissement (transistor NMOS). Sur unesubstrat de silicium de type P (contenant une tres faible concentration d’electrons) on realise deuxregions fortement dopees N+ (forte concentration d’electrons) et munies d’un contact ohmique. L’une,s’appelle la source S et l’autre s’appelle le drain D ( VDS = VD−VS ≥ 0 dans les applications). Entre ledrain et la source, on fait croıtre un mince couche d’oxyde de silicium SiO2 (aujourd’hui on sait realiserdes couches aussi fines que quelques nm). Sur cet oxyde on depose une couche conductrice. Ce contacts’appelle la grille (gate) La grille etant deposee sur un oxyde, aucun courant continu ne peut transiterpar cette electrode. Le signal applique sur la grille est donc une tension, la tension grille VGS . Pour untransistor NMOS VGS = VG−VS ≥ 0. La grille est l’electrode de commande du MOSFET. L’applicationd’une tension VGS cree un champ electrique dans l’oxyde mais aussi dans le semiconducteur situe endessous.

Suivant la valeur de VGS et de VDS ≥ 0, il peut ou non faire circuler un courant, le courant drainID, du drain vers la source. Dans un MOSFET on cherche a moduler le courant drain ID en faisantvarier la tension VGS . Comme le courant IG entrant dans la grille est nul, la puissance consommee parle signal de commande est extremement faible.

La distance L entre source et drain s’appelle la longueur de grille. Dans la direction perpendiculairea la figure 6.1 le transistor possede une certaine dimension W que l’on appelle la largeur de grille et leplus souvent W est assez nettement superieur a L (vu de dessus la grille est un rectangle dont la grandedimension est W ). Suivant les applications, les dimensions d’un NMOS peuvent etre tres differentes.Dans les circuits ULSI (Ultra Large Scale Integration) la longueur de grille peut etre aussi faible que 30nm (avec W de l’ordre de quelques L). Pour les applications en electronique analogique, les dimensionssont plus importantes.

6.2.2 Principe de fonctionnement du NMOS

Quand la tension sur la grille est inferieure a une certaine tension Vt (tension seuil, indice t pourthreshold), la region situee entre le drain et la source est de type P. Si on applique une tension VDS > 0,aucun courant ne circule (ID = 0) : un transistor NMOS est bloque quand la tension grille est en dessousdu seuil. En effet, la diode PN entre le substrat P et le drain N+ est polarisee en sens inverse, doncbloquee.

Si VGS > Vt, le champ electrique applique par le signal de commande (dirige de la grille vers lesubstrat) est suffisamment fort pour attirer beaucoup d’electrons dans le canal (sous la grille). Il enresulte que dans une certaine region d’epaisseur xC proche de la surface du substrat, ce dernier secomporte comme un semiconducteur de type N : la concentration d’electrons n y est tres grande. Cette

6.2. TRANSISTOR NMOS A ENRICHISSEMENT. 65

couche riche en electrons porte le nom de couche d’inversion (a cause du passage du type P au type N).On dit aussi qu’il existe un canal conducteur entre le drain et la source. Ce mode de fonctionnement adonne au type de transistor considere le nom de transistor a enrichissement (enhancement).

Gardant VGS > Vt, quand on applique une tension VDS > 0, un flux important de porteurs (iciles electrons) circule de la source vers le drain. Ces electrons nombreux donnent lieu au passage d’uncourant ID comme dans une resistance ordinaire en semiconducteur. Le fait important est donc quel’application d’une tension ad hoc sur la grille transforme le canal d’une resistance quasi infinie en uneresistance finie : on module une resistance (ou une conductance) donc un courant (ID) par applicationd’un champ electrique transverse : le transistor NMOS est bien un dispositif a effet de champ. Nousallons maintenant examiner de maniere plus fine comment varie le courant ID quand on fait varier VGS

et VDS .

a) VDS faible, VGS variable.Si on augment progressivement VGS (cas VGS > Vt) la concentration n d’electrons augmente dans

le canal. La conductivite du canal (de la forme σ = neµn) augmente. Les caracteristiques ID(VD; VG)sont des droites (voir figure 6.3) dont la pente dID/dVDS augmente quand VGS augmente. Le dispositifest donc un conductance commandee par une tension.

b) VGS fixe, VDS variable.

Figure 6.2 – Phenomene de pincement dans un transistor NMOS a enrichissement. Le potentiel VD serapprochant du potentiel de grille VG, la couche d’inversion disparaıt au voisinage de la jonction canal-drain.

Ayant un canal conducteur (VGS > Vt), augmentons progressivement VDS . Pour les faiblesvaleurs de VDS nous avons vu que le canal drain-source se comporte comme une simple resistance. Si oncontinue d’augmenter VDS le potentiel applique sur le drain modifie le potentiel dans toute la structure,en particulier dans la partie du canal situe proche de la jonction canal-drain qui voit son potentielaugmenter. Le potentiel du canal se rapprochant de celui de la grille, dans cette region, l’effet du champtransverse impose par la grille est attenue et la concentration d’electrons n(x) est moins forte. Il enresulte une diminution de la conductance du canal : la pente dID/dVDS diminue quand VDS augmente.Pour une tension particuliere VDS = VP (VGS) appelee tension de pincement (pinch-off voltage), lacouche d’inversion disparaıt completement dans la region du canal situee proche du drain : le canal estpince (voir figure 6.2 ; on montre que Vp = VGS − Vt). La geometrie du canal evolue peu au dela dupincement (quand on augmente VDS). Il en est donc de meme pour le courant drain. Le calcul montreque ID augmente tres lentement avec VDS pour VDS > VP . On dit que la courbe ID(VDS ; VGS) presenteune saturation pour VDS > VP (VGS). Le courant drain quasi constant dans ce regime de saturations’appelle le courant de saturation, que l’on peut noter IDSat.

La discussion precedente conduit aux caracteristiques de sortie de la figure 6.3 : le courant drain estd’autant plus grand que la tension de grille est elevee et, pour une tension grille donnee, la caracteristiquede sortie est non lineaire : conductance constante a faible VDS , puis diminution de la conductancedynamique dID/dVD qui s’annule pour la tension de pincement VP (VGS). Pour VDS > VP , il y asaturation du courant drain, qui augment tres legerement avec la tension VDS .


Figure 6.3 – Caracteristiques de sortie d’un transistor MOS. Le courant drain ID est represente en fonctionde la tension entre le drain et la source VDS pour diverses valeurs de la tension de commande VGS .

Un calcul simplifie permet de determiner quantitativement les caracteristiques de sortie avant leregime de pincement pour les transistor MOS . Dans ce modele ID(VDS ; VGS) est donne par :

ID(VDS ; VGS) ' K

[(VGS − Vt)VDS − 1

2V 2

DS

], VDS < VGS − Vt (6.1)

Dans cette expression,

K = µnW

L

COx

S. (6.2)

Vt est la tension de seuil du transistor, L est la longueur de grille, W la largeur de grille, µn la mobilitemoyenne des electrons dans le canal et COx/S = εoεOx/dOx est la capacite par unite de surface associeea l’oxyde de grille (dOx est l’epaisseur de l’oxyde). De l’expression 6.2 il ressort une regle simple : si onfabrique deux transistors MOS pour lesquels seul W differe (pour une technologie donnee, on maintientL constant et on fait varier la largeur de grille W ), ces transistors ont des caracteristiques semblables :ID1(VDS ; VGS) = ID2(VDS ; VGS)×W1/W2. Cette propriete est utilisee dans les circuits integres.

La conductance gc du canal avant pincement et pour une tensionVGS fixee, est donnee par la pentede la caracteristique ID = f(VDS) a VGS constant :

conductance : gc =(

∂ID

∂VDS

)

VGS

= K [VGS − Vt − VDS ] , VDS < VGS − Vt (6.3)

Cette conductance est maximale et vaut gcMax = K [VGS − Vt] pour les tres faibles valeurs de VDS

(regime lineaire), et diminue quand VDS augmente. La conductance dynamique du canal s’annule pourla tension VDS = VDSSat

appelee tension de saturation, qui est aussi la tension de pincement VP (VGS) :

tension de saturation : VDSSat= VP (VGS) = VGS − Vt (6.4)

Dans le regime de saturation (VDS > VDSSat), le courant drain, qui est, dans l’approximation de ce

calcul, independant de VDS , depend de la tension grille suivant une loi parabolique (voir aussi figure6.4) :

IDSat =12K(VGS − Vt)2 , VDS > VDSSat = VGS − Vt (6.5)

Cette loi constitue la caracteristique de transfert du transistor en regime de saturation. Latransconductance gm du transistor en regime de saturation est donnee par le rapport des variations

6.3. TRANSISTOR PMOS, TECHNOLOGIE CMOS 67

Figure 6.4 – Caracteristiques de transfert d’un transistor MOS dans la region de saturation des ca-racteristiques de sortie (voir figure 6.3). Le courant drain ID est represente en fonction de la tension entrela grille et la source VGS . Quand on fait varier VDS , la caracteristique ID(VGS) est soit non affectee (modelesimplifie), soit legerement modifiee (en raison de la pente positive δID/δVDS des caracteristiques de sortie).

du courant drain (courant de sortie) et des variations de la tension grille (tension d’entree) a tensiondrain constante :

Regime sature :

gm = gmSat =(

∂ID

∂VGS

)VDS>VDSSat

= K [VGS − Vt]

gmSat = 2IDsat

VGS − VT= 2

IDsat

VP

(6.6)

Resumons cette discussion relative au modele simplifie du transistor MOS :

regime bloque

VGS < Vt

ID = 0

regime sature (”pentode”)

0 < VGS − Vt < VDS

IDSat = 12K(VGS − Vt)2 ou K = µn

WL

COx

S

regime non sature (”triode”)

0 < VDS < VGS − Vt

ID = K[(VGS − Vt)VDS − 1

2V 2DS

]

(6.7)

ou nous avons fait apparaıtre les noms pentode et triode, que l’on utilise parfois par caracteriser lesregimes de fonctionnement du MOSFET.

6.3 Transistor PMOS, technologie CMOS

Il existe des transistors MOS, appeles PMOS, pour lesquels le courant dans le canal est vehicule parles trous : le substrat est de type N et on fait apparaıtre une couche d’inversion de type P en appliquantune tension VGS < 0. La notion de trou est fondamentale pour les dispositifs a semiconducteur. Nousavons tente le plus possible d’eviter d’y avoir recours, mais nous ne pouvons pas passer totalement cettenotion sous silence.

Un trou est une lacune d’electrons sur une liaison covalente. Dans un semiconducteur de type P, laconduction electrique s’effectue par l’intermediaire des trous. Ces trous portent la charge +e (chargeelementaire) et ont un comportement voisin (mais non egal) de celui des electrons (masse, mobilite etc...differentes). En raison du signe des trous, partant d’un dispositif base essentiellement sur les electrons,on passe a son homologue base sur les trous en changeant tous les signes des courants et des tensions.C’est cette demarche qu’il faut utiliser pour passer du NMOS au PMOS. Par exemple, le canal de cedernier devient conducteur quand on applique VGS < 0 etc...

Afin de rendre totalement transposable les resultats obtenus sur le transistor NMOS, le drain et lasource d’une transistor PMOS sont definis de telle sorte que VDS et ID soient negatifs ou nuls. Il suffitdonc de reprendre les resultats 6.7 en changeant tous les signes des variables (dans la constante K lamobilite µn doit etre remplacee par la mobilite des trous µp).


Figure 6.5 – Technologie CMOS : association d’un transistor NMOS et d’un transistor PMOS dans lememe susbstrat. Pour fabriquer le transistor PMOS, on realise un puits de type N dans le substrat de type Pdu transistor NMOS.

Dans l’absolu, il n’est pas interessant de remplacer un transistor NMOS par un transistor PMOScar dans le silicium, la mobilite des trous est environ 4 fois plus faible que celle des electrons. L’interetdes transistors PMOS est par contre evident quand on les couple a des transistors NMOS pour realisercertaines fonctions de base. Pour les circuits de logique, cette association est fondamentale car elle permetde realiser des inverseurs. Une technologie specifique a ete elaboree a cet effet, la technologie CMOS.En raison de son importance majeure, nous presentons schematiquement sur la figure 6.5 l’associationde transistors complementaires NMOS et PMOS. Le drain et la source du PMOS sont dopes P+(forteconcentration de trous). Dans un inverseur CMOS, le caisson N du transistor PMOS est porte aupotentiel VDD (tension de polarisation du circuit) alors que le ”bulk” de type P (electrode B) est aupotentiel de reference (masse). Cette configuration place la jonction NP entre le caisson et le bulk enpolarisation inverse ce qui assure l’independance du fonctionnement des 2 transistors.

Remarques :i) Les transistors MOS utilises dans les circuits analogiques sont differents (structure geometrique,

dimension) de ceux utilises dans les circuits numeriques (des courants plus importants peuvent etrenecessaires en analogique).

ii) Pour les applications dans les satellites, il est necessaire de proteger les circuits des radiations.Une solution consiste a diminuer au maximum le volume du substrat : le transistor est realise sur unsubstrat isolant (technologie dite SOI : Silicon On Insulator).

6.4 Schema equivalent du MOSFET

6.4.1 Representation symbolique.

Il existe de nombreuses representations symboliques du transistor NMOS. La figure 6.6 en donnetrois. Dans la representation simplifiee, le bulk n’apparaıt pas. La fleche sortant de la source permet dedistinguer les NMOS des PMOS (elle indique le sens de circulation de ID et permet de distinguer lasource du drain ; la fleche est rentrante pour les PMOS). Dans la seconde representation (au milieu) onfait apparaıtre le substrat (body, B). Dans la troisieme representation (a droite), source, grille et bodysont disjoints pour indiquer qu’au repos le canal N n’est pas forme pour un transistor a enrichissement.La fleche sur l’electrode de body B indique le type de transistor (elle est rentrante pour un NMOS, c’esta dire pour un substrat de type P, sortante pour un PMOS).

6.4. SCHEMA EQUIVALENT DU MOSFET 69

Figure 6.6 – Diverses representations d’un transistor MOS.

6.4.2 MOSFET en regime lineaire.

On peut utiliser les transistors MOS en superposant des grandeurs continues (courant, tension) etdes grandeurs variables, de faible amplitude. Les grandeurs continues definissent le point de repos Q dutransistor. Les grandeurs variables font fluctuer le point de fonctionnement autour du point de repos et,si les amplitudes sont faibles, on peut lineariser le comportement du transistor au voisinage du pointde repos.

Figure 6.7 – Exemple de polarisation d’un transistor MOS. Autour du point de repos Q on peut lineariserle comportement du transistor vis a vis des petites fluctuations de courant et de tension.

Considerons le montage de la figure 6.7. Le point de repos (IDQ, VDSQ

) du transistor est a l’inter-section de la droite de charge VDD = RDID + VDS (loi des mailles ; RD est la resistance de charge)et de la caracteristique ID(VDS ; VGSQ) du transistor (VGSQ est fixe par la polarisation). Consideronsmaintenant de petites variations de courants et de tensions, vGS , iD, vDS . Vis a vis de ces signaux,le transistor NMOS peut etre represente par un schema equivalent lineaire (voir figure 6.8 ). L’entreedu transistor presente une impedance (statique ou dynamique) quasi infinie. La grandeur d’entree estvGS . Cote sortie, les fluctuations du courant drain iD en fonction de vGS sont donnees par la trans-conductance gm (voir equation 6.6). Dans le schema equivalent ceci se traduit par la presence d’unesource ideale de courant gmvGS . En fait, les caracteristiques de sortie ne sont pas horizontales : IDSat

augmente legerement quand VDS augmente :(∂IDSat/∂VDS)VGS=cste = (iD/vDS)vGS=0 = gd = 1/rd =conductance de sortie du transistor. En regime de petits signaux, pour tenir compte de cet effet onajoute la conductance gd = 1/rd en parallele sur la source de courant gmvGS : iD = gmvGS +(1/rd) vDS ,formant une source reelle de courant Dans la litterature on ecrit :

1rd

= gd = IDSat/VA (6.8)

ou VA est la tension de Early. Typiquement, 30 V . VA . 300 V ; pour IDSat ≈ 1 mA ceci donnerd = VA/IDSat ≈ 30 a 300 kΩ. Ces considerations conduisent (voir figure 6.8) au schema equivalent


Figure 6.8 – Schemas equivalent petis signaux d’un transistor NMOS correspondant a plusieurs niveaux decomplexite. Dans le modele simplifie, rd = ∞..

petits signaux du transistor MOS (NMOS ou PMOS) a faible frequence, c’est a dire tant que les effetscapacitifs des jonctions sont negligeables. Il est tres important de noter que ce schema ne concerne queles petits signaux (fluctuations) et non pas les courants et tensions continues. Ces derniers apparaissentindirectement, via la valeur de la transconductance gm.

Exemple numerique : on considere un MOSFET de taille moyenne avec les caracteristiques sui-vantes : dOx = 100 nm (couche d’oxyde ”epaisse”), µn = 600 cm2V −1s−1 (valeur moyenne), fonc-tionnement en regime de saturation. On deduit la capacite associee a l’oxyde de grille (εOx = 3.8) :COx/S = εoεOx/dOx = 3.4 × 10−4 Fm−2 = 0.34 fF µm−2. Transconductance en regime de satura-tion : gm = W

L µnCOx

S (VGS − Vt) = 2.1WL (VGS − Vt)V × 10−5 Ω−1. Courant drain : ID = IDSat

=12

WL µn

COx

S [VG − Vt]2 = 0.0105W

L [VGS − Vt]2V 2 mA. Considerons un transistor de grande dimension

avec W = 20 µm, L = 5 µm, VGS − Vt = 5 V , VD > 5 V . On obtient : ID = IDSat = 1.05 mA,gm = 0.42 × 10−3 Ω−1 = 0.42 mA/V , COx = (COx/S)LW = 34 fF . La conductance de sortie gd estnulle dans le modele simplifie du MOSFET (caracteristiques ID(VG = cste; VD > VDSat

) horizontales).Sur le plan des composants discrets, citons le NMOS a enrichissement 2N2222 (utilise en TP ; boıtier

plastique TO-92) utilisable pour l’amplification et la commutation. Vt = 2.3V (mais peut etre nettementplus faible : forte dispersion des caracteristiques) ; puissance maximum VDSID = 0.3 W , transconduc-tance pouvant atteindre 200 mA/V a tres fort courant (ID = 500mA, mais pendant un tres brefinstant).

6.5 Autres transistors

6.5.1 Le transistor a effet de champ a jonction (JFET)

Il existe un autre type de transistor a effet de champ, le JFET (Junction Field Effect Transistors).Le principe est exactement le meme, mais les moyens utilises sont tres differents (voir figure 6.9). Lacapacite MOS du MOSFET permettant d’induire un champ dans le canal via une tension sur la grilleest remplace par une jonction PN (une diode) polarisee en sens inverse : le courant grille est tres faible(mais non nul). Les caracteristiques electriques sont voisines de celle du MOS.

6.5.2 Le transistor bipolaire (BJT)

Le transistor bipolaire a ete pendant plusieurs decades le transistor le plus utilise. Historiquement,les premiers transistors bipolaires utilisaient le germanium ; rapidement ils furent fabriques en silicium,pour des raisons technologiques. Sur le plan des abreviations, on rencontre le plus souvent l’abreviationBJT (Bipolar Jonction Transistor).

Tres schematiquement, on peut representer le transistor bipolaire NPN comme sur la figure (6.10) :successivement une region de type N puis P puis N. Il existe donc deux diodes PN tete beche. On observeque la structure d’un transistor NPN n’est pas symetrique. La region de type N la plus dopee s’appellel’emetteur. L’autre region N , moins dopee et de plus grande dimension s’appelle le collecteur. La

6.6. AMPLIFICATEUR LINEAIRE A MOSFET 71

Figure 6.9 – Schema en coupe d’un transistor a effet de champ a jonction (JFET) a canal N.

Figure 6.10 – Representation schematique d’un transistor bipolaire NPN , et sa representation symbolique.Le symbole N+ indique un tres fort dopage de type N.

region centrale, de faible epaisseur WB et avec un dopage moyen de type P est la base. Il n’existe qu’uneseule representation symbolique du transistor bipolaire NPN (voir figure (6.10)) : la fleche sortant del’emetteur represente le sens reel de circulation du courant quand le transistor fonctionne en mode actif(il s’agit en fait d’un courant d’electrons ; ces derniers circulent donc en sens inverse : ils sont ”emis”de l’emetteur vers le collecteur pour un transistor NPN). Pour le transistor PNP , le symbole estquasi-identique, la difference portant sur le sens de la fleche (le courant rentre dans l’emetteur).

Un transistor bipolaire fonctionne en regime actif quand la jonction base-emetteur est polarisee dansle sens direct, et la jonction base-collecteur dans le sens inverse. Pour un transistor NPN , ceci implique :VBE > 0 et VCB > 0. En regime actif, le transistor est traverse par des courants importants (IC et IE

grands). On peut faire varier ces courants en agissant sur la tension VBE ou sur le courant base IB :la base est l’electrode de commande (analogue a la grille pour les FET). La difference essentielle estqu’ici le courant de commande n’est pas negligeable (contrairement au cas des MOSFET ; on a toutefoisIB ¿ IC : la puissance mise en jeu sur l’electrode de commande est faible devant celle mise en jeuxdans le collecteur).

6.6 Amplificateur lineaire a MOSFET

On peut realiser un amplificateur de tension (mais surtout de courant, donc de puissance) avec un seultransistor MOS. Reprenons le schema deja utilise figure 6.7. Ce montage est un amplificateur. Le signald’entree est e et le signal de sortie est la tension aux bornes de la resistance de charge. Transformonslegerement le montage (voir figure 6.12.a) de maniere a n’utiliser qu’une seule source de tension continueVDD. Ceci nous amene a introduire deux resistances supplementaires.


Figure 6.11 – Transistor NPN en regime actif : la diode base-emetteur est polarisee en sens direct et la diodebase-collecteur en inverse. Avec la convention de signe, toutes les tensions et tous les courants sont positifs.

Figure 6.12 – a) Amplificateur a MOSFET. Il s’agit du montage source commune. b) Schema equivalentpetits signaux.

6.6.1 Polarisation

Le ”pont” de resistances RG1, RG2 forme un diviseur de tension qui permet de fixer le potentielcontinu sur la grille (le courant continu de grille est nul).

VGM = VGSG = VDDRG1

RG1 + RG2

ou M designe le potentiel de reference (la masse), qui est egalement le potentiel de la source dansce montage tres simple.

Prenons le modele simplifie du MOSFET. Dans la region de saturation des caracteristiques, on aapproximativement IDQ = 1

2K(VGSQ − Vt)2. Par un choix judicieux du rapport RG1/RG2 on peut donc

imposer une valeur bien choisie du courant drain, et donc de la tranconductance gm = 2IDQ

VGSQ− Vt

.

Connaissant le courant drain, le choix de la resistance de charge RD influe sur la tension VDS : VDD =VDS + RDID, soit VDSQ

= VDD −RDQIDQ

.

6.6.2 Regime de petits signaux

Pour relier la source de tension variable e a l’entree de l’amplificateur, nous devons mettre unecapacite de liaison CL. En effet, cette capacite peut laisser passer les signaux variables (impedance1/Cω) mais pas les signaux continus, preservant la tension de polarisation VGSG

. Si CL est elevee ellese comporte comme un quasi court-circuit vis a vis des signaux variables. La tension de sortie Vs, que l’onpeut par exemple mesurer avec un oscilloscope, est la tension entre le drain et la masse : Vs = VD−VM .

6.6. AMPLIFICATEUR LINEAIRE A MOSFET 73

Comme l’impedance de l’oscilloscope est elevee, il n’est pas necessaire de placer un condensateur deliaison. Une nouvelle difficulte apparaıt, concernant la source continue VDD. Dans un schema equivalentpetits signaux, on s’interesse uniquement aux fluctuations de tension et de courant autour d’un point derepos. Ainsi, les tensions continues disparaissent (sont remplacees par des court-circuit). Il en resulteque la tension de sortie est egalement la tension aux bornes de RL (comme si VDD = 0).

Remplacons le MOSFET par son schema equivalent. Le schema equivalent de l’amplificateur visa vis des petits signaux est donne sur la figure 6.12.b. Nous notons ve, vs, iD, vGS , vDS (petiteslettres) les fluctuations des tensions et des courants. Le schema nous indique que vGS = ve = e, etvs = −RDiD = −RDgmvGS = −RDgme. L’amplification en tension AV du montage est donc :

AV =vs

ve= −gmRD (6.9)

Remarque : en grands signaux, on ne peut plus faire l’hypothese gm constant. Il en resulte que lesignal de sortie est tres distordu : notre amplificateur n’est lineaire que pour de petits signaux. Bienentendu on sait faire beaucoup mieux en electronique (voir les AO).

6.6.3 Exemple numerique

On suppose K = 10 mA/V 2 et Vt = 2V On souhaite IDQ= 20mA. D’ou, VGS − Vt =

√2IDQ

/K =2V , soit VGS = 4V . On dispose d’une source VDD = 12V . Le pont de resistance doit donc partager VDD

en 4V aux bornes de RG1 et 8V aux bornes de RG2, soit RG2 = 2RG1.On souhaite que la resistanced’entree Re de l’amplificateur soit ≥ 1 MΩ. Le schema equivalent nous indique que Re est donne par lamise en parallele des deux resistances du pont, 1/Re = 1/RG1 + 1/RG2. Si on choisit RG1 = 1.5MΩ,donc RG2 = 3MΩ, on obtient (unite MΩ), 1/Re = 2/3 + 1/3 = 1, et donc Re = 1MΩ ce qui satisfaitjuste la contrainte sur Re. On souhaite avoir le point de repos au milieu de la droite de charge, c’est adire VDSQ

= VDD/2 = 6V . Ceci assure une valeur maximum de la dynamique de sortie. On en deduit

RDIDQ = 6V , soit RD = 300Ω. La transconductance est gm = 2IDQ

VGSQ − Vt= 40mA/2V = 20mA/V .

Enfin, l’amplification en tension est AV = −0.02× 300 = −6. Ce n’est pas enorme mais l’amplificationen courant est tres grande et donc aussi l’amplification en puissance.

Remarque : quand on presente le probleme en sens inverse en donnant les valeurs des resistances etque l’on cherche le point de repos, on peut etre amene a resoudre une equation du second degre (enraison de la loi quadratique ID = 1

2K(VGS − Vt)2).


Chapitre 7

Introduction a l’Electroniquenumerique

7.1 Necessite d’une Electronique numerique

Dans les chapitres precedents nous avons entrevu comment on pouvait generer et traiter des signauxanalogiques, mais sans entrer vraiment dans des applications concretes. Prenons ici un point de vuepragmatique. Ces signaux analogiques sont par exemple issus d’une experience de physique. Commentconserver l’information qu’il contiennent en vue d’une analyse ulterieure, d’une confrontation a d’autresresultats d’experiences effectuees dans un autre laboratoire, d’un archivage ? Un solution consiste arepresenter les resultats sous forme de courbes, dans le meilleur des cas en reliant l’experience a une tabletracante. Cette solution a ete utilisee pendant de nombreuses annees (par exemple dans le cas simplede la mesure de l’evolution de la temperature en fonction du temps, on placait du papier millimetre surun cylindre rotatif et un bras termine par un stylet tracait la courbe en question). Aujourd’hui, cetteapproche nous semble dater du XIXeme siecle alors qu’elle etait encore tres courante dans la secondemoitie du XXeme siecle. Aujourd’hui, on utilise de plus en plus les ordinateurs pour effectuer les tachesen question. Qui plus est, certaines parties des experiences sont pilotees par un ordinateur (voir parexemple le logiciel LabView) : le ”Numerique” a pris une place majeure en physique experimentale.

On ne doit bien sur pas limiter l’interet de l’Electronique numerique aux seuls laboratoires de phy-sique. Faisons une liste non exhaustive de l’interet de cette discipline.

a) Afin de stocker et de transmettre des signaux analogiques, on peut les echantillonner : la trans-mission numerique n’est pas alterable (en principe) et la numerisation permet le stockage.

b) La numerisation sous forme d’octets (8 bits = 8 binary digits) permet d’effectuer des operationsarithmetiques (comparaison , addition etc..), d’editer et de stocker des documents (traitement de texteetc...), de classer.

c) L’Electronique numerique permet d’effectuer des operations logiques. Les applications sont tresnombreuses (gestion du mouvement d’un ascenseur par exemple)

d) Elle permet de controler des chaınes de production, de prendre des decisions.e) Elle permet l’aiguillage de l’information (par exemple, central telephonique).f) Elle permet l’interfacage (relier des instruments a un ordinateur, par exemple dans un avion)g) Les microprocesseurs, les ordinateurs sont des dispositifs tres complexes utilisant toutes les po-

tentialites de l’Electronique numerique.h) Les systemes de communication, television, telephone mobile, le guidage (GPS..), l’instrumenta-

tion medicale, et meme l’electromenager et l’automobile utilisent l’Electronique numerique.A titre d’illustration, prenons un exemple concret, celui d’une chaıne de production effectuant une

operation repetitive simple. Il s’agit par exemple de remplir des flacons avec des comprimes dans uneusine pharmaceutique. Les flacons sont vehicules sur un tapis roulant. Un recipient contenant un grandnombre de comprimes alimente les flacons. Il est muni d’une vanne. Un operateur muni d’un ordinateurpeut decider du demarrage de la chaıne ou de son arret, et egalement du nombre no de comprimes parflacon. L’information transite par le clavier de l’ordinateur. Cette action (frapper des touches sur unclavier) doit en definitive se retrouver sous forme d’un nombre binaire dans un registre. Ceci necessite

75

76 CHAPITRE 7. INTRODUCTION A L’ELECTRONIQUE NUMERIQUE

des operations complexes via l’ordinateur, en particulier le codage en binaire de l’information. Au niveaudes flacons et du remplissage, il est necessaire d’impliquer des moyens de detection pour constater lapresence d’un flacon, pour compter les comprimes. Supposons qu’a un instant donne un flacon soit enbonne position et que le remplissage s’effectue (vanne d’admission des comprimes ouverte). A l’aide d’unediode laser et d’une photodiode on detecte le passage de chaque comprime (quand un comprime passe, laphotodiode n’est pas eclairee). Cette information est transmise a un compteur qui s’incremente d’uneunite a chaque passage. Soit n le contenu du compteur. n est envoye dans un comparateur : tant quen < no, on laisse le processus continuer. Quand n = no, le comparateur envoie un signal sur la commandede vanne, laquelle se ferme. De meme, ce signal met en route le tapis roulant qui evacue le flacon pleinet amene un flacon vide. Un systeme optique detecte la presence du flacon vide et remet en route leprocessus (ouverture de la vanne etc..) tout en faisant la remise a zero (RAZ) du compteur (n = 0). Onpeut egalement controler visuellement le deroulement des operations via un afficheur qui peut indiqueren decimal (diodes electroluminescentes formant 7 segments, ou affichage a cristaux liquide) le nombretotal de comprimes utilises et le nombre de bouteilles remplies (ces nombres etant calcules a l’aide d’unadditionneur). Ceci necessite un compteur decimal et un decodeur 7 segments) etc...

Cet exemple nous a permis d’introduire quelques fonctions logique de base. En voici une liste elargie :a) La comparaison de nombres binairesb) La realisation d’operations arithmetique : +, −, ×, ÷.c) Le codage (decodage, conversion de code)d) La selection de donnee (multiplexage, demultiplexage)e) Le comptagef) Le stockage (bascule, registre, ROM, RAM, etc...)Ces fonctions logiques de base forment l’essentiel de cette introduction a l’Electronique numerique.

7.2 Transistors et nombres binaires

L’objet de ce paragraphe est de montrer comment on peut numeriser l’information avec les compo-sants de l’Electronique analogique, pourquoi le systeme de numeration binaire est le mode de representationnaturel des nombres en Electronique numerique et comment on peut faire du numerique avec des circuitsanalogiques.

7.2.1 Niveaux haut et bas

L’idee est d’associer un nombre entier a l’etat d’un transistor (nous faisons l’impasse sur l’epoquede la logique a diode). Traditionnellement, on considerait qu’un transistor pouvait se trouver dans 3etats possibles : en regime lineaire (cas des amplificateurs a transistors), en regime bloque (le courantprincipal est nul, courant drain ID pour un FET, courant collecteur IC pour un BJT), et en regimesature (ce regime est particulier au BJT ; il n’a pas de signification tres precise pour un FET). On peuten fait reduire ce nombre a 2 avec le point de vue suivant : ou bien le courant principal est negligeable(transistor bloque), ou bien il ne l’est pas (transistor passant). Partant de cette constatation, si oncherche a representer l’etat d’un transistor par un nombre, la solution la plus simple est d’utiliser lesnombres entiers 0 et 1 (plutot que 1 et 2 ou 1 et -1 etc...). Des lors il est inutile d’utiliser le systemedecimal : le systeme a base 2 (systeme binaire) est suffisant.

Ceci ne suffit pas pour faire du ”numerique”. En effet, l’idee ci-dessus peut permettre d’envisagerle stockage de l’information avec des transistors (on sait faire cela aussi avec des condensateurs, desmateriaux magnetiques etc...) mais pas d’effectuer toutes les operations logiques listees dans le §7.1.Pour aller plus loin il faut definir les signaux electriques qui vont permettre de modifier l’etat destransistors. Fort heureusement, la technologie des transistors est telle qu’il est possible de ”plonger” untransistor dans l’etat bloque ou non bloque (passant) avec des signaux de type binaire. Ces signaux sontdes tensions, V . On definit deux niveaux (voir figure 7.1.a), qui sont en fait des intervalles de tension.Si V > VtH ou VtH est une tension de seuil haut, on dit que V est a l’etat haut (H). De meme, siV < VtL ou VtL est une tension de seuil bas (L = low), on dit que V est dans l’etat bas (L). Pour desraisons technologiques, V est positif et confine dans l’intervalle 0 < V < Vmax. Dans la logique dite TTL(Transistor Transistor Logic), Vmax = 5 V . Pour des raisons de consommation (dissipation d’energie) on

7.2. TRANSISTORS ET NOMBRES BINAIRES 77

Figure 7.1 – Definition des niveaux haut (H) et bas (L).

a tout interet a diminuer Vmax et actuellement de nombreux circuits numeriques fonctionnent avec destensions sensiblement inferieures a 5 V (par exemple 3.3 V).

Le fait d’avoir defini des etats (H ou L) par des intervalles de tension et non pas par des tensions (0 et5 V par exemple) n’est pas anodin. C’est tout d’abord un point de vue aux antipodes de la conceptiondes signaux en electronique analogique (on perd de l’information). De plus, cette definition offre lapossibilite d’une tres grande immunite des circuits numeriques au bruit (voir figure 7.1.b). Si les valeursstandards de V dans les circuits numeriques sont tres proches de 0 V et Vmax, la probabilite de trouverVtL < V < VtH (du a la presence d’un bruit), c’est a dire ne correspondant ni au niveau H ni au niveauL est extremement petite.

7.2.2 L’inverseur CMOS

Plutot que developper l’aspect memorisation de l’information avec des transistors (voir chapitre 9),nous considerons maintenant l’operation logique la plus elementaire qui consiste a transformer un niveauH en un niveau L et reciproquement. Cette operation s’appelle l’inversion (elle n’a rien a voir avecl’inversion arithmetique) Ceci va nous permettre a la fois d’etudier concretement le comportement destransistors et la nature des signaux (tensions) definissant les niveaux H et L.

Figure 7.2 – a) Inverseur CMOS. b) Transistors vus comme des resistances. Si le NMOS est bloque et lePMOS passant, RN À RP et Vs ' VDD. c) Fonction de transfert.

La figure 7.2.a represente un inverseur en technologie dite CMOS. Il est constitue de deux transistorsMOSFET complementaires, un NMOS et un PMOS (noter l’absence de toute resistance !). La tensiond’alimentation VDD est fournie par une source ideale de tension. Elle est reliee a la source SP du PMOS,


de sorte que le courant ID est oriente de la source vers le drain DP . Ce dernier est relie au drain DN duNMOS et ID est oriente de DN vers la source SN du NMOS. Le sens de circulation de ID est en accordavec la description donnee dans le chapitre 6 (tous les signes sont changes quand on passe du NMOS auPMOS). Les deux grilles GN et GP sont reliees et constituent l’entree de l’inverseur : le courant d’entreeest negligeable. La sortie de l’inverseur correspond aux drains relies DN et DP .

On sait qu’un NMOS est non bloque (passant) si VGSN> VtN (seuil) et que de meme un PMOS est

passant si VGSP < −VtP . Faisons varier de maniere continue la tension d’entree Ve entre 0 et VDD etcherchons les variations correspondantes de la tension de sortie Vs : la courbe Vs = f(Ve) s’appelle unecaracteristique de transfert. Si Ve = 0, comme VSN

= 0 (le potentiel de reference est donne par laborne − de la source de tension), VGSN

= 0 : le NMOS est donc bloque. Pour le PMOS, VGSP= −VDD :

le PMOS est non bloque. Nous somme donc en presence de la mise en serie de 2 transistors, l’un bloque etl’autre non. Le courant ID est donc negligeable. Quel est alors le potentiel Vs = VDN = VDP ? Supposonsque la sortie du montage soit ouverte (non connectee). Le courant de sortie Is est nul. On est donc enpresence d’un probleme proche de l’electrostatique. Aussi petit soit ID, le potentiel passe de VDD sur SP

a 0 sur SN : le potentiel en DN est donc intermediaire entre VDD et 0. On peut representer le canal destransistors par des resistances (voir figure 7.2.b) : un resistance enorme RNb pour le NMOS (bloque) etune resistance assez faible RPnb pour le PMOS (non bloque). Ces resistances sont en serie et parcouruespar le meme courant ID. On a donc affaire a un diviseur de tension et avec une tres bonne precision,Vs = VDD. Si on branche une resistance de charge RL a la sortie de l’inverseur, il circule un courant IL

dans cette resistance et comme le NMOS est bloque, la loi des noeuds en DN nous conduit a un courantIDP

= IL dans le PMOS, et un courant IDNnul dans le NMOS. Si RL est grand devant RPnb (mais

tres petit devant RNb), Vs reste tres voisin de VDD (si on relie la sortie de l’inverseur a d’autres circuitsnumeriques, les courants IL seront toujours tres petits ; dans le cas contraire il faut prendre quelquesprecautions !).

Placons nous maintenant dans la situation inverse : Ve = VDD : le NMOS est non bloque (resistanceRNnb) et le PMOS est bloque (resistance RPb). Cette fois le diviseur de tension conduit avec une bonneprecision a Vs = 0. Si nous revenons maintenant a l’aspect purement logique, si l’entree est au niveaubas (L) la sortie est au niveau haut (H) et reciproquement : il y a bien inversion.

Il reste a determiner ce qui se passe quand Ve passe par toutes les valeurs intermediaires entre 0 Vet VDD. Ce n’est pas une question facile et non ne donnerons que le resultat (voir figure 7.2.c). Latension de sortie passe progressivement de VDD a 0 mais on note la presence d’une transition brutalepour Ve = Vt. La valeur de cette tension de seuil de basculement Vt de la sortie est voisine de VDD/2(la technologie permet de choisir Vt). On comprend mieux la necessite, ici technologique, de definir lesniveaux H et L par des intervalles : il n’y a aucune ambiguıte sur l’etat de l’entree et de la sortie malgrela forme arrondie de la caracteristique de transfert.

7.3 Codage de l’information

On sait manipuler des 0 et des 1 a l’aide de transistors. Il est donc possible de manipuler des nombresentiers, mais au lieu de les ecrire dans le systeme a base 10, on doit utiliser le systeme a base 2. Nousallons voir que la question est en fait plus vaste.

7.3.1 Correspondance base 10 - base 2

Le principe de numerotation est exactement le meme dans les deux systemes. Voici la correspon-dance :

N10 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16N2 0 1 10 11 100 101 110 111 1000 1001 1010 1011 1100 1101 1110 1111 10000

7.3.2 Code de Gray

Pour des raisons de logique des circuits (voir aussi diagrammes de Karnaugh) on peut etre amene amodifier la correspondance ”naturelle” donnee ci-dessus. Le code de Gray consiste comme ci-dessus aincrementer l’ecriture binaire du nombre entier mais avec la contrainte forte suivante : on ne doit pas

7.3. CODAGE DE L’INFORMATION 79

changer plus d’un bit a chaque operation. Cela donne le resultat curieux suivant (noter que l’on a faitapparaıtre un nombre constant de bits pour plus de clarte) :

N10 0 1 2 3 4 5 6 7NGray 000 001 011 010 110 111 101 100

Clairement, ce code n’est pas adapte pour faire des additions !

7.3.3 Entiers negatifs

Pour representer un entier negatif, par exemple −6, on peut par exemple representer 6 soit 110 etrajouter un bit supplementaire, le bit de signe bs, avec un convention arbitraire, par exemple bs = 1 sile signe est negatif et bs = 0 dans le cas contraire. Cela donnerait +6 = (0)110 et −6 = (1)110. En faitil existe une representation (donc un code) plus astucieux. Ce code est base d’une part sur le fait que−6 + 6 = 0 et d’autre part sur le fait que dans les ordinateurs les nombres entiers s’ecrivent a l’aided’un nombre donne de bits, toujours le meme. Supposons pour faire court que ce nombre soit egal a 4 :1 bit de signe et 3 bits pour ecrire le nombre. On pourra donc ecrire les entiers positifs N de 0 a 7 sousla forme 0000, 0001, ... 0111. Pour les entiers negatifs le code est le suivant :

N10 0 −1 −2 −3 −4 −5 −6 −7N2neg 0000 1111 1110 1101 1100 1011 1010 1001

Il est facile de percer a jour ce code : pour ecrire −N , on ecrit 24 − N = 16 − N (par exemple 1111= 15 = 16 -1 etc...). L’interet de ce code est evident. Pour effectuer la difference N − N on effectuel’addition N + N2neg. Dans tous les cas le resultat est 10000 = 24. Comme le bit de poids fort egal a 1est en dehors de la representation (cinquieme bit), il disparaıt, et le resultat est simplement 0000, quirepresente bien zero !

7.3.4 Hexadecimal

Le systeme decimal n’est pas du tout adapte au langage des ordinateurs. Le systeme binaire s’yprete a merveille mais le nombre important de bits nuit a la lisibilite. Le systeme hexadecimal est abase 24. Comme les ordinateurs manipulent des octets (2 fois 4 bits), c’est un systeme tres bien adapte.Par analogie avec le systeme decimal, le chiffres de 0 a 9 s’ecrivent egalement 0, 1...9. Puis les chiffrescorrespondants a 10, 11,..15 s’ecrivent ABCDEF. Cela donne par exemple pour un octet :

N10 2 9 10 15 16 17 33 127NHex 02 09 0A 0F 10 11 21 FF

7.3.5 Code ASCII

Quand on ecrit un texte en format ”TXT” avec un logiciel elementaire (bloc-note etc..) , on frappedes caractere sur un clavier. A chacun de ces caracteres correspond un code binaire dans le fichierresultant. Avec 7 bits on peut ecrire 27 = 128 caracteres differents. La correspondance est arbitraire.C’est le code ASCII qui est maintenant universellement utilise (USA bien sur ; mais heureusement qu’iln’y a qu’un seul code !). Comme l’entite elementaire dans les ordinateur est l’octet (8 bits) le bit de poidsfort n’est pas utilise : il est a zero. Avec ce bit a 1, on peut coder 128 caracteres de plus, correspondantau code ASCII dit etendu, ce qui permet d’ecrire certaine langues bizarres comme le francais, le grec, lesmathematiques etc.., ou il existe des caracteres comme a, e, β, ÷, ∞...). Voici quelques exemples (pouralleger l’ecriture on utilise l’ecriture hexadecimale des entiers ; pour eviter des confusion, on terminecette ecriture par le caractere h, comme hexadecimal) :

Caractere 0 1 a b A B espace retour − charriotASCII 30h 31h 61h 62h 41h 42h 20h 0Dh

Il importe donc de bien distinguer le caractere zero ”0” dont le code est 30h du nombre binaire zero(on dit zero binaire) dont la representation binaire sur 8 bits est 00h = 00000000


7.4 Portes logiques

Nous avons presente ci-dessus l’exemple le plus fondamental de circuit numerique, l’inverseur CMOS.Il existe d’autres operations considerees comme elementaires en Electronique numerique. Ces fonctionssont realisees par des circuits numeriques appeles porte (ou porte logique, ou logic gate). Commeleur nombre est tres limite, nous les passons toutes en revue, sans oublier l’inverseur deja etudie. Pardefinition, ces portes comportent une seule sortie. Le nombre d’entree est par contre variable. Danstout ce paragraphe nous nous placons en logique dite ”positive”, chose que nous avons implicitementfaite depuis le debut : le niveau H des circuits correspond au nombre binaire 1 et le niveau L a 0 (laconvention est inverse en logique negative, mais nous tenterons d’eviter ce genre de complication).

Figure 7.3 – Representation graphique des portes logiques : repesentation ancienne (USA) et representationsuivant la norme IEEE/ANSI. a) Inverseur. b) Porte ET (AND) et NON-ET (NAND). c) Porte OU (OR) etNON-OU (NOR). d) Porte OU exclusif (XOR)

7.4.1 Inverseur (porte NON ou NOT)

La figure 7.3.a represente un inverseur. Cette porte comporte une seule entree. La grandeur d’entreeest notee A. Elle peut prendre seulement deux valeurs 0 ou 1. Par reference au mathematicien Boole,A est dite variable booleenne. La sortie X est aussi une variable booleenne, qui est l’inverse de A. Onpeut resumer la fonction de la porte a l’aide d’une table de verite, qui envisage tous les cas de figurepossibles pour les variables. Voici cette table :

Inverseur

A X = A0 11 0

7.4. PORTES LOGIQUES 81

Il existe une notation particuliere pour representer l’inversion : on place un barre au dessus de lavariable :

X = A

Pour des raisons de simplicite typographique, on rencontre aussi la convention suivante :

X = A = A′

7.4.2 Porte ET (AND) et NON-ET (NAND)

La figure 7.3.b represente une porte ET (AND) a deux entrees (variables A et B). La table de veriteest la suivante :

ET (AND)A B X = A.B0 0 00 1 01 0 01 1 1

Du point de vue de l’algebre de Boole, la porte ET effectue le produit de A par B (0 element neutrede l’addition, 1 element neutre de la multiplication).

Pour des raisons technologiques, on utilise beaucoup les portes NON-ET (NAND). Elle correspondenta la mise en cascade d’une porte NON (inverseur) a la sortie d’une porte ET (AND). Au lieu derepresenter explicitement l’inverseur on le remplace par un petit cercle place a la sortie de la porte (voirfig. 7.3.b). La table de verite est obtenue en inversant A.B :

NAND (NON ET)

A B X = A.B0 0 10 1 11 0 11 1 0

Remarques :a) il existe des portes AND et NAND a 3, 4.. entrees. La table de verite se deduit tres facilement de

celle correspondant a 2 entrees, si on analyse ces tables de la maniere suivante : la sortie d’une porteAND est a 1 si toutes les entrees sont a 1 ; elle est a 0 dans tous les autres cas. De meme, pour la porteNAND, la sortie est a 0 si toutes les entrees sont a 1 ; elle vaut 1 dans tous le autres cas.

b) Comment faire pour utiliser une porte AND a 3 entree A,B,C, quand seulement deux entreesA,B sont necessaires ? La sortie est Y = (A.B).C. Il suffit donc d’imposer C = 1, c’est a dire de relierl’entree C a la tension d’alimentation VDD des circuits (niveau H).

7.4.3 Porte OU (OR) et NON-OU (NOR)

La porte NAND correspond a une multiplication au sens de l’algebre de Boole, mais fortuitement,correspond aussi a la multiplication arithmetique de 2 bits. La porte OU (OR) correspond a une additionau sens de l’algebre de Boole, mais cette fois le parallele avec l’addition arithmetique de 2 bits ne tientplus. La figure 7.3.c represente une porte OU (OR) a deux entree. La table de verite est :

OU (OR)A B X = A + B0 0 00 1 11 0 11 1 1

On voit apparaıtre un particularite de l’algebre de Boole : 1+1=1 ! En fait, cela est tout a faitcoherent si on prend un point de vue technologique. 1 veut dire H (niveau haut), c’est a dire (en logique


positive), V ' VDD. Si , a l’aide de transistors etc..., on combine (additionne) deux tensions voisinesde VDD on ne peut en aucun cas obtenir 2VDD puisque la plus grande tension dans les circuits (horsregimes transitoires) est VDD.

Comme pour les porte NAND, il existe des portes NOR (NON-OU) obtenues en rajoutant un inver-seur (”cercle”) a la sortie d’une porte OU (voir figure 7.3.c), d’ou la table de verite :

NOR (NON OU)

A B X = A + B0 0 10 1 01 0 01 1 0

Il existe egalement des portes NOR a 3, 4... entrees.

7.4.4 Porte ou exclusif (XOR)

Ces portes (voir figure 7.3.d) permettent en particulier de realiser des additions arithmetiques. Latable de verite est :

XOR (Ou exclusif)A B X = A⊕B0 0 00 1 11 0 11 1 0

c’est a dire que la sortie X vaut 1 si les deux entrees ne sont pas egales. Considerons une additionarithmetique de 2 bits dans le systeme a base 2. On a successivement 0 + 0 = 0, 0 + 1 = 1, 1 + 0 = 1et 1 + 1 = 0 et ”je retiens 1”. Cette retenue n’est pas presente dans la table de verite mais on realisefacilement l’interet de cette porte logique pour effectuer des additions dans les processeurs. Pour ne pasconfondre avec l’addition booleenne (porte OU), on utilise le symbole suivant :

X = A⊕B

A partir de la table de verite, on peut exprimer cette fonction a l’aide de somme et de produits :

X = AB + AB

Remarque : il existe aussi des portes NON ou exclusif, c’est a dire dont la sortie est X = A⊕B.

7.5 Algebre de Boole

7.5.1 Addition, multiplication

Nous avons deja entrevu en quoi consiste l’algebre de Boole qui regit le comportement des variablesbooleennes (comme A, B, X). Pour l’addition et la multiplication nous avons

A B A + B A.B0 0 0 00 1 1 01 0 1 01 1 1 1

7.5. ALGEBRE DE BOOLE 83

7.5.2 Theoremes et axiomes

7.5.2.1 Theoreme de De Morgan

Nous avons vu a propos des porte NOR et NAND qu’il est courant de prendre l’inverse d’une sommeou d’un produit. Il existe un theoreme du a De Morgan (on peut verifier sur tous les cas de figure)qui permet d’effectuer des transformations algebriques dans ce domaine :

A + B = A.BAB = A + B

Il existe bien d’autres axiomes et theoremes. En voici une liste exhaustive :

addition(OR) multiplication(AND)Commutativite A + B = B + A AB = BAAssociativite A + (B + C) = (A + B) + C A(BC) = (AB)CDistributivite A + BC = (A + B)(A + C) A(B + C) = AB + AC

Element− neutre A + 0 = A A.1 = A

Complement A + A = 1 AA = 0Theoreme A + 1 = 1 A.0 = 0Theoreme A + A = A A.A = ATheoreme A + AB = A A(A + B) = A

De Morgan A + B = A.B AB = A + B

(7.1)

Nous avons considere un nombre limite de variables dans l’ecriture des theoremes. On peut sansdifficulte les etendre. Par exemple, pour le theoreme de De Morgan, grace a l’associativite,

A + B + C = A.B.C , ABC = A + B + C etc..

Exemple : calculons le complement de F = ABC+ABC par le theoreme de De Morgan et simplifionsle resultat par l’algebre :

F = ABC + ABC = (A + B + C)(A + B + C) = A(A + B + C) + B(A + B + C) + C(A + B + C)

En utilisant l’identite X + XY = X, l’expression se simplifie en

F = A + B.A + B.C + AC + BC = A + B.C + BC

Remarques :i) Il existe un principe de dualite en algebre de Boole. Si on considere les deux colonnes du tableau

7.1, on remarque que l’une se deduit de l’autre en faisant les substitutions suivantes : l’addition devientune multiplication, la multiplication devient une addition, 0 devient 1 et 1 devient 0. Ceci est general : sideux expressions booleennes sont egale, on conserve cette identite en faisant les substitutions indiqueesci-dessus (mais bien sur les deux expressions changent).

iii) Il existe une procedure systematique, basee sur la dualite, pour determiner le complement F d’uneexpression F (A,B, C, ...). Il suffit de changer les produits en somme (AND en OR) et reciproquementles sommes en produit (OR en AND, de changer les 0 en 1 et les 1 en 0 et de complementer toutes lesvariables. Appliquons ce theoreme sur l’exemple F = A.(BC + BC) :

F = A +[(B + C).(B + C)

]= A + BC + BC = A + B ⊕ C

7.5.2.2 Ordre d’evaluation des expressions.

Pour completer ces theoremes, ajoutons la regle suivante. Quand on doit evaluer une expressionlogiques comprenant des sommes, des produits, des inversion, il importe de ne pas effectuer les operationsdans n’importe quel ordre. Considerons l’exemple suivant :

Y = [A + BC.(D + E)] .[C + D

]


Pour developper l’expression, on effectue en premier les calculs dans les parentheses, puis si necessaireon effectue le complement, les multiplications et enfin les additions. Soit :

Y = [A + BC.D + BCE)] . [CD] = ACD + BCD + BCDE

7.6 Fonctions logiques

7.6.1 Definition.

Nous avons jusqu’a present considere des portes logiques. En combinant un grand nombre de porteslogiques mais en faisant toujours transiter l’information dans le sens de l’entree vers la sortie, on peutrealiser des fonction logiques complexes (ou fonctions booleennes), dont la forme generale peut s’ecrire :

Y = F (A,B, C, D....)

Ces fonctions sont donc associees a un circuit pouvant comporter un grand nombres d’entrees maisune seule sortie. De plus, la connaissance de toutes les variables d’entree permet de determiner a coupsur la variable de sortie. Un tel circuit s’appelle un circuit combinatoire.

La question est maintenant de savoir comment exprimer cette fonction F (quel est par exemplel’equivalent de y = f(x, ω, φ) = (2 − x2) cos(ωt + φ)). Comme les variables sont discretes (0 ou 1) unesolution consiste a envisager tous les cas de figures possibles (ce qui reviendrait a representer la courbesy = f(x, ω, φ) pour un nombre infini de points !). Nous avons deja utilise cette approche : on donne latable de verite de la fonction. Prenons l’exemple d’une fonction de 3 variables A, B, C :

N A B C F (A, B,C)0 0 0 0 01 0 0 1 02 0 1 0 13 0 1 1 04 1 0 0 05 1 0 1 16 1 1 0 07 1 1 1 1

(7.2)

Toute l’information y est, mais la representation est un peu lourde. Noter que avec 3 variablesindependantes on peut effectuer 23 = 8 combinaisons differentes. Plutot que de les ecrire dans un ordrearbitraire, on prefere les ordonner en fonction de la valeur du nombre entier N10 (systeme decimal)ou de maniere equivalente du nombre binaire correspondant (ABC)2. Dans le tableau, on a placearbitrairement A en poids fort.

On peut aussi envisager un representation algebrique (an sens de Boole bien sur), c’est a dire sousla forme de produits et de sommes des variables A,B,C et de leurs complements. Pour trouver cetterepresentation, on peut bien sur proceder de maniere empirique. En fait on peut montrer facilementqu’il existe un grand nombre de solutions au probleme. Mais elles ne sont pas toutes ”bonnes” : certainessont plus simples que d’autres, donc meilleures.

Il existe une maniere parfaitement systematique (donc un peu lourde) pour determiner une representationalgebrique de F . Elle consiste a ecrire F soit sous la forme de produits de sommes de variables, soitsous la forme de sommes de produits. A partir de ces representations dites canoniques, il existe desmethodes pour simplifier l’expression : soit utiliser au mieux les axiomes et theoremes du tableau 7.1,soit utiliser une methode ”graphique” due a Karnaugh, utilisant le fameux code de Gray.

7.6.2 Representations canoniques des fonctions logiques : somme de pro-duits

Reprenons l’exemple du tableau 7.2. Nous avons complete ce tableau en rajoutant une colonne mN

constituee de produits de toutes les variables (ici 3) . En inversant ou non chacune des variables, on

7.6. FONCTIONS LOGIQUES 85

obtient 23 = 8 produits differents.

N A B C F (A,B, C) mN

0 0 0 0 0 A.B.C

1 0 0 1 0 A.BC

2 0 1 0 1 ABC

3 0 1 1 0 ABC

4 1 0 0 0 AB.C

5 1 0 1 1 ABC

6 1 1 0 0 ABC

7 1 1 1 1 ABC

(7.3)

Prenons par exemple le cas N = (4)10 = (100)2, soit A = 1, B = C = 0. A cette combinaison des 3variables on associe astucieusement le produit m4 = A.B.C : ce produit vaut 1 puisque A = B = C = 1.Cette propriete est vraie pour tous les produits mN . Reciproquement, si un element mN vaut 1, alorstous les autres m sont nuls. Par exemple si m4 = 1, necessairement A = B = C = 1, donc (ABC)2 = 100et par construction, les autres mN (N 6= 4), ne pouvant pas correspondre a A = B = C = 1, sont nuls.En anglais les produits mN s’appellent des minterms. C’est grace a cette propriete d’exclusion que l’onpeut ecrire la fonction booleenne F (A,B, C) a l’aide de sommes de produits. En effet, le tableau nousindique que F vaut 1 pour N = 2 (i.e. A = 0 et B = 1 et C = 0) OU pour N = 5 (i.e. A = 1 et B = 0et C = 1) OU pour N = 7 (i.e. A et B et C = 1) ; F est nul dans les autres cas. D’ou :

F (A, B,C) = ABC + ABC + ABC = m2 + m5 + m7 (7.4)

Cette expression exprime le fait que F est non nul pour 3 combinaisons des variables A,B, C (et leurscomplements) et nul dans tous les autres cas. La maniere dont nous l’avons obtenue prouve de plus quecette expression sous forme de somme de minterms est unique.

Ceci dit, (7.4) n’est pas necessairement, loin de la, l’expression la plus simple. En effet, on peut parexemple ecrire ABC + ABC = AC(B + B) = AC (distributivite), d’ou F = ABC + AC. Plutot qued’utiliser toutes les potentialites de l’algebre de Boole, on peut simplifier une expression sous forme desomme de minterms de maniere tres systematique. Voici la methode.

7.6.3 Tables (diagrammes) de Karnaugh : simplification d’une somme deproduits canoniques

Dans l’exemple precedent,la somme ABC+ABC se transforme en AC, donc ne depend en fait pas deB ( on a utilise B + B = 1 quelque soit B). Dans des cas plus compliques, certaines simplifications sontplus difficiles a detecter. La methode des diagrammes de Karnaugh permet de simplifier sans difficulte lessommes canoniques de produits. Prenons un exemple (voir tableau 7.5) avec une fonction de 4 variables


F (A,B, C, D) dont la table de verite comporte donc 24 = 16 lignes :

N A B C D F mN

0 0 0 0 0 1 A.B.C.D

1 0 0 0 1 0 A.B.C.D

2 0 0 1 0 1 A.B.C.D

3 0 0 1 1 0 A.B.C.D

4 0 1 0 0 1 A.B.C.D

5 0 1 0 1 1 A.B.C.D

6 0 1 1 0 1 A.B.C.D

7 0 1 1 1 1 A.B.C.D

8 1 0 0 0 1 A.B.C.D

9 1 0 0 1 0 A.B.C.D

10 1 0 1 0 1 A.B.C.D

11 1 0 1 1 1 A.B.C.D

12 1 1 0 0 0 A.B.C.D

13 1 1 0 1 1 A.B.C.D

14 1 1 1 0 0 A.B.C.D15 1 1 1 1 1 A.B.C.D

(7.5)

Nous avons pris un exemple dans lequel F est souvent egal a 1 de sorte que son expression canoniquecomporte un grand nombre de termes : m0 + m2 + etc... = A.B.C.D + A.B.C.D + etc.. Pour allegerl’ecriture on adopte la convention suivante :

F =∑

(0, 2, 4, 5, 6, 7, 8, 10, 11, 13, 15)

pour representer F sous forme d’une somme de produits canoniques (11 termes en tout). Separons le 4variables en 2 paquets de 2 variables (AB et CD ; pour 3 variables ABC on pourrait separer en A et BCou AB et C etc...). Construisons un tableau dont les lignes correspondent aux diverses valeurs possiblesde AB et les colonnes correspondent aux valeurs possibles de CD. Toutefois, nous allons ordonner leslignes et les colonnes de maniere tres particuliere, en utilisant le code de Gray. Au lieu d’ordonnerpar valeur croissante de AB (ou CD), c’est a dire 00, 01, 10, 11, nous utilisons la sequence 00, 01,11, 10 (on ne change qu’un seul bit a la fois). Cela donne le tableau suivant comportant 4 lignes et4 colonnes : Nous placons un 1 dans les cases correspondant a F = 1, et 0 dans le cas contraire (cequi n’est pas strictement indispensable ici). Pour mettre en evidence d’eventuelles independances vis avis de certaines variables, on cherche a regrouper les cases adjacentes contenant 1. Prenons les 4 casessituees au centre. Elles correspondent a B = D = 1. Par contre on observe que A et C prennent lesvaleurs 0 et 1. Il en resulte que la valeur F = 1 n’est pas affectee par les valeurs de A et C pour les 4minterms correspondant a cette region du diagramme. Leur contribution a la somme se reduit donc aBD. On peut maintenant saisir l’interet d’avoir classe les lignes et colonnes en ne changeant qu’un seulbit a la fois : on passe de la colonne 01 a sa voisine 11 en changeant seulement le bit C (et en gardant

7.6. FONCTIONS LOGIQUES 87

Figure 7.4 – Tableau de Karnaugh pour la fonction logique definie par la table de verite 7.5

le bit D = 1 invariant) et c’est cette particularite qui a permis de mettre en lumiere l’independance visa vis de C.

Il existe un autre ensemble de 4 cases adjacentes, mais ces cases sont un peu plus delicate a detecter.Considerons les 4 coins du tableau (correspondant a ABCD = 0000, 0010, 1000, 1010). On passe de lacolonne 00 a la colonne 10 en ne changeant que le bit C (on garde D = 0 constant). Ces colonnes sontdonc adjacentes ! De meme, les lignes 00 et 10 sont adjacentes (geometriquement il suffit de rajouter deslignes et des colonnes de maniere periodique : 00, 01, 11, 10, 00, 01 etc.. pour visualiser le phenomene).Ainsi, la somme des 4 minterms correspondants aux 4 coins se simplifie en B.D.

Nous n’avons pas totalement epuise les 11 minterms constituant l’expression canonique de F . Il enreste 3, dont 2 adjacents (par les bords) sur la seconde ligne du tableau, correspondant a (ABCD)2 =01000 et 0110. La somme des 2 minterms ne depend pas de C et s’ecrit ABD. Enfin il reste un dernierminterm celibataire, correspondant a ABCD = 1011, et au minterm ABCD. Si on etait peu vigilant, onconserverait ce minterm et on proposerait comme expression simplifiee F = BD+B.D+ABD+ABCD.En fait, la case correspondante n’est pas isolee. On peut la regrouper avec une case deja impliquee dans unregroupement, celle correspondant a (ABCD)2 = 1010. L’ensemble des deux minterms est independantede D et est egal a ABC. L’ecriture la plus simple de F obtenue grace aux diagramme de Karnaugh est

F = B.D + B.D + A.B.D + A.B.C

En resume la methode consiste a regrouper si possible des cases adjacentes de maniere a impliquerau moins une fois chacune des cases contenant 1.

7.6.3.1 Fonction inverse.

Si on s’interesse a la fonction F (A,B,C, D), cette derniere vaut 1 quand F = 0 et reciproquement.Le tableau de Karnaugh contient donc des 1, la ou se trouvaient des 0 pour F : F (A,B, C,D) =∑

(1, 3, 9, 12, 14). La regle pour passer de F a sont inverse F est donc tres simple : on reporte les indicesdes minterms qui ne se trouvent pas dans la liste correspondant a F . Par la methode de Karnaugh ontrouve F = A.B.D + A.BD + A.B.CD.

7.6.4 Representation canonique sous forme d’un produit de sommes.

Dans les exemples precedent, pour definir F completement nous nous sommes pose la question ”dansquelles circonstances F est-il egal a 1”. On peut se poser la question inverse : quelles sont les conditionssur les variables pour obtenir F = 0. Ce point de vue conduit a representer les fonctions booleennessous forme de produit de somme. Dans cette representation, si un des produit est nul, le produit totalest nul quelque soit la valeurs des autres termes.

Reprenons l’exemple a trois variables du tableau 7.3. Nous definissons des sommes canoniques MN ,appelee Maxterms (en anglais) :


N A B C F (A,B,C) MN

0 0 0 0 0 A + B + C

1 0 0 1 0 A + B + C

2 0 1 0 1 A + B + C

3 0 1 1 0 A + B + C

4 1 0 0 0 A + B + C

5 1 0 1 1 A + B + C

6 1 1 0 0 A + B + C

7 1 1 1 1 A + B + C

(7.6)

Par rapport aux minterms mN on note l’inversion des variables : M0 = A+B +C et non A+B +C.En effet, le but est d’obtenir une somme egale a zero (pour avoir A + B + C = 0 il faut necessairementA = B = C = 0). Dans l’exemple du tableau 7.6, si F s’ecrit comme un produit de sommes MN , pourassurer F = 0, il faut (et il suffit) que l’une quelconque des sommes M0, M1,M3,M4,M6 soit nulle. Dansle cas contraire, necessairement, F = 1. On obtient dans notre exemple l’identite :

F = (A + B + C).(A + B + C).(A + B + C).(A + B + C).(A + B + C)

soit aussi :F = M0M1M3M4M6 =

∏(0, 1, 3, 4, 6) =

∑(2, 5, 7) (7.7)

ou nous avons rappele l’expression de F en fonction de sommes de produits : les indices intervenantdans la representation de type

∑sont les indices n’intervenant pas dans la representation de type

∏.

La relation 7.7 est generale : elle nous donne la regle de passage entre la representation canonique sousforme de somme de produits a la representation sous forme de produit de sommes. Cette regle peutegalement se retrouver en appliquant le theoreme de De-Morgan.

Il nous reste a rechercher comment simplifier une representation canonique sous forme d’un produitde sommes. On peut par exemple proceder de la maniere suivante. Partant de la table de verite, onutilise le diagramme de Karnaugh pour determiner la forme simplifiee de la representation de F sousforme de somme de produit (voir §7.6.3.1). Puis on calcule (F ) = F en appliquant le theoreme de De-Morgan. Pour la fonction de 4 variables decrite par le tableau 7.5, apres simplification par la methodede Karnaugh, on obtient successivement :

F =(F

)= A.B.D + A.B.D + A.B.C.D = A.B.D . A.B.D . A.B.CD = (A+B+D ).(A+B+D).(A+B+C+D)

7.7 Realisation d’un fonction logique quelconque a l’aide deporte logiques

On peut realiser toutes les fonctions logiques F a l’aide de portes OU (OR), ET (AND) et d’inver-seurs. En effet, les portes OU et ET realisent l’addition et la multiplication de l’algebre de Boole. Ilexiste des portes OU et ET a 2, 3 ou 4 entrees. En presence d’un nombre superieur de variables on peutetre amene a mettre en cascade plusieurs portes. Par exemple pour realiser le produit de 5 variablesABCDE on peut utiliser une porte ET a 4 entrees dont la sortie est ABCD et utiliser une secondeporte ET a 2 entrees, dont une entree est ABCD (sortie de la porte a 4 entrees) et l’autre est E.

Pour realiser une fonction logique, la premiere etape consiste a simplifier la fonction F a l’aide del’algebre de Boole ou des tables de Karnaugh. Supposons cette etape franchie.

7.7. REALISATION D’UN FONCTION LOGIQUE QUELCONQUE A L’AIDE DE PORTE LOGIQUES89

7.7.1 Somme de produits.

Considerons la fonction F (A,B, C,D) = A.B.D + A.BD + A.B.C.D. Le circuit numerique realisantcette fonction est represente sur la figure 7.5 :

Figure 7.5 – Circuit realisant la fonction F (A, B, C, D) = A.B.D + A.BD + A.B.C.D (somme de produits)

Partant des variables A,B,C,D a l’aide d’inverseurs, on dispose des variables A, B , C, D. Puis oneffectue des multiplications de ces variables a l’aide de portes ET. Finalement, on somme ces produitsdans un porte OU (ici a trois entrees).

7.7.2 Produit de sommes

La fonction F = (A + B + D ).(A + B + D).(A + B + C + D) sous forme de produits de somme,conduit au schema de la figure 7.6 :

Figure 7.6 – Circuit realisant F (A, B, C, D) = (A + B + D ).(A + B + D).(A + B + C + D) (produits desommes).

Remarque : la fonction consideree ici est l’inverse de la somme de produits utilisee pour illustrer leparagraphe precedent.

7.7.3 Realisation de circuits avec des portes NAND

Les portes NAND (NON ET) sont faciles a realiser sur le plan technologique. Montrons que l’onpeut remplacer un circuit combinatoire quelconque constitue de porte ET, OU et d’inverseurs en un


circuit ne comportant que des portes NAND. Rappelons que la sortie Y d’une porte NAND est donneepar Y = (A.B.C...) si les variables d’entree sont A,B, C....

a) On peut realiser un inverseur avec une porte NAND a deux entrees, dont les deux entrees sontreliees : Y = A.A = A.

b) Une porte NAND suivie d’un inverseur est equivalent a une porte AND. Par exemple pour uneporte a deux entrees,

(AB

)= AB.

c) Considerons une porte OU (OR) dont la sortie est X = A + B + C..., et ou A,B, C.. represententles entrees. Placons un inverseur sur chacune des entree. La sortie devient Z = A+B+C.... Le theoremede De Morgan donne egalement Z = ABC... qui represente la sortie d’une porte NAND (voir figure7.7).

Figure 7.7 – Avec une porte NAND peut realiser l’inversion, la porte ET, la porte OU.

La strategie est donc la suivante (voir figure 7.8).

Figure 7.8 – Transformation d’un circuit combinatoire quelconque en un circuit ne comportant que des portesNAND.

On place deux inverseurs a la sortie des portes AND et a l’entree des portes OR (il s’agit d’uneoperation ”blanche” ; bien sur on conserve les inverseurs deja existant). Pour simplifier le dessin ces

7.7. REALISATION D’UN FONCTION LOGIQUE QUELCONQUE A L’AIDE DE PORTE LOGIQUES91

inverseurs additionnels sont simplement des cercles. Ayant isole toutes le portes NAND, si il reste deuxinverseurs en cascade, on les fait disparaıtre (puisque A = A).

On parle de l’universalite des portes NAND pour rappeler cette propriete remarquable. En fait,les portes NOR possedent egalement cette propriete !

7.7.4 Realisation d’un circuit a l’aide de portes NOR

Figure 7.9 – c) Avec une porte NOR on peut realiser l’inversion, la porte ET, la porte OU.

La sortie Y d’un porte NOR s’ecrit Y = A + B + C....a) On peut realiser un inverseur en reliant les entree d’une porte NOR : Y = A + A = A.b) Un porte NOR suivie d’un inverseur est une porte OR.c) Si on rajoute des inverseurs sur les entrees d’une porte AND, on obtient une porte NOR : Y =

A.B = A + B (voir figure 7.9).La procedure de transformation est analogue a celle proposee pour les portes NAND.


Chapitre 8

Circuits combinatoires

8.1 Introduction

Nous quittons les considerations tres mathematiques du chapitre precedent pour nous interesser ades circuits numeriques presentant un interet pour les applications. Ces circuits possedent des entreesde type E1, E2, E3... qui correspondent a des variables logiques et peuvent presenter une ou plusieurssorties S1, S2, S3... qui correspondent egalement des variables logiques (variables a deux etats, H et Lou 0 et 1). La propriete essentielle de ces circuits est que si toutes les entrees sont dans un etat biendetermine (et le sont depuis un temps relativement long a l’echelle de la rapidite de commutation descircuits), alors toutes les sorties sont parfaitement determinees :

S1 = F1(E1, E2, E3...) , S2 = F2(E1, E2, E3...) etc...

C’est cette propriete que recouvre le mot combinatoire. Nous verrons par la suite que ces circuitssont tres utiles mais qu’il leur manque une dimension tres importante, celle de pouvoir memoriserl’information. Les circuits sequentiels dont nous donnerons des exemples dans le chapitre 9 sont aucontraire des circuits numeriques dont l’etat des sorties n’est pas totalement determine par l’etat desentrees (elle depend de l’histoire passee du circuit).

Un probleme type en logique combinatoire est le suivant. On cherche a realiser une fonction lo-gique pour une application determinee. Il importe donc de bien definir ce que l’on cherche a realiser.Cette analyse doit conduire a determiner quelles sont les variables d’entree et de sortie, puis adeterminer les relations entre ces variables, par exemple a l’aide d’une table de verite si le nombre decombinaisons possibles n’est pas prohibitif. On est ensuite en terrain connu. Si on cherche une approchesystematique, on ecrit les fonctions booleennes correspondantes sous forme canonique et on les simplifie.Enfin, on realise le circuit a l’aide de porte logiques. Nous verrons que tres souvent il existe des circuitsintegres elabores qui permettent d’eviter au moins en partie l’utilisation de portes elementaires.

Il existe bien sur une multitude de circuits combinatoires, mais parmi cette multitude, il existequelques fonctions incontournables :

a) l’additionneur (et sa version simplifiee le demi-additionneur),b) le comparateur,c) le decodeur (codeur),d) le multiplexeur (demultiplexeur).En guise d’introduction, posons nous le probleme suivant. Un compteur decimal code binaire (BCD)

4 bits est un circuit integre qui comporte 4 sorties A0, A1, A2 et A3 (A3 correspond aux poids forts). Pardefinition, quand on incremente le compteur, sa sortie effectue la sequence 0000, 0001, 0010....1000, 1001,0000, 0001 etc.... Si on convertit ces nombres binaires en decimal, on obtient la sequence 0,1,2...8,9,0,1...Necessairement, les sequences de variables de sortie telles que 1100 ou 1111 ne doivent jamais ap-paraıtre 1. Afin de rendre plus attrayant le compteur, on desire voir une diode electroluminescente

1. Quand on etablit des tables de verite et des tables de Karnaugh, on peut traiter les combinaisons ”interdites” devariables comme suit. Dans une premiere etape, par soucis de symetrie, on suppose ces combinaisons possibles. Par exemplepour une fonction de 4 variables F (A, B, C, D) on travaille sur 24 = 16 combinaisons. Puis, si Ao, Bo, Co, Do et interdit,on ecrit F (Ao, Bo, Co, Do) = X. On pourra ensuite attribuer a X une valeur arbitraire 0 ou 1 (puisque la combinaisonn’existe pas), en ayant en vue une simplification optimum de l’expression de F .

93

94 CHAPITRE 8. CIRCUITS COMBINATOIRES

(LED) s’allumer a chaque fois que le compteur passe par 9. D’autre part, on desire utiliser des portesNAND pour alimenter la diode, qui doit s’allumer sur un niveau logique bas : L (ou 0).

On cherche donc a realiser un circuit combinatoire dont les entrees (4 en tout) sont les sortiesA0, A1, A2, A3 du compteur et dont l’unique sortie Y doit alimenter la LED. De plus Y doit etre a l’etatL (Y = 0) uniquement quand les entrees correspondent au nombre decimal 9, soit A3A2A1A0 = (1001)2.Dans tous les autre cas, on doit avoir Y = H = 1. D’ou Y = A3A2.A1A0. Il n’y a clairement pas d’etapede simplification dans ce probleme (1 seul minterm). La realisation du montage est immediate. On utiliseune porte NAND a 4 entrees et deux inverseurs (voir figure 8.1).

Figure 8.1 – Circuit alumant une diode electrolumiscente quand les 4 entree reprentent le nombre decimal9 en binaire : A3A2A1A0 = (1001)2.

La porte NAND peut se decomposer en une porte ET (AND) suivie par un inverseur (petit rond) :la sortie de la porte AND est Y et la sortie de la porte NAND est Y = Y qui est au niveau bas pour lenombre BCD 910 a l’entree. Il reste enfin a connecter correctement la diode. Si on la branche directemententre la sortie et la masse, elle sera eteinte pour 9 a l’entree. Il faut donc connecter la diode entre la sortiedu circuit combinatoire et la tension d’alimentation VDD des portes (cette tension en general absentedes representations est bien sur vitale pour faire marcher les circuits). La cathode de la diode est cotesortie, l’anode cote VDD. Ceci n’est toujours pas la bonne solution car si Y = L = 0 V , la tension auxbornes de la diode est VDD largement trop elevee. On doit donc ajouter une resistance R en serie avecla LED pour limiter le courant ID dans la diode (typiquement quelques centaines d’ohm).

8.2 Additionneur

8.2.1 Additionneur binaire parallele

Il s’agit d’effectuer l’addition arithmetique de deux entiers A et B, S = A + B. Ces entiers sontsupposes deja convertis dans le systeme binaire. Prenons un exemple. Supposons pour faire court queles entiers soient positifs et que l’on ne dispose que de 4 bits : 0 ≤ A, B ≤ 15 et prenons par exempleA = 610 = (0110)2 = A3A2A1A0 et B = 1110 = (1011)2 = B3B2B1B0. L’addition s’ecrit :

C 1 1 1 0A 0 1 1 0

+ B 1 0 1 1S 1 0 0 0 1

Nous avons represente les retenues dan la ligne C (carry en anglais). Le resultat de l’addition est biensur 1710 = (10001)2. Le fait particulier ici est que le resultat n’est pas 17 mais (0001)2 sur 4 bits : 17 =1 modulo 16. Eventuellement on pourra conserver la retenue sur le bit de poids fort pour un traitementulterieur.

8.2. ADDITIONNEUR 95

Cet exemple montre que la procedure d’addition implique un algorithme repetitif. Quand nous avionsintroduit le OU exclusif (XOR) nous avions ecrit :

X Y Z = X ⊕ Y0 ⊕ 0 = 00 ⊕ 1 = 11 ⊕ 0 = 11 ⊕ 1 = 0

Pour l’addition de 2 bits, il y a une grande similitude, mais nous devons prendre en compte lapossibilite d’une retenue. Quand on additionne les bits de poids n (0 ≤ n ≤ 3), on doit prendre encompte la retenue d’indice n− 1 (pour n = 0, il n’y a pas de retenue ; afin d’eliminer cet effet de bord, ilsuffit de conserver la procedure repetitive en imposant C−1 = 0). Voici la table de verite pour l’additionde 2 bits avec retenue. Sn represente le bit de rang n de la somme et Cn la retenue de rang n.

Cn−1 An Bn Sn Cn

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

(8.1)

Ce tableau nous indique que l’on doit construire un circuit combinatoire possedant 3 entree, An, Bn etCn−1 et deux sorties, Sn et Cn. Ce circuit s’appelle un additionneur (full adder). Possedant plusieursexemplaires d’un tel circuit, il est facile (voir figure 8.2) de realiser un additionneur binaire sur 4 bits :il suffit de relier la sortie Cn−1 de l’additionneur de rang n−1 a l’entree Cn−1 de l’additionneur de rangn.

Figure 8.2 – Additionneur binaire parallele 4 bits. Il est constitue de 4 additionneurs (full adder) Σ reliesentre eux via les sorties et entrees correspondant aux retenues. On applique simultanement les nombres binairesA3A2A1A0 et B3B2B1B0 sur les 8 entrees et on vient lire la somme sur les 4 sorties S3S2S1S0. Si necessaire onpeut aussi venir lire la retenue C3 si on a la possibilite de travailler ulterieurement sur plus de 4 bits.

De tels circuits additionneurs paralleles existent sous forme integree (souvent il s’agit d’additionnerdes octets, donc des entiers sur 8 bits). On utilise le mot ”parallele” pour signifier que tous les bits sontappliques simultanement sur les entrees ; il existe des circuits sequentiels dits serie, dans lesquels iln’existe qu’une seule entree de sorte que les bits sont introduits les un apres les autres au cours dutemps : dans les circuits combinatoires, le temps est absent de la description.

8.2.2 Additionneur (full adder)

Il reste maintenant a determiner comment realiser un additionneur Σ. La table de verite a dejaete etablie (tableau 8.1). On peut donc exprimer Sn et Cn sous forme de somme de produits, puis


simplifier l’expression a l’aide de tables de Karnaugh. En fait, cette methode n’est pas astucieuse. Lagrande similitude entre l’addition binaire et le OU exclusif permet en effet une autre formulation (i.e. pasuniquement sous forme de sommes et de produits, c’est a dire avec des OU, des ET et des inverseurs).En l’absence de retenue, l’addition binaire de An et Bn s’ecrit Dn = An ⊕Bn. Pour inclure la retenue,l’algorithme est le meme (on effectue une addition binaire supplementaire) : Sn = Dn ⊕ Cn−1 de sorteque :

Sn = (An ⊕Bn)⊕ Cn−1

L’expression de la retenue est un peu plus difficile a etablir. Si on cherche a utiliser a tout prix uneporte OU exclusif, on ne peut pas utiliser les diagrammes de Karnaugh. La table de verite nous indiqueque la retenue Cn est a 1 dans 4 cas (sur 8) :

a) quand An = Bn = 1 (quelque soit Cn), OUb) quand Cn−1 = 1 ET que An ⊕Bn = 1.Cette analyse nous conduit a :

Cn = AnBn + (An ⊕Bn).Cn−1

Bien entendu, la demarche utilisee ici fait appel a une certaine intuition et ne peut etre generalisee atout probleme d’analyse de circuits combinatoires ! La figure 8.3 represente le schema d’un additionneur(full adder).

Figure 8.3 – Additionneur (full adder) Σ effectuant la somme de An, Bn et de la retenue Cn−1 (3 variables enentree). Le circuit possede deux sorties, Sn (somme) et Cn (retenue). On utilise des portes XOR (OU exclusif),AND (ET) et OR (OU).

8.3 Comparateur

Il existe des circuits integres permettant la comparaison de deux entiers A et B sous forme binaire.Pour simplifier prenons le cas d’entiers positifs sur 4 bits. Le circuit comporte 8 entrees (A3A2A1Ao etB3B2B1Bo). Trois cas de figures peuvent se presenter : A = B, A < B et A > B. Le plus simple estd’envisager 3 sorties, respectivement (A = B), (A < B) et (A > B) qui seront actives (par exemple al’etat H) si la condition associee est realisee et inactives (etat L) dans le cas contraire.

La realisation d’un tel circuit a l’aide de portes logiques n’est pas tres difficile. Prenons la sortie laplus simple, celle correspondant a A = B. Cette condition est realisee si tous les bits sont identiquesdeux par deux. La table de verite correspondant a l’egalite de 2 bits est simplement :

An Bn Xn = A⊗B0 0 10 1 01 0 01 1 1

8.4. DECODEUR. 97

c’est a dire qu’il s’agit de la fonction NON Ou exclusif (appelee XNOR) : Xn = An.Bn + An.Bn =An.Bn + An.Bn. La fonction egalite s’ecrit donc :

EGA = XoX1X2X3

L’analyse du probleme pour les deux autres sorties est un peu plus compliquee. Considerons la sortieAPGB (A > B). On commence par examiner le bit de poids fort et on cherche dans quelles circonstancesla condition A > B est realisee. On vise l’ecriture de APGB sous forme d’une somme de produit. Il fautdonc envisager des situations favorables mais qui s’excluent mutuellement.

a) Si A3 > B3 la condition est realisee et le seul cas de figure est A3 = 1 et B3 = 0 : si A3B3 = 1 lacondition est realisee.

b) Si la condition A3 > B3 n’est pas realisee, il faut ecarter la situation A3 = 0 et B3 = 1 qui conduita B > A. Il reste donc le cas de figure A3 = B3 que l’on sait ecrire sous la forme X3 = 1. Cette conditionetant realisee, il faut maintenant comparer A2 et B2. On ramene a la discussion donnee dans a) : siX3A2B2 = 1, la condition A > B est realisee et cette condition s’exclue avec la condition A3B3 = 1.etc..

Finalement on ecrit la fonction sous la forme a) OU b) etc..

APGB = A3B3 + X3A2B2 + X3X2A1B1 + X3X2X1AoBo (8.2)

On obtient la sortie BPGA (B > A) en permutant les roles de An et Bn. Le schema complet ducomparateur 4 bits est donne sur la figure 8.4. 2

Figure 8.4 – Comparateur 4 bits.

8.4 Decodeur.

Considerons un circuit integre numerique possedant N entrees. Sur ces entrees, ont applique desvariables binaires Ao, A1...An...AN−1. Il peut s’agir par exemple d’un octet (N = 8) qui peut representertout simplement un entier code en binaire, ou un code ASCII, ou representer des signaux independantsetc... En d’autre terme, les An sont une representation codee (un code) de certaines variables. Il y a en

2. On ne cherche pas, a juste titre, a simplifier l’equation 8.2 a l’aide de la methode de Karnaugh. Il faudrait pourcela une grande table a 8 variables (les A et les B). Il est a l’evidence plus astucieux de tenter d’utiliser des portes XOR,lesquelles ne relevent d’ailleurs pas de la methode de Karnaugh.


tout 2N combinaisons possibles de An (on dit aussi 2N codes) mais en general, toutes ces combinaisonsne sont pas possibles. Le circuit integre possede M sorties. Il est construit de telle maniere que pour 1sequence particuliere a l’entree, indicee par m, une seule sortie Sm soit active (les autres etant passives).En logique positive, une seule sortie est a l’etat H, les autres etant a l’etat L. Un tel circuit s’appelle undecodeur.

8.4.1 Decodeur 1 parmi 8

Prenons le cas simple N = 3 et supposons que toutes les sequences de (A2A1Ao) soient possibles(par exemple l’entree est la representation binaire d’un entier positif compris entre 0 et 7. Il y a donc23 = 8 codes possibles a l’entree. Le decodeur doit donc comporter M = 8 sorties, S0S1...S7. Supposonsque l’etat actif correspondent a l’etat H. Si (A2A1Ao) = 000, c’est la sortie S0 qui est active et doncS0 = A2.A1.Ao etc... et si (A2A1Ao) = 111 c’est la sortie S7 qui est active : S7 = A2A1Ao. On peutfacilement verifier que cette procedure conduit bien a une seule sortie active pour un code d’entreedonne. Ce decodeur tres simple est dit decodeur 3 voies / 8 voies ou 1 parmi 8.

Exemple : le decodeur 74LS138 est un decodeur 1 parmi 8.On peut imaginer des decodeurs pour lesquels il existe 4 entrees representant le code BCD (decimal

code binaire) d’un entier. Il existe donc 10 sorties et non 16, puisque seulement 10 configurations d’entree,0000, 0001, ... 1001, sont possibles.

8.4.2 Decodeur 7 segments

Figure 8.5 – Decodeur 7 segments

Un autre exemple tres connu de decodeur est celui du decodeur ”7 segments” (voir figure 8.5). Ondesire afficher un nombre entier N compris entre 0 et 9 a l’aide de diodes ou de cristaux liquides. Il estpossible de reproduire a peu pres bien tous les chiffres de 0 a 9 a l’aide de 7 segments reproduisant lechiffre 8 sous forme d’un rectangle vertical traverse en son milieu par une barre horizontale. Ces segmentssont par exemples des diodes electroluminescentes (LED) qui, sur les fiches techniques, sont repereespar les lettres a,b,c,d,e,f,g,h. En eteignant la barre mediane, on reproduit le chiffre 0, en ne gardantallume que le cote droit vertical du rectangle on reproduit le chiffre 1 etc... Le nombre N a afficher estdisponible sous forme BCD (decimal code binaire, qui est donc un code !), c’est a dire a l’aide de 4 bits.Le passage d’un nombre sous forme BCD a sa representation visuelle necessite un decodeur particulier.En effet, ce circuit comporte 4 entree, avec seulement 10 combinaisons possible, et comporte 7 sorties(et non 10), lesquelles alimentent en courant les LED. La table de verite du decodeur est un peu longuea ecrire. Donnons juste les deux premieres lignes de cette table (dans laquelle les B representent lesentrees) :

B3 B2 B1 B0 a b c d e f g0 0 0 0 1 1 1 1 1 1 00 0 0 1 0 1 1 0 0 0 0

(8.3)

8.5. MULTIPLEXEUR. 99

Exemple : le decodeur 4511 est un decodeur BCD 7 segments, qui permet si on le souhaite dememoriser l’information (via l’entree Latch Enable”) donc de maintenir les diodes allumees dans unetat donne, meme si les entrees evoluent dans le temps.

8.4.3 Codeur

Le processus inverse du decodage est le codage. Nous ne developperons pas cet aspect.

8.5 Multiplexeur.

Un multiplexeur est un circuit integre dont le role est de selectionner des donnees. Il ne possedequ’une seule sortie Y . Il possede N entrees I0, I1...IN−1 (les donnees), avec N = 2n. Enfin il possede nentrees de selection So, S1...Sn−1 (on dit aussi lignes de selection). Le principe est tres simple. A l’aidedu selecteur on selectionne un numero de ligne d’entree : (Sn−1...S1S0)2 = k et la sortie Y recopie lesignal present sur cette ligne :

(Sn−1...S1S0)2 = k ⇒ Y = Ik

En se referent aux nombre d’entree, on dit que l’on a affaire a un multiplexeur 2n × 1 (ou MUX2n × 1).

Exemple : un multiplexeur a N = 4 lignes d’entree, I0..I3, possede 2 lignes de selection S1S0 ets’appelle un MUX 4× 1. La figure 8.6 represente un tel multiplexeur.

Figure 8.6 – Multiplexeur MUX 4× 1.

Son schema est simple a analyser. Par exemple, pour obtenir Y = Io, il faut appliquer S1 = S0 = 0,inverser ces deux variables de maniere a obtenir en sortie I0S1.S0 = I0 pour la porte ET a 3 entreesreliee a l’entree I0. Les sorties des autres portes ET sont a zero de sorte que la sortie de la porte OU a4 entrees est bien Y = Io.

On concoit que le multiplexeur joue le role d’un aiguilleur. Il existe bien d’autres applications. Parexemple, celle qui consiste a transformer une information sous forme parallele ( les bits I0, I1...IN−1

sont appliques et traites simultanement) en une information sous forme serie : on fait transiter les bitsI0...IN−1 successivement vers la sortie du multiplexeur. Il suffit pour cela d’incrementer progressivementle signal de commande S, a un rythme constant (scande par une horloge). Il faut ensuite recuperer cesbits. Cela necessite des circuits ”non combinatoires” que nous n’avons pas encore etudies.

Enfin, les multiplexeurs permettent de generer des fonctions logiques quelconques (voir TD).


8.6 Circuits combinatoires et temps.

Figure 8.7 – Circuit bloqueur

Nous avons insiste sur le fait que le temps n’est pas un parametre essentiel pour decrire le fonction-nement des circuits numeriques combinatoires. Toutefois, il est clair aussi que les entrees d’un circuitnumerique peuvent evoluer dans le temps. Avec un retard en general tres faible (on l’exprime en nsplutot que µs), la sortie evolue en fonction de l’evolution des entrees. Voici un exemple tres simplemontrant que les circuits combinatoires ne sont pas figes dans le temps. Il s’agit d’un circuit que l’onpeut appeler un bloqueur (voir figure 8.7). Il est constitue d’une seule porte AND ! Sur l’entree E1, oninjecte un signal carre periodique Ve(t) d’amplitude VDD (compatible avec la technologie de la porte),de rapport cyclique inferieur a 1/2 (impulsions carrees), et placant alternativement l’entree E1 dansl’etat H et L. Sur l’autre entree E2, on envoie un signal L ou H variant plus lentement dans le temps.Ce signal est un signal d’autorisation. Quand E2 est a l’etat H, le signal Vs(t) que l’on peut mesurer ala sortie Y de la porte ET reproduit le signal Ve(t), avec un tres leger retard (. 10 ns par exemple).En effet, sur le plan purement numerique, Y = E1.1 = E1. Inversement, quand E2 est a l’etat L, lasortie est a l’etat L puisque Y = E1.0 = 0. On peut ainsi fabriquer des trains d’impulsions dont la dureeest commandee par le signal en E2. Citons egalement comme exemple la transformation serie-paralleleevoquee a la fin du paragraphe precedent.

8.7 Aspects technologiques.

On peut classer les circuits numeriques en fonction des composants les constituant. On parle dans cecas de ”famille”. Une autre approche, qui n’est pas independante de la premiere, consiste a les classeren fonction de leur degre d’integration (densite de portes). Voici une presentation non exhaustive.

8.7.1 Integration.

Le degre d’integration des circuits numeriques varie dans des proportions enormes.i) Pour les circuits integres contenant seulement quelques portes logiques, on parle d’integration a

petite echelle (SSI, Small Scale Integration)ii) L’integration a moyenne echelle (MSI) correspond a une centaine de portes maximum par circuit

integre. Un decodeur, un compteur un peu elabore necessite ce type d’integration.En Travaux Pratiques, on utilise essentiellement des circuits SSI et MSI.iii) L’integration a grande echelle (LSI = Large Scale Integration) correspond a environ 104 portes

sur un circuit integre (sur une puce). Aujourd’hui, le mot ”grand” (large) peut faire un peu sourire.4i) Dans une circuits VLSI (Very Large Scale Integration), on compte au maximum 105 portes.5i) Dans les circuits ULSI (Ultra Large Scale Integration), on compte plus de 105 portes.Les microprocesseurs actuels (par exemple Intel) comportent pres de 109 transistors : la classification

ci-dessus n’avais visiblement pas prevu une evolution aussi rapide !Nous considerons maintenant deux grandes familles de circuits numeriques, dites TTL et CMOS.

8.7.2 Famille TTL.

Dans les circuits numeriques de la famille TTL (Transistor Transistor Logic) les elements actifs sontdes transistors bipolaires. Les circuits numeriques de pointe dans les annees 1960 etaient des circuitsTTL, en particulier la fameuse serie 74 (et sa version militaire 54) de Texas Instrument. La tensiond’alimentation devait etre tres voisine de VDD = 5V . On trouve toujours ce type de circuits. Le plus

8.7. ASPECTS TECHNOLOGIQUES. 101

connu est le ”7400”. Il contient 4 portes NAND a 2 entrees, ce qui conduit a 14 electrodes (avec leselectrodes de polarisation). Le temps de propagation est de l’ordre de 10 ns.

Avec le temps, differentes technologies sont apparues. Pour les distinguer on rajoute des lettres dansle nom du circuit.

Exemple : le 74LS00 : ce circuit utilise des transistors ”Schottky” (comportant une jonction metal-semiconducteur). Il consomme peu d’energie mais est assez lent.

8.7.3 Famille CMOS

Nous avons deja evoque cette famille a propos de l’inverseur. Les elements actifs sont des MOSFET(canal N et canal P) et il n’y a pas de resistances. Cette technologie permet un plus grande integrationqu’avec des transistors bipolaires, a plus faible cout. Les performances en rapidite ne sont pas meilleuresmais par contre la puissance consommee en regime statique est plus faible. VDD peut varier dans delarges proportions (3 a 15 V ).

Exemple : le circuit 74HC00 ne differe du 7400 que sur le plan de la technologie de fabrication, iciCMOS dite rapide.

8.7.4 Caracteristiques techniques.

Quand on regarde la fiche technique (”Data Sheet”) d’un circuit numerique, on est confronte aun grand nombre de parametres caracterisant les performances du circuit. Nous en avons en fait dejarencontre :

8.7.4.1 Tension, courants

VIH : niveau minimum de tension en entree (I = Input) pour avoir un niveau H (1 logique)VIL : niveau maximum de tension en entree pour avoir un niveau L (0 logique)Il existe des equivalents pour la sortie ; VOH , VOL.On raisonne sur les tensions, mais on ne peut pas passer sous silence les courants d’entree et de sortie

correspondant a ces niveaux de tension (IIH etc...). Un parametre relie a ces courants est la sortance.La sortie d’un circuit numerique est en general reliee a l’entree d’un ou de plusieurs circuits numeriques,de preference de la meme famille. La sortance est le nombre maximum de circuits que l’on peut branchera la sortie : au dela, les courants debites sont tels que la tension VOH correspondant a un etat H ensortie, s’ecroule (voir representation de Thevenin des sources reelles de tension).

8.7.4.2 rapidite

tPLH , tPHL representent les temps de propagation (retard) pour le passage d’un niveau L a unniveau H et reciproquement.

8.7.4.3 Consommation.

Un circuit numerique au repos ne consomme pas la meme puissance lorsqu’il est statique dans unetat L ou un etat H. D’autre part le fait de commuter de H a L (ou l’inverse) consomme aussi de l’energieet cet effet est tres important pour les CMOS.

Exemples : pour une circuit 74HCxx, la consommation par porte est de 2.5 mW en statique. Ellepasse a 170 mW en dynamique a 10 kHz.


Chapitre 9

Logique sequentielle : bascules,registres, memoires

9.1 Introduction.

Les circuits combinatoires n’ont pas de memoire. Il ne peuvent donc pas stocker l’information,meme un court instant. En particulier, nous avons presente un additionneur sans nous soucier d’ouvenait les entiers a ajouter, et ou allait le resultat : realiser un additionneur parallele (circuit purementcombinatoire) n’a aucun sens si l’on ne sait pas stocker l’information. Dans ce chapitre nous abordonscertains aspects du stockage de l’information sous forme numerique. Il existe plusieurs manieres destocker l’information :

a) Stockage de masse : bande magnetique, disque dur des ordinateurs, cle USB (memoire flash)etc... L’acces aux donnees peut etre relativement lent.

b) Stockage a acces rapide : memoires RAM (memoire vive), ROM (memoire morte) des ordi-nateurs.

c) Memoires rapides, par exemple registre, accumulateur au coeur du microprocesseur, dans l’unitearithmetique et logique (ALU).

C’est surtout sur l’aspect c) que nous allons porter notre attention, car c’est l’aspect le plus riche surle plan pedagogique. Le circuit de base dans ce domaine est la bascule (flip-flop). Dans la pratique onutilise assez peu les bascules de maniere isolee : on utilise plutot des circuits plus complexes construitsa base de bascules comme les compteurs et les registres, mais il est important d’en connaıtre le principede fonctionnement.

9.2 Bascules

On sait depuis longtemps fabriquer des bascules avec deux transistors bipolaires (BJT). Ne souhaitantpas revenir aux premiers principes, nous allons decrire les bascules comme des circuits composes de porteslogiques (nous reviendrons a l’echelle du transistor a propos des memoires SRAM). Parce qu’elle est laplus simple, nous commencons par decrire la bascule dite SR (Set-Reset ; on peut aussi l’appeler RS).Bien que cette bascule ne soit jamais utilisee de maniere isolee, elle permet de bien saisir comment onpeut memoriser l’information.

9.2.1 Bascule SR (Set-Reset) a portes NOR

On peut realiser des bascules avec des porte NOR ou des portes NAND. Quand on aborde pour lapremiere fois ces dispositifs, il est plus simple de commencer par les portes NOR car on travaille alorsen logique positive. Le schema d’un bascule SR constituee de 2 portes NOR est donne sur la figure 9.1.Le point essentiel est que les sorties des portes sont reliees aux entree (de maniere croisee). Ceci rappelleles circuits analogiques boucles tels que l’amplificateur a AO ou le trigger de Schmitt. Nous allonsvoir que cela ressemble a de la reaction positive, c’est a dire que les perturbations apportees a l’entreepeuvent induire un phenomene transitoire instable (qui s’auto-alimente), conduisant a l’analogue de la

103

104 CHAPITRE 9. LOGIQUE SEQUENTIELLE : BASCULES, REGISTRES, MEMOIRES

Figure 9.1 – Bascule SR en portes NOR.

saturation de la sortie des montages a AO. On note aussi que le circuit, s’il possede 2 entrees, possedeaussi 2 sorties.

9.2.1.1 Table de verite

On represente le fonctionnent d’un tel circuit a l’aide d’une table de verite, mais de nature un peudifferente de celles que nous avons utilisees pour les circuits combinatoires. Donnons le resultat :

bascule SR (portes NOR)

S R Q Q Commentaire0 0 inchangee inchangee memorisation du passe1 0 1 0 Set : on mets la sortie Q a 10 1 0 1 Reset : on remet la sortie Q a 01 1 0 0 Etat interdit

(9.1)

Deux lignes de cette table sont assez simples a decrire. Pour SR = (10)2, l’entree S = Set a l’etat H,impose (mets) la sortie Q a l’etat H. De meme, pour la combinaison SR = (01)2, l’entree R = Reset al’etat H, impose la sortie Q a l’etat L. En somme on active ou non la sortie en activant ou non l’entree.Ceci ressemble tout a fait a de la logique combinatoire. Le fait nouveau se passe sur la premiere ligne.Si ayant par exemple mis la sortie Q a H via SR = (10)2, on remets S a zero, SR = (00)2, la sortieconserve son etat anterieur, c’est a dire H. Le circuit sait donc memoriser une information ; tant queSR = 00, cette information est conservee (il faut bien sur aussi maintenir en fonctionnement la sourcede tension continue qui alimente les circuits !). Pour ces 3 cas de figure, la seconde sortie Q est, commele suggere son nom, dans l’etat complementaire de Q.

Enfin, et c’est une faiblesse du circuit, il est ”interdit” d’appliquer SR = (11)2 a l’entree. Cela veuten fait dire, que l’on ne peut pas predire quel sera l’etat ulterieur de l’evolution du circuit.

9.2.1.2 Fonctionnement.

Pour expliquer le fonctionnement de la bascule SR, on doit faire intervenir le temps (et se rappelerque la sortie d’une porte NOR est a 1 seulement quand les deux entrees sont a 0).

a) Supposons que l’on ait depuis un certain temps S = R = 0. Ceci ne permet pas, comme nous allonsle montrer de determiner l’etat des sorties (contrairement au cas d’un systeme purement combinatoire).supposons Q = 0 ; les deux entrees de la porte 1 sont donc a 0 (via la retroaction) et sa sortie Q est a1 ; une des entrees de la porte 2 etant a 1, sa sortie Q est a 0, conformement a l’hypothese de depart.Pour autant, ceci n’est pas la seule solution au probleme. En effet, si S = R = 0, comme le circuit estsymetrique, la solution Q = 1 est aussi solution (elle donne par retroaction sur la porte 1, Q = 0, quiconfirme, par retroaction sur la porte 2, Q = 1). Le fait qu’il y ait 2 solutions au probleme constitueune situation totalement nouvelle : l’etat des sorties ne depend pas uniquement de l’etat des entree :elle depend aussi de l’etat anterieur des sorties.

9.2. BASCULES 105

b) Soit τ le temps de reponse (temps de propagation) d’une porte NOR. A l’instant to, on faitpasser S de 0 a 1. Ceci impose Q(to + τ) = 0, quelque soit l’etat de l’autre entree de la porte 1. Cetteinformation est transmise a l’entree de la porte 2, et comme R = 0, la sortie de la porte 2 passe a 1 :Q(to +2τ) = 1. Cette information est transmise a l’entree de la porte 1, mais comme elle a deja sa sortiea 0, ceci n’a pas d’incidence sur la sortie qui reste Q(to + 3τ) = 0 : le systeme est dans une etat stableet cela confirme la table de verite. Notons Qn et Qn l’etat des sorties du systeme stabilise.

c) A l’instant t1 > to + 3τ , gardant R = 0, on remet S a zero (etape notee n + 1). Ceci n’a aucuneaction sur le circuit. En effet, la seconde entree de la porte 1 est a 1 et la sortie est Q = 0, quelque soitl’entree S. On resume ceci en ecrivant :

Qn+1 = Qn =⇒ Memorisation du passe (9.2)

d) A l’instant t2 > t1, gardant S = 0, on impose R = 1. Cette situation est symetrique de cellerencontree en b). Comme le circuit est symetrique, il suffit de permuter le role des portes 1 et 2 :Q(t2 + 3τ) = 0, Q(t2 + 3τ) = 1 (etat stable). Bien entendu si ulterieurement on remet R a 0, le circuitconserve intacte ses sorties, conformement a l’equation 9.2.

e) Il reste a examiner la derniere ligne de la table de verite. Partant de la situation d’equilibre b)(S = 1, R = 0, Q = 1, Q = 0), on fait passer R a 1 a l’instant t3. Cette action agit sur la porte 2 dontla sortie change d’etat : Q(t3 + τ) = 0. Puis via la retroaction, ceci n’a pas d’action sur la sortie de laporte 1 qui reste Q(t3 + 2τ) = 0. On peut montrer facilement que partant de l’equilibre S = 0, R = 1,Q = 0, Q = 1, mettre S a 1 conduit aussi a Q = Q = 0. On est donc dans la contradiction Q = Q, maisceci n’est pas le pire.

f) Partant de l’etat d’equilibre precedent R = S = 1, Q = Q = 0, on peut revenir a un etat ”normal”Set ou Reset en mettant a zero une des entrees. Les chose sont plus complexes si on cherche a memoriserla situation en placant simultanement les deux entrees dans l’etat 0 : peut-on appliquer l’equation 9.2 ?En fait, il importe de preciser ce que l’on entend par ”simultanement” : un decalage δt de l’ordre de τest tres probable. Supposons que ce soit R qui passe le premier a zero et que l’on ait δt > 2τ . Alors,le systeme a le temps de passer par l’etat stable S = 1, R = 0, Q = 1, Q = 0 et la remise a zero deS memorise cet etat conformement a l’equation 9.2. Si par contre le decalage est δt . τ , la descriptiondevient tres compliquee et on peut initier des oscillations. Symetriquement, si c’est S qui passe a 0 enpremier on peut se retrouver suivant les cas avec un etat stable Q = 0, Q = 1 ou avec un systemeoscillant. C’est surtout pour ces raisons qu’il faut exclure la possibilite R = S = 1 du fonctionnementde la bascule SR.

9.2.1.3 Exemple de comportement dans le temps d’une bascule SR en portes NOR

Figure 9.2 – Exemple de chronogramme pour une Bascule SR en portes NOR (sortie Q non represente).

Afin de completer et illustrer les informations contenues dans la table de verite, nous avons representesur la figure 9.2 un exemple d’evolution dans le temps des entrees et de la sortie Q d’une bascule SR.


9.2.2 Bascule SR a porte NAND.

Figure 9.3 – Bascule SR a porte NAND

On peut realiser une bascule SR a l’aide de 2 portes NAND. Le fonctionnement est similaire a celuide la bascule SR a porte NOR. Si on compare la table de verite de ces deux portes, pour la porteNOR, la sortie est a 1 uniquement pour les 2 entrees a 0, alors que pour la porte NAND la sortie esta 0 uniquement pour les 2 entrees a 1. Il en resulte que le fonctionnement de la bascule SR constitueede portes NAND se deduit de celui de la bascule constituee de portes NOR en remplacant 1 par 0et reciproquement. En d’autres termes la bascule en NOR travaille en logique positive (une entree estactive a l’etat 1), alors que la bascule SR en NAND on travaille en logique negative : les entrees sontactive a l’etat 0. Dans la definition (arbitraire) des sorties de la bascule SR en portes NAND (voir figure9.3), la sortie Q est la sortie de la porte 1 (celle connectee a l’entree S), contrairement a la bascule SRen portes NOR. Il en resulte la table de verite suivante, dans laquelle Q = 1 dans l’etat Set et Q = 0dans l’etat Reset, comme pour la bascule en portes NOR :

bascule SR (portes NAND)

S R Q Q Commentaire1 1 inchangee inchangee memorisation du passe0 1 1 0 Set : on mets la sortie Q a 11 0 0 1 Reset : on remet la sortie Q a 00 0 1 1 Etat interdit

(9.3)

9.2.3 Horloge

En conclusion,a) Notre premier contact avec les bascules nous a permis de comprendre comment on pouvait obtenir

un effet de memoire grace a la retroaction et aux proprietes des portes NOR ou NAND.b) Il nous a permis d’evoquer un autre aspect de l’electronique numerique, la notion de simultaneite.c) Enfin, nous avons mis en evidence un defaut des bascules SR, l’existence d’une configuration

interdite a l’entree.Le point b) concerne en fait la synchronisation des circuits numeriques. Dans l’expose sur la bascule

SR que nous avons fait, les signaux envoyes sur les entree S et R ne sont pas synchronises (on peut lesmodifier de maniere totalement independante). Un circuit fonctionnant suivant ce mode s’appelle uncircuit asynchrone. Au contraire, dans les circuits synchrones, les signaux sont synchronises, c’est adire que les changements d’etats (0 vers 1 ou l’inverse) se font en des instants bien choisis. Au coeur d’undispositif synchrone se trouve une horloge. Cette horloge genere des signaux carres (alternativementL et H) et c’est a l’aide de ce signal d’horloge que l’on parvient a synchroniser les changements d’etatsnon seulement des entrees d’une bascule, mais plus generalement des systemes numeriques complexes :les ordinateurs de bureau possedent une horloge interne, dont la frequence est actuellement de l’ordrede quelques GHz et qui synchronise le fonctionnement du processeur. Ainsi, tout circuit numeriquesynchrone possedent une entres horloge.

Remarque : pour synchroniser des circuits on utilise en general un signal d’horloge constitue d’impul-sions de duree tres breve, typiquement un dizaine de ns. En effet, dans certains circuits il est imperatif

9.2. BASCULES 107

que cette duree (appelee temps de maintient) soit inferieure au temps de propagation des signaux entrel’entree et la sortie du circuit.

On sait resoudre le point c) : les bascules dites JK ne possedent pas cette limitation des basculesSR.

9.2.4 Bascule SR synchrone

Figure 9.4 – Bascule SR a portes NAND synchrone

Le principe de fonctionnement des bascules synchrones est le suivant. Supposons que le signal d’hor-loge travaille en logique positive (horloge = clock, d’ou au choix la lettre C ou CLK pour designer l’entreehorloge ou le signal lui-meme). Quand C = 0, les entrees (ici S et R) sont inactivees : la sortie de labascule ne depend plus des eventuelles modifications des entrees (la bascule travaille en memorisation).Quand l’horloge passe de l’etat L a l’etat H (de 0 a 1), c’est a dire sur un flanc de montee du signald’horloge, Les entrees sont prises en compte. En regle general, on s’arrange pour que les modificationseventuelles des entrees aient lieu avant l’arrivee du flanc de montee du signal d’horloge. Dans ce cas, autemps de propagation pres dans les portes constituant la bascule, les changements eventuels des sortiesont lieu tout de suite apres le flanc de montee du signal d’horloge (en gros en meme temps si on observele phenomene a une echelle de temps plus grande). C’est donc bien l’horloge qui declenche (qui scande)les changements d’etats.

Prenons le cas d’une bascule SR a portes NAND (voir figure 9.4). Nous savons que l’etat dememorisation est obtenu pour S = R = 1. La bascule est constituee de deux etages, le second etantla bascule SR proprement dite, alimentee par les sorties S1 et R1 du premier etage. Si dans le premieretages, on combine le signal d’horloge C avec une entree (par exemple S) dans une porte NAND pourobtenir en sortie S1 = C.S = C + S, si C = 0 (donc C = 1), quelque soit S, la sortie S1 de la portesera a 1, donc correspondra a l’etat de memorisation (on applique le meme traitement a l’entree Rpour produire R1 = 1) . Inversement, si C = 1 (donc C = 0), les sorties S1 et R1 des portes NANDreproduiront les entree (S ou R), mais inversees.

La figure 9.4.a represente le schema d’une bascule SR synchrone a portes NAND. Elle possede 3entrees, S , R et l’entree horloge C. Le circuit comprend 4 portes NAND. D’apres ce qui precede, cettebascule SR travaille en logique positive. Son fonctionnement est resume dans le tableau suivant (sortieQ non representee ; le symbole X represente une valeurs quelconque, 0 ou 1) :

bascule SR synchrone (portes NAND)CLK S R Q Commentaire

0 X X inchange memorisation du passe1 0 0 inchange memorisation du passe1 1 0 1 Set1 0 1 0 Reset1 1 1 interdit Etat interdit

(9.4)

Il existe des bascules SR qui declenchent (changent eventuellement d’etat) sur les flancs de descentedu signal d’horloge (quand C = H, la sortie est independante des entrees S, R). Afin de distinguer les


deux modes de fonctionnement, on introduit le signe de l’inversion (petit cercle) a l’entree horloge de laporte (voir figure 9.4.b et 9.4.c).

Remarque : nous ne pretendons pas representer tous le detail des circuits contenus a l’interieurs descircuits integres disponibles sur le marche : nous nous limitons aux principes.

9.2.5 Bascule D synchrone.

Figure 9.5 – Bascule D synchrone

La bascule D est une bascule ne possedant qu’une seule entree (en plus de l’entree horloge). Elle estobtenue en imposant systematiquement R = S a l’aide d’un inverseur (voir figure 9.5). Noter que lesportes NAND situees a l’entree inverse les signaux S et R quand CLK = 1).

Comme pour les bascules SR synchrones, les bascules D peuvent declencher sur les flancs de monteeou de descente du signal d’horloge. A ceci pres, elles ont toutes le meme mode de fonctionnement : lasortie Q recopie l’entree comme le montre le tableau 9.5. L’horloge decoupe le temps entre le tempsavant le flanc de montee (on indice par n la situation anterieure a l’arrivee de ce flanc) et apres le flancde montee (indice par n + 1).

CLK D S R Qn+1 commentaire

0 X X X Qn memorisation1 0 0 1 0 Qn+1 = D1 1 1 0 1 Qn+1 = D

(9.5)

Il peut sembler sans interet de recopier la signal d’entree vers la sortie. En fait il n’en n’est rien car lafonction de la bascule est de memoriser l’entree : on la recopie, puis si on maintient CLK = 0, on gardeen memoire cette information. La bascule D est bien une memoire ! Nous verrons que convenablementreliees, des bascules D peuvent constituer un registre a decalage.

9.2.6 Bascules JK.

Figure 9.6 – Bascule JK

Il existe bien d’autres bascules. Nous presentons pour terminer la bascule JK synchrone qui etendle fonctionnement de la bascule SR synchrone au cas S = R = 1 (en logique positive). Elle possede

9.2. BASCULES 109

2 sortie Q et Q (cette derniere est dans tous les cas l’inverse de Q) et 3 entrees CLK (horloge), J etK (analogue de S et R). Le schema de principe d’une bascule JK est donne sur la figure 9.6. On notela presence de portes NAND a trois entrees et d’une double retroaction : en particulier, la sortie de laporte NAND a trois entree n 1 est S = J(CLK)Q = J +(CLK)+Q. Quand l’horloge autorise la priseen compte des entrees, CLK = 1, S = J + Q. L’etage de sortie est une bascule SR.

Le declenchement se fait sur les flancs de montee du signal d’horloge. Le fonctionnement de la basculeJK est donne par la table de verite 9.6, dans laquelle nous avons utilise un mode de representationdifferent de celui que nous avions utilise pour les bascules SR et D synchrones : au lieu de faire apparaıtrel’etat (0 ou 1) de l’horloge, nous avons fait apparaıtre par une fleche verticale (symbolisant un flancde montee) le changement d’etat de ce signal. A ce tableau il faut bien sur ajouter le fait que si l’onmaintient le signal d’horloge CLK = 0 (etat L), les modifications des entrees J et K ne sont pasrepercutees sur les sortie (memorisation, S = R = 1).

CLK J K Qn+1 commentaire↑ 0 0 Qn memorisation↑ 1 0 1 Set↑ 0 1 0 Reset

↑ 1 1 Qn Inversion

(9.6)

Nous ne ferons pas une analyse complete du fonctionnement de la bascule (voir TD). Examinons laderniere ligne du tableau puisqu’elle represente un fait nouveau par rapport a la bascule SR. Soit τ letemps de propagation a travers une porte. Supposons que l’on ait J = K = 1 , Q = 0 et Q = 1 justeavant l’arrivee du flanc de montee de l’horloge . La bascule possedant 2 etages, une possible modificationde la sortie ne peut se produire qu’au bout d’un temps ≥ 2τ . Comme les sorties sont reliees aux entrees,nous ajoutons une condition supplementaire : les modifications des sorties ne doivent pas avoir (via laretroaction) d’influence sur le comportement ulterieur de la bascule. Pour satisfaire cette contrainte, ilsuffit de faire en sorte que le signal d’horloge repasse a 0 avant que les sorties ne changent d’etat. Noussupposons donc que le temps de maintient du signal d’horloge est inferieur a 2τ (par exemple CLKrepasse a 0 au bout d’un temps voisin de τ). On note t = 0 l’instant ou CLK passe de 0 a 1. Le tableausuivant decrit l’evolution de la bascule dans le temps.

t J K CLK S R Q Q Commentaire< 0 1 1 0 1 1 0 1 un etat stable possible0 1 1 ↑ 1 1 0 1 arrivee de l’impulsion d’horlogeτ 1 1 ↓ 0 1 0 1 fin de l’impulsion d’horloge2τ 1 1 0 1 1 1 1 S et R independants de Q et Q3τ 1 1 0 1 1 1 0 fin de l’evolution de la basule

t > 3τ 1 1 0 1 1 1 0 Etat final Qn+1 = Qn

La porte NAND no 1 transmet S = J+(CLK)+Q et la porte NAND no 2 transmet R = K+(CLK)+Q.On obtient le deroulement suivant.

a) pour t < 0, CLK = 0 impose R = S = 1 qui correspond a l’etat de memorisation de l’etage desortie (bascule SR a porte NAND).

b) pour t = 0, l’horloge presente un flanc de montee. En raison des temps de propagations, les sortiessont inchangees.

c) pour t = τ , la porte n1 voit sa sortie passer a 0 puisque a l’instant t = 0+ les trois entrees de laporte n 1 sont a 1. Comme Q = 0, la sortie de la porte 2 reste inchangee (R = 1).

d) pour t = 2τ , le passage a 0 de S a l’instant τ se traduit par la passage a 1 de la sortie Q. Lessorties S et R du premier etage sont fixes definitivement a 1 par le retour a 0 de CLK.

e) Le passage de Q a 1 a l’instant 2τ transmis a l’entree de la porte no 4 se traduit par le passagede Q a 0 (car R = 1). Il n’y a plus aucune incidence sur S ou R. L’etat stable final correspond a l’etatde memorisation (S = R = 1) d’une bascule SR a portes NAND.

Cet exemple montre a quel point la retroaction dans les circuits numeriques est un problemed’electronique delicat et deborde tres largement le cadre de l’algebre de Boole.


Nous ne presenterons pas les compteurs dans cette introduction sur les circuits numeriques. Afinde donner une ouverture sur le stockage de l’information sous forme de bits, nous decrivons ci-dessousle fonctionnement d’un registre a decalage.

9.3 Registre a decalage a bascules D.

Figure 9.7 – Registre a decalage constitue de bascules D.

La figure 9.7 represente un registre a decalage constitue par la mise en cascade de N bascules D(Do, D1...DN−1). Le principe de fonctionnement est le meme que celui des afficheurs de calculettes. Onentre les donnees (ici les bits) les un apres les autres dans la bascule situee le plus a gauche. Au fur eta mesure que les bits sont rentres, les bits se decalent vers la droite. Au bout de N operations, les bitsoccupent les sorties des N bascules, le dernier bit entre est dans la bascule la plus a gauche, le premierentre, apres N decalage, se retrouve a la sortie de la bascule le plus a droite.

C’est l’horloge qui synchronise le decalage des bits vers la droite : toutes les bascules sont reliees ala meme horloge. La ligne d’entree (entree Do) doit egalement etre synchronisee avec l’horloge. Soit Tla periode de l’horloge et τp ¿ T le temps de propagation dans une bascule. Les flancs de montee dusignal CLK se presentent aux instants 0, T , 2T , etc... Le bit a rentrer dans le registre doit etre present al’entree Do de la premiere bascule avant le premier flanc de montee de l’horloge. Une solution consistepar exemple a synchroniser l’arrivee des bits par l’horloge principale et a retarder ce signal d’horlogeavant de l’envoyer sur les entrees horloge Co, C1...CN−1 des bascules.

Avant toute operation, on remets a zero (RAZ) les bascules : Qj = 0. Sur les bascules il existeen effet une electrode qui permet d’effectuer cette RAZ. A l’instant t = 0, le flanc de montee sur Co

permet de recopier le premier bit Bo vers la sortie Qo de la bascule Do. En tenant compte du tempsde propagation dans Do, Qo(τp) = Bo. Par contre, et c’est tres important, Qo(0) = 0. Il en resulte que,grace a ce tres faible decalage dans le temps, quand le flanc de montee de l’horloge arrive en t = 0,la bascule D1 recopie 0 en sortie et non Bo. Au second flanc de montee de l’horloge (coup d’horloge),le bit B1 est deja present a l’entree D0. La bascule no 0 recopie son entree Qo(T + τp) = B1 ecrasantl’ancienne valeur Bo. Heureusement, avant que cette ecrasement se produise, a l’instant t = T , la basculeno 1 recopie son entree D1 = Qo(T ) = Qo(τp) = B0. A l’instant T + τp, on a donc Q0 = B1 et Q1 = B0

et ceci grace aux retards de propagation dans les bascules ! Le processus se poursuit ainsi de maniererepetitive. Au Nieme coup d’horloge le dernier bit BN−1 entre dans la bascule no 0 et B0 entre dans labascule no N-1 : l’ensemble du mot de N bits est memorise dans le registre a decalage, au niveau dessorties des bascules D.

Ce type de registre se prete donc a la transmission de l’information sous forme ”serie” (c’est le modede transmission dans les liaisons par cable de type RS232). Il existe aussi un mode de transmission enparallele (tous les N bits d’un seul coup) : nous ne developperons pas cet aspect.

Pour terminer cette introduction sur les circuits numeriques, nous presentons le principe des memoiresvives.

9.4 Memoires

Nous avons deja insiste sur l’importance centrale des memoires en electronique numerique. Lesmemoires permettent de stocker l’information sous forme de bits (d’octets en general). Un ”point

9.4. MEMOIRES 111

memoire” doit pouvoir stocker de l’information (bit 0 ou 1), mais aussi doit pouvoir etre lu (READ)et eventuellement etre modifie (ecrit, WRITE). Il existe trois grandes categories de memoires :

i) Les memoires de masse : disque dur (magnetique), bande magnetique etc... L’acces a l’informa-tion (aux bits) est lent mais elles sont non volatiles, c’est a dire que l’information est maintenue memeen l’absence de source d’energie (source de tension).

ii) Les memoires mortes. C’est par exemple dans ce type de memoire qu’est stocke le BIOS (BasicInput Output System) des PC, qui est charge dans la memoire vive au moment du demarrage du PC.Un autre exemple plus recent est celui des cles USB (memoires flash). Elles sont concues essentiellementpour etre lues (READ), mais on peut aussi les modifier (WRITE), cette operation etant relativementlente (a l’aune des memoires vives). Ce memoires sont non volatiles. Sur le plan technologique, dansune memoire flash, le support de l’information est un type particulier de MOSFET, dont la grille esttotalement isolee (grille flottante). Le transistor est normalement bloque (correspond au stockage d’un1). A l’aide d’un champ electrique eleve, on peut injecter des charges sur la grille a travers l’isolant.Ces charges produisent un champ electrique dans le canal qui devient conducteur (tension entre grilleet source au dessus de la tension de seuil). L’etat passant correspond au stockage d’un 0. Les charges”enterrees” sur une grille isolee peuvent y demeurer pendants de nombreuses annees sans alteration :c’est cette caracteristique qui donne son caractere non volatile a la memoire. L’application d’un champeleve en sens contraire permet de supprimer les charges stockees sur la grille pour passer d’un bit 0 a unbit 1. Ce type de memoire porte le nom de EEPROM (Electrically-Erasable Programmable Read-OnlyMemory), ou le mot Electrically rappelle la procedure employee pour agir sur l’etat du transistor.

iii) Les memoires vives RAM (Random Acces Memory). Ces memoires sont a acces rapide (enlecture et ecriture), mais elles sont volatiles : on perd l’information quand on supprime la source detension. C’est ce type de memoire que nous allons un peu developper ci-dessous. Il existe en fait deuxgrands types de memoires RAM :

a) les memoires DRAM (Dynamic Random Acces Memory). Elles sont basees sur le stockage d’unecharge electrique dans un condensateur. L’ecriture et la lecture se fait par l’intermediaire d’un transistorMOS. Les ordinateurs de bureau possedent actuellement des memoires DRAM d’au moins 1 Go (Gigaoctets). Ces memoires, peu couteuses, doivent etre rafraıchies (regenerees) un grand nombre de fois parseconde en raison des courants de fuite dans les condensateurs MOS.

b) les memoires vives SRAM (Static Random Acces Memory). L’information est stockee dans desbascules. Elles sont plus couteuses mais d’un acces plus rapide que les memoires DRAM. Ce type dememoire est utilise dans ce qu’on appelle les memoires cache, dans ou a l’exterieur des microprocesseurs(memoire de relativement faible capacite mais tres rapide, dans laquelle sont stockees les informationsles plus recentes lors de l’execution d’un tache).

9.4.1 DRAM

Figure 9.8 – Memoire DRAM a un seul transistor

Nous avons deja evoque ce type de memoire §3.4. La figure 9.8.a donne le principe d’une cellulememoire DRAM. Elle est constituee d’un condensateur CS (qui stocke une charge electrique avec lacorrespondance 1 pour le condensateur charge et 0 quand il est decharge) et d’un transistor MOSFETQN a canal N. Typiquement CS ≈ 30 fF . Quand la capacite est chargee a travers le transistor QN ,la tension aux bornes est VCS = VDD − Vt ou Vt = VDS est la tension de seuil du MOSFET. Cet etat


correspond au stockage d’un bit 1. Inversement un bit 0 correspond a CS decharge. Compte tenu de sasimplicite, la cellule memoire occupe une place tres reduite, d’ou la possibilite de realiser des memoiresde grande capacite

Avant d’aller plus loin nous devons introduire rapidement quelques notions sur l’architecture desmemoires.

9.4.1.1 Architecture des memoires.

Les cellules memoires (memorisant chacune un bit 0 ou 1) sont organisees sous forme de matrice(voir figure 9.8.b). Un memoire possedant une capacite de stockage de 2M+N bits contient 2M rangees(”horizontales”) et 2N colonnes (”verticales”), typiquement avec M = N ou voisins. Un cellule par-ticuliere est donc a l’intersection d’une rangee (noi) et d’une colonne (noj). Le couple i, j permet dedefinir l’adresse de la cellule dans la memoire.

Les cellules memoires situees sur une rangees donnee sont toutes reliees electriquement par unconducteur et forment ce que l’on appelle une ligne de mots (Word Line). De meme les cellules situeessur une meme colonne sont reliees electriquement et forment une ligne de bits (Bit Line).

9.4.1.2 Fonctionnement : lecture-ecriture

Sur la figure 9.8.a apparaissent deux conducteurs (Word line et Bit line) qui permettent d’accedera la cellule memoire, pour la lire et eventuellement la modifier. On note que ces deux lignes ne jouentpas un role symetrique : la grille de QN est reliee a la Word line alors que la Bit line est reliee au draindu transistor.

Quand on veut activer une cellule memoire (i, j), on applique une tension VW > Vt sur la Word linei, donc sur la grille du transistor QN qui devient conducteur. Ceci met en communication la capaciteCS avec la Bit line. Cette derniere possede en fait une capacite CB . Pour une operation de lecture, onporte la Bit line a un potentiel VB de l’ordre de VDD/2 et on observe l’evolution de ce potentiel : siCS est charge, VB augmente ; il diminue si CS est decharge, ce qui permet de distinguer un 1 d’un 0.Noter que la lecture d’une DRAM est destructive : la difference de potentiel apres lecture n’est ni 0 niVDD − Vt. Il faut donc remettre la cellule en etat apres lecture.

L’operation d’ecriture est similaire. La donnee a mettre en memoire est vehiculee par la Bit line. Sion veut stocker un 1, le potentiel de la Bit line est VDD. Parallelement, on rend conducteur le MOSFETvia la Word line : VDD = VCS

+ VDS avec VDS = Vt.

9.4.1.3 Rafraıchissement

En temps normal, une cellule est isolee du reste des circuits (MOSFET bloque). Compte tenu de latechnologie, il existe un courant de fuite dans le transistor et dans l’isolant du condensateur (silice detres faible epaisseur). Cs se decharge avec une constante de temps largement inferieure a la seconde.Il est donc necessaire de rafraıchir la memoire typiquement toutes les 10-20 ms. L’operation s’effectuerangee par rangee et pendant le rafraıchissement la memoire est indisponible (typiquement 2% du tempsce qui n’est pas tres penalisant).

9.4.2 SRAM

Comme pour les DRAM, nous allons nous appuyer dans notre description sur le fait que l’on peut blo-quer ou rendre passant un MOSFET a l’aide d’une tension. Les cellules memoires SRAM en technologieMOS sont constituees de 6 MOSFET.

9.4.2.1 Bistable.

La cellule d’une memoire vive statique est construite autour d’un bistable (Latch). La figure 9.9.adonne le principe d’un bistable construit a l’aide de deux inverseurs montes en retroaction croisee. Cesysteme possede deux etats stables. En effet, soit τ le temps de propagation et supposons que l’onimpose a t = 0, A1 = Q = 0. Ceci entraıne Q(τ) = 1, A2(τ) = 1, confirmant Q(2τ) = 0, A1(2τ) = 0et Q(2τ) = 1. On obtient un second etat stable en imposant A1 = Q = 1, conduisant a Q = 0. Si onimpose A1 = A2 = Q = Q = 0, on peut facilement montrer que cette configuration est instable et que

9.4. MEMOIRES 113

Figure 9.9 – a) Bistable. b) Schema de principe d’une cellule SRAM. c) Cellule SRAM constituee de 6MOSFET. La grille des PMOS possede un petit cercle permettant de les distinguer des NMOS.

compte tenu du detail des conditions initiales, le systeme terminera son evolution vers l’un ou l’autredes etats stables. Notons que ce bistable ressemble un a une bascule SR mais qui ne possederait pasd’entree pour changer son etat. En fait, la bascule SR est un bistable muni de deux entrees S et R : ona remplace les inverseurs par des portes (NAND ou NOR) a deux entrees.

9.4.2.2 Structure

La figure 9.9.b donne le principe d’une cellule memoire SRAM. On reconnaıt le bistable decritci-dessous compose de deux inverseurs CMOS : chaque inverseur est constitue de deux MOSFETcomplementaires. Autour de ce bistable on rajoute deux MOSFET d’acces a canal N, T1 et T2, quivont permettre de lire et ecrire : le circuit comporte 6 transistors MOS. Les grilles de T1 et T2 sontreliees a la Word line W, ce qui permet de les bloquer ou de les rendre passant (dans ce cas, la tensionsur W est VW = VDD). Les drains des transistors d’acces sont relies a la Bit line, mais on note que l’onutilise deux lignes complementaires, B et B. L’etat Q = 1 (donc Q = 0) correspond au stockage de 1(Q = 0 correspond au stockage de 0).

Le mode de fonctionnement de la cellule SRAM est plus complique que pour la cellule DRAM. Nousne donnerons donc qu’une esquisse de fonctionnement.

9.4.2.3 Lecture

On suppose par exemple Q = 1 ( VQ = VDD, VQ = 0). On selectionne la ligne dans laquelle setrouve la cellule en imposant VW = VDD. Les MOSFET d’acces etant passant, un courant peut circulerentre les sorties du bistable et les Bit lines, chargeant la capacite CB et CB de ces lignes. Les variationsde potentiel qui en resultent permettent d’en deduire l’etat du bistable. Notons que la lecture est nondestructive car l’etat du bistable est conserve.

9.4.2.4 Ecriture

On suppose VQ = VDD (1 logique) et on souhaite ecrire VQ = 0. On impose VB = 0 et V B = VDD eton selectionne la ligne par VW = VDD, rendant les transistors T1 et T2 passant. La description completede l’evolution dans le temps est compliquee. Toutefois, on concoit que l’etat final puisse correspondea Q = 0 puisque le transistor T2 connecte la sortie Q vers la masse, et de meme a Q = 1 puisque letransistor T1 connecte la sortie Q vers VDD.

Rappelons pour terminer qu’il n’est pas necessaire de rafraıchir ce type de memoire puisque l’etatmemorise correspond a un etat stable, maintenu par les sources de polarisation. Par contre, si on eteintles sources de polarisation, l’information est perdue, comme dans toute RAM.


Chapitre 10

Convertisseurs.

10.1 Necessite des convertisseurs.

10.1.1 Introduction

Nous avons commence ce cours d’Electronique par des notions d’Electronique analogique car c’estsous cette forme qu’apparaissent les signaux a la source (capteur etc..). Nous avons vu que l’on peuteffectuer un traitement du signal sous forme purement analogique (par exemple son filtrage), maisnous avons aussi vante les merites de l’introduction de l’Electronique numerique : immunite au bruit,stockage etc.. Plus generalement, on peut traiter les signaux analogiques sous forme numerique (digitalsignal processing). En particulier, au filtrage analogique correspond le filtrage numerique. En fait, il nes’agit pas seulement de reproduire sous forme numerique ce que l’on sait faire de maniere analogique : lepassage vers le numerique est beaucoup plus riche car il permet en particulier l’utilisation des ordinateurs.Prenons l’exemple general d’un systeme boucle vehiculant un signal analogique. Ce signal alimente undispositif complexe D qui necessite une regulation. On peut envisager une boucle de contre reactioncomportant entre autre un ordinateur qui va analyser le comportement de D via des capteurs et injecterles informations ad hoc a l’entree de la boucle. Dans cette structure, il est necessaire de convertirles signaux analogiques fournis par D en signaux numeriques pour les traiter dans l’ordinateur, puisconvertir les informations fournies par l’ordinateur sous forme numerique en un signal analogique. Cesconversions sont effectuees par des circuits integres appeles convertisseur analogique numerique (ADC,Analog to Digital Converter) et convertisseur numerique analogique (DAC, digital to analog converter).

10.1.2 Exemples de systemes utilisant des convertisseurs.

10.1.2.1 Spectre en energie de particules

Nous commencons par le cas d’un laboratoire de physique dans lequel on cherche a mesurer lespectre en energie (la distribution en energie) de particules (photons, protons, alpha etc...) issues d’uneexperience. On detecte ces particules avec un capteur (ici un detecteur). Ce dernier fournit un signal(une impulsion de tension) dont l’amplitude Vi est approximativement proportionnelle a l’energie Ei

des particules. Apres amplification, ces impulsions breves, d’amplitude Vi = λEi sont envoyees dansun ADC dont la sortie est un entier Ai, par exemple sur 12 bits (212 = 4096) : 0 ≤ Ai ≤ 4095. Leconvertisseur est lineaire de sorte que Ni = K×Ai. La sortie de l’ADC est reliee a la memoire vive d’unordinateur (via une interface) dont le role, pendant la phase d’acquisition de donnees est tres simple. Siao est l’adresse de debut du bloc memoire utilise, l’ordinateur active le mot memoire d’adresse ao + Ai.Si cette adresse contient l’entier Ni, l’ordinateur effectue l’incrementation Ni = Ni + 1. Cette operationsignifie que 1 particule d’energie Ei = λKNi est entree dans le detecteur. A la fin de l’experience, lebloc memoire contient des entiers No....N4095 qui represente l’histogramme cherche des energies desparticules detectees.

115

116 CHAPITRE 10. CONVERTISSEURS.

10.1.2.2 Miroir a retournement temporel

On sait que les lois de la mecanique du point materiel sont reversibles : si on renverse le sens du tempsdans les equations, le point materiel repasse, en sens inverse, exactement par la meme trajectoire. Enraison des collisions a l’echelle microscopique, cette reversibilite theorique n’existe pas pour les systemesconstitues d’un grand nombre de particules, comme par exemple un gaz (theorie du chaos..). Les ondesacoustiques ultrasonores impliquent le mouvement d’un grand nombre de particules. Pourtant, il estpossible de realiser des experiences de renversement du temps avec ces ondes. Les dispositifs permettantde generer ces ondes sont des cristaux piezo-electriques. Ces transducteurs peuvent a la fois fonctionneren emetteur et en recepteur. On relie ces transducteurs a un ordinateur. Quand un train d’onde est recupar les transducteur, il est numerise (ADC) et stocke dans la memoire RAM. Puis, apres DAC, par lememe transducteur, il est reemis en sens inverse (temporellement : last in, first out !). Le transducteur,couple a un ADC, un DAC et un ordinateur, est bien un miroir a renversement du sens du temps !

10.1.2.3 Oscilloscope numerique

Apres ces exemples proches de la recherche en laboratoire, considerons le cas des oscilloscopesnumeriques que l’on peut rencontrer en TP. Il y a peu de temps, les oscilloscopes de TP etaient purementanalogiques (faisceau d’electron devie par des plaques etc...). Aujourd’hui, tous les oscilloscopes dispo-nibles sur le marche contiennent une tres forte dose de numerique. En effet, ce sont des oscilloscopes amemoire, mais au lieu de s’appuyer sur la remanence d’un ecran, ces appareils numerisent les signauxinjectes sur les entrees (a l’aide d’un ADC) pour les stocker dans une memoire (l’ecran, via un DAC,est une image analogique du contenu de la memoire). Nous reviendrons sur cet exemple tres riche.

Echantillonnage

Documents

_principe de fonctionnement de transistor Mosfet