28
ORG. Y FUNC. DE COMPUTADORAS 1 ING. AGUILERA SERGIO OMAR COMPUTADORAS UNIDAD III: Procesadores, Buses y Normas (560-04-2009) Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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ORG. Y FUNC. DE COMPUTADORAS

1

ING. AGUILERA SERGIO OMAR

COMPUTADORAS

UNIDAD III:

Procesadores, Buses y Normas(560-04-2009)

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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PROCESADORES, MODELOS

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

2000: EL Intel Pentium 42001: El AMD Athlon XP

2004: El Intel Pentium 4 (Prescott)2004: El AMD Athlon 642006: EL Intel Core Duo

2Ing. Sergio Aguilera Unidad 2: Arq. Computadoras

2006: EL Intel Core Duo2007: El AMD Phenom

2008: El Intel Core Nehalem2008: Los AMD Phenom II y Athlon II

2011: El Intel Core Sandy Bridge2011: El AMD Fusion

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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

3Ing. Sergio Aguilera Unidad 2: Arq. Computadoras

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PREFETCH BUFFERS

DECODE DE INSTRUC

UNIDAD DE CONTROL

GENERADOR DE DIRECCIONES

PIPE U

ROM DE CONTROL

LOGICA

DP

GENERADOR DE DIRECCIONES

PIPE Y

CACHE INSTRUCCIONESL1 (16K)

TLBBTB

UNIDAD DE

PAGINACIONUNIDAD

CONTROLDE

BUSES

64 BITS

32 BITS

B.CONTROL

B.DATOS

B.INSTR.

BUS DE INSTRUCCIONES

UC

CONTROL

TMP MAS

USADOS

REGISTRO DE

INSTRUCCIONES

PROG. PARA

TRABAJO DE

LA UC

MICROINSTRUCCIONES

4

PIPE U

REGS. ENTEROS

PIPE Y

ALU PIPE U

ALU PIPE Y

ROTACION

CACHE DATOS L1 (16K)TLB

UNIDADMMX

FPU

+

/

*

CONTROL

REGISTS

APIC

BUS DE DATOS

TMP MAS

USADOS ALU

CANAL Y

CANAL U

CONTROL

MICROINSTRUCCIONE

S

CANAL U

PENTIUM MMX CON 2 CANALES DE EJECUCION

Ing. Sergio AguileraUnidad III: Procs, Buses y Normas

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CACHE

L2

L2 ECC

L2 TAGS

L2 TAG ECC

CACHE L 1 (INSTRUCCIONES)TLB

INSTR 2000BRANCHTARGETS

16000HISTORYCONTER

RASY

TARGET ADRESS

FETCH 2 - TRANSIT

PICK

DECODE 1 DECODE 1 DECODE 1

DECODE 2 DECODE 2 DECODE 2

PACK PACKPACK

Ing. Sergio Aguilera

5

L2 TAG ECC

SYSTEM REQUESTQUEUE (SRQ)

CROSS BAR(XBAR)

CONTROLADOR DEMEMORIA Y BUS

HYPER TRANSPORT

DECODE DECODE DECODE

SCHEDULER8 ENTRADAS

SCHEDULER8 ENTRADAS

SCHEDULER8 ENTRADAS

SCHEDULER36 ENTRADAS

AGU FADOALU AGU ALU AGU ALU FMUL FMISC

TLBDATOS

CACHE L 1 (DATOS) ECC

ARQUITECTURA AMD K8

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

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PROCESADORES DOBLE NUCLEO

PROCESADOR CORE DUO 2GHz

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

6

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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CORE 2 DUOCACHE L1 –

Instr. 32 kb

TBL (128 entradas)

BUFFER

DE

PRECODIFIC

TABLA DE PREDICCION

DE RAMIFICACIONES

20 Bytes

CONTROL DE

FECH/DECODEDECODES DE INSTRUCC (4)

DECODES DE INSTRUCC (4)

AL OTRO NUCLEO

Core 2 Duo

E6600

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

7

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

DECODES DE INSTRUCC (4)

DECODES DE INSTRUCC (4)

ESTACION DE RESERVACION (32 IN)

ARCHIVO DE

REGISTRO

STORE

DATA

STORE

DATA

ADDR

STORE

DATA

ADDR

INTINTINTF

ADD

F

MULTSSE SSE SSE

REORDENAM

DE MEMORIACACHE L1

Datos (32 kb)

TLB (256 in)

CACHE L2

COMPARTIDA

2 A 4 MB

FSB

(Front Side Bus)

Nucleo Conroe

E6600

Ing. Sergio AguileraUnidad III: Procs, Buses y Normas

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PROCESADORES: PALABRA – BUS DE DATOS Y DIRECCIONES

Microprocesador Tamaño de la palabra (bits)

Ancho de bus de datos

(interno, bits)

Ancho de bus de datos

(externo, bits)

Ancho del bus de direcciones

(bits)

Máximo direccionamiento de Memoria

I8086 16 16 16 20 1024KB (1GB)

i8088 16 16 8 20 1024KB (1GB)

i80286 16 16 16 24 16384KB (16MB)

i80386 32 32 16 24 16384KB (16MB)

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

8

(16MB)

i80486 (SLC, SLC2) 32 32 16 24 16384KB (16MB)

i386 DX 32 32 32 32 4096KB (4GB)

I486 (DLC,DLC2 ,SX, SX2, SL, DX, DX2, DX4 )

32 32 32 32 4096KB (4GB)

IBM BLUE LIGHTING 32 32 32 32 4096KB (4GB)

5X86 32 32 32 32 4096KB (4GB)

PENTIUM 32 2 X 32=64 64 32 4096KB (4GB)

PENTIUM P54C 32 2 X 32=64 64 32 4096KB (4GB)

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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Microprocesador Tamaño de la palabra (bits)

Ancho de bus de datos

(interno, bits)

Ancho de bus de datos

(externo, bits)

Ancho del bus de direcciones

(bits)

Máximo direccionamiento de Memoria

NX 586 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

K5 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

K6, K6-2, K6-III 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

6X86 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

PROCESADORES: PALABRA – BUS DE DATOS Y DIRECCIONES

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

9

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

6X86 MX (M2) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON (K7) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

DURON (K7) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

THUNDERBIRD (K7) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON XP (THOROUGHBRED)

32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON XP (PALOMINO)

32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

ATHLON XP (BARTON) 32 2 X 32=64 2 X 32=64 32 4096KB (4GB)

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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Microprocesador Tamaño de la palabra (bits)

Ancho de bus de datos (interno,

bits)

Ancho de bus de datos (externo,

bits)

Ancho del bus de direcciones (bits)

Máximo direccionamiento

de Memoria

PENTIUM MMX 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM PRO 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

CELERON 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

CELERON A 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM II 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM III 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PROCESADORES: PALABRA – BUS DE DATOS Y DIRECCIONES

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

10

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

PENTIUM III 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 (1ER GENERACION)

32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 CELERON 32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 (2DA GENERACION)

32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

PENTIUM 4 HYPERTRHEADING)

32 2 X 32=64 2 X 32=64 36 65536MB (64GB)

ITANIUM 64 64 64 44 16384 GB

ITANIUM 2 64 2 X 64=128 2 X 64=128 50 1048576GB (1024TB)

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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Caracteristicas de los Core DUO Core 2 Athlon 64 x2 Pentium D/EE

Nombre Clave Conroe KB Cedar Mill

Proceso de manufactura 65 nm 90 nm 65 nm

Tamaño 111 - 143 mm(-2) 183 mm(-2) 280 mm (-2)

Transistores 167 - 291 millones 154 - 205 millones 376 millones

Potencia disipada 65 - 75 W 89 - 125 W 130 W

Frecuencia de Trabajo 1.86 - 2.93 Ghz 1.8 - 2.8 Ghz 2.26 - 3.8Ghz

Caché L1 Datos 32 Kb 64 KB 12 KB (trace)

Instrucciones 32 Kb 64 KB 16 KB

Latencia 3 ciclos 3 ciclos 4 ciclos

Asociatividad 8 vías 2 vías 8 vías

Entradas de TLB 128/256 32/32 128/8

Ing. Sergio AguileraUnidad III: Procs, Buses y Normas

11

Caché L2 Tamaño 2 o 4 MB (compartida) 0.5 o 1 MB (por núcleo) 1 o 2 Mb (por núcleo)

Latencia 14 ciclos 12 ciclos 27 ciclos

Asociatividad 16 vías 16 vías 8 vías

Bus 256 bits 128 bits 256 bits

Entradas de TLB N/A 512 128/8

Etapas de pipeline 14 12 31

Bus de carga instrucciones 24 16 4

Decodificadores x86 1 complejo + 3 simples 3 complejos 1 complejo

Buffer de reordenamiento 96 72 126

Entradas de Scheduling 32 60 46

Motor de ejecución Unidades de enteros 3 ALU + 2 AGU 3 ALU + 3 AGU 2 ALU + 2 AGU

Unidades de load/store 2 1 2

Unidades de punto flotante 4 3 2

Unidades SSE 3 (128 bits) 2 (64 bits) 1 (128 bits)

Users POWER - #36 Core 2 Duo La peor pesadilla de AMD. Pag. 26

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BUSES DEL SISTEMA

BUS DEL SISTEMA (DATOS + CONTROL)

CPU UMC CLOCK

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

12

SCSI RS-232 // IDE VIDEO KEYB DMA GAME PORT

LAN FAX MODEM

CDROM

TTY

LPT nn

HDs

TRC KEYB

XX

JOYSTICK

NIC

MODEM

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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BUSES:DISPOSICION EN PC TRADICIONAL

PROCESADOR

CHIPS

CACHE EXTERNA

BUS DEL PROCESADOR

(ALTA VELOCIDAD)

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

13

CHIPS CONTROL DE

BUS

I/O RANURADA

I/O INTEGRADA

RAM

BUS DE E/S

(BAJA VELOCIDAD)

BUS DE MEMORIA (BAJA VELOCIDAD)

BUS DE E/S

(BAJA VELOCIDAD)

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson

Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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BUS ISA (16 BITS)

PROCESADOR

CHIPS SUBSISTEMA

CACHE EXTERNA

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

14

CHIPS CONTROL DE

BUS

SUBSISTEMA DE MEMORIA

TARJETA DE

VIDEO

BUS DE

EXPANSIÓN ISA(16 BITS Y 8 MHz)

CHIPSET

NIC OTRAS

TARJETASMODEMCONTROL HD

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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BUS VESA LOCAL BUS (32 BITS)

PROCESADOR

CHIPS CONTROL DE

BUS

SUBSISTEMA DE MEMORIA

CACHE EXTERNA

VL BUS 1.0/2.0

CHIPSET

VESA LOCAL BUS

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

15

TARJETA DE VIDEO

(32 BITS Y 33-40-50 MHz)

OTRAS TARJETAS

MODEMCONTROL HDCHIPS CONTROL DE

BUS

MODEM INTERNO

OTRAS TARJETAS

CHIPSET ISA

BUS DE EXPANSIÓN ISA(16 BITS Y 8 MHz)

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BUS PCI (32 BITS)

PROCESADORNORTH BRIDGE

SUBSISTEMA DE MEMORIA

CACHE EXTERNA

SOUTH BRIDGE

CHIPSET AGP Y CONTROL

DE MEMORIA

PUENTE PCI

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

16

ACELERADOR GRAFICO

BUS PCI

CONTROL HDCHIPS CONTROL DE

BUS

MODEM INTERNO

OTRAS TARJETAS

CHIPSET ISA

BUS DE EXPANSIÓN ISA(16 BITS Y 8 MHz)

NIC

MEMORIA DE ACELERADOR GRAFICO

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BUSES; LOS MÁS IMPORTANTES

BUS CARACTERISTICAS

PROCESADOR LLAMADO FSB (BUS FRONTAL)

TRANSFIERE INFO ENTRE CACHE Y LA UMC.

VELOC. DE 66, 100, 133, 200MHZ.

64 BITS

AGP(PUERTO ACELERADOR DE

32 BITS

VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X).

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

17

(PUERTO ACELERADOR DE GRAFICOS)

VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X).

ANCHO DE BANDA; 1.066MB/S

CONECTADO AL CONTROLADOR DE MEMORIA

PCI(INTERFAZ CON PERIFERICOS)

32 BITS Y 33MHZ DE VELOC. VERSION OPCIONAL DE 64 BITS

Y 66MHZ.

CONECTADO AL CONTROLADOR DE MEMORIA.

CINCO RANURAS DE 32 BITS EN MOTHERS.

CONECTA SCSI, NICs, VIDEO, IDE Y USB

ISA 8 MHZ, 16 BITS. PARA PERIF. LENTOS

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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BUSES: NORMALIZACION

NORMA PALABRA(BITS)

VELOC.(MHZ)

ANCHO DE BANDA (MB/S)

XT 8 4.77 2.39

ISA 816

4.778.33

2.398.33

EISA(NO USADOS)

32 8.33 33.3

VLB 32 33.33 133.33

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

18

VLB(NO USADOS)

32 33.33 133.33

PCI 32 33.33 133.33

PCI-2X 32 66.66 266.66

PCI 64 BITS 64 33.33 266.66

PCI –2X 64 BITS 64 66.66 533.33

AGP 32 66.66 266.66

AGP-2X 32 66.66 533.33

AGP-4X 32 66.66 1066.66

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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TIPOS DE MEMORIAS RAM

� DRAM (Dynamic Random Access Memory) –Memoria Dinámica de acceso Aleatorio

� DRAM FPM (Fast Page Mode) – Modo de Paginación Veloz

� DRAM EDO (Enhanced Data Autoput) – Transferencia de Datos Mejorada

� DRAM (Synchronous DRAM) – DRAM Sincrónica

� Direct RDRAM (Rambus DRAM) – DRAM Rambus.

TIPOS DE CHIPS DE MEMORIA

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

19Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson

Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

� Direct RDRAM (Rambus DRAM) – DRAM Rambus.

� RAM (Static Random Access Memory) – RAM estática.

� BSRAM (Burst SRAM) – SRAM fugaz.

� VCM SDRAM (Virtual Channel Memory SDRAM) – Canal virtual de SDRAM

� DDR SDRAM (Double Date Rate SDRAM) – SDRAM de doble velocidad de transferencia de datos

� DDR-II SDRAM (Quadruple Date Rate SDRAM – SDRAM de Cúadruple. Velocidad de Transferencia de Datos.

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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TIPOS DE MEMORIAS RAM

1. SIP (Single In-line Packages) – Paquete simple de memoria en línea

2. SIMM (Single In-line Memory Module) – Módulo simple de memoria en línea. Versión 30 (8bits) y 72 pines (32bits)

TIPOS DE AGRUPACIONES

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

20Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson

Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

3. DIMM (Dual In-line Memory Module) Módulos de memoria dual en linea. Versión de 168, 184 (DDR) y 232 (DRR-II), con 64 pines

4. RIMM (Rambus In-line Memory Module)- Módulos de memoria Rambus en Línea. 184 pines (16 bits) y con 32 pines y más.

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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INSTRUCCIONES: TIPOS

REGISTROS FLAGS

ACUMULADOR

CIRCUITO OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2 OP 3/DIR 3

REGISTRO DE INSTRUCCION

3 OPERANDOS O DIRECCIONES

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

21

REN 1 REN 2

OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2 OP 3/DIR 3

A LA UC A LA UMC

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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INSTRUCCIONES: TIPOS

2 OPERANDOS O DIRECCIONES

ACUMULADOR

CIRCUITO OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2

REGISTRO DE INSTRUCCION

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

22

OPERACIONAL CO OP 1/DIR 1 OP 2/DIR 2

REN 1 REN 2

A LA UC RESULTADO A LA UMC

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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INSTRUCCIONES: TIPOS

1 OPERANDO O DIRECCION

CO OP 1/DIR 1

ACUMULADOR

CIRCUITO OPERACIONAL

RESULTADO A LA UMC

REGISTRO DE INSTRUCCION

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

23

CO OP 1/DIR 1

REN 1 REN 2

A LA UC

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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INSTRUCCIONES: TIPOS

SIN OPERANDO O DIRECCION

ACUMULADOR

CIRCUITO OPERACIONAL CO OP 1 / DIR 1

REGISTRO DE INSTRUCCION OP 2 / DIR 2

DIR RESULTADO

PILA O STACK

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

24

OPERACIONAL CO OP 1 / DIR 1

REN 1 REN 2

A LA UC

PUNTERO DE LA PILA

Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

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EJECUCION DE

INSTRUCCIONES:

BÚSQUEDA EN UMC Y TRAER CONTENIDO DE LAS DIR

DECODE DE LA INSTRUCCION

COMPARAR SIGNOS DE OPERANDOS

DECODE DE LA INSTRUCCION

GENERAR DIRECCIÓN DE DATOS

25

VERIFICACIÓN DE RESULTADO.

ACTUALIZAR PC

OPERANDOS

COMPLEMENTAR Y SUMAR SUMAR

VERIFICACIÓN DE OVERFLOW

BUSCAR PROXIMA INSTRUCCION

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

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METODOS DE DIRECCIONAMIENTO

COD. OPER. DATO1. INMEDIATO

COD. OPER. DIR N 1

3. INDIRECTO

COD. OPER. DIR N (DATO)

2. DIRECTO

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

26

N 1 N 2UMC

N 2 DATO

N. DATOUMC

COD. OPER. DATO

REGISTRO DE

REFERENCIA +KN 1 + K DATO

4. RELATIVO

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BIBLIOGRAFIA DE REFERENCIA

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

� · Estructuras y Diseño de Computadoras (La Interfaz hardware/Software). David.Patterson y John Hennessy. 4ta Edición. Ed. Reverte. Barcelona, 2011.

� Organización y Arquitectura de Computadores. Willams Stallings. Prentice-Hall. 2006.7ed.

� · Organización y Arquitectura de Computadoras. Jaime Martinez Garza, Jorege AgustínOlvera Rodríguez. Prentice-Hall. 1era Edición. 2000.

� · Manual de Actualización y reparación de PCs, 12 edición. Scott Mueller. Que, PrenticeHall, 2001.

27Ing. Sergio Aguilera Unidad III: Procs, Buses y Normas

Hall, 2001.

� · Organización de Computadores, un enfoque estructurado, 7 edición. AndrewTanenbaun. Prentice Hall, 2001.

� · ESTRUCTURA INTERNA DE LA PC. Gastón C. Hillar. Ed. Hasa. 4ta. Edición. Bs.As.Feb.2004.

� · ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Willams Stallings. Prentice-Hall. 2000.

� · CIENCIAS DE LA COMPUTACION. Brookshear. Addison Wesley.

� · REDES DE ORDENADORES. Andrew Tannenbaum. Prentice Hall.

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FIN DE LA UNIDAD III

Procesadores, Buses y

Normas

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Normas

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