Click here to load reader

Procesory rodziny Intel

  • View
    41

  • Download
    0

Embed Size (px)

DESCRIPTION

Bibliografia: Urządzenia techniki komputerowej , K. Wojtuszkiewicz pl.wikipedia.org www.intel.com. Procesory rodziny Intel. Opracował: Andrzej Nowak. Podstawowe własności procesora Pentium. Podstawowe własności procesora Pentium. - PowerPoint PPT Presentation

Text of Procesory rodziny Intel

  • Procesory rodziny IntelOpracowa: Andrzej NowakBibliografia:Urzdzenia techniki komputerowej, K. Wojtuszkiewiczpl.wikipedia.orgwww.intel.com

  • Podstawowe wasnoci procesora Pentium

  • Podstawowe wasnoci procesora Pentium 64 bitowa magistrala danych i 32 bitowa magistrala adresowa.

    Praca w trzech trybach

    tryb rzeczywistychroniony tryb wirtualnytryb wirtualny 8086

  • Podstawowe wasnoci procesora PentiumSprztowe mechanizmy uatwiajce projektowanie systemw operacyjnych, wspomagajce:

    pami wirtualn pami wielozadaniowochron zasobw Architektura superskalarna:praca potokowadwa potoki przetwarzania instrukcji staoprzecinkowych Przewidywanie realizacji rozgazie programu

  • Podstawowe wasnoci procesora PentiumSegmentacja i stronicowanie pamici

    Wewntrzna jednostka arytmetyki zmiennoprzecinkowej pracujca w trybie potokowym

    Dwie wewntrzne, rozdzielone pamici podrczne (cache)pami cache dla danych (ang. data cache)pami cache dla kodu programu (ang. code cache, instruction cache) Moliwoci wsppracy z pamici cache drugiego poziomu

  • Schemat blokowy procesora Pentium

  • Schemat blokowy procesora PentiumData cacheCode cacheBIUMMUStronicowanieData TLBStronicowanieCode TLBUkad generacji adresuPrefetcher + BTBPotok UPotok VPotok UDekoderKolejka(64 B)Kolejka(64 B)poziom 1poziom 2RejestryALU potoku VALU potoku UNPUUkad sterowaniaROMCBABDB6432Potok V

  • Schemat blokowy procesora Pentium - opisData cache blok pamici przeznaczony do przechowywania danych i wynikw dziaania programu.Code cache blok pamici zawierajcy kody instrukcji wykonywanego programuZastosowanie rozdzielonych pamici danych i programu umoliwia jednoczesne pobieranie kodu instrukcji i zapis/odczyt danych.

  • Schemat blokowy procesora Pentium - opisPrefetcher (ukad wstpnego pobierania instrukcji) ma za zadanie wczeniejsze pobieranie kodw instrukcji programu i umieszczanie ich w kolejce rozkazw.BTB bufor rozgazie (ang. Branch Target Buffer) jest czci ukadu przewidywania realizacji rozgazie.Potok U i V ukady przetwarzajce instrukcje potokowo, tzn. w ustalonej kolejnoci.

  • Schemat blokowy procesora Pentium - opisDekoder ukad dekodowania instrukcji, zawiera dwa dekodery, osobny dla potoku U i osobny dla potoku V. Wsppracuj one z kolejkami rozkazw wypenianymi przez ukad prefetchera.Ukad generacji adresu suy do generowania adresu fizycznego zarwno w trybie rzeczywistym, jak i chronionym.MMU jednostka zarzdzania pamici wsppracujca z ukadem generacji adresu w trybie chronionym.

  • Schemat blokowy procesora Pentium - opisUkady stronicowania TLB (ang. Translation Look-aside Buffer) umoliwiaj efektywn obsug pamici w trybie stronicowania

    Blok wewntrznego koprocesora arytmetycznego NPU realizuje wszelkie operacje arytmetyki zmiennoprzecinkowej.

    BIU jednostka sterowania magistralami, zapewniajca komunikacj procesora z otoczeniem.

  • Magistrale zewntrzne procesora Pentium

  • Magistrale zewntrzne procesora PentiumProcesor ma 64-bitow magistral danych i 32 bitow magistrale adresowMagistrale danych mona traktowa jako zestaw omiu cieek bajtowych (8 bitowych). Mona ni przesya dane 8, 16, 24, 32, i 64-bitowe. Przesyanie moe nastpowa po dowolnym zestawie cieek, pod warunkiem e cieki te przylegaj do siebie. Przesyanie 24 bitowe bdzie wystpowa w przypadku przesyania dwusowa (sowa 32-bitowego) pooonego na granicy czterosowa.

  • Magistrale zewntrzne procesora PentiumDo magistrali adresowej nale wyprowadzenia A31-A3 oraz BE7#-BE0#. Wewntrz procesora generowany jest 32-bitowy adres A31-A0. Na zewntrz wyprowadzane s jednak tylko bity A31-A3. Wybieraj one okrelone czterosowy (8-bajtw). Pozostae bity adresu oraz wielko przesyanej danej decyduj o tym, ktre sygnay BEx# zostan uaktywnione. Powoduje to uaktywnienie okrelonych bajtw czterosowa i przesanie ich odpowiadajcymi im ciekami magistrali danych.

  • Magistrale zewntrzne procesora Pentium

  • Magistrale zewntrzne procesora Pentium

  • Blok sterowania magistralami (BIU)

  • Blok sterowania magistralami (BIU)W bloku sterowania magistralami moemy wyrni nastpujce ukady:

    bufor magistrali danych (transcivery)ukady wejciowe i wyjciowe magistrali adresowejbufory zapisuukady sterowania rodzajem cyklu magistrali (standardowy lub burst)

  • Blok sterowania magistralami (BIU)sygnay sterowania dostpem do magistralukady komunikacji z zewntrzn pamici cachesygnay komunikacji z wewntrzn pamici cacheukady generacji i kontroli parzystoci

  • Cz wykonawcza

  • Cz wykonawczaCz wykonawcza zawiera dwie 32-bitowe jednostki arytmetyczno logiczne i zestaw wsppracujcych z ni rejestrw.Tworz one nastpujce grupy:

  • Cz wykonawczaRejestry oglnego przeznaczenia EAX, EBX, ECX, EDX, EBP, EDI, ESI, ESP. S to rejestry 32-bitowe, jednak kady z nich zawiera rejestry AX, BX, CX i DX bdce rejestrami 16-bitowymi. Kady z nich moe by z kolei uywany jako dwa oddzielne rejestry 8-bitowe. Nosz one wwczas przykadowo oznaczenia AH, AL., BH, BL. Kady z wymienionych rejestrw moe zawiera dane, na ktrych wykonujemy obliczenia (czyli operandy) oraz wyniki oblicze.

  • Cz wykonawczaPonadto poszczeglne rejestry peni pewne dodatkowe funkcje.EAX jest akumulatorem poredniczy w wymianie informacji z ukadami wejcia / wyjciaEBX (ang. base register) moe by uywany jako rejestr bazowy w adresowaniu porednimECX (ang. Count register) moe peni rol licznika w instrukcji ptli

  • Cz wykonawcza Rejestry EBP zwany wskanikiem bazy (ang. base pointer) oprcz przechowywania danych i wynikw, umoliwia operacje na stosie bez zmiany zawartoci rejestru ESP. Jest to wykorzystywane do przekazywania poprzez stos argumentw do funkcji w jzyku C czy Pascal

  • Cz wykonawcza Rejestry ESI i EDI peni dodatkowe funkcje przy operacjach na acuchach danych. Rejestr ESI (ang. source index) zawiera adres rda,a EDI (ang. destination index) zawiera adres docelowy dla danych przy operacjach acuchowych. ESP (ang. stack pointer) jest wskanikiem stosu

  • Cz wykonawczaFLAGS rejestr flagowy skadajcy si z flag : stanu, kontrolnych i systemowychRejestry CR0, CR2 CR4 s rejestrami sterujcymi prac okrelonych ukadw procesora (na przykad trybem pracy procesora, sposobem pracy pamici cache, wczaniem bd wyczaniem stronicowania).

  • Cz wykonawcza Rejestry DRx s rejestrami uruchomieniowymi (ang. Debug Register). Umieszczone s w nich adresy puapek oraz ich status. Rejestry TRx s rejestrami wspomagajcymi testowanie procesora.Rejestry TR6 i TR7 su do testowania ukadu TLB, natomiast rejestry TR3 TR5 s uywane do testowania wewntrznej pamici cache.

  • Cz wykonawcza Rejestry MCAR i MCTR su obsudze bdnych cykli magistrali. Rejestr MCAR (ang. Machine Check Address Register) zawiera adres nieudanej operacji, za rejestr MCTR (ang. Machine Check Type Register) jej typ. W skad czci wykonawczej wchodz te dwie jednostki arytmetyczno-logiczne. Podobnie jak potoki, oznaczone s one take literami U i V. Wykonuj operacje logiczne oraz staoprzecinkowe operacje arytmetyczne dla potokw U i V.

  • Praca procesora Pentium w trybie rzeczywistym

  • Praca procesora Pentium w trybie rzeczywistymW trybie rzeczywistym procesor Pentium, podobnie jak wszystkie poprzednie procesory tej rodziny, zachowuje si jak bardzo szybki procesor 8086.Jedyn rnic jest obecno fizycznej linii adresowej A20, powodujc brak zawijania si adresu dla tego procesora.

  • Ukad generacji adresu fizycznego

  • Ukad generacji adresu fizycznego w trybie rzeczywistymCS = 1011001001101101 IP = 0100011111110011CS0000IP+AFAF = 10110110111011000011lub heksadecymalnieB2D6 0+ 47F 3B6EC3Rejestr segmentowy0000Adres efektywnyAdres fizyczny190jedno zero hexodpowiada czterem zerom binarnym0 0 0 3 15 15

  • Ukad generacji adresu fizycznego w trybie rzeczywistymWszystkie rejestry procesorw 8086/88 byy 16 bitowe i tak szeroko miaa te magistrala danych. Natomiast magistrala adresowa bya 20-bitowa. Wymagao to ukadu, ktry na podstawie 16-bitowych wartoci pozwoliby wygenerowa 20-bitowy adres.20-bitowy adres fizyczny obliczany jest jako suma dwch skadnikw: zawartoci jednego z rejestrw segmentowych przemnoonej przez 16 (zawartoci do ktrej dopisano 4 zera w zapisie binarnym) oraz tak zwanego adresu efektywnego wynikajcego z aktualnie wykonywanego fragmentu rozkazu i uywanego trybu adresowania.

  • Zestaw rejestrw segmentowych: CS rejestr segmentu programu DS rejestr segmentu danych SS rejestr segmentu stosu ES, GS, FS rejestry dodatkowych segmentw danych.

  • Ukad generacji adresu fizycznego w trybie rzeczywistymKady program moe mie cztery rodzaje segmentw. Segmenty te mog by rozczne lub mog si czciowo, lub cakowicie pokrywa

    Interpretacja takiego sposobu generowania adresu fizycznego jest prosta. (patrz rysunek)

  • Interpretacja adresowania pamici w trybie rzeczywistym1 MB64 kBPamiAdres 00000hFFFFFhadresowana komrka pamiciokno, przez ktre widziana jest pamiPocztek segmentu(zawarto rejestru segmentowego * 16)przesunicie (adres efektywny)

  • Ukad generacji adresu fizycznego w trybie rzeczywistymZawarto rejestru segmentowego przemnoona przez 16 podaje nam adres pocztkowy danego segmentu w pamici. Od tego pocztku odsuwamy si o ilo komrek podan w adresie efektywnym. Poniewa adres efektywny jest liczb 16-bitow, maksymalna odlego odczytywanej komrki od pocztku segmentu wynosi 65536 B (bitw) 64 KB. Pami jest wic widziana przez procesor poprzez okno wielkoci 64 KB. Okno to mona przesuwa, przeadowujc rejestry segmentowe, jednake ze skokiem nie mniejszym ni 16 B.

  • Ukad generacji adresu fizycznego w trybie rzeczywistymW ramach ustalonego okna komrk, na ktrej zostanie wykonana operacja, wybieramy przy pomocy adresu efektywnego.Wynikiem sumowania dwch podanych wartoci jest liczba 20-bitowa (bo do 16-bitowej wartoci w rejestrze segmentowym dopisujemy 4 zera)

  • Ukad generacji adresu fizycznego w trybie rzeczywistymZ metody generacji adresu fizycznego wynika te sposb podawania adresu okrelany jako segment (przesunicie),stosowany w wielu programach.Adres fizyczny podajemy jako dwie liczby, ktre naley zsumowa zgodnie z regu tworzenia adresu fizycznego.Sposb ten wprowadza pewn niejednoznaczno, poniewa ten sam adres mona zapisa na wiele sposobw.

  • Ukad generacji adresu fizycznego w trybie rzeczywistymNiejednoznaczno ta nie prowadzi do problemw, gdy po pierwsze otrzymywany adres fizyczny jest w kadym przypadku taki sam, a w realnych sytuacjach w adresie segment (przesunicie) podajemy zwykle rzeczywist zawarto rejestru segmentowego, co jednoznacznie okrela take przesunicie.

  • Ukad generacji adresu fizycznego w trybie rzeczywistymDo rejestrw segmentowych mog by adowane dowolne wartoci, co pozwala na rnorodne ustawienie segmentw wzgldem siebie.

  • Przykadowe rozmieszczenie segmentw w pamiciSegment danychSegment stosu i dodatkowy000002A00041FF04FFF0naoenie si adreswCS=2A00hDS=41FFhSS=4FFFhES=4FFFhAdres Segment programu

  • Ukad generacji adresu fizycznego w trybie rzeczywistymO tym ktry segmentowy zostanie uyty do obliczenia adresu fizycznego, decyduj okrelone reguy:

    Nazwa rejestruDomylny rejestr segmentowyIPzawsze CSSPzawsze SSBPSSpozostae rejestryDSDI dla operacji acuchowychES

  • Praca procesora w trybie chronionym

  • Chroniony tryb wirtualny (ang. protected virtual mode).W trybie tym procesor wykorzystuje swoje pene moliwoci. Uywa 32 bitw adresu, co pozwala zaadresowa 4 GB fizycznej pamici. Ponadto dostpne s sprztowe mechanizmy wspomagajce obsug pamici wirtualnej, pracy wielozadaniowej i ochrony zasobw. W trybie chronionym moliwe jest te uycie mechanizmu stronicowania przy adresowaniu pamici.

  • Praca procesora Pentium w trybie chronionym pozwala na efektywne stosowanie (implementacj) przez systemy operacyjne mechanizmw pamici wirtualnej.

  • Logiczny model procesora

  • Logiczny model procesora1. RISC - pochodzi od (ang. Reduced Instruction Set Computing) opisuje procesor zaprojektowany w taki sposb, e wykorzystywana jest zredukowana liczba instrukcji.RISC nie ma tak naprawd zredukowanej listy instrukcji, poniewa dzisiejsze procesory s bardzo zoone technologicznie.

  • Cechy procesorw RISC architektura odczytaj i zapisz w wysokim stopniu regularne instrukcje, ktre w atwy sposb mog przechodzi przez kana wiele rejestrw rejestry, szyna danych i szyna adresowa o szerokoci co najmniej 32 bitw (lub wicej)

  • Logiczny model procesora2. CISC - pochodzi od (ang. Complex Instruction Set Computing) opisuje komputer zaprojektowany w taki sposb, e wykorzystywana jest cigle wzrastajca liczba instrukcji i coraz wiksza zoono.

    CISC dotyczy raczej starszych komputerw.

  • Co jest lepsze, RISC czy CISC?Z naukowego punktu widzenia odpowied jest prosta. Prawie kada gwna architektura CPU opiera si na RISC, ale procesory rodziny 80x86 nie opieraj si tylko na RISC i s zdecydowanie tasze. Systemy CISC maj pewne zalety techniczne poniewa mog czy wiele instrukcji w jedn, czego nie potrafi systemy RISC.

  • Czy Pentium jest procesorem RISC czy CISC?W procesorze Pentium cz instrukcji moe by wykonywana rwnolegle w dwch dostpnych kanaach. Tak wic mona sdzi, e Pentium jest najlepsze zarwno w stosunku do procesorw RISC, jak i CISC. Jest to prawda, ale liczba rejestrw dostpnych na Pentium w znacznym stopniu ogranicza rozwj oprogramowania.

  • Restart procesora Pentium

  • Restart procesora Pentium Jednym z wej magistrali sterujcej mikroprocesora Pentium jest wejcie RESET. Aktywny sygna na tym wejciu powoduje wpisanie wartoci pocztkowych do okrelonych rejestrw procesora i rozpoczcie wykonywania programu od okrelonego, zawsze tego samego miejsca pamici.

  • Restart procesora PentiumRestart procesora Pentium powoduje wpisanie do rejestrw wartoci pocztkowych podanych w tabeli;

    Nazwa rejestruWarto pocztkowaEFLAGS0000 0002hEIP0000 FFF0hCSF000hCR06000 0010hEDX0000 05xxhDR6FFFF 0FF0hDR70000 0400hcache danych i koduniewane

  • Restart procesora PentiumDo pozostaych rejestrw wpisywane s wartoci zerowe (CR2, CR3, CR4, SS, DS., ES, GS, FS, EAX, EBX, ECX, ESI, EDI, EBP, ESP, DR 0-DR 3, TR12)lub ich stan jest niezdefiniowany.

  • Restart procesora PentiumZ wartoci wpisanych do rejestru CR0 wynika, e procesor Pentium rozpoczyna prac w trybie rzeczywistym.Jedn z bardzo wanych konsekwencji takiego ustalenia wartoci pocztkowych wpisywanych do rejestrw jest adres miejsca w pamici, z ktrego mikroprocesor pobierze pierwsz instrukcj do wykonania ( czyli miejsca, od ktrego rozpocznie prac).

  • Restart procesora PentiumOprcz wejcia RESET procesor Pentium posiada wejcie oznaczone jako INIT.Wejcie to zapewnia kompatybilno procesora Pentium z procesorem 80286.Wejcie to umoliwia czciowy restart, ktry pozostawia nie zmienione wartoci w obydwu wewntrznych pamiciach cache, buforach zapisu BIU, rejestrach NPU. Nie s zmienione take wartoci bitw CD i NW w rejestrze CR0, decydujce o stanie pamici cache.

  • Praca potokowa

  • Praca potokowaW procesorze Pentium instrukcje wykonywane s potokowo.Praca potokowa (ang. pipelining), jest rozwiniciem koncepcji preftchingu. Polega ona na rwnolegym wykonywaniu kilku faz realizacji rozkazu.

  • Praca potokowaW procesorze Pentium instrukcje realizowane s w piciu fazach.

    pobranie kodu instrukcji faza Fwczytywany jest z pamici kod instrukcji. pierwszy etap dekodowania instrukcji D1ustalany jest rodzaj operacji oraz tryb adresowania

  • Praca potokowadrugi etap dekodowania instrukcji D2obliczany jest adres efektywny argumentw, ewentualnie przygotowywane s argumenty natychmiastowe wykonanie Erealizowany jest (jeli jest konieczny) dostp do pamici i wykonywana jest dana operacjazapis do rejestrw Wrezultaty operacji zapisywane s w okrelonym rejestrze (jeeli wymaga tego instrukcja).

  • Technologia SL i sterowanie poborem mocy (SM)

  • Technologia SL i sterowanie poborem mocy (SM)Technologia SL zostaa wprowadzona w procesorach 80386 przeznaczonych do pracy w komputerach typu notebok.Jej rozwizania stosowane s obecnie we wszystkich procesorach rodziny 80x86.

  • Technologia SL - mechanizmy

  • Technologia SL - mechanizmysystem zarzdzania poborem mocy SMM (ang. System Management Mode) wstrzymanie zegara procesora (sygna STPCLK#)Auto-HALT automatyczne przejcie procesora w stan niskiego poboru mocy po wykonaniu rozkazu HALT.

  • Technologia SL stany pracy

  • Technologia SL stany pracywstrzymanie zegara rdzenia procesora (ang. Stop Grant State) nastpuje pod wpywem sygnau STPCLK#. Powoduje to czciowe obnienie poboru mocy przez procesor. Wewntrzny zegar procesora jest wczany po przejciu sygnau STPCLK# w stan nieaktywny.

  • Technologia SL stany pracywstrzymanie zegara zewntrznego procesora (ang. Stop Clock State) nastpuje, gdy procesor znajduje si w stanie wstrzymania zegara wewntrznego. W stanie wyczenia zegara zewntrznego pobr mocy jest najniszy. Auto-HALT powoduje automatyczne wstrzymanie zegara wewntrznego po wykonaniu rozkazu HALT.

  • Pami wirtualna procesora

  • Hierarchia pamici

    Mechanizm dziaania pamici wirtualnej

    Pami wirtualna w procesorze Pentium

    Mechanizmy wspomagania pracy wielozadaniowej i ochrony zasobw

    Stronicowanie

    Pami podrczna (cache)

  • Hierarchia pamici

  • W systemie mikroprocesorowym wystpuje kilka rodzajw pamici.Gwny podzia to: pami masowa PM pami pprzewodnikowa PP

  • Pami masowa PM wszelkiego rodzaju pamici na nonikach magnetycznych: dyski twarde dyski elastycznePami pprzewodnikowa PP - wszelkiego rodzaju pamici do zapisu i odczytu dynamicznego i statycznego oraz pamici typu ROM.

  • Struktura hierarchiczna pamici uwzgldnia nastpujce czynniki: pojemno koszt jednego bitu czas dostpu

  • Mechanizm dziaania pamici wirtualnej

  • Mechanizm pamici wirtualnej pozwala traktowa programom pami masowa jako przeduenie pamici operacyjnej

  • Mechanizmy dziaania pamici wirtualnejProgram da dostpu do okrelonej informacji podaje adres wirtualnySprawdzana jest obecno poszukiwanej informacji w pamici operacyjnej. (Informacja o obecnoci konkretnych blokw w pamici operacyjnej przechowywana jest w specjalnej tablicy)W przypadku braku poszukiwanej informacji jest ona wczytywana z dysku, a odpowiednie pozycje w tablicach obsugujcych pami wirtualn s modyfikowane

  • Mechanizmy dziaania pamici wirtualnejObliczany jest adres fizyczny miejsca przechowywania informacji w pamici operacyjnej, czyli dokonywana jest translacja adresu wirtualnego na fizyczny. (Translacji tej dokonuje si take przy uyciu odpowiedniej tablicy).Poszukiwana informacja jest dostpna dla procesora, co zamyka cykl dziaania pamici wirtualnej.

  • Mechanizmy dziaania tablicy deskryptorw

  • Mechanizmy dziaania tablicy deskryptorwUtworzenie tablicy deskryptorwIlo pozycji w tablicy deskryptorw musi by rwna iloci blokw w pamici masowej (na jakie zosta podzielony program)Kady deskryptor skada si z dwch czci: bitu obecnoci bloku i adresu bazowego (podaje w ktrym miejscu pamici operacyjnej zosta umieszczony dany blok)

  • 0000010100000101001110010111011102037PAO1 MB1 MBNr deskryptoraTablica deskryptorw1FFFFFh100000h0FFFFFh000000hAdresy pamiciAdres wirtualny 7F0000hadres bazowy 100000hprzesunicie + F0000hadres fizyczny 1F0000hPrzykadowa zawarto tablicy deskryptorw

  • Pami wirtualna w procesorze Pentium

  • W procesorze Pentium w trybie chronionym zmienia si interpretacja zawartoci rejestrw segmentowychZawarto odpowiedniego rejestru segmentowego jest selektorem wybierajcym odpowiedni pozycj w tablicy deskryptorw.

  • Ukad dokonujcy translacji adresu logicznego na adres fizyczny48-bitowy adres wirtualnyRejestr segmentowyAdres efektywny150313100SelektorPrzesunicieAdres bazowy segmentuPamiDeskryptor segmentuTablica deskryptorwOperand32-bitowy adres fizycznyProcesor

  • Ukad dokonujcy translacji adresu logicznego na adres fizyczny - dziaanieAdres fizyczny obliczany jest jako suma adresu bazowego z odpowiedniej pozycji tablicy deskryptorw i wartoci adresu fizycznego.Umieszczony zostaje w pamici MMU (niedostpnej programowo) w celu przypieszenia dostpu do deskryptorw.

  • Co zawiera deskryptor segmentwDeskryptory segmentw zawieraj takie informacje jak:wielko segmentuadres bazowywymagany poziom uprzywilejowaniapewne atrybuty (np.. bit obecnoci)

  • Mechanizmy wspomagania pracy wielozadaniowej i ochrony zasobw

  • Praca wielozadaniowa w systemie jednoprocesorowym polega na przeczaniu zada - procesor wykonuje pewne zadanie do:

    momentu upywu okrelonego czasu przydzielonego zadaniu momentu, w ktrym brak chwilowo informacjimomentu dania przez uytkownika zmiany zadania

  • W sytuacji wykonywania kilku zada jednoczenie istnieje konieczno kontrolowania dostpu poszczeglnych zada do informacji, jak i innych zasobw systemu.Nie mona dopuci, by jeden program zapisywa swoje dane w obszarze pamici przydzielonej innemu programowi.

  • Stronicowanie

  • W procesorze Pentium pracujcym w trybie wirtualnym, oprcz mechanizmu segmentacji dostpny jest te mechanizm stronicowania - polega na uywaniu cigego adresu liniowego, podczas gdy adresy fizyczne pamici mog stanowi obszar niecigy.

  • Poszukiwana informacjaGeneracja adresu w trybie stronicowania

  • Translacja adresu liniowego na fizyczny10-bitowa czci adresu liniowego wybiera jedn z 1024 pozycji w katalogu stron (page directory)

    Zawarto wybranej pozycji w katalogu stron wskazuje na jedn z 1024 tabel stron

    Bity adresu liniowego wybieraj jedn z 1024 pozycji w wybranej tabeli stron

    Wybrana pozycja w tabeli stron podaje adres pocztkowy 4 - kilobajtowej strony, w ktrej znajduje si poszukiwana informacja

  • Translacja adresu liniowego na fizycznyPosugiwanie si przy translacji adresu liniowego na fizyczny wycznie danymi z pamici typu katalogi i tabela stron prowadzioby do znacznego zmniejszenia szybkoci dziaania systemu. W tym celu wykorzystuje si pami podrczn typu cache przechowujc zawarto 32 ostatnio uywanych tablic stron

  • Pami podrczna (cache)L 1L 2

  • Pami podrczna (cache)L1

  • pami sytemu skada si z relatywnie duej pamici operacyjnej (rzdu kilkudziesiciu do kilkuset MB) zbudowanej z pamici dynamicznychoraz z mniejszej (kilka do kilkuset KB) pamici cache zbudowanej z pamici statycznychKoncepcja pamici podrcznej procesora

  • Wady pamici dynamicznych z punktu widzenia procesora

    zbyt wolne dla szybkich wspczesnych procesorwwymagaj stanw oczekiwania Wynika to z zarwno z duej czstotliwoci zegara taktujcego, jak i wystpujcej w procesorze Pentium pracy dwupotokowej.

  • Pamici statyczne (cache)Zalety:S szybsze od pamici dynamicznych Wady:Pobieraj stosunkowo duo energiiS zdecydowanie droszeS ukadami o niszym stopniu scalenia

  • Pamici statyczne (cache)Trafienie :Sterownik pamici cache sprawdza czy poszukiwana informacja znajduje si w pamici cache, jeeli tak to operacja jest wykonywana w pamici cache, bez stanw oczekiwania

  • Pamici statyczne (cache)ChybienieJeli sterownik pamici cache stwierdzi brak informacji w pamici cache, to nastpuje dostp do pamici operacyjnej z koniecznymi stanami oczekiwania

  • Architektura systemu z pamici cache Look - through Look - aside

  • Architektura Look - through

  • Architektura Look - throughW architekturze tej pami cache, poczona magistral lokaln z procesorem, oddziela go od reszty sytemu, w przypadku trafienia gwna magistrala systemu nie jest w ogle uywana

  • Architektura Look - aside

  • Architektura Look - asideW architekturze tej procesor nie jest odizolowany od reszty ukadw przez cache. Dostp do pamici powoduje rozpoczcie normalnego cyklu magistrali.trafienie cykl zawieszany operacja na pamici cachechybienie wykonywany jest normalny cykl magistrali

  • Elementy sytemu pamici cache

  • Elementy sytemu pamici cacheBank danych (pami danych) - przechowuje i umoliwia zapis i odczyt informacji

    Katalog pamici cache (TAG RAM) - sprawdza, czy poszukiwana informacja znajduje si w pamici cache

    Sterownik pamici cache- steruje procesem sprawdzania czy informacja znajduje si w pamici cache oraz organizuje wspprace pamici cache z systemem

  • Organizacja pamici cache

  • Organizacja pamici cacheW celu zapewnienia moliwoci szybkiego sprawdzenia, czy komrka pamici na ktrej ma by wykonana operacja, jest odwzorowana w pamici cache bank danych i katalog, tworz jednoblokow pami asocjacyjn (One-way Set-associative lub Direct-mapped) .W takiej organizacji pami cache stanowi jeden blok podzielony na zestawy

  • Przykad organizacji pamici cacheStrona 2Strona 1Strona 0

  • Pami zewntrzna cache drugiego poziomu L2

  • Pami zewntrzna cache drugiego poziomu L2

    Jest to zewntrzna (dodatkowa) pami procesora. Wyrany efekt stosowania tej pamici wida wwczas, jeli jej pojemno jest znaczco wiksza od pojemnoci pamici L1.Informacja znajdujca si w pamici L1 znajduje si jednoczenie w pamici L2.

  • Pami zewntrzna cache drugiego poziomu w systemie z procesorem 80486Procesor 80486

  • Pami cache w procesorze Pentium

  • Pami cache w procesorze PentiumW procesorach Pentium moliwe jest stosowanie zarwno wewntrznej, jak i zewntrznej pamici cache.Kada z pamici zawiera 8 KB pojemnoci.Jedna przeznaczona jest do przechowywania kodw instrukcji (Code-cache)Druga przechowuje dane i wyniki przetwarzania informacji (Data-cache)

  • Pami cache w procesorze Pentium