Universidad del Valle de Guatemala

Jose Pablo Castillo RodasCarne: 10007 Circuito

Contador Ascendente Par-ImparAsesor : Ing. Marie Destarac

Al Lector: La siguiente Descripcin Tcnica esta Descrita para que Cualquier persona quien leyere esta documentacin, con un conocimiento mnimo de Electrnica, entendiese el funcionamiento del Circuito.

Circuito Ascendente y DescendentePrincipios Para la elaboracin de Un circuito Par e Impar hay que tomar en cuenta el orden sucesivo de los nmeros en Binario. Para una ascendencia de nmeros Normal la secuencia de Nmeros Binario es: 0000, 0001, 0010, 0011, 0100 Sin embargo para una Secuencia de Nmeros Pares en Decimal, su ascendencia es 0000, 0010, 0100, 0110, 1000, 1010, 1100, y 1110. Como se Puede Observar El Menos Significativo No cambio para nada y se mantuvo en 0 ( Low L). Si se observa el patrn Para Impares, este Cambia su menos Significativo por un H (High), lo cual significa que el Menos significativo No Es dependiente de los estados.

Circuito 1

Circuito Ascendente Par- Impar por Flip-flopsEl circuito es un sistema cuya funcin es mostrar en un display la ascendencia y descendencia de nmeros. Para crear este circuito se elaboro un sistema armado por 3 Flip-flops en modo Cascada. Como bien se sabe el Flip-flop funciona con Flancos para hacer cambio a , donde Q es el estado actual situado como un 1 o un 0. El modelo Utilizado fue un flip-flop JK 74ls76, el cual funciona con Flancos Negativos. Tabla 1 Tabla de Verdad Flip-Flop JK Q 0 0 0 0 1 1 1 1 Donde J 0 0 1 1 0 0 1 1 K 0 1 0 1 0 1 0 1 Q+1 0 0 0 1 1 0 1 0

1 1 1 0 0 1 0 1

es el estado Siguiente Negado.

Se puede observar que Funcionamiento del Flip-flop JK cuando J y K estn en estado H es el mismo comportamiento del flip flop T, donde este Niega El estado Actual en el siguiente Pulso de Reloj. Debido a que el flip-flop funciona con flancos Negativos se puede configurar que este en Cascada (El siguiente depende del Actual) de tal modo que cuando el Flip-flop actual Termine su Estado Alto H, justo en su flanco de Bajada Active el siguiente flip-flop JK el cual cambiara a su estado Negado. Bajo este principio de Flanco de baja es posible activar uno despus del otro sin que todos trabajen al mismo tiempo.

Diagrama 1 Configuracin de Flip-Flop JK en CadenaV1CP1 Q1 CP2 Q2

S1 U1AS J CP K R Q _ Q J CP K R S Q _ Q J CP K R

U1BS Q _ Q

U2A

+ V2 10V D3 LED0 D2 LED0 D1 LED2 D4 LED3

Descripcin: Este Diagrama Explica la conexin del Circuito Lgico a las salidas, Leds, el cual representan un Numero Binario Desde 0 a 15 en Par e Impares seleccionado por el switch.

Grafica 1 Estado Siguiente del Flip-Flop JK en funcin de Clock configurado com flip-flop T

Descripcin: La Grafica 1 Muestra como al siguiente estado del reloj, por medio de un Flanco Negativo cambia de estado actual a su negativo.

CostosIntegrado Descripcion Precio Unidad 74ls76 Flip-Flop JK Q6.50 74ls48 BCD-7seg Q25 330 Ohm Resistencia Q0.75 7-Seg Display Ca. Q7 Switch Push-Close Q1.5 Leds leds Q1.25 Total Cantidad Precio total 2 Q13 1 Q25 12 Q9 1 Q7 1 1.5 5 6.25 Q61.75

Circuito 2

Circuito Ascendente/Descendente Par- Impar por Flip-Flop DPrincipio: El modelo consiste en almacenar el estado actual y mostrarlo en las salidas (Leds), o tambin las entradas a un convertidor BDC a 7 Segmentos (TTL, 74ls48). Asu vez este estado saliente es introducido a un Generador, que por medio de este estado actual despliega el estado siguiente ( ya sea en descendencia o ascendencia) en las entradas de la memoria. Esto para que en el siguiente Pulso del reloj este cambie de estado y as hasta este retornar al mismo valor Inicial. Se tomara nota del Comentario Anterior en el circuito 1, donde el Mas significativo no Cambia (S0), por lo cual lo manipularemos manualmente para Definirlo como Par e Impar, y el nico circuito se evaluara con las dems cifras significativas. Tabla 2 Tabla de Verdad De la Secuencia de Nmeros X 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S3 0 0 0 1 1 1 1 0 1 0 0 0 0 1 1 1 S2 0 1 1 0 0 1 1 0 1 0 0 1 1 0 0 1 S1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Sig. Estado 1 2 3 4 5 6 7 0 7 0 1 2 3 4 5 6

Donde A representa la Diferencia entre Ascendente y Descendente.

Observaciones: (Facilitaran la Resolucin del Circuito) El Estado S1 es el Negado del estado Actual en su respectiva Cifra (C). A su vez en el Circuito Ascendente en si salida S2 es el Negativo de la salida S2 del descendente por lo que se ahorrara

Circuito Descendente

Circuito Ascendente

Circuito Lgico si se coloca la salida S2 del ascendente Negado como la salida S2 del Descendente. Tablas de Karnaught Para Circuito Ascendente Segmento S3 CD BC 0 0 01 11 10 0 0 0 1 0 1 1 1 0 1 A

Segmento S2 CD BC 0 0 01 11 0 0 1 0 1 0 1 0

10 1 1

Segmento S1 CD BC 0 0 01 11 0 1 0 0 1 1 0 0

10 1 1

A

Resolucion S3

Resolucion S2

A

Resolucion S1

. Para Circuito Descendente Segmento S3 BC 0 0 01 11 0 0 0 1 1 1 1 0 Resolucion S3 Segmento S3 BC 0 0 01 11 0 0 0 1 1 1 1 0 Resolucion S2 Segmento BC 0 0 01 0 0 0 1 1 1 S3 11 1 0 10 0 1

10 0 1

10 0 1

A

A

A

Resolucion S1

. , Sin embargo En El Modelo Fisico Nos incluira S2 Descendente Puede Escribirse como Un Integrado NOT (74ls04) y nos quitara Una Compuerta Or (y Solamente se usara una compuerta) por lo que no es Justificable hacerlo de ese modo.

Para Resumir el Circuito se Toman trminos Semejantes de cada Ecuacin ( utiliza para cualquier Ecuacin que posea la misma Expresin en el Mismo.

y su salida se

CostosIntegrado Descripcion Precio Unidad 74ls08 And Q6.5 74ls32 Or Q6.5 74ls75 Flip-Flop D Q15 Dip Interruptor Q4 Switch Leds Leds Q1.25 74ls48 BCD to 7 Seg Q25 Display Cat.Comun Q7 Total Cantidad Precio total 3 Q19.5 2 Q13 1 Q15 1 Q4 4 1 1 Q5 Q25 Q7 88.5

Diagrama 2 Configuracion de Circuito-Memoria

Conclusiones En un modelo Mas Econmico, como diseador de una empresa Elegira el Circuito 1, debido a su simplicidad y su economa. Se requiere una alimentacin mas Fuerte a las entradas del Flip-flop D del circuito 2 para hacer valer su estado actual, de lo contrario no se lee el dato. La tecnologa TTL para como sistema de Almacenamiento flip-flop D (74ls75) no es muy buena, por lo que el Cmos (cd40175BE) es muy fiable y recomendable.

Bibliografia

Gonzales, Jose L, Et. al.2007.Electronica Digital. Delta Publicaciones. Madrid, Espaa.Pag. 186-192. Enlace al: http://books.google.com/books?id=FLoQI6to_R4C&pg=PA186&dq=flip+flop+jk+como+T&hl=es&ei=IDS MTZ80w5q3B4qcrbIN&sa=X&oi=book_result&ct=bookthumbnail&resnum=1&ved=0CCsQ6wEwAA#v=onepage&q=flip%20flop%20jk%20como%20T&f=false

Anexo (Se Elaboro por puntos Extras)

Circuito 3

Conversor de binario a Hexadecimal Utilizando un 74ls48 (bcd a 7 Seg)Principio: Este Circuito tiene como fundamento Utilizar un Conversor de BDC (0-9) como base para convertir binario a Hexadecimal. Objetivo: Reducir el Circuito de Binario A Hexadecimal haciendo uso de un Integrado Existente que grafica la mayora de los Numeros.

Tabla 3 Tabla de Verdad De la Secuencia de Nmeros a 7 SegmentosA 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1

b1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 0

c1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 0

d1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0

e1 0 1 0 0 0 1 0 1 0 1 1 1 1 1 1

f1 0 0 0 1 1 1 1 1 1 0 1 0 0 1 1

g0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1

Con el Convertidor BCD a 7 Segmentos, se obtiene la parte Sombreada, y abarca bien en el display hasta el 9 binario. Esta ventaja se utilizara para ahorrar Codigo debido a que se utilizara la entrada de del 74ls48,. Con ello se logra que cuando el mas significativo este en H, el 74ls48 deje de funcionar y entre el circuito a trabajar.

Grafica 2 Patas y nombres de un Display Catodo Comun

Fuente: http://upload.wikimedia.org/wikipedia/commons/thumb/0/02/7_segme nt_display_labeled.svg/300px-7_segment_display_labeled.svg.png) nt_display_labeled.svg/300px

Cuando el Contador sea mayor que 7, comenzara a utilizar el circuito y blanqueara las salidas del 74ls48. Tablas de Karnaught

X

Led Segmento A 0,0 0,1 1,1 1,0 0 .= Base Transistor clear = Segmento G 1 Led Segmento B 0,0 0,1 1,1 1,0 0 1 1 0 1 1 0 1 0 1 Led Segmento C 0,0 0,1 1,1 1,0 0 1 1 1 1 1 0 1 0 0

X

Led Segmento E 0,0 0,1 1,1 1,0 0 1 0 1 1 1 1 1 1 1 Led Segmento F 0,0 0,1 1,1 1,0 0 1 1 1 0 1 0 0 1 1

X

X

X

Led Segmento G 0,0 0,1 1,1 0 X 1

1,0

X

Led Segmento D 0,0 0,1 1,1 1,0 1 0 1 1 0 1 1 1 0 1

.= Base Transistor = Segmento A

Resoluciones: Led Segmento A y G Led Segmento D

Led Segmento B

Led Segmento E

Led Segmento C

Led Segmento F

Diagrama 3 Configuracin de las salidas binarias a 7 Segmentos (hexadecimal)

Donde los Numeros 1,2,y 3 indican que esa compuerta se repeta.

Universidad del Valle de Guatemala Trabajo de Laboratorio2011-05-29