Prof. Fernando Massa Fernandes Aula 16 VF 20… · Todo circuito de precisão está sujeito a ruídos e interferências do substrato (corrente em circuitos adjacentes influenciando

Microeletrônica

Aula 16

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Resistores, capacitores e MOSFETs

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Já vimos todas as camadas (máscaras) responsáveis pelo processamento de dispositivos.

Neste momento, veremos em mais detalhes os leiautes de resistores, capacitores e MOSFETs.

Cap. 5

Resistores

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Os valores dos resistores e capacitores em um processo CMOS são dependentes da temperatura e da tensão (~10-6/oC).

Coeficiente de temperatura

Coeficiente de temperatura de primeira ordem

TCR1 também varia com a temperatura!

R aumenta com a T

Revisão

Resistores

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Cálculo SPICE (termo quadrático):

No cálculo a mão, consideramos TCR2 = 0

T0 → Temperatura de medida do

parâmetro nominal.

Revisão

Exercício

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→ (ppm) – partes por milhão

* Normalmente os testes e as caracterizações dos dispositivos são realizadas na temp de 27oC.

Revisão

Exercício

6

* Normalmente os testes e as caracterizações dos dispositivos são realizadas na temp de 27oC.

→ (ppm) – partes por milhão

Revisão

Resistores

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A resistência sempre aumenta com a temperatura?

Mas o aumento da temperatura não causa um aumento de portadores livre?Mais portadores livres não causariam uma resistência menor?

Revisão

Resistores

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A resistência também se altera com a aplicação de tensão. O coeficiente de tensão é dado por VCR:

V é a tensão média aplicada nos terminais do resistor.

Este fenômeno é observado principalmente por causa da largura da região de depleção entre o poço-n e o substrato que altera a resistência de folha.

Revisão

Exercício

9

Revisão

Exercício

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Bem menor que a variação devido a temperatura!

Revisão

Exemplo

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Divisor de tensão. Relacionar Vout e Vin

VCR – Coef de tensãoTCR – Coef de temperatura

Revisão

Exemplo

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Em função da temperatura:

Independente da temperatura!

Revisão

Exemplo

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Em função da temperatura:

Independente da temperatura!

Em função da tensão:

Com

e

Dependente da tensão!

→ Tensão média no resistor.

Revisão

Resistores – Estratégias de Leiaute

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Elementos unitários

Vantagens em utilizar uma série de elementos unitários:•Precisão sobre uma alta faixa de temperatura•Evitar erros devido aos cantos da serpentina•Variação da resistência nominal não afeta a tensão num divisor de tensão

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Guard ring

Todo circuito de precisão está sujeito a ruídos e interferências do substrato (corrente em circuitos adjacentes influenciando os vizinhos)

O guard ring (implantação de p+ entre os circuitos) é um método simples de reduzir o ruído.

•Mantém o potencial de referência na região do circuito.•Protege o circuito da injeção de portadores indesejados vindos do substrato.

Guard ring num resistor


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Leiaute interdigitado

O casamento de valores entre os resistores pode ser melhorado com o design abaixo

Variações na atmosfera do processo em diferentes regiões do substrato são minimizadas.

Note que a orientação dos resistores é a mesma (vertical).

Os resistores tem essencialmente os mesmos efeitos parasíticos.


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Leiaute de centroide comum (common-centroid)

O casamento de valores entre os resistores pode ser melhorado também com o design abaixo

Variações na atmosfera do processo em diferentes regiões do substrato são minimizadas.Note que a orientação dos resistores é a mesma (vertical).As variações na atmosfera do processo são distribuídas de modo a serem compensadas nos resistores A e B.


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Leiaute centroide comum X Leiaute Interdigitado

Resistor A teria 16 e B teria 20

Resistor A teria 18 e B teria 18

Melhor casamento entre os resistores!

Para um gradiente de 1Ω/posição


Exercício

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→ Valor nominal de um resistor (unitário) deve ser 5kΩ.

Exercício

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→ Valor nominal de um resistor (unitário) deve ser 5kΩ.

→ Da esq para dir varia de 5kΩ (posição 1) até 5,07kΩ (posição 8).

→ Qdo deslocado 7 posições varia 0,07kΩ. → Taxa de variação 0,01kΩ/posição.

Exercício

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Leiaute centroide comum

O Leiaute common-centroid melhora o casamento de MOSFETs e capacitores também!


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Elementos dummy (falso, postiço)

Difusão desigual devido a variações de concentração de dopantes levaria a um descasamento entre elementos. O elemento dummy não tem função elétrica nenhuma, ele é normalmente aterrado ou ligado ao VDD em vez de ficarem flutuando.


Capacitores - Camada Poly2

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Processos CMOS podem conter uma segunda camada de polisilício chamada poly2.

Importante para:Capacitores poly-polyMOSFETsDispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo)

Muzaffer A. Siddiqi, Dynamic RAM technology advancements, CRC 2013

MOSFET de porta flutuante /para memória DRAM

Poly1

Poly2

Capacitores

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Processos CMOS podem conter uma segunda camada de polisilício chamada poly2.

Importante para:Capacitores poly-poly (capacitância específica alta)MOSFETsDispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo)

Óxido formado por via seca (alta qualidade/GOX)

Capacitores - Poly1/Poly2

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Leiaute e seção reta

C´ox – capacitância específica (por área)

A- área

(?) F/μm2

(?) F/μm2

ε0 = 8,854.10-12 F/m


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A- área


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Imagem – MEV (microscópio eletrônico de varredura) Processo C5 AMI

Exercício:Estime C’ox1 e C’ox2

para o processo C5.

14nm (GOX)

Uddin et al, Nanotechnology 24 (2013) 155501

Capacitores

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Parasíticos

A maior capacitância parasítica é a entre o poly1 e o substrato (bottom plate parasitic –parasítico da placa inferior). Pode chegar a 20% do valor de capacitância desejado entre poly1 e poly2.

Capacitores

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Dependência com tensão e temperatura

Coeficiente de temperatura:

Coeficiente de tensão:

MOSFET

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Já sabemos como criar um MOSFET, a partir de agora veremos os detalhes de como otimizar o leiaute de um MOSFET para reduzir os efeitos parasíticos.

MOSFET

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Resistência parasítica de fonte e dreno

O comprimento da região ativa aumenta a resistência parasítica em série com o MOSFET, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD)

NRS = comprimento da fonte / largura da fonte

Resistência de folha no modelo SPICE → RSH (confira o valor para o PMOS no processo C5)

Parâmetros de simulação (SPICE) – MOSFET

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Exemplo: MOSFET – PMOS (C5)

MOSFET

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Capacitância parasítica

Dispositivo operando na região de inversão forte (strong inversion region)

Capacitância de porta Cox → Depende apenas da área do canal!

Canal formado entre o dreno e a fonte

MOSFET

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Difusão lateral

Durante a fabricação: O dopante difunde lateralmente criando um MOSFET de comprimento Leff

MOSFET

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Na Foundry → Após na implantação LDD (lightly doped drain) é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada.

O espaçador e a implantação LDD garantem que o comprimento do canal fabricado seja aproximadamente igual ao (Ldrawn) projetado no leiaute!

Imagem mais realística da difusão

MOSFET

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Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte.

Capacitância de porta depende da extensão da difusão lateral» Sobreposição entre a área do canal e a difusão lateral

Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5.

Parâmetros de simulação (SPICE) – MOSFET

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Exemplo: MOSFET – PMOS (C5)

MOSFET

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Capacitância parasítica de depleção de fonte (S) e dreno (D) / em relação ao substrato

Modelo SPICE:

Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)!

MOSFET

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→ Operando na região de depleção a capacitância de porta depende da extensão da difusão lateral

2) Capacitância parasítica de depleção de fonte (S) e dreno (D) em relação ao corpo (substrato) → Cjs,d

1) Capacitância parasítica entre terminais

Entre porta (G) e fonte (S) → CgsEntre porta (G) e dreno (D) → Cgd

→ Operando na região de inversão forte a capacitância de porta não depende da extensão da difusão lateral

Trabalho 1 – Comentários

Trabalho 2 – Par CMOSi) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.

Data de entrega: 16/05


ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V.


Trabalho 2 – Par CMOS


*Para auxiliar no projeto e simulação dos transistores utilize o tutorial 2 do site cmosedu.com:

http://cmosedu.com/videos/electric/tutorial2/electric_tutorial_2.htm

i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.



*Para auxiliar no projeto e simulação dos transistores utilize o tutorial 2 do site cmosedu.com:http://cmosedu.com/videos/electric/tutorial2/electric_tutorial_2.htm

Trabalho 2 – Par CMOS

Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:

1. Arquivo do Electric (.jelib) 2. Arquivo do LTSpice (.spi)3. Print do gráfico de Id (nmos) e Is (pmos), do esquemático e do layout do circuito no Electric.

i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.


mailto:[email protected]



Nome do arquivo: Exemplo

FernandoMF_Trab2_2018(2)_Microeletronica.zip


Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:

1. Arquivo do Electric (.jelib) 2. Arquivo do LTSpice (.spi)3. Print do gráfico de Id (nmos) e Is (pmos), do esquemático e do layout do circuito no Electric.

mailto:[email protected]

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