الجمهورية العربية السورية وزارة التعليم العالي

آلية الهندسة الكهربائية وااللكترونية–جامعة حلب مخبر الحاسبات–قسم هندسة الحواسيب

أسامة عزيز: إعداد المهندس

الكترون+ حاسبات : ملخص الجلسة األولى لطالب السنة الثالثة Programmable Logic Devices: المنطق القابلة للبرمجة أجهزة

الفصل الدراسي األول٢٠١٠ - ٢٠٠٩

١

Programmable Logic Devices :أجهزة المنطق القابلة للبرمجة -١ة ل آل من عناصر العائل ديلها لتناسب 7400إن الوظيفة المزودة من قب ة وال يمكن تع هي ثابت

ة . حالة تصميمية معينة ذه الحقيق ةً ( ه ذه مقرون ًال من ه ة التي تنحصر في آون أن آ بالمحدوديددًا م وي فقط ع ة الشرائح يحت ات المنطقي اء دارات )ن البواب ة لبن ر فعال ذه الشرائح غي جعلت ه

دة رة ومعق ة آبي ن . منطقي بيًا م رًا نس دارًا آبي وي مق رائح تحت ن تصنيع ش ن الممك ه م د أن د وج لقة ر مثبت ة غي ة مع بني دة ( الدارات المنطقي بعينيات ). جام دأت تظهر في الس ذه الشرائح ب ل ه مث

ذاك ت آن زة الم" ودعي ة أجه ة للبرمج ق القابل أو Programmable Logic Devices" نط .PLDsاختصارًا

ة PLDإن الـ اء دارات General-Purpose Chip هي شريحة ذات أغراض عام من أجل بنا . منطقية إنها تتضمن مجموعة من عناصر الدارات المنطقية التي يمكن أن يتم تخصيص وظيفته

ة ـ . بطرق مختلف ن أنPLDإن ال ود يمك ا آصندوق أس وي " Black Box " ينظر إليه يحت ).١(بوابات منطقية ومفاتيح قابلة للبرمجة آما هو موضح في الشكل

جهاز منطق قابل للبرمجة آصندوق أسود) : ١(الشكل تنفيذ أن ترتبط ببعضها البعض ل PLDإن المفاتيح القابلة للبرمجة تتيح للبوابات المنطقية داخل الـ

.الدارة المنطقية المطلوبة Programmable Logic Array ( PLA ): مصفوفة المنطق القابلة للبرمجة -١-١

ـ ن ال واع م دة أن وق PLDsإن ع ي الس ًا ف وافرة تجاري ان . مت ويره آ م تط ذي ت وع األول ال النـ البنية . Programmable Logic Array ( PLA )مصفوفة المنطق القابلة للبرمجة العامة لل

PLA ٢( موضحة في الشكل.( داءات وع الج كل مجم ى ش ا عل ن تحقيقه ة يمك ع المنطقي رة أن التواب ى فك ادًا عل -Sum-ofاعتم

Products Form فإن الـ PLA تحتوي مجوعة من بوابات AND التي تغذي بدورها مجموعة ات ـ . ORمن بواب داخل ال إن م ين في الشكل ف ا هو مب تمر PLA :X1, X2, ……, Xnآم

زل ر مجموعة من دارات الع ل ( Buffersعب ة لك ة والمنفي ة الحقيقي ن القيم ًال م ؤمن آ ي ت والتدخل مى ) م دارات تس ن ال ة م ى آتل طح " إل فوفة " أو " ANDمس ذه " . ANDمص وه

آل من . Product Terms : P1, P2, ….., Pkالمصفوفة تنتج مجموعة من التعابير الجدائية وع هذه التع اط من الن داخل ANDابير يمكن أن يضبط لتحقيق أي ارتب ,.…… ,X1, X2 للم

Xn . داخل لمصفوفة ا آم ن اعتباره دورها يمك ذه ب ة ه ابير الجدائي تج ORالتع ي تن أخرى والت

٢

ة دورها المخارج النهائي لتحقيق أي إن آل مخرج يمكن أن يضبط . F1, F2, ……, Fm: ب .PLAلتالي أي تابع يمثل مجموعُا من الجداءات لمداخل الـ وباP1, P2, …..Pk: مجموع من

PLAالبنية العامة لـ ) : ٢( الشكل

PLAمخطط على مستوى البوابات لـ ) : ٣( الشكل

٣

داخل وأ PLA صغيرة حيث يعرض PLAيوضح مخططًا مفصًال لـ ) ٣( الشكل ة م ة بثالث ربعة . بير جدائية ومخرجين تعا ة للنسخ AND في المصفوفة ANDآل بواب داخل موافق ا ستة م له

ة دخل الثالث ارات ال ة إلش ة والمتمم ة . الحقيقي ى بواب لة إل ل وص ة ANDآ ة للبرمج ي قابل : هر ANDاإلشارة التي تكون موصولة إلى إلى بوابة ارة غي موضحة بواسطة خط متموج أما اإلش

ة بخط مقطوع ANDابة الموصولة إلى البو داخل . فهي ممثل ة م دارة مصممة بحيث أن أي إن الة ى البواب ولة إل ر موص ة ANDغي رج بواب ى خ ؤثر عل ـ . AND ال ت زة ال ي أجه PLAsف

.المتوافرة تجاريًا توجد عدة طرق لتحقيق هذه الوصالت القابلة للبرمجةداخل موضحة P1 التي تنتج الجداء ANDالبوابة ) ٣( في الشكل ى الم و X1وهي موصولة إل

X2 الي إن P1 = X1.X2: وبالت ابه ف P3 = X1'.X2'.X3 و 'P2 = X1.X3: وبشكل مشالمخرج . ORوصالت قابلة للبرمجة توجد أيضًا من أجل المصفوفة . P4 = X1.X3: آما أن

F1 موصول إلى التعابير الجدائية P1 و P2 و P3ي وهو بالتالي يحقق التابع التال: F1 = X1.X2 + X1.X3' + X1'.X2'.X3

:بشكل مشابه فإن F2 = X1.X2 + X1'.X2'.X3 + X1.X3

ابعين الموصوفين أعاله PLAيصور ) ٣( مع أن الشكل ه ( F1 & F2 ) مبرمجة لتنفيذ الت فإنة مصفوفتي ن خالل برمج ن المخرجين OR و ANDوم ًال م إن آ كل مختلف ف F2 و F1 بش

ا . X3 و X2 و X1وابع مختلفة انطالقًا من إشارات الدخل يمكنه أن ينجز ت ى القيد الوحيد هن علابير ANDالتوابع التي يمكن أن تنجز هو حجم المصفوفة ة تع تج فقط أربع ألنها في مثالنا هذا تن

ذي PLAsأجهزة الـ ) . ANDأربعة بوابات ( جدائية ر من ال المتوافرة تجاريًا تأتي بأحجام أآب . تعبيرًا جدائيًا وثمانية مخارج٣٢ مدخًال و١٦: المعامالت النموذجية هي عادة . هناعرضناه

از ) ٣( بالرغم من أن الشكل نمط من PLAيصور بشكل واضح البنية الوظيفية لجه ذا ال إن ه فه أصبح من الرسم ألوف غير مالئم من أجل الدارات الكبيرة وبالتالي فعوضًا عن في المراجع الم ) .٤( ة استخدام النمط الموضح في الشكل التقني

)٣( الموضحة في الشكل PLAالمخطط الشائع للـ ) : ٤( الشكل

٤

ة ANDآل بوابة ى رمز بواب داخل . AND يتم تمثيلها من خالل خط أفقي وحيد موصول إل الماطع مع ا ANDالممكنة للبوابة اقولية التي تتق اطع . لخط األفقي مرسومة آخطوط ش د أي تق عن

يمكن xقابًال للبرمجة موضحًا بواسطة الرمز ) وصلًة ( لخط شاقولي مع خط أفقي فإن ارتباطًا ي ) ٤( الشكل . أن ينجز ة ف ابير الجدائي ذ التع ة الضرورية لتنفي ة للبرمج ين االرتباطات القابل يب

ى رمز هي مرسومة بطريقة مشابهة ORإن آل بوابة ) . ٣( الشكل وط إل اقولي مرب مع خط شة ة . ORبواب ارج البواب ة ANDمخ ات القابل إن االرتباط الي ف وط وبالت ذه الخط ع ه اطع م تتق

كل ن أن تش ة يمك ة الموافق كل . للبرمج تج ) ٤( الش ي تن ة الت ة للبرمج ور الوصالت القابل يص ) .٣( من الشكل F2 و F1التابعين

ذها فعالة من حيث المساح PLAإن الـ ة ) تصنيعها ( ة المطلوبة لتنفي ى شريحة دارة متكامل . علر آالمعالجات المصغرة PLAsولهذا السبب فإن الـ عادة ما تكون مضمنة آجزء من شرائح أآب

Microprocessors . ـ إن ال ة ف ذه الحال ي ه ات PLAف ى بواب ث أن الوصالت إل نع بحي تصAND و ORة للبرمجة تكون ثابتة بدًال من أن تكون قابل.

Programmable Array Logic ( PAL ): منطق المصفوفة القابلة للبرمجة -٢-١ـ ًال من مصفوفتي PLAفي ال إن آ ان للبرمجة OR و ANDف ا قابلت ًا . هم أظهرت ، تاريخي

أوًال آانت صعبًة للتصنيع بشكل : المفاتيح القابلة للبرمجة صعوبتين أمام المصنعين لهذه األجهزة ـ سل زة ال ذة في أجه دارات المنف ق . PLAsيم وثانيًا فإنها آانت تخفض أداء السرعة لل ذه العوائ ه

ة للبرمجة ولكن مصفوفة ANDقادت إلى تطوير جهاز مشابه بحيث أن مصفوفة ه قابل OR فية ة . ثابت ة للبرمج از منطق المصفوفة القابل م جه رف باس ذه تع ريحة آه Programmableش

Array Logic Device أو اختصارًا ( PAL ) . ل الي أق ا أبسط في التصنيع وبالت نظرًا ألنهـ ن ال ة م زة PLAsآلف إن أجه دم أداًء أفضل ف ا تق ات PALs وألنه ي التطبيق ائعًة ف أصبحت ش

.العملية

PALمثال عن ) : ٥( الشكل

٥

ى ) ٥( يبين الشكل اًال عل داخل وأربع PALمث ة م ة ومخرجين بثالث ابير جدائي ران . ة تع التعبي P4 و P3 والتعبيران اآلخران OR موصوالن بشكل ثابت إلى إحدى بوابتي P2 و P1الجدائيان

ة موصوالن ى بواب ـ . األخرى ORبشكل ثابت إل ابعين PALال الموضحة مبرمجة لتحقيق الت :المنطقيين التاليين

F1 = X1.X2.X3' + X1'.X2.X3 F2 = X1'.X2' + X1.X2.X3

ـ ع ال ة م كل PLAبالمقارن ي الش ـ ) ٤( ف إن ال ل PALف ة أق دم مرون ـ : تق ى PLAال يح حت تتـ ORحين أن آًال من بوابتي في ORأربعة تعابير جدائية لكل بوابة دخلين PAL في ال ك م تمتل

ع من تصنع في مجال واس PALs للتعويض عن هذا االنخفاض في المرونة فإن أجهزة الـ .فقط ات داخل لبواب ة من الم داد مختلف داخل والمخارج وأع األحجام المتفاوتة مع أعداد متنوعة من الم

OR . آمثال عن جهازPAL 22: تجاري نذآر الشريحةV10 PAL Device ٨( الشكل. ( ات ا نفترض أن مخارج بواب از ORحتى اآلن آن از PAL في جه ا في جه موصولة PLA آم

ى مخرج آل PALsفي عدة . اب الخرج للشريحة مباشرًة إلى أقط فإن دارات إضافية تضاف إلة افية ORبواب ة إض د مرون ر . . لتزوي تخدام التعبي ا اس ألوف هن ن الم ة " م ة ماآروي " خلي

Macrocell ة ى البواب ارة إل ا OR لإلش ة به دارات اإلضافية الملحق ة بال اًال عن . المقرون إن مث ) .٦( مبين في الشكل Macrocellن مزودة في خلية ماآروية المرونة التي يمكن أن تكو

)٥( من الشكل ORدارات إضافية مضافة إلى مخارج البوابات ) : ٦( الشكل مى ز المس الب ( Flip-Flopالرم رة ) ق ر ذاآ ل عنص وم . Memory Elementيمث ه يق إن

ة بتخزين القيمة المنتجة بواسطة مخرج البو م ORاب ه من ث زمن ويمكن د لحظة محددة من ال عنارة Flip-Flopالقالب . بشكل غير محدود ) االحتفاظ بها ( مسك هذه القيمة اد بواسطة اإلش مق

ة Clockعندما يطرأ على اإلشارة . Clock" نبضة الساعة " المسماة ة المنطقي انتقال من القيمه يخزن القالب "1" إلى القيمة المنطقية "0" ى مدخل ة عل ذه D القيمة المطبق ذه اللحظة وه في ه

واع Flip-Flopsإن القالبات . Qالقيمة تظهر على مخرج القالب دة أن مستخدمة بكثافة لتنفيذ عوم و معل ا ه ة آم ة التتابعي دارات المنطقي ن ال دادات ( م ة Countersالع ة المنتهي وآالت الحال

Finite State Machines ال بيل المث ى س ب ) . عل دخلي to-1 Multiplexer-2للناخ مد دخلي . معطيات ومدخل انتخاب وحيد ومخرج وحي ار أي من م دخل االنتخاب الختي يستخدم م

وع ) ٦( في الشكل . المعطيات سيتم تمرير قيمته إلى مخرج الناخب to-1-2يقوم ناخب من الن

٦

Multiplexer بانتخاب آخرج له إما مخرج بوابةOR لقالب أو مخرج اFlip-Flop . إن خطبوابة منطقية ) ٦( يبين الشكل . "1" أو "0"انتخاب الناخب يمكن أن يكون مبرمجًا ليأخذ القيمة

.PAL موصولًة بين الناخب ومخرج الـ Tri-State Bufferأخرى تدعى عازًال ثالثي الحالة راً يًا ، أخي إن خرج الناخب مغذى عكس ى مصفوفة " Fed Back "ف ـ AND إل .PAL في ال

ي في تسمح وصلة التغذية العكسية هذه للتابع المنطقي أن يستخدم بشكل داخل الناتج عن الناخب بـ ل ، PALال دة مراح ك ع ي تمتل ذ دارات والت مح بتنفي ذي يس ر ال أو Multiple Stagesاألم

تويات ة Levelsمس ات المنطقي ن البواب زة . م نع أجه رآات تص ن الش ددًا م أو PLAs إن عPALs يطة ة البس ة للبرمج ق القابل زة المنط ن أجه رى م ابهة أخ ًا مش Simple أو أنواع

Programmable Logic Devices أو اختصارًا SPLDs. PALs : Programming of PLAs and PALs و PLAsبرمجة أجهزة -٣-١

كلين ي الش ي ) ٥( و ) ٤( ف ة ف ارة منطقي ين إش لة ب ل وص إن آ ات PAL أو PLAف وبوابAND/OR ارة ا من . x موضحة من خالل إش تم تحقيقه ا ي ادة م ذه الوصالت ع ة ه في الحقيق

ة ي حال تورات ف ذه الترانزيس ك بوضع ه تورات وذل ة Off أو Onخالل ترانزيس . حسب الحالبط زة بض ذه األجه طة ه ذها بواس تم تنفي تخدم ي ل المس ن قب ميمها م راد تص دارات الم ال

Configuringة أو برم اتيح Programmingج ذه المف ة . Switches ه رائح التجاري الشة ة للبرمج اتيح القابل ذه المف ن ه وي بضعة آالف م وم تحت ول أن يق ر المعق ن غي ه م الي فإن وبالت

ك . المستخدم لهذه الشرائح بتحديد حالة البرمجة المطلوبة لكل مفتاح بشكل يدوي ، عوضًا عن ذلذا الغرض استخدام أنظم تم له Computer-Aided Designة تصميم باستخدام الحاسوب ي

Systems أو ما يعرف اختصارًا باسم CAD Systems . ة دعم برمجة CADإن أنظم التي تزة من األدوات PLDsأجه ة تتض دارات المطلوب ذ ال اج Tools لتنفي ى إنت درة عل ا الق ي له الت

ذي . شكل آلي المعلومات الضرورية لبرمجة آل من المفاتيح في الجهاز ب يكون نظام الحاسوب الغل أدوات ل CADيش طة آب وًال بواس ذه موص ة Cable ه ة الخاص دة البرمج ى وح إل

Programming Unit . ا ينهي المستخدم وم أدوات ) المصمم ( حالم دارة تق CADتصميم الا يسمى ملف البرمجة Fileبتوليد ملف ادًة م أو مخطط المنصهرات Programming File ع

Fuse Map ـ اح في ال ة التي ينبغي لكل مفت ذي يحدد الحال ك لتحقيق PLD وال أن يأخذها وذلـ . الدارة المطلوب تصميمها بشكل صحيح تم ضمن وحدة البرمجة PLDيتم توضيع جهاز ال وي

دة البرمجة ى وح ل ملف البرمجة من نظام الحاسوب إل وم وحدة البرمجة بوضع . نق م تق من ثي نمط ة خاص الشريحة ف ل Special Programming Modeبرمج ة آ وم بضبط حال وتق .Data IOيوضح صورة لوحدة برمجة مصنعة من شرآة ) ٧( الشكل . مفتاح بشكل منفرد

)Data IOمن شرآة ( PLDوحدة برمجة ) : ٧( الشكل

٧

22V10 PALمخطط الشريحة ) : ٨( الشكل ات دة مهايئ ى جانب الوحدة الرئيسية Adaptorsع إن : Main Unit موضحة في الصورة إل

ايئ ل مه م ( آ ريحة Adapter) مالئ ة الش كل رزم اص لش وع خ ل ن ن أج تخدم م Chip يسPackage. دة البرمجة أن ، عادًة . عملية البرمجة قد تستغرق عدة دقائق حتى تكتمل يمكن لوحد " Read Back "لي قراءة تعيد بشكل آ حالة آل مفتاح بعد البرمجة للتحقق من أن الشريحة ق

.تمت برمجتها بشكل صحيح ادًة مع شرائح أخرى PALs أو PLAsإن أجهزة ة تستقر ع المستخدمة آجزء من دارة منطقي

إن . ( PCB ) أو ما يعرف اختصارًا باسم Printed Circuit Boardعلى لوحة دارة مطبوعة ا دارة لبرمجته زع من لوحة ال عملية البرمجة الموصوفة أعاله تفترض أن الشريحة يمكن أن تن

بس . في وحدة البرمجة ة باستخدام مق ذه يمكن أن تكون ممكن زع ه ة الن ـ Socketعملي ى ال علPCB ٩( آما هو موضح في الشكل( .

٨

PCBمقبس على الـ مع PLCCرزمة من النوع ) : ٩( الشكل ـ زة ال ـ PLAsعلى الرغم من أن أجه وع PALs وال وافرة في رزم من الن اختصارًا ( DIP مت

م ي الشكل ) Dual-in-Line Packageلالس ي ) ١٠( والموضحة ف وافرة أيضًا ف ا مت إال أنهدعى رزم ي ن ال ر م ائع آخ وع ش م ( PLCCن ارًا لالس Plastic-Leaded Chipاختص

Carrier ( والموضح في الشكل السابق )٩. (

DIPرزمة شريحة من النوع ) : ١٠( الشكل وع ة من الن ك الرزم دًال PLCCعلى آافة جوانبها األربعة تمتل ًا تغطي حواف الشريحة ب أقطاب

إن المقبس الذي يستضيف . DIPمن أن تبرز بشكل مباشر لألسفل آما في حالة رزمة من النوع

٩

وع الر ة من الن ام PLCCزم دارة المطبوعة بواسطة اللح ى لوحة ال ه عل تم تثبيت By Solder ي .By Frictionقوى االحتكاك في المقبس بواسطة PLCCبينما يتم تثبيت الرزمة من النوع

ادرين ) برمجتها ( بدًال من االعتماد على وحدة برمجة لتهيئة الشريحة فإنه من المالئم أن نكون قدارة المطبوعة على إن ى لوحة ال ة عل زال مثبت ا ت ة . جاز عملية البرمجة والشريحة م ذه الطريق ه

دعى البرمجة في النظام . ( ISP ) أو اختصارًا In-System Programmingمن البرمجة ت ولكنها متاحة من أجل الشرائح PALs أو PLAsصحيح أنها ليست متاحة عادة من أجل أجهزة

.تي سوف يتم شرحها فيما يلي والاألآثر تعقيدًا Complex Programmable Logic: أجهزة المنطق القابلة للبرمجة المعقدة -٤-١

Devices ( CPLDs ) ذ PALs و PLAsإن أجهزة دارات تشكيلة مفيدة من أجل تنفي ة الصغيرة واسعة من ال . الرقمي

ر من ة دارة ال تتطلب أآث ذ أي از يمكن أن يستخدم لتنفي ة آل جه ابير الجدائي داخل و التع عدد المارة ا . والمخارج المتاحة في الشريحة المخت ًا إذ أنه ام متواضعة تمام ذه الشرائح محدودة بأحج ه

دارات التي . 32تدعم عادًة عددًا إجماليًا من المداخل والمخارج ال يتجاوز العدد ذ ال من أجل تنفيوع PALs أو PLAsة أجهزة تتطلب مداخل ومخارج أآثر يمكن إما استخدام عد ا استخدام ن وإم

رائح ن الش دًا م ر تعقي دة أآث ة المعق ة للبرمج ق القابل زة المنط دعى أجه ComplexيProgrammable Logic Devices ( CPLDs ).

از دارات CPLDإن جه ن ال ل م دة آت ريحة Multiple Circuit Blocks يتضمن ع ي ش فذه Internal Wiring Resourcesواحدة مع موارد وصل سلكي داخلية لوصل آتل الدارات هبعض بالشكل المناسب دارات . مع بعضها ال ة من ال ـ آل آتل ابهة ل سوف : PAL أو PLAمش

ـ ة ال ل مثيل ذه باسم الكت دارات ه ل ال ى تسمية آت . ( PAL-Like Blocks ) أي PALنتفق عل .CPLDمثاًال عن جهاز ) ١١( يوضح الشكل

CPLDبنية جهاز منطق قابل للبرمجة معقد ) : ١١( الشكل ين في الشكل ـ ) ١١( يتضمن الجهاز المب ة ال ل مثيل ع آت ى مجموعة من PALأرب موصولة إل

ربط البيني ة موصولة أيضًا . Set of Interconnection Wiresأسالك ال ى دارة آل آتل إلة ة دخل Subcircuitفرعي ى I/O Block خرج / مسماة آتل دورها إل والتي تكون مربوطة ب

١٠

دخل والخرج للشريحة ين الشكل . عدد من أقطاب ال ة التوصيل السلكي ) ١٢( يب اًال عن بني مثWiring Structure واالرتباطات Connections ـ ة ال ة مثيل PAL ( PAL-Like مع آتل

Block ) في جهاز CPLD.

)١١( الموضح في الشكل CPLDمقطع من جهاز الـ ) : ١٢( الشكل ـ ة ال ة مثيل كل PALإن الكتل ي الش ة ) ١٢( ف ا ماآروي الث خالي وي ث ي ( Macrocellsتحت فـ زة ال ع أجه والى CPLDsالواق ادًة ح ك ع ة تمتل ـ ١٦ الحقيقي ة ال ة مثيل ي الكتل ة ف ة ماآروي خلي

PAL دة ون م) الواح ة تتك ة ماآروي ل خلي ة وآ داخل ORن بواب ة م إن ( ذات أربع ا ف أيضًا هنة ٢٠ إلى ٥ الحقيقية تزود عادًة ما بين CPLDsأجهزة الـ ة ) . OR مدخل لكل بواب مخرج بواب

OR ة دعى بواب ة ي ات المنطقي ن البواب وع آخر م ى ن -Exclusive المقصورة OR موصول إلOR Gate ارًا ة . XOR Gate أو اختص لوك بواب ابXORإن س ة مش لوك بواب ORه لس

ة دخلين بحال ة "1"االعتيادية ما عدا أنه إذا آان آل من الم إن بواب ا XOR ف ى خرجه تعطي على ) ١٢( في الشكل XORإن أحد مدخلي بوابة . "0"القيمة يمكن أن يوصل بشكل برمجي إلة ستتمم مخرج ال XOR فإن البوابة "1"في حالة القيمة : "0" أو القيمة "1"القيمة ا ORبواب أم

ذآر XOR فإن بوابة "0"في حالة القيمة ًا . ليس لها تأثير ي ة أيضًا قالب ة الماآروي تتضمن الخليFlip-Flop وناخبًا Multiplexer وعازًال ثالثي الحالة Tri-State Buffer . اء ا أشرنا أثن آم

ة الخرج المنتجة بواس ) ٦( مناقشة الشكل ة فإن القالب مستخدم لتخزين قيم آل . ORطة بوابـ Tri-State Bufferعازل ثالثي الحالة ازل . CPLD موصول إلى أحد أقطاب رزمة ال إن الع

ـ Pinقطب ثالثي الحالة هنا يتصرف آمفتاح والذي يتيح لكل از ال أن يستخدم سواًء آخرج لجه

١١

CPLD أو آدخل لجهاز الـ CPLD . الستخدام قطب ما آخرج للـCPLD ل تف( يتم تمكين ) عيEnabling ق اح مغل دها سلوك مفت ممرر أي في ( العازل ثالثي الحالة الموافق والذي يسلك عن

ة CPLDأما إذا آان المطلوب أن يعمل القطب آدخل للـ ) . Onوضعية ي الحال فإن العازل ثالثوح Disabledالموافق يجب أن يكون معطًال ر ( وسيسلك عندها هذا العازل سلوك مفتاح مفت غي

ي وضعية رر أي ف ة Offمم ة العالي ة الممانع ذه ) . High-Impedance State أو حال ي ه فًا درًا خارجي إن مص رة ف ة األخي ى External Sourceالحال ارة إل زود إش ود أو ي ه أن يق يمكن

ـ ( القطب دخل لل ذي أصبح يعمل اآلن آ ى CPLD ( Pinال ذي يمكن أن يكون موصوًال إل وال .Interconnection Wiringرى من خالل أسالك الربط البيني خاليا ماآروية أخ

ة ة للبرمج اتيح قابل وي مف ي تحت ربط البين الك ال ي Programmable Switchesإن أس والتـ تستخدم ة ال ل مثيل ربط الكت ة يمكن أن يوصل مع بعض . PALل آل سلك من األسالك األفقي

يس ن ل ا ولك اطع معه ي يتق اقولية الت ا األسالك الش ع آله دد . م د ع عة لتحدي ت أبحاث واس أجريين األسالك Switchesالمفاتيح تم . التي ينبغي تزويدها من أجل الوصالت ب اتيح ي إن عدد المف

ات ي التطبيق اتيح ف دة مف در ع ة دون ه دارات النموذجي ل ال ن أج ة م ة آافي أمين مرون اره لت اختية مالحظة جديرة بالذآر هنا مفادها أنه عند .عمليًا ة الماآروي إن الخلي دخل ف ما يستخدم قطب ما آ

زة . الموافقة لهذا القطب ال يمكن أن تستخدم وهي بالتالي تكون مهدورة هنا CPLDsبعض أجهدر تم تجنب ه ي بحيث ي ربط البين ة وأسالك ال ا الماآروي ين الخالي تتضمن توصيالت إضافية ب

.الخاليا الماآروية في أوضاع آهذه ر من PAL التجارية تتراوح في الحجم من آتلتين مثيلتي الـ CPLDsإن أجهزة الـ ى أآث فقط إل

رزم . مئة آتلة ا متاحة في تشكيلة واسعة من ال وع Packagesآما أنه ة من الن ا الرزم ا فيه بمPLCC وي ) آ – ١٣( الشكل . ) ٩( الموضحة في الشكل ذي يحت يبين نوعًا آخر من الرزم والذا . CPLDشرائح ا ه ة الزواي ة المسطحة رباعي رزم يسمى الرزم وع من ال Quad FlatالنPack الرمز ا يعرف اختصارًا ب وع . QFP أو م ن الن ة م ل الرزم ن PLCCمث ة م إن الرزم فوع تمتلك أقطابًا على آافة جوانبها األربعة QFPالنوع ة من الن ولكن في حين أن أقطاب الرزم

PLCC اب الرزمة من النوع تلتف حول حواف الرزمة فإن أقطQFP ًا تمتد نحو الخارج انطالقفل و األس نحن نح كل م ع ش ة م ن الرزم وع . م ن الن ة م اب الرزم ن QFPأقط ًا م ل ثخن ي أق ه

وع ي PLCCنظيراتها في الرزمة من الن ذي يعن وع األمر ال ة من الن يمكن أن QFPأن الرزم متوافرة مع عدد من األقطاب QFPالنوع الرزم من ، في الواقع : تمتلك عددًا أآبر من األقطاب

. قطب 100 محدودة بأقل من PLCC قطبًا في حين أن الرزم من النوع 200يفوق الـ ة للبرمجة CPLDsإن أغلب أجهزة الـ Programmable تحتوي نفس النوع من المفاتيح القابل

Switches المستخدمة في أجهزة المنطق القابلة للبرمجة البسيطة Simple Programmable Logic Devices م رف اختصارًا باس ا يع تم . SPLDs أو م ن أن ي اتيح يمك ذه المف ة ه برمج

رة ة الموصوفة في الفق تم توضيع الشريحة ) ٣-١( باستخدام نفس التقني ا ي في وحدة والتي فيهك . Special-Purpose Programming Unitبرمجة خاصة لهذا الغرض ة مع ذل إن طريق ف

: الضخمة لسببين اثنين CPLDsجة هذه هي باألحرى غير مالئمة من أجل أجهزة الـ البرمـ : أوًال زة ال ن CPLDsأجه ر م ك أآث ن أن تمتل ريحة 200 الضخمة يمك ة الش ى رزم ًا عل قطب

. وتنثني بسهولة Fragile) هشة ( وهذه األقطاب غالبًا ما تكون قصيمة ًا خاصًا ليمكن برمجتها في وحدة برمجة : ثانيًا اج مقبس ى Socket فإنها تحت لتثبيت الشريحة عل

وع رزم الضخمة من الن دًا QFPاللوحة وهنا المشكلة األخرى إذ أن المقابس من أجل ال ة ج مكلف ! نفسه CPLDحتى أنها أحيانًا تكلف أآثر من جهاز الـ

ة البرمجة في النظام CPLDsلهذه األسباب فإن أجهزة الـ دعم تقني ادة ت . ISP Technique عدارة المطبوعة مضمن Small Connectorيكون هناك عادة مربط صغير PCBعلى لوحة ال

تم برمجة . بين هذا المربط ونظام الحاسوب Cable ويربط آبل CPLDالتي تحتوي جهاز الـ يـ از ال تخدام CPLDجه ميم باس ام التص طة نظ دة بواس ة المول ات البرمج ل معلوم الل نق ن خ م

١٢

ـ CAD Systemوب الحاس از ال ى جه ك من الحاسوب إل ل وذل دارة . CPLD من خالل الكب الد CPLDفي جهاز الـ ل معه ار موحد من قب ا آمعي م اعتماده التي تتيح هذا النوع من البرمجة ت

المهندسين الكهربائيين وااللكترونيين في الواليات المتحدة األمريكية أو ما يعرف اختصارًا باسم IEEE ذ وهذه ادة باسم منف دارة تعرف ع ذ . JTAG ( JTAG Port )ال ذا المنف يستخدم في ه

ات ل المعلوم الك لنق ة أس ه أربع راد برمجت از الم وب والجه ين الحاس ر . ب و JTAGالتعبي هارة ن العب ى م كل . Joint Test Action Groupاختصار لألحرف األول ) ب – ١٣( الش

. على لوحة دارة مطبوعة CPLDهازي لبرمجة جJTAGيصور استخدام المنفذ

QFP في رزمة من النوع CPLDجهاز ) : آ – ١٣( الشكل

JTAGالبرمجة من خالل المنفذ ) : ب – ١٣( الشكل ا يمكن CPLDآما هو موضح في الشكل فإن جهازي الـ ًال منهم إن آ الي ف ًا وبالت موصوالن مع

ا . م نفس الوصلة مع نظام الحاسوب أن يبرمج باستخدا ـ إم از ال تم برمجة جه ه CPLDن ت فإنة عن الشريحة ة الكهربائي د فصل الطاق ى عن م حت ة بشكل دائ ة البرمج تفظ بحال ذه . يح دعى ه ت

.Nonvolatile Programmingالخاصية بالبرمجة غير المتطايرة دارات CPLDsتستخدم أجهزة الـ ة لتنفيذ عدة أنواع من ال في التصاميم الصناعية التي . الرقمي

ـ ًا CPLDsتستخدم نوعًا ما من أجهزة المنطق القابلة للبرمجة فإن أجهزة ال هي المستخدمة غالبل شيوعًا SPLDsفي حين أن أجهزة الـ أآثر أق ر ف دم . تصبح أآث ددًا من الشرآات تق ا أن ع آم

.)انظر صفحة الملحق . ( منافسة بالفعل CPLDsأجهزة

١٣

Field-Programmable Gate Arrays : حقليًا مصفوفات البوابات المبرمجة -٥-١ـ Chips) الرقاقات ( إن أنواع الشرائح ابقًا آال ـ SPLDs الموصوفة س دة من CPLDs وال مفي

ذ ل تنفي ة Implementationأج دارات المنطقي ن ال ع م ال واس ـ . مج زة ال تثنينا أجه إذا اسCPLDs زة ال إن أجه ة SPLDsـ ف غيرة ومالئم األحرى ص ي ب ل Suitable ه ن أج ط م فق

ـ . تطبيقات بسيطة نسبيًا زة ال ى من أجل أجه رة بشكل CPLDsحت ة الكبي دارات المنطقي إن ال فدل ردة Moderately Large Logic Circuitsمعت ط يمكن أن تحقق ضمن شريحة منف فق

Single Chip . ة ق بالكلف باب تتعل ذ Performance واألداءCostألس ة تنفي ن الحكم ه م فإنا دارات في شريحة م ة ال إن آمي الي ف الدارة المنطقية المطلوبة بأقل عدد ممكن من الشرائح وبالت

. في غاية األهمية Functional Capabilityوقدراتها الوظيفية ا باستخ يتم بناؤه ات دام إن إحدى الطرق لقياس حجم دارة يتمثل في افتراض أن هذه الدارة س بواب

ذه ة ه ة البسيطة المطلوب ات المنطقي ة البواب اييس . منطقية بسيطة فقط ومن ثم تقدير آمي أحد المقات ي لبواب دارة NANDالمستخدمة بشكل شائع هو العدد الكل اء ال زم لبن داخل والتي تل ة الم ثنائي

.Equivalent Gates Number" عدد البوابات المكافئة " وهذا المقياس يدعى غالبًا ة Equivalent Gatesباستخدام مقياس البوابات المكافئة ا من العائل 7400 فإن حجم شريحة م

ات بسيطة فقط زة . يمكن قياسه بسهولة ألن آل شريحة من هذه العائلة تحتوي بواب من أجل أجهـ ـ SPLDsال ة CPLDs وال ل خلي ار أن آ ى اعتب د عل تخدم يعتم وذجي المس اس النم إن المقي فك PALإذًا فإن جهاز . بوابة مكافئة 20 تمثل حوالى Macrocellآروية ما ذي يمتل نموذجي وال

از بوابة تقريباً 160 خاليا ماآروية يمكنه تحقيق دارة ما تتطلب حتى 8مثًال ا أن جه CPLD آمك ر يمتل ى 500آبي ب حت ق دارات تتطل ه تحقي ثًال يمكن ة م ة ماآروي ة 10.000 خلي ة مكافئ بواب

ة . ًا تقريب ايير الحديث ًا للمع ة ذات ، وفق إن دارة منطقي رة 10.000ف ر آبي ة ال تعتب من أجل . بوابة ك سعات منطقي وع مختلف من الشرائح التي تمتل م استخدام ن ه من المالئ تنفيذ دارات أآبر فإن

ر ًا . Larger Logic Capacityأآب ة للبرمجة حقلي ات القابل ل ( إن مصفوفة البواب ) في الحقField-Programmable Gate Array أو ما يعرف اختصارًا باسم FPGA ارة عن هي عب

بيًا رة نس ة آبي ذ دارات منطقي دعم تنفي زة . جهاز منطقي قابل للبرمجة ي ة FPGAsإن أجه مختلفًا زة تمام ن أجه زة CPLDs و SPLDsع فوفات FPGAs ألن أجه وي مص أو AND ال تحت

OR ا ت ة وإنما عوضًا عن ذلك فإنه تًال منطقي من أجل تحقيق الوظائف Logic Blocksزود آا هو واضح في ) . آ – ١٤( معروضة في الشكل FPGAإن البنية العامة لجهاز . المطلوبة آم

ـ إن ال كل ف وارد FPGAالش ن الم ية م واع رئيس ة أن وي ثالث ة : Resources تحت ل منطقي آتLogic Blocks ، ل دخل ع أقطاب الشريحة من I/O Blocksخرج / آت أجل االتصال م

.Interconnection Wires and Switchesوأخيرًا أسالك ومفاتيح الربط البيني اد ة األبع في حين أن Two-Dimensional Arrayإن الكتل المنطقية مرتبة في مصفوفة ثنائي

ه Interconnection Wiresأسالك الربط البيني وات توجي Routing Channels منظمة آقنه . أفقية وشاقولية بين أسطر وأعمدة الكتل المنطقية Routing Channelsتحتوي قنوات التوجي

دة طرق ا بع ا بينه رتبط فيم ة أن ت ل المنطقي يح للكت ين الشكل . أسالآًا ومفاتيح قابلة للبرمجة تت يبل المنطقي : موقعين للمفاتيح القابلة للبرمجة ) آ – ١٤( اتيح الصناديق المجاورة للكت ة تتضمن مف

ربط الدخل والخرج Terminals) نهايات ( وظيفتها ربط طرفيات ة مع أسالك ال للكتلة المنطقية ا البيني أما الصناديق التي تتوضع قطريًا بين الكتل المنطقي ي م ط بين وم بوصل سلك رب فهي تق

ع آخر ي ( م ع سلك أفق اقولي م ة للب) . آسلك ش د أيضًا ارتباطات قابل ا توج ل آم ين آت ة ب رمجدخل ربط البيني I/O Blocksالخرج / ال ي . وأسالك ال دد الفعل ة للبرمجة إن الع اتيح القابل للمف

. يتفاوت في الشرائح المتوافرة تجاريًا بشكل واسع FPGAواألسالك في جهاز ـ زة ال تخدام أجه ة من FPGAsيمكن اس ة مكافئ ون بواب ر من ملي ة ذات أآث ذ دارات منطقي لتنفي

زة . ( ث الحجم حي ة ألجه ة من المنتجات التجاري ى بعض األمثل من FPGAsيمكن التعرف عل ) .com.altera.www://http: من خالل زيارة الموقع االلكتروني للشرآة Alteraشرآة

١٤

FPGA البنية العامة لجهاز) : آ – ١٤( الشكل رائح ات ( إن ش رزم FPGA) رقاق ن ال ة م كيلة متنوع ق تش وافرة وف ا Packages مت ا فيه بم

وعين ابقًا QFP و PLCCالرزم من الن ًا آخر ) ب – ١٤( يصور الشكل . الموصوفين س نوعاب بكة األقط فوفة ش دعى مص رزم ي ن ال م Pin Grid Arrayم ارًا باس رف اختص ا يع أو م

PGA . نوع إن رزمة من الPGA ال والتي يمكن أن تمتلك حتى عدة مئات من األقطاب باإلجمى شكل شبكة ة عل ًا من القاعدة السفلى للرزم إن . تمتد نحو الخارج بشكل مستقيم انطالق أيضًا ف

قد نشأ وهو ما يعرف باسم مصفوفة Packaging Technologyنوعًا آخر من تقنيات التغليف ات وع . BGA أو اختصارًا Ball Grid Arrayشبكة الكري ة من الن ابهة BGAإن الرزم مش

دًال PGAللرزمة من النوع تديرة صغيرة ب ات مس ارة عن آري ا هي عب باستثناء أن األقطاب هن .من أعمدة

)منظر سفلي ( PGAرزمة من النوع ) : ب – ١٤( الشكل

١٥

ة جدًا ولهذا السبب فإن المزيد من تتمثل في آون األقطاب صغير BGAميزة الرزم من النوع إن .األقطاب يمكن أن يزود في رزمة صغيرة نسبيًا

از ي جه ة ف ة منطقي ل آتل ارج FPGAآ داخل والمخ ن الم ددًا صغيرًا م ًا ع ك نموذجي إن . تمتلـ ة FPGAتشكيلة من منتجات ال ل المنطقي ة من الكت أنواع مختلف ز ب وافرة في السوق وتتمي . مت

ر شيوعًا هي جدول البحث الكتلة المنطقي أو اختصارًا Lookup Tableة المستخدمة بشكل أآثLUT والذي يحتوي خاليا تخزين Storage Cells يمكن استخدامها لتنفيذ تابع منطقي صغير .

ى حفظ ادرة عل ة ق دة سواًء أآانت آل خلي ة وحي ة منطقي ل ."1" أو "0"قيم ة تمث ة المخزن القيمة يمكن أن تشكل حيث أن الحجم (LUTs ) جداول بحث إن. خرج خلية التخزين ام مختلف بأحج

داخل دد الم دد بع كل . يح غير ) آ – ١٥( الش ث ص دول بح ة ج ين بني ذا . Small LUTيب هدخلين د X2 و X1الجدول يمتلك م ابع . F ومخرج وحي ى تحقيق أي ت ادر عل ذا الجدول ق إن ه

ة ب . منطقي ذي متحولين ا أن جدول الحقيق ك Two-Variable Truth Tableمتحولين بم يمتلا تخزين ع خالي ك أيضًا أرب ة من . أربعة أسطر فإن جدول البحث الموافق يمتل ة آل خلي إن قيم

ة دول الحقيق ن ج ق م ي السطر المواف ة الخرج ف ابق قيم دول البحث تط إن . Truth Tableجدخل داخل انتخاب للنواخب الث X2 و X1متحولي ال ة يستخدمان آم ادًا الث دورها واعتم والتي ب

زوده آمخرج لجدول X2 و X1على قيمتي ع لت ا التخزين األرب تختار محتوى خلية ما من خالي .البحث

مدخلينذي LUTدارة جدول بحث ) : آ – ١٥( الشكل Example: مثال دخ ، اآلن ة لرؤية آيفية تحقيق تابع منطقي من خالل جدول بحث ذي م ر جدول الحقيق لين لنعتب

من جدول الحقيقة هذا يمكن أن يخزن في جدول F1إن التابع . ) ب – ١٥( الموضح في الشكل إن ترتيب النواخب في جدول البحث ) . ج – ١٥( آما هو مصور في الشكل ( LUT )البحث

( LUT ) يحقق بشكل صحيح التابع المنطقي F1 . على سبيل المثال عندما يكون: X1 = X2 = 0 ة ة التخزين العلوي اد بواسطة خلي Top Storageفإن خرج جدول البحث مق

Cell ابع ة الت ل قيم ة من أجل السطر F1 والتي تمث وبشكل . X1X2 = 00 في جدول الحقيقـ يم األخرى ل ة التخزين X2 و X1مشابه من أجل آافة الق ة في خلي ة المخزن ة المنطقي إن القيم ف

ة للس دخلين الموافق ة الم ى قيم ادًا عل ة اعتم دول الحقيق ن ج دد م ى X2 و X1طر المح ر عل تظه .خرج جدول البحث

١٦

F1 ( F1 = X1'.X2' + X1.X2 )التابع المنطقي ) : ب – ١٥( الشكل

LUT البحث محتويات خاليا التخزين في جدول) : ج – ١٥( الشكل أمين الوصول تخدام /إن ت االت الس دى الح و إال إح ا ه زين م ا التخ ات خالي ى محتوي وج إل الول

ة Multiplexersالنواخب ات . ( لتحقيق توابع منطقي د من المعلومات المفصلة عن تطبيق لمزي :النواخب يمكن مراجعة الفصل السادس من الطبعة الثانية لكتاب

" Fundamentals of Digital Logic with VHDL Design " ؤلفين Stephen للمBrown و Zvonko Vranesic من قبل دار 2005 المنشور عام McGraw-Hill. (

ذا الجدول . ( Three-Input LUT )جدول بحث ذي ثالثة مداخل ) ١٦( يبين الشكل ك ه يمتل .ثمان خاليا تخزين ألن جدول الحقيقة بثالثة متحوالت يمتلك ثمانية أسطر

إن جداول البحث الت FPGAفي شرائح داخل LUTsجارية ف ة أو خمسة م ك أربع ا تمتل ادًة م ع .Respectively) على التوالي ( خلية تخزين على الترتيب 32 أو 16األمر الذي يتطلب

تمتلك عادًة دارات إضافية مضمنة مع بواباتها من PALsآنا قد رأينا أن أجهزة ) ٦( في الشكل ـ نفس الش . OR و ANDالنوع ادًة دارات FPGAsيء صحيح من أجل أجهزة ال ك ع التي تمتل

ة ة منطقي ين الشكل . إضافية إلى جانب جدول البحث في آل آتل ة تضمين قالب ) ١٧( يب آيفيFlip-Flop في آتلة منطقية لجهاز FPGA.

١٧

جدول بحث ذي ثالثة مداخل ) : ١٦( الشكل

FPGA لجهاز Logic Block في آتلة منطقية Flip-Flopتضمين قالب ) : ١٧ (الشكل Dفإن القالب هنا يستخدم لتخزين القيمة المطبقة على مدخله ) ٦( آما ناقشنا من أجل الشكل

.Clock Inputمدخل نبضات الساعة " تحت قيادة " دارة يجب إن ف FPGAمن أجل دارة منطقية ما يراد تنفيذها بواسطة جهاز آل تابع منطقي في ال

دة ( To Fit )أن يكون صغيرًا بشكل آاف ليتسع ة وحي ة منطقي ًا . ضمن آتل دارة ، عملي إن ال فوب باستخدام أدوات ذ . CADالمراد تصميمها تتم ترجمتها بشكل آلي إلى الشكل المطل د تنفي عن

از تخدام جه ا باس قFPGAدارة م رمج لتحقي ة تب ل المنطقي إن الكت ا أن ف ع الضرورية آم التوابل Routing Channelsقنوات التوجيه ين الكت ة ب ة المطلوب تتم برمجتها إلنشاء الوصالت البيني

١٨

التي عرضناها ISP تبرمج باستخدام طريقة FPGAsإن أجهزة الـ . Logic Blocksالمنطقية .( In-System Programming )سابقًا

زين ا التخ يStorage Cellsخالي داول البحث ف از ( LUTs ) ج ي FPGA ضمن جه هايرة ة " Volatile "متط ا المخزن د محتوياته ا تفق ن أي أنه ة ع ة الكهربائي اع التغذي د انقط عنـ . الشريحة إن شريحة ال ك ف ى ذل اًء عل ا تطبيق FPGAبن تم فيه رة ي رمج في آل م يجب أن تب

ة ة الكهربائي رة صغيرة و . التغذي إن شريحة ذاآ ًا ف دعى غالب م وت ا بشكل دائ ي تحفظ معطياته التة ة للبرمج ط قابل راءة فق رة ق ارًا Programmable Read-Only Memoryذاآ أو اختص

( PROM ) ـ تم .FPGA تكون مضمنة على لوحة الدارة المطبوعة التي تستضيف شريحة ال يل ـ Loadتحمي از ال ي جه زين ف ا التخ ـ FPGA خالي ريحة ال ن ش ي م كل آل د عنPROM بش

.Circuit Boardتطبيق التغذية الكهربائية على الشرائح المرآبة على لوحة الدارة :FPGAs والـ CPLDs تطبيقات أجهزة الـ -٦-١

Applications of CPLDs and FPGAs ـ زة ال ـ CPLDsإن أجه ات FPGAs وال ة آالمنتج ات متنوع دة تطبيق ي ع وم ف تخدمة الي مس

ل مشغالت ال از ودارات المتحكمات الخاصة بصناعة DVDـ االستهالآية مث ومجموعات التلفزات ة السرعة وتجهي اتيح الشبكات عالي السيارات وتجهيزات االختبار وموجهات االنترنيت ومف

.الخ .... الحواسيب آأنظمة التخزين على األقراص از إن جه ة ف ة تصميم معين دارة المطلو CPLDفي حال دما تكون ال ار عن ة ليست يمكن أن يخت ب

ى ة عل ة الكهربائي د تطبيق التغذي ًا عن ه آني آبيرة جدًا أو عندما ينبغي على الجهاز أن ينجز وظيفتبًال FPGAsإن أجهزة الـ . الدارة ا أشرنا ق ا آم رة ألنه ة األخي دًا من أجل الحال ارًا جي ليست خي

د ة عن ا المخزن د محتوياته ايرة تفق زين متط ر تخ ى عناص ادًا عل ة اعتم ة مبرمج اع التغذي انقطـ ل أن تستطيع شريحة ال ًا قب أخيرًا زمني د ت ذه الخاصية تول أن FPGAالكهربائية وبالتالي فإن ه

. تنجز مهامها عند تطبيق التغذية الكهربائية عليها ـ زة ال ذ FPGAsإن أجه بة لتنفي والى مناس ن ح ك م وم وذل ن الحج ع م ال واس ى مج دارات عل

ن 1.000 ر م ى أآث ة 1.000.000 إل ة مكافئ ة منطقي مم . بواب إن المص م ف ى الحج افة إل باإلضDesigner ود دارة وقي ة لتشغيل ال يجب أن يأخذ بعين االعتبار معايير أخرى آالسرعة المطلوب

رائح ة الش تطاعة وآلف د االس ـ . تبدي زة ال ق أجه دما ال تحق ذه FPGAsعن ن ه ر م دًا أو أآث واحار ـ المتطلبات فإن على المصمم أن يخت ار ال ى خي ة ذات ASICsاللجوء إل دارات المتكامل أي ال

.Application Specific Integrated Circuitsالتطبيقات الخاصة