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保証否認の通知 Xilinx ではデザインコードその他の情報を「現状有姿の状態」で提供していますこの特徴アプリケーションまたは規格の一実施例としてデザインコードその他の情報を提供しておりますがXilinx はこの実施例が権利侵害のクレームを全く受けないということを表明するものではありませんお客様がご自分で実装される場合には必要な権利の許諾を受ける責任がありますXilinx は実装の妥当性に関するいかなる保証を行なうものではありませんこの保証否認の対象となる保証には権利侵害のクレームを受けないことの保証または表明および市場性や特定の目的に対する適合性についての黙示的な保証も含まれます

概要 デジタル ク ロ ッ ク マネージャ (DCM) を使用するこ とによって Spartan-3 FPGA アプリ ケーシ ョ ンにおいて高度なクロ ッ ク機能の設計が可能になり ます DCM は必要に応じて入力クロ ッ クの周波数を逓倍または分周して周波数合成を行うだけでなく ク ロ ッ ク スキューを削減しシステムのパフォーマンスを向上させます また 入力クロ ッ ク周期の何分の一か遅れたクロ ッ クを出力するよ うな位相シフ ト

を行う こ とができます このよ うな機能を持つ DCM はFPGA の低スキューなグローバル ク ロ ッ ク分散ネッ ト ワークに直接統合できます

はじめに DCM は Spartan-3 のグローバル ク ロ ッ ク分散ネッ ト ワークに高度なク ロ ッ ク機能を統合します このこ とによってSpartan-3 では特に高性能かつ高周波数のアプリ ケーシ ョ ンで起こ りやすいクロ ック設計の問題を解決できます

bull 入力クロ ッ ク周波数の逓倍または分周による周波数合成を行い 新しい周波数のクロ ッ クを生成し

ます

bull ク ロ ッ ク調整を行う こ とによってデューティ サイクルが 50 のクロ ッ クを確実に出力できます

bull 位相シフ トではク ロ ッ ク周期の分数分またはクロ ッ ク周期に係数を掛けた値分シフ ト したクロ ッ

ク信号を生成します

bull デバイス内部または外部コンポーネン ト とのクロ ッ ク スキューを削減するこ とによってシステム全体のパフォーマンスを向上させ ク ロ ッ ク分散遅延を低減させます

bull ク ロ ッ ク信号のミ ラー フォワード リバッファによって 異なる IO 標準への入力クロ ッ ク信号のスキュー調整および変換を行いますたとえばLVTTL 入力クロ ッ クを LVDS へフォワード し変換します

bull これらの機能は併用できます

アプリケーシ ョ ン ノート Spartan-3 FPGA ファ ミ リ

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Spartan-3 FPGA におけるデジタル クロック マネージャ (DCM) の使用

R

表 1 DCM の特長および機能

機能 説明 DCM 信号

各デバイスにおける DCM の個数 bull 4 個 (XC3S50 以外)bull 2 個 (XC3S50 の場合)

すべて

デジタル周波数合成 (DFS) の入力周波数範囲 1 MHz ~ 326 MHz CLKIN

遅延ロッ ク ループ (DLL) の入力周波数範囲 24 MHz ~ 326 MHz CLKIN

ク ロ ッ ク入力ソース bull グローバル バッファ入力パッ ドbull グローバル バッファ出力bull 汎用 IO (スキュー調整なし )bull 内部ロジッ ク (スキュー調整なし )

CLKIN

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概要R

概要 このアプ リ ケーシ ョ ン ノートは 特定の FPGA アプリ ケーシ ョ ンに限定するものではなく デジタルクロ ッ ク マネージャに関連した内容を総合的に説明します

「DCM 機能の概要」 では DCM およびその機能についての概要を述べます 次に 「DCM プリ ミ テ ィブ」 では DCM に関連したすべての接続ポート と属性 および制約について説明し 「DCM Wizard」「VHDL および Verilog のインスタンシエーシ ョ ン」ではDCM デザインの指定方法について示します

続く 「DCM 使用のためのクロ ッ ク条件」 および 「入力クロ ッ クおよび出力クロ ッ クの周波数条件」 では DCM を使用する場合のクロ ッ ク入力およびクロ ッ ク出力の周波数条件について説明します また「ク ロ ッ ク ジッタおよび位相ノ イズ」 では 出力クロ ッ クにおけるジッ タの影響について考察します

最後に 「ク ロ ッ ク スキューの低減」 「ク ロ ッ ク調整」 「位相シフ ト - ク ロ ッ ク周期の分数でクロ ッ クを遅延」 「ク ロ ッ ク逓倍 ク ロ ッ ク分周 周波数合成」 および 「ク ロ ッ クのフォワード ミ ラー リバッファ」 では DCM ブロ ッ クを使用したさまざまなアプリ ケーシ ョ ンを示します

周波数合成出力 CLKIN を (MD) 逓倍(M=232 D=132)

bull CLKFXbull CLKFX180

ク ロ ッ ク分周出力 CLKIN 周波数を 15 2 25 3 35 4 45 5 55 6 65 7 75 89 10 11 12 13 14 15 16 で分周

CLKDV

2 逓倍クロ ッ ク出力 CLKIN 周波数を 2 逓倍 bull CLK2Xbull CLK2X180

ク ロ ッ ク調整とデューティ サイ クル調整 常にほとんどの出力で可能 CLK0 CLK90 CLK180 CLK270 ではオプシ ョ ン 50 デューティ サイクル plusmn 100 ps

すべて

14 位相シフ ト出力 0deg(位相シフ ト なし )90deg(14 周期)180deg(12 周期)270deg(34 周期)

bull CLK0bull CLK90bull CLK180bull CLK270

12 周期位相シフ ト出力 0degおよび 180degの位相シフ ト出力ペアDDR アプリ ケーシ ョ ンに理想的

bull CLK0 CLK180bull CLK2X CLK2X180bull CLKFX CLKFX180

動的位相シフ ト または固定位相シフ ト ク ロ ッ ク周期の 1256 単位 (または 30 ～ 50 ps)

すべて

汎用内部接続へのクロ ッ ク出力数 最大 9 出力 すべて

グローバル ク ロ ッ ク ネッ ト ワークへのクロ ッ ク出力数 4 出力 すべて

出力ピンへのクロ ッ ク出力数 最大 9 出力 すべて

概算値です 正確な数値については 『Spartan-3 データ シート 』 のモジュール 3 を参照してください

表 1 DCM の特長および機能 (Continued)

機能 説明 DCM 信号

DCM 位置およびクロック分散 ネッ トワーク インターフェイス

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R

DCM 位置およびクロック分散ネッ トワーク インターフェイス

図 1 に示すよ うに2 個の DCM ブロ ッ クを持つ XC3S50 以外の Spartan-3 FPGA デバイスには 4 個のDCM ブロッ クがあ り これらのブロッ クは FPGA デバイスの左右に位置するブロ ッ ク RAM乗算器列の上下に位置します また XC3S50 にある 2 個の DCM は左側にあるブロ ッ ク RAM乗算器列の上下に位置します

DCM ブロ ッ クには デバイス上で同一エッジにあるグローバル バッファ入力およびグローバル バッファ マルチプレクサへの専用接続があ り ます図 2 に示すよ うにDCM は FPGA のグローバル ク ロ ック設計構造には不可欠な要素であ り ク ロ ッ ク分散ネッ ト ワークでは必要に応じてオプシ ョ ンと して使

用できます図 2a では ク ロ ッ ク入力はグローバル バッファ入力およびグローバル ク ロ ッ ク バッファを介して 低スキュー かつ高ファンアウ トのグローバル ク ロ ッ ク ネッ ト ワークを駆動します

アプ リ ケーシ ョ ンで複数 またはすべての DCM のクロ ッ ク機能を使用する場合には 図 2b に示すように DCM をグローバル バッファ入力とグローバル ク ロ ッ ク バッファ間で使用します

図 1 Spartan-3 FPGA における 4 つの DCM ブロック位置

Block RAMColumn

DCM_X1Y1

DCM_X1Y0DCM_X0Y0

DCM_X0Y1Global buffer multiplexers

EmbeddedMultiplierColumn

Global buffer multiplexers

XC3S50 only

x462_01_061803

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DCM 機能の概要R

DCM 機能の概要 図 3 に示すよ うにデジタル ク ロ ッ ク マネージャ (DCM) と呼ばれる 1 つのエン ト リは実際には別々の機能を持つ 4 つのユニッ トで構成され これらは独立して または互いに関連して動作します 次に各ユニッ トの機能について説明します

図 2 FPGA のグローバル クロック ネッ トワークに不可欠な要素としての DCM

I OIBUFG

I OBUFG

Global Buffer Input

GCLK

Global Clock Buffer

Low-SkewGlobal ClockNetwork

x462_02a_062403

I OIBUFG

I OBUFG

GlobalBuffer Input

GlobalClock BufferDigital Clock

Manager

CLKIN Output

CLKFB

DCM

x462_02b_062403

GCLK

a グローバル バッファ入力およびグローバル クロック バッファが低スキューのグローバル ネッ トワークを駆動する例

b DCM を直接グローバル クロック パスに挿入する例

図 3 DCM 機能ブロック図

DS099-2_07_040103

PSINCDECPSEN

PSCLK

CLKIN

CLKFB

RSTSTATUS [70]

LOCKED8

CLKFX180

CLKFX

CLK0

PSDONE

ClockDistribution

DelayCLK90CLK180CLK270CLK2XCLK2X180CLKDV

StatusLogic

DFSDLL

PhaseShifter

Del

ay T

aps

Out

put S

tage

Inpu

t Sta

ge

DCM

DCM 機能の概要

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R

遅延ロック ループ (DLL)遅延ロ ッ ク ループ (DLL) ユニッ トは ク ロ ッ クの出力信号の伝搬遅延がゼロになるよ うにチップ上でスキュー調整を行います スキューを調整するためのデジタル回路では ク ロ ッ ク出力 (CLK0 またはCLK2X) を確認しネッ ト ワーク配線上に遅延を挿入します DLL は外部クロ ッ ク入力ポートからデバイス内の各クロ ッ ク入力までの遅延を削減する場合に有効です 効率的にバッファを使用したグロー

バル ネッ ト ワークでは さまざまな負荷がかかるこ とによって発生するネッ ト ワーク上のク ロ ッ ク スキューを最小限に抑えるこ とができます

DLL への入力信号は CLKIN および CLKFB であ りDLL からの出力信号は CLK0CLK90CLK180CLK270 CLK2X CLK2X180 および CLKDV です

この DLL を使用するこ とによって 2 逓倍クロ ッ ク (CLK2X CLK2X180) ク ロ ッ ク分周 (CLKDV)および 14 位相シフ ト出力の各出力を生成できます

デジタル周波数合成 (DFS)デジタル周波数合成 (DFS) ユニッ トは 設計者が定義した 2 つの整数 逓倍値 (CLKFX_MULTIPLY)および分周値 (CLKFX_DIVIDE) を使用して 柔軟 かつ広範囲の出力周波数を生成します こ こでは入力クロ ッ ク (CLKIN) 周波数を逓倍または分周し派生出力クロ ッ ク周波数を生成します この機能はDCM の DLL 機能の有無に関わらず使用できDLL を使用しない場合には CLKIN と DFS 出力間に位相関係はあ り ません

DFS は 周波数合成回路 (CLKFX CLKFX180) 出力を生成します

位相シフ ト (PS)位相シフ ト (PS) ユニッ トは DCM の CLKIN 入力に対するクロ ッ ク出力の位相関係を制御します

PS は位相シフ ト値を入力クロ ッ ク周期の分数で指定し9 つすべての DCM ク ロ ッ ク出力信号の位相をシフ ト させます この位相シフ ト値は設計段階で指定し FPGA コンフ ィギュレーシ ョ ン中に DCMに読み込まれます

PS は現在のク ロ ッ ク周期の 1256 単位で前後に位相をシフ ト させる こ とができる FPGA アプ リ ケーシ ョ ンのデジタル インターフェイスを提供します

PS の入力信号は PSINCDENPSEN および PSCLK であ り出力信号は PSDONE および STATUS[0]です

ステータス ロジックステータス ロジッ クはLOCKED と STATUS[0]STATUS[1]および STATUS[2] 出力信号によってDCM の現在のステート を示します LOCKED 出力信号は DCM 出力が CLKIN と同位相であるかを示し STATUS 出力信号は DLL および PS のステート を示します

RST 入力信号によってDCM 全体がリセッ ト されコンフ ィギュレーシ ョ ン後のステートに戻るためリセッ ト後は CLKIN 入力に再びロッ クする必要があ り ます

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DCM プリ ミテ ィブR

DCM プリ ミテ ィブ

DCM プリ ミ ティブはデジタル ク ロ ッ ク マネージャのすべての機能を表します図 4 に DCM プリ ミティブを示し 次に DCM の接続ポート 属性 プロパティ および制約の要約を示します

シンボル

接続ポート

表 3 にデジタル ク ロ ッ ク マネージャの接続ポート を示し 各ポートについて 信号方向およびその接続を必要とする DCM ユニッ ト などを簡潔に説明します 表 2 には表 3 で使用している各機能ユニットの略称を示します

図 4 DCM プリ ミテ ィブ

表 2 表 3 で使用している機能ユニッ トの略称

略称 機能ユニッ ト

DLL 遅延ロッ ク ループ

PS 位相シフ ト

DFS デジタル周波数合成

CLK0

CLK90

CLK180

CLK270

CLK2X

CLK2X180

CLKDV

CLKFX

CLKFX180

STATUS[70]

LOCKED

PSDONE

CLKIN

CLKFB

RST

PSEN

PSINCDEC

PSCLK

DCM

x462_04_061803

DCM プリ ミテ ィブ

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R

表 3 DCM 接続ポート

ポート 方向 説明機能ユニッ ト

DLL PS DFS

CLKIN ク ロ ッ ク入力 DCM へのクロ ッ ク入力であ り 常に必要です CLKIN の周波数およびジッタは 『Spartan-3 データ シート 』 で指定された範囲内である必要があり 周波数モードは DLL_FREQUENCY_MODE 属性または DFS_FREQUENCY_MODE 属性で指定されます

CLKFB 入力 DCM へのクロ ッ ク フ ィードバッ ク入力です フ ィードバッ ク入力はデジタル周波数合成出力である CLKFX または CLKFX180 のみが使用されている場合は必要あ り ません CLKFB 入力のソースは DCM からの CLK0 出力または CLK2X 出力であ り状況に応じて CLK_FEEDBACK を 1X または 2X に設定する必要があ り ます 理論的には フ ィードバッ ク地点には内部または外部のクロ ッ ク分散ネッ ト ワークで追加された遅延が含まれます

「確実なソースからのフ ィードバッ ク」 を参照してください

オプ

シ ョ ン

RST 入力 非同期のリセッ ト入力であ り DCM ロジッ クを リセッ ト してコンフ ィギュレーシ ョ ン後の設定に戻します この入力を使用した場合 DCM では再び CLKIN を確認し ロ ッ ク します また DCM ブロ ッ ク内部で反転可能であり 反転させない場合の動作については下表に示します 「RST 入力」 を参照してください

PSEN 入力 動的位相シフ ト イネーブル信号であ り DCM ブロ ッ ク内部で反転可能です 反転させない場合の動作については下表に示します 「動的ファイン位

相シフ ト 」 を参照してください

PSINCDEC 入力 動的位相シフ ト値を増減する場合に使用し DCM ブロ ッ ク内部で反転可能です 反転させない場合の動作については下表に示します 「動的ファイン位相シフ ト 」 を参照してください

PSCLK ク ロ ッ ク入力 PS へのクロ ッ ク入力であ り 立ち上がりエッジで入力されます DCM ブロ ッ ク内部で反転可能です 周波数モードは DLL_FREQUENCY_MODE 属性によって指定されます 「動的ファイン位相シフ ト 」 を参照してくださ

い

0 影響なし

1 DCM ブロ ッ クを リセッ ト します アクティブ High であ り最低 2ns 間 High を維持する必要があ り ます

0 動的位相シフ ト をディ スエーブルにし PS への入力は無視されます

1 PSCLK ク ロ ッ クの次の立ち上がりエッジで動的位相シフ トをイネーブルにします

0 次の有効な PSCLK ク ロ ッ クの立ち上がりエッジで位相シフト値を増加させます

1 次の有効な PSCLK ク ロ ッ クの立ち上がりエッジで位相シフト値を減少させます

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DCM プリ ミテ ィブR

CLK0 ク ロ ッ ク出力 位相シフ トは 0degであ り CLKIN と同一周波数の出力ですDUTY_CYCLE_CORRECTION 属性が TRUE の場合は デューティ サイクルが 50 に調整されます DLL 機能にはフ ィードバッ ク ソース と して CLK0 または CLK2X を使用する必要があ り ます 「12 ク ロ ッ ク周期位相シフ ト出力」 および 「14 位相シフ ト出力」 を参照してください

CLK90 ク ロ ッ ク出力 90deg(14 周期) 位相シフ ト した CLKIN と同一周波数であ りDLL_FREQUENCY_MODE 属性が High に設定されている場合は使用できません またDUTY_CYCLE_CORRECTION 属性が TRUE の場合はデューティ サイ クルが 50 に調整されます 「14 位相シフ ト出力」 を参照してください

CLK180 ク ロ ッ ク出力 180deg(12 周期) 位相シフ ト した CLKIN と同一周波数であ りDUTY_CYCLE_CORRECTION 属性が TRUE の場合はデューティ サイクルが 50 に調整されます 「12 ク ロ ッ ク周期位相シフ ト出力」 および 「14 位相シフ ト出力」 を参照してください

CLK270 ク ロ ッ ク出力 270deg(34 周期) 位相シフ ト した CLKIN と同一周波数であ りDLL_FREQUENCY_MODE 属性が High に設定されている場合は使用できません また DUTY_CYCLE_CORRECTION 属性が TRUE の場合はデューティ サイ クルが 50 に調整されます 「14 位相シフ ト出力」 を参照してください

CLK2X ク ロ ッ ク出力 位相シフ トは 0degであ り 周波数が 2 倍のクロ ッ ク出力ですDLL_FREQUENCY_MODE 属性が High に設定されている場合は使用できません 使用可能な場合には 常にデューティ サイクルが 50 とな りDLL へのフ ィードバッ ク ソース と して CLK0 または CLK2X を使用する必要があ り ます これは 2 逓倍クロ ッ ク (CLK2X CLK2X180) 出力です「12 ク ロ ッ ク周期位相シフ ト出力」 を参照してください

CLK2X180 ク ロ ッ ク出力 180deg位相シフ ト し 周波数が 2 倍のクロ ッ ク出力ですDLL_FREQUENCY_MODE 属性が High に設定されている場合は使用できません 使用可能な場合はデューティ サイクルが常に 50 とな り ます これは 2 逓倍クロ ッ ク (CLK2X CLK2X180) 出力です 「12 ク ロ ッ ク周期位相シフ ト出力」 を参照してください

CLKDV ク ロ ッ ク出力 分周クロ ッ ク出力であ り CLKDV_DIVIDE 属性で制御されます DLL_FREQUENCY_MODE 属性が High であ り CLKDV_DIVIDE 属性の値が整数ではない場合を除き CLKDV 出力のデューティ サイクルは 50 です また CLKDV_DIVIDE 値が整数ではないではない場合はロ ッ ク状態になるまでに必要な時間が長くなり ます これはクロ ッ ク分周 (CLKDV) 出力です

表 3 DCM 接続ポート (Continued)

ポート 方向 説明機能ユニッ ト

DLL PS DFS

FCLKDVFCLKIN

CLKDV_DIVIDE--------------------------------------------------=

DCM プリ ミテ ィブ

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R

CLKFX ク ロ ッ ク出力 合成クロ ッ ク出力であ り CLKFX_MULTIPLY 属性および CLKDV_DIVIDE 属性で制御されます デューティ サイクルは常に 50 です CLKFX または CLKFX180 ク ロ ッ ク出力のみが使用されている場合には クロ ッ ク フ ィードバッ クは必要あ り ません 「周波数合成回路 (CLKFX CLKFX180)」 および 「12 ク ロ ッ ク周期位相シフ ト出力」 を参照してください

CLKFX180 ク ロ ッ ク出力 CLKFX を 180deg位相シフ ト した (CLKFX を反転したよ うに見える) 合成クロ ッ ク出力であ り デューティ サイ クルは常に 50 です CLKFX ク ロ ック出力または CLKFX180 ク ロ ッ ク出力が DCM で使用されている場合には フ ィードバッ ク ループは必要あ り ません 「周波数合成回路 (CLKFXCLKFX180)」 および 「12 ク ロ ッ ク周期位相シフ ト出力」 を参照してください

STATUS[0] 出力 動的位相シフ トがオーバーフローであるこ とを示します 動的ファイン位

相シフ トの制御出力で 動的位相シフ トが最小値または最大値に達してい

るこ とを示します 制限値は plusmn255 または位相シフ ト遅延ラインの最後に達した場合は その値以下になり ます 「動的ファイン位相シフ ト 」 を参照し

てください

STATUS[1] 出力 CLKIN 入力が停止したこ とを示し CLKFB フ ィードバッ ク入力が接続されている場合のみに使用できます LOCKED 出力がアサート されるまではリセッ ト状態であ り アクティブになるためには CLKIN が 1 サイクル以上必要です CLKIN が最初から ト グルしない場合にはアサート されません

STATUS[2] 出力 CLKFX 出力または CLKFX180 出力が停止したこ とを示します 周波数合成回路 (CLKFX CLKFX180) を参照してください

STATUS[73]

出力 予約済み

表 3 DCM 接続ポート (Continued)

ポート 方向 説明機能ユニッ ト

DLL PS DFS

FCLKFX FCLKINCLKFX_MULTIPLY

CLKFX_DIVIDE-----------------------------------------------------------bull=

0 位相シフ トは制限値に達していません

1 位相シフ トが制限値に達しています

0 CLKIN がト グルしています

1 CLKIN がト グルしていません

0 CLKFX 出力および CLKFX180 出力がト グルしています

1 CLKFX 出力および CLKFX180 出力がト グルしていませんただしLOCKED 出力が High に維持されている場合があ ります

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DCM プリ ミテ ィブR

LOCKED 出力 すべての DCM 機能は CLKIN の周波数にロッ ク しています CLKIN が指定された範囲内 ( 「DCM 使用のためのクロ ッ ク条件」 に記載) である場合に クロ ッ ク出力が有効です 「周波数合成回路 (CLKFX CLKFX180)」を参照してください

PSDONE 出力 動的位相シフ トが完了したこ とを示します 「動的ファイン位相シフ ト 」 を

参照してください

表 3 DCM 接続ポート (Continued)

ポート 方向 説明機能ユニッ ト

DLL PS DFS

0 DCM は CLKIN の周波数に対してロ ッ クする過程であ りDCM のクロ ッ ク出力は無効です

1 DCM は CLKIN の周波数に対してロ ッ ク しDCM のクロ ック出力は有効です

1 rarr 0 DCM のロ ッ ク状態が解除され DCM を リセッ トする必要があ り ます

0 位相シフ トが行われていない または実行中です

1 要求された位相シフ トは完了しています この出力が PSCLK の 1 サイクル間 High になった後次の位相シフ ト を実行できます

DCM プリ ミテ ィブ

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R

属性 プロパティ および制約

表 4 にデジタル ク ロ ッ ク マネージャの属性を示しますすべての属性は設計段階で設定されコンフ ィギュレーシ ョ ン中にプログラムされます 動的ファイン位相シフ ト以外では FPGA アプリ ケーシ ョ ンの実行中にこれらの設定を変更するこ とはできません 使用するデザイン入力ツールに合わせて lt属性gt=lt設定gtを使用し 属性を設定します

表 4 DCM 属性

属性 可能な設定および説明

DLL_FREQUENCY_MODE CLKIN 入力 PSCLK 入力 および遅延ロッ ク ループ (DLL) からの出力クロ ッ クの有効周波数範囲を指定します DLL ク ロ ッ ク出力には CLK0 CLK90 CLK180 CLK270CLK2X CLK2X180 CLKDV が含まれます

CLK_FEEDBACK フ ィードバッ ク ク ロ ッ クの周波数を指定します

DUTY_CYCLE_CORRECTION DLL からの出力である CLK0 CLK90 CLK180 および CLK270 に対する 50 デューティ サイ クル調整をイネーブルまたはディ スエーブルに設定します

CLKDV_DIVIDE CLKDV 出力の周波数を指定します 設定可能な値は 15 2 25 3 35 4 45 555 6 65 7 75 8 9 10 11 12 13 14 15 16 です

CLKDV_DIVIDE が整数ではない場合 ロ ッ クするために必要な時間が長くなり 出力ジッ タが増加します

CLKFX_MULTIPLY CLKFX 出力および CLKFX180 出力の周波数を逓倍する場合の係数を指定します この値は CLKDV_DIVIDE 属性の値と と もに使用されます CLKFX_MULTIPLY に設定可能な範囲は整数値の 2 から 32 であ り デフォルトは 4 です

LOW デフォルトです DLL は低周波数モードで動作し DLL に関連したすべての出力が有効です ク ロ ッ ク入力およびクロ ッ ク出力の周波数は 『Spartan-3 データ シート 』 に記載されている低周波数 DLL の指定範囲内にあ り ます

HIGH DLL は高周波数モードで動作します 2 逓倍クロ ッ ク (CLK2X CLK2X180) 出力 および 14 位相シフ ト出力 CLK90 と CLK270 は無効です CLKDV_DIVIDE 属性が整数以外の場合 CLKDV 出力のデューティ サイクルは 50 になり ません ク ロ ッ ク入力およびクロ ッ ク出力の周波数は『Spartan-3 データ シート 』 に記載されている高周波数 DLL の指定範囲内にあり ます

1X デフォルトであ り CLK0 フ ィードバッ クです周波数は CLKIN と同一です

2X CLK2X フ ィードバッ クであ り 周波数は CLKIN の 2 倍です

なし フ ィードバッ ク ク ロ ッ クはあ り ません CLKFX 出力または CLKFX180 出力のみを使用している場合に可能です

TRUE デフォルトであ り デューティ サイクルは 50 に調整されます

FALSE デューティ サイクル調整は行われません

FCLKDVFCLKIN

CLKDV_DIVIDE--------------------------------------------------=

FCLKFX FCLKINCLKFX_MULTIPLY

CLKFX_DIVIDE-----------------------------------------------------------bull=