Revisão do Quartus II e Ferramentas de SimulaçãoPrototipação de Circuitos Intergrados - Monitoria - Aula 1Marcelo Lucena – mls2@cin.ufpe.br

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Roteiro

• Criar um projeto com o verilog fornecido.• Realizar síntese lógica.• Analisar resultados.• Restrições de síntese.• Criar vetores de teste.• Simular gate-level.• Explorar opções de síntese.• Pinagem.• Programar FPGA.

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Criando um projeto do Quartus II

-> File

-> New Project

Wizard

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Selecionar Nome do Projeto e Entidade Top-level

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Adicionando Arquivos de Projeto

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Selecionando Dispositivo

Cyclone II

EP2C35F672C6

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Realizando a Síntese

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Analisando Resultados da Síntese – Flow Summary

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Analisando Resultados da Síntese – Timing Analyzer

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Requisitos de Tempo do Módulo

• Setup Time – Tsu• Hold Time – Th• Clock to Output Delay – Tco• Atraso de Propagação - Tpd

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Setup Time – Hold Time

• Fonte: http://electronicdesign.com/Articles/Index.cfm?AD=1&ArticleID=9611

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Clock to Output

• Fonte: http://www.kxcad.net/actel_designer/actel_designer_online_help/smarttime/Set_Output_Delay_Constraint_Dialog_Box.htm

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Atraso de Propagação

• Fonte: http://6004.csail.mit.edu/currentsemester/tutprobs/pipeline11.gif

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Criando Vetor de Simulação - Especificação

• File -> New...– Other Files -> Vector Waveform File

• Pclock – count every 10ns (50MHz)• OutStream_busy – 1• Preset – 0 nos primeiros 5 pulsos de clock• Pdir – 1 nos primeiros 25 pulsos de clock• Quando o Pdir for para 0, depois de

aproximadamente 50 ciclos, colocar o Pnxt para 1 durante 3 ciclos. Repetir mais duas vezes o Pnxt para 1.

• O resto dos sinais para 0.

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Vetor de Simulação

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Vetor de Simulação

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Simulação - Timing

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Simulação - Functional

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Explorar Opções de Síntese

• -> Assignments -> Analysis/Synthesis Settings– Opções para a síntese

• -> Assignments -> Fitter Settings– Opções para o Place and Route

• -> Assignments -> Timing Analysis Settings -> Classic Timing Analysis Settings– Restrições temporais

• Tsu• Tco• Tpd• Th• Clock

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Pinagem

• É necessário mapear as portas do módulo top-level nos pinos do FPGA.

• No datasheet da placa de prototipação está a relação dos pinos.

• -> Assignments Editor

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Programação do FPGA

• Após o Place and Route, o Quartus gera uma bitstream que será usada para configurar os elementos lógicos dentro do FPGA.

• Arquivo de bitstream: .sof• -> Tools -> Programmer

– Adicionar o .sof e programar o FPGA

Placa de Prototipação – DE2 Board

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Placa de Prototipação – DE2 Board

• Manual de Referencia– http://www/~mls2/files/Prototipacao/DE2%20Refer

ence%20Manual.pdf

• Site– http://www.altera.com/education/univ/materials/bo

ards/unv-de2-board.html

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