Cuprins
Prefa
3
1
Familii logice 1.1 Consideraii teoretice 1.1.1 Poarta TTL
standard 1.1.2 Poarta logic CMOS 1.1.3 Zgomote i reflexii 1.2
Demonstraii practice 1.3 Probleme rezolvate
7 7 7 11 14 19 24
2
Sisteme combinaionale 2.1 Consideraii teoretice 2.1.1
Implementarea cu pori logice 2.1.2 Implementarea cu
multiplexoare/demultiplexoare 2.2 Demonstraii practice 2.3 Probleme
rezolvate
31 31 31 33 35 40
3
Circuite de impuls 3.1 Consideraii teoretice 3.1.1 Circuite
astabile 3.1.2 Circuite monostabile
45 45 45 48
3.1.3 Circuite bistabile 3.2 Demonstraii practice 3.3 Probleme
rezolvate
49 50 54
4
Sisteme secveniale 4.1 Consideraii teoretice 4.1.1 Sisteme
secveniale asincrone 4.1.2 Sisteme secveniale sincrone 4.1.3 Hazard
4.2 Demonstraii practice 4.3 Probleme rezolvate
59 59 59 62 63 64 69
5
Structuri programabile 5.1 Consideraii teoretice 5.1.1 Memoria
ROM 5.1.2 Memoria RAM 5.1.3 Structuri PLD 5.1.4 Structuri FPGA 5.2
Demonstraii practice 5.3 Probleme rezolvate
79 79 79 80 81 83 84 88
6
Analiza i sinteza automat 6.1 Consideraii teoretice 6.1.1
Analiza circuitelor prin simulare PSPICE 6.1.2 Sinteza circuitelor
folosind limbajul VHDL 6.2 Demonstraii practice 6.3 Probleme
rezolvate
91 91 91 97 101 106
Bibliografie
109
1
FAMILII LOGICE
Aplicaiile din acest capitol i propun s prezinte familiile de
pori logice TTL i CMOS, s fac un studiu comparativ al parametrilor
i caracteristicilor unor pori logice realizate n cele dou
tehnologii fundamentale i s analizeze sursele posibile de zgomote n
sistemele reale cu circuite integrate numerice.
1.1 Consideraii teoretice1.1.1 Poarta TTL standardStructura
porii I-NU (NAND) n tehnologie TTL standard este dat n figura 1.1.
Dac tensiunea pe cel puin una dintre intrri este nul, tranzistorul
T1 are cel puin o jonciune polarizat direct i potenialul bazei lui
T1 este de circa 0,6V. n aceste condiii, tranzistorii T2 i T3 sunt
blocai, iar tranzistorul T4 conduce, rezultnd la ieire starea 1
logic. Tensiunea la ieire este VOH (Voltage Output High):
VOH = VCC VBE ( T 4 ) VF ( D1)R14K
R2 1K6 T1 T2 R31K
R4 130 T4 D1 T3
Vcc A. B
A B DA DB
A Vout B
Fig. 1.1 Structura porii I-NU n tehnologie TTL standard
8
1 FAMILII LOGICE
Fig. 1.2 Caracteristica de transfer a inversorului TTL
standard
Fig. 1.3 Consumul de curent de la sursa de alimentare Dac
tensiunile pe intrri sunt n 1 logic, jonciunea BC a tranzistorului
T1 conduce, polariznd baza tranzistorului T2. Intrarea n conducie a
lui T2 determin i conducia lui T3, rezultnd la ieire 0 logic.
Tensiunea la ieire este VOL (Voltage Output Low):
VOL = VCEsat ( T 3)Caracteristica Vout = f (Vin ) se numete
caracteristica de transfer de tensiune a porii i are forma din
figura 1.2, pentru o anumit tensiune de alimentare i temperatur.
Tensiunea de intrare se aplic simultan pe cele 2 intrri A i B ale
porii, care devine astfel un simplu inversor. Variaia consumului de
curent de la sursa de alimentare se poate vedea pe caracteristica
din figura 1.3. Standardul TTL garanteaz anumite valori de tensiune
pentru cele patru nivele logice de ieire i intrare n poarta logic.
Pentru o ncrcare a ieirii cu 10 intrri TTL standard (fan-out = 10),
aceste nivele garantate sunt:
1.1 Consideraii teoretice
9
- V IL , nivelul de tensiune necesar pentru a avea 0 logic la
intrare: VIL V IL max = 0,8 V - VIH , nivelul de tensiune necesar
pentru a avea 1 logic la intrare: VIH VIH min = 2 V - VOL , nivelul
de tensiune de la ieire n starea 0 logic: VOL VOL max = 0,4 V
Caracteristica I in = f (Vin ) se numete caracteristic de intrare i
este reprezentat n figura 1.4, pentru o anumit tensiune de
alimentare i temperatur. Caracteristica - VOH , nivelul de tensiune
de la ieire n starea 1 logic: VOH VOH min = 2,4 V .
Vout = f ( I out ) se numete caracteristic de ieire. Exist dou
caracteristici de ieire, cte una pentru fiecare din cele dou stri
logice (figurile 1.5 i 1.6). Figura 1.7 prezint o comparaie ntre
caracteristicile de transfer pentru diverse grupe ale familiei
logice TTL. Se observ asemnarea lor, deci putem spune c toate
grupele TTL se pot interconecta direct, cu observaia c frecvena de
lucru trebuie s fie mai mic dect frecvena maxim a celor mai lente
circuite din structur.
Structura porii I-NU cu colector n gol (open colector) este
reprezentat n figura 1.8. n circuitul de ieire a tranzistorului cu
colector n gol se conecteaz rezistena RC . Aceast modificare
permite deplasarea nivelului semnalului logic de la ieire din TTL
(circa 0 - 4V) n 0 - Vcc , unde Vcc poate fi o tensiune mai mare de
5V. Configuraia cu colector n gol permite i realizarea funciei
logice I, prin conectarea direct a ieirilor, fr a mai utiliza alte
pori logice n acest scop. Circuitul astfel obinut se numete I
CABLAT, deoarece funcia I a fost obinut numai prin cablarea mpreun
a ieirilor.
Fig. 1.4 Caracteristica de intrare
Fig. 1.5 Caracteristica de ieire n 1 logic
Fig. 1.6 Caracteristica de ieire n 0 logic
Fig. 1.7 Diverse grupe TTL
10R14K 1K6
1 FAMILII LOGICE
R2
Vcc RC T2 Vout T3
+ A B RC
A B DA D B
T1 R31K
*
A.B
Fig. 1.8 Structura porii I-NU cu colector n golVCC RCIIH
IOHIOL
VCC RCI IL
. .
IOH
. . .
. . .
. .I IL
IOH IIH
N n curenii n circuit pentru 1 logic
N n curenii n circuit pentru 0 logic
Fig. 1.9 Calculul rezistenei RC Dezavantajul acestei structuri
este dat de faptul c rezistena de ieire este dat de valoarea
rezistenei RC , valoare mai mare dect rezistena de ieire a etajului
n contratimp de la poarta standard. Valoarea rezistenei RC depinde
de numrul n al porilor cu colector n gol conectate n paralel i de
numrul N al sarcinilor comandate. Din condiia de respectare a
nivelelor standard de tensiune pentru fiecare dintre cele dou
nivele logice rezult dou valori pentru RC , iar valoarea rezistenei
se alege n acest interval. pentru 1 logic:VOH = VCC ( n I OH + N I
IH ) RC VOH min , deci RC max =
VCC VOH min n I OH max + N I IH maxVCC VOL max I OL max N I IL
max
pentru 0 logic:
VOL = VCC (I OL N I IL ) RC VOL max , deci RC min =
1.1 Consideraii teoretice
111.1.2 Poarta logic CMOS
iar caracteristica I (V+ ) = f (Vin ) este caracteristica de
curent (n figura 1.10, I (V+ ) este notat cu I (VDD ) ; valoarea
negativ a curentului indic faptul c acesta este absorbit de la
surs). Sunt puse n eviden 5 regiuni pe parcursul variaiei tensiunii
de intrare n domeniul 0..V+ : - n regiunea I, pentru Vin VTN , unde
VTN este tensiunea prag pentru tranzistorul T1 (nMOS), T1 blocat i
T2 este n conducie liniar, iar Vout = V+ . Consumul de curent de la
sursa de alimentare este practic nul, unul dintre tranzistoare
fiind blocat; - n regiunea II, definit pentru intervalul VTN <
Vin Vout VTP , T1 este saturat i T2 rmne n conducie liniar. VTP
este tensiunea prag pentru tranzistorul T2 (pMOS) i are o valoare
negativ; - n regiunea III, definit pentru intervalul Vout VTP <
Vin Vout + VTN , ambele tranzistoare sunt saturate, iar consumul de
curent de la surs este maxim. Regiunea IV ofer o comportare identic
cu regiunea II, dar de data aceasta strile tranzistoarelor sunt
inversate, adic T1 este n conducie liniar, iar T2 este n saturaie,
iar n regiunea V, tranzistorul T1 rmne n conducie liniar, iar T2
intr n blocare.V+= 15V
Configuraia logic fundamental la circuitele CMOS
(Complementary-symmetry MOS) este cea de inversor, configuraie
prezentat n figura 1.10. Dac la intrare se aplic nivelul logic 1
(tensiunea V+), tranzistorul T1 intr n conducie i tranzistorul T2
se blocheaz, iar la ieire nivelul logic este 0 (o tensiune practic
nul). La aplicarea unei tensiuni nule pe intrare se blocheaz T1 i
intr n conducie T2, ieirea fiind n acest caz la nivelul logic 1
(tensiunea de alimentare V+). Caracteristica Vout = f (Vin ) se
numete caracteristica de transfer de tensiune a porii,
Vin
T2 Vout T1
Fig. 1.10 Structura de inversor CMOS i caracteristicile de
transfer
12
1 FAMILII LOGICE
Datorit faptului c cele dou tranzistoare din structur au
caracteristici aproape identice, pragul de basculare a strii logice
este situat la jumtatea excursiei semnalului logic de intrare i la
jumtatea tensiunii de alimentare, frontul cresctor al semnalului de
ieire este aproximativ egal cu cel descresctor, iar consumul static
de curent este practic nul (familie logic ideal). Configuraia unei
pori logice n tehnologie CMOS este direct legat de funcia logic
cerut. Structura din figura 1.11 este o poart I-NU cu 2 intrri, dar
ieirea din nodul 4 este trecut prin alte dou structuri inversoare
ca cele din figura 1.10 pentru a obine o caracteristic ct mai
apropiat de una ideal i pentru a asigura simetria ieirii fa de V+ i
fa de mas. Ieirea din nodul 7 al structurii este ieirea porii
logice, ieire care este disponibil la unul dintre pinii circuitului
integrat. Simulrile s-au fcut pentru o tensiune de alimentare de
+15V, dar, la circuitele CMOS din seria 4000, de care ne ocupm la
laborator, tensiunile de alimentare pot fi alese ntre +3V (tensiune
impus de existena obligatorie a zonelor I i V din figura 1.10,
tiind c VTN VTP 1,5V ) i +18V, sau chiar +20V, n funcie de
structura circuitului respectiv.
Nivelele logice de ieire i intrare garantate prin standard sunt:
- V IL , nivelul de tensiune necesar pentru a avea 0 logic la
intrare: VIL VIL max = 30% V+ - VIH , nivelul de tensiune necesar
pentru a avea 1 logic la intrare: V IH V IH min = 70% V + - VOL ,
nivelul de tensiune de la ieire n starea 0 logic: VOL VOL max =
0,05 V - VOH , nivelul de tensiune de la ieire n starea 1 logic:
VOH VOH min = V+ 0,05 V
1
V +
4
6
7
2 5
3 0
Fig. 1.11 Structura porii I-NU cu 2 intrri i caracteristici de
transfer
1.1 Consideraii teoretice
13
Imunitatea la zgomot se definete ca fiind tensiunea maxim de
zgomot prezent la intrare, care nu comut parazit poarta. Se observ
c marginile de zgomot garantate sunt de 30% din valoarea tensiunii
de alimentare, dar practic ele pot atinge 45% din valoarea
tensiunii de alimentare ([Ardelean, 1986]). Impedana de intrare de
curent continuu este de circa 1012 , deoarece intrarea inversorului
este complet izolat de substrat prin dielectricul capacitorului
poart-substrat, care are o grosime de circa 1000 . Orice surs de
tensiuni electrostatice poate astfel genera o tensiune mare pe
poart, care s produc distrugerea ireversibil a stratului izolator,
prin strpungere. Aceast impedan mare este atenuat n mare msur de
dispozitivele amplasate pentru protecia intrrii (vezi figura 1.12)
i de elementele parazite proprii circuitului integrat i montajului
n care acesta se gsete. Cu toate acestea, valoarea impedanei de
intrare depete 10 M, fapt ce influeneaz favorabil posibilitatea
comandrii n curent continuu a unui numr mare de intrri CMOS. Aici,
practic nu sunt limite teoretice ale "fan-out"-ului, el fiind
limitat de fapt numai de sarcina capacitiv de circa 5pF pentru
fiecare intrare CMOS. De remarcat un parametru de catalog care
surprinde la prima vedere, deoarece curentul de intrare la un
circuit CMOS este considerat de obicei nul:I I DC input current =
10 mA
Este vorba de curentul maxim ce poate trece prin diodele din
reeaua de protecie, n orice sens, deoarece aceste diode se pot
deschide fie n conducie direct, fie n conducie invers, prin efect
Zener. Avem de-a face i aici cu o valoare maxim absolut, ca i
tensiunea de alimentare de +18V! Depirea acestor valori are ca
efect distrugerea cu mare probabilitate a structurii!
Comportamentul ieirii este preponderent rezistiv, un tranzistor MOS
avnd o rezisten dren-surs mai mic de 1K n conducie i mai mare de
10M n blocare. Acest lucru determin o sensibilitate crescut la
sarcini capacitive de ieire, sarcini ce influeneaz viteza de
comutare i puterea consumat de circuit. Pe de alt parte, limitarea
curentului de saturaie la tranzistoarele MOS asigur protecia
ieirilor la scurtcircuite accidentale la mas sau la V+ , cu condiia
ca valoarea tensiunii de alimentare, durata scurtcircuitului i
numrul de ieiri aflate n scurtcircuit s nu provoace distrugerea
circuitului integrat prin ambalare termic.V+ D1 Vin R T1 D1 D1 Vout
D2 D2 D2
T2
Fig. 1.12 Circuitul de protecie a intrrii la seria CMOS 4000
141.1.3 Zgomote i reflexii
1 FAMILII LOGICE
Zgomotele sunt semnale perturbatoare, nedorite, care pot afecta
funcionarea structurilor numerice. La aplicarea unui algoritm de
sintez a unei structuri numerice proiectantul folosete modele
teoretice n care ecuaiile boolene exprim perfect funciile dorite.
La implementarea acestor ecuaii cu circuite integrate reale se
constat c porile logice au anumite limitri, iar firele de conexiune
pot distorsiona forma semnalului transmis. Ne putem atepta n
anumite condiii la o funcionare incorect a structurilor numerice,
iar dac aceasta este aleatoare, evenimentul este cu att mai grav.
Structurile numerice implementate n tehnologia CMOS - 4000 se
apropie de modelul ideal. Fiind circuite lente, ele sunt n mic msur
afectate de zgomote i reflexii. Familiile logice rapide pot produce
ns mari neplceri, chiar i n cazul unor conexiuni relativ scurte (de
ordinul centimetrilor).Zgomotul generat de reflexii pe liniile de
transmisiune
Reflexiile se produc la capetele firelor sau traseelor de
circuit imprimat n cazul neadaptrii dintre impedana de ieire i
impedana liniei. Unui semnal care parcurge linia de transmisiune
aceasta i se nfieaz ca o impedan constant numit impedan
caracteristic. Dac se neglijeaz valorile rezistenelor distribuite i
se noteaz cu L inductana liniei pe unitatea de lungime i cu C
capacitatea ei pe unitatea de lungime, atunci impedana
caracteristic a liniei este ([Nicula, 1994]):
Z0 =
L C
iar viteza de propagare a semnalului pe linia de transmisiune
este:
v=
1 LC
Considerm acum circuitul din figura 1.13, care genereaz la
momentul de timp t = 0 o tranziie de la 0 la V d , tranziie care se
propag pe linie pn la destinaia cu impedana terminal Z t . Vd ,
unde I d este curentul care circul pe linie La propagarea pe linie
Z 0 = Id datorit tensiunii Vd . Tensiunea i curentul parcurg linia
ca o funcie treapt, aa cum se vede n figura 1.13. Cnd tranziia
atinge destinaia, aceasta se prezint ca o impedan Z t . Dac Z t = Z
0 atunci legea lui Ohm este n continuare satisfcut i nu apar
reflexii. Dac ns Z t Z 0 , tensiunea i curentul trebuie s se
modifice pentru a asigura verificarea legii lui Ohm i la bornele
rezistenei terminale. Schimbarea are ca efect apariia unui semnal
tranzitoriu numit reflexie care va strbate linia n sens invers, de
la destinaie la surs. Dac Z t > Z 0 acest semnal se va aduna la
cel original, iar dac Z t < Z 0 se va scdea din acesta.
1.1 Consideraii teoretice
15
Zs Vs sursa v Circuitul Vd Semnalul nainte de atingerea
receptorului Vd Semnalul dup reflexie (cazul Z t > Z 0) Vd
Semnalul dup reflexie (cazul Z t < Z 0) Vt distana Vt
distanadistana
Z0
Zt destinaia
Fig. 1.13 Reflexiile pe liniile de transmisiune Dac folosim
indicii d pentru semnalele directe, i pentru cele inverse i t
pentru cele tranzitorii, atunci putem scrie legile lui Kirchoff
considernd rezistena terminal ca un sistem nchis: I t = I d + I i i
Vt = Vd + Vi Conform legii lui Ohm: Z t =Vt pe sarcin, It Z0 = Vd V
nainte de sarcin, i Z 0 = i Id Ii
dup sarcin. Prin rezolvarea sistemului format din ecuaiile de
mai sus se deduce valoarea saltului de tensiune n funcie de
impedana caracteristic i cea de terminaie:
Vi = Vd Raportul K =
Zt Z0 Zt + Z0
Zt Z0 se numete coeficientul de reflexie a tensiunii i msoar Zt
+ Z0 raportul dintre tensiunea undei reflectate i tensiunea undei
directe. Unda se va propaga n continuare de la sarcin spre surs, n
sens invers. Cnd unda reflectat atinge sursa se poate produce o nou
reflexie dac Z 0 este diferit de Z S . Reflexiile vor continua ntre
surs i destinaie ns amplitudinea lor este atenuat datorit
pierderilor prin rezistenele ohmice ale liniei, care au fost
neglijate pn acum. Efectul reflexiilor se materializeaz prin
apariia unor oscilaii care nsoesc tranziiile ntre cele dou nivele
logice. Aceste oscilaii pot fi cauza funcionrii necorespunztoare a
unui sistem numeric. Exist o metod grafic care permite analiza
reflexiilor pe linii, cunoscut ca metoda diagramelor lui Bergeron.
Ea folosete caracteristicile de intrare i ieire ale.
16A B
1 FAMILII LOGICE
Z 0 = 100 Fig. 1.14 Interconexiunea dintre 2 pori TTL standard
porilor studiate i presupune cunoscut impedana caracteristic a
liniei. Vom exemplifica metoda pentru dou pori TTL standard
conectate printr-o linie cu impedana caracteristic de 100 (pentru
circuite imprimate Z 0 are valori cuprinse ntre 80 i 200). Figura
1.15 prezint caracteristicile de intrare i cele de ieire pentru
cele 2 stri logice ale unui circuit tipic din seria TTL standard.
Prima diagram este utilizat pentru evaluarea tranziiei logice din 0
n 1. Dreapta de pant Z 0 ce reprezint linia de transmisie va
intersecta caracteristica de ieire n starea logic 1, punct care va
determina la momentul de timp t 0 tensiunea de ieire a porii
emitoare, tensiune de circa 1,75 V. Din acest moment panta liniei
de transmisie devine Z 0 i de aceast dat va intersecta
caracteristica de intrare. Pentru evaluarea tranziiei logice din 1
n 0 se folosete a doua diagram. Dreapta de pant Z 0 va intersecta
caracteristica de ieire n starea logic 0 la circa 0,25V. Din acest
punct, dreapta cu panta modificat intersecteaz caracteristica de
intrare la circa -1,5V, valoarea tensiunii n punctul B, i aa mai
departe pn la amortizarea reflexiilor. Formele de und rezultate n
urma tranziiilor sunt reprezentate n figura 1.16, iar figura 1.17
arat cteva forme de und vizualizate pe osciloscop pentru porile TTL
standard. S observ c poarta de ieire comut normal, n ciuda
reflexiilor existente pe linia de intrare, dar aceste reflexii pun
n pericol funcionarea corect a circuitului. La ora actual,
pachetele CAD care permit analiza prin simulare a sistemelor
numerice, cum ar fi, de exemplu, Protel 99 SE, permit i simularea
reflexiilor care apar pe linii.
Fig. 1.15 Diagramele Bergeron pentru cele dou tranziii
posibile
1.1 Consideraii teoreticeA4 3 2 1 0
17A4 3 2 1
[V]
[V]
2
t
0
2
t
B [V]4 3 2 1 0
B [V]4 3 2 1
2 tranziia din 0 n 1
t
0
2 tranziia din 1 n 0
t
Fig. 1.16 Formele de und teoretice n punctele A i B pentru cele
2 tranziii
Fig. 1.17 Forme de und reale vizualizate pe osciloscop Pentru
reducerea efectului reflexiilor se recomand utilizarea unor
conexiuni ct mai scurte (reflexiile se produc pe durata frontului,
iar palierele i pstreaz valorile logice), adaptarea liniei lungi pe
rezistena caracteristic prin plasarea unui divizor rezistiv n
punctul B, sau prin folosirea unor pori cu histerezis pentru mrirea
marginii de zgomot n curent continuu. Valorile rezistenelor de
adaptare ar putea fi cu pn la un ordin de mrime mai mari, sau, una
dintre ele, ar putea lipsi complet. Se mai poate mri i impedana de
ieire a porii, prin amplasarea unei rezistene de zeci de ohmi ntre
punctele A i B ([Nicula, 1994]).+5V 150 A B
Z 0 = 100 470
Fig. 1.18 Adaptarea liniei pe impedana caracteristic i formele
de und reale
18
1 FAMILII LOGICE
Zgomotul generat de diafonia dintre liniile de transmisiune
Datorit apropierii dintre dou linii din circuit, semnalul
existent pe una din ele poate influena nedorit semnalul de pe
cealalt linie. Acest cuplaj se face prin intermediul unor capaciti
i inductane mutuale. Dac notm cu Z M impedana mutual dintre dou
linii i pe una din ele avem o tranziie de tensiune VOUT , atunci n
cealalt apare o tranziie de tensiune:
V IN =
Z0 V = Z 0 + Z M OUT
1 V Z M OUT 1+ Z0
Pentru micorarea efectelor diafoniei trebuie mrit impedana
mutual Z M i micorat impedana caracteristic Z 0 . Prima condiie se
realizeaz prin folosirea unor medii izolatoare ct mai bune i
evitarea meninerii n paralel a unor trasee apropiate pe lungime
mare. A doua condiie presupune alturarea unor trasee de mas (plan
de mas, fire de mas ntre fire de semnale utile etc.).Zgomotul
generat de injecia de curent
Acest tip de zgomot se manifest la porile cu mai multe intrri.
Variaia curentului printr-un emitor al tranzistorului multiemitor
de intrare ntr-o poart TTL poate fi zgomot pentru celelalte intrri.
Se produce de fapt un salt de curent, care produce un salt de
tensiune pe intrrile conectate la impedana caracteristic. Dac
intrarea A a porii I-NU din figura 1.1 este conectat la mas
printr-o linie cu impedana caracteristic de 200, iar intrarea B
comut din 0 n 1 logic, atunci n A apare un salt de curent de la
0,8mA la 1,6mA, care va genera la intrarea A un salt de tensiune de
0,16V. Acest zgomot este cu att mai mic cu ct curenii de intrare
sunt mai mici i amplitudinea lui este prea mic pentru a produce
modificarea parazit a nivelului logic la intrare. El ar putea ns
interveni mpreun cu alte zgomote ntr-o conjunctur nefavorabil care
s perturbe funcionarea corect a circuitului ([Nicula, 1994]).
Reducerea efectelor acestui zgomot se face prin folosirea unei
legturi scurte, cu impedan caracteristic mic i prin evitarea
folosirii porilor cu mai multe intrri pe anumite linii de
sistem.Zgomotul generat de variaia curentului de alimentare
Sursa acestui zgomot o constituie inegalitatea dintre curenii
absorbii de circuit n cele dou stri logice 0 i 1. La comutarea
rapid a porilor din circuit apare o variaie a tensiunii de
alimentare a circuitelor integrate, datorit inductanei parazite a
liniei de alimentare. Pe de alt parte, la comutare apar pulsuri
tranzitorii de curent datorit capacitilor parazite de la ieirile
porilor din circuit. Metodele de reducere a zgomotului constau n
reducerea inductanei liniei de alimentare prin utilizarea unor
plane de alimentare (trasee ct mai groase) i n plasarea
condensatoarelor ceramice de decuplare care filtreaz pulsaiile
tranzitorii de nalt frecven ce nu pot fi eliminate de
condensatoarele electrolitice.
1.2 Demonstraii practice
19
Zgomotul generat de traseele de mas Cauzele acestui zgomot sunt
discontinuitile de impedan a traseelor de mas i nchiderea curenilor
spre mas pe trasee incorecte. Aceste fluxuri de curent determin
cderi de tensiune parazite care se suprapun peste semnalul util.
Reducerea acestui zgomot se face printr-o maxim separare a
traseelor de alimentare pentru fiecare circuit de pe plac i
existena unui plan de mas. Zgomotul generat de interferene
electromagnetice Sursele acestui zgomot pot fi: reeaua de
alimentare cu tensiune alternativ, motoare, relee, ntreruptoare sau
alte dispozitive generatoare de cmp electromagnetic. Reducerea
zgomotului se face prin ecranare sau filtre de reea.
1.2 Demonstraii practiceSe alimenteaz panoul logic cu o tensiune
de 5V de la o surs de tensiune reglabil. ATENIE LA RESPECTAREA
POLARITII I LA VALOAREA INIIAL A TENSIUNII! Datorit diodei de
protecie la alimentare invers, se msoar cu un voltmetru tensiunea
ntre pinii de alimentare indicai de catalog (la circuitele de pe
panou, ntre pinii 14 i 7, aa cum se arat n figura 1.19). Se pornete
de la 0V i se mrete tensiunea de la surs, pn ce valoarea msurat
ajunge la +5V. Aceast tensiune este tensiunea nominal de alimentare
pentru circuitele TTL. Valoarea limit absolut de catalog este de
+7V la circuitele TTL i de +18V la circuitele CMOS seria 4000.
Depirea valorii limit absolute va distruge cu o mare probabilitate
circuitul integrat! Circuitele CMOS din seria 4000 nu au o tensiune
nominal precizat. Tensiunea de alimentare trebuie s fie sub
valoarea limit absolut de circa +18V i mai mare de circa +3V,
pentru a asigura o comutare stabil. Tensiunile de alimentare
folosite n lucrare pentru aceste circuite sunt de +5V, +10V i +
15V. Observaiile de mai sus sunt valabile pentru toate panourile
logice folosite i n alte capitole, aa c nu vom mai reveni cu aceste
indicaii. Dac un panou logic are cordon de alimentare la reea,
atunci exist o surs de alimentare cu tensiune continu ncorporat,
iar panoul NU MAI TREBUIE ALIMENTAT la o surs de tensiune de
laborator!+ _
14
13
12
11
10
9
8
+ V 5 V cc _1 2 3 4 5 6 7
Fig. 1.19 Stabilirea tensiunii corecte de alimentare a panoului
logic
20
1 FAMILII LOGICE
1.2.1 Se realizeaz montajul din figura 1.20. La intrarea porii
I-NU, n tehnologie TTL standard (circuitul integrat CDB400,
echivalent cu SN7400), cu intrrile conectate mpreun, se aplic o
tensiune continu, variabil ntre 0 i 5V, iar valorile msurate ale
tensiunii de ieire se trec ntr-un tabel. Se reprezint punct cu
punct caracteristica static de transfer Vout = f Vin . S se compare
cu caracteristica de transfer din figura 1.2, obinut prin simulare
analogic PSPICE. Se repet msurtorile pentru o poart I-NU cu 2
intrri realizat n tehnologie CMOS 4000 (circuitul integrat MMC4011,
echivalent cu CD4011), avnd grij ca tensiunea de intrare s nu
depeasc tensiunea de alimentare. Se folosesc urmtoarele tensiuni de
alimentare: VCC = +5V , VCC = +10V i VCC = +15V . Se msoar nivelele
logice i se compar cu valorile garantate prin standard.
Caracteristica de transfer pentru VCC = +15V se compar cu
caracteristica de transfer din figura 1.11, obinut prin simulare
analogic PSPICE. Sarcina porii este considerat rezistena de intrare
a voltmetrului folosit pentru msurare.Vcc = +5V sarcin + V Vout
_
( )
+ Vin = 0..5V _
Fig. 1.20 Montajul pentru trasarea punct cu punct a
caracteristicii de transfer
V
1.2.2 Se realizeaz montajul din figura 1.21 pentru poarta TTL
standard. La intrarea porii I-NU cu intrrile conectate mpreun se
aplic un semnal sinusoidal cu amplitudinea de circa 4V i frecvena
de circa 100Hz. Se scoate baza de timp a osciloscopului i pe
ecranul tubului catodic apare caracteristica de transfer. Msurai
nivelele logice de ieire i intrare garantate prin standard.
Modificai sarcina porii prin adugarea circuitului care simuleaz 10
intrri TTL standard (vezi figura 1.24) i refacei msurtorile.
Comentai modificarea caracteristicii cu frecvena semnalului de
intrare i explicai ce se ntmpl dac una dintre intrrile porii este
lsat n aer. Se repet montajul pentru poarta CMOS 4000. Analizai
modificarea caracteristicii cu modificarea tensiunii de alimentare
i stabilii tensiunea minim de alimentare. Scurtcircuitai pe rnd
ieirea porii la mas i apoi la VCC i observai ce se ntmpl.generatorR
int
Vcc = +5V sarcin Vout Y X
Vin
Fig. 1.21 Montajul pentru vizualizarea caracteristicii de
transfer
V
1.2 Demonstraii practice
21
1.2.3 Se msoar n cazurile cele mai defavorabile curenii de
intrare pentru cele dou nivele logice la poarta TTL standard,
folosind montajele din figura 1.22. Testarea n cazul cel mai
defavorabil este realizat pentru toate circuitele, pentru a garanta
funcionarea n toate condiiile posibile. VCC are valoarea maxim
admis (+5,25V la seria 74SN) pentru a maximiza curentul I IL . Cu
excepia intrrii supuse testrii, celelalte intrri nefolosite sunt
conectate la 1 logic pentru a maximiza orice contribuie a acestor
intrri asupra curentului de intrare I IL . Acest 1 logic este de
4,5V, valoare n general superioar lui VOH . Comparai rezultatele
obinute prin msurare cu cele din figura 1.4, obinute prin simulare
PSPICE. Valorile obinute trebuie s fie n concordan cu datele de
catalog:
I IL I ILMAX = 1,6mADAC AMPERMETRUL ESTE ANALOGIC POLARITATE I
LA DOMENIUL DE MSUR !
I IH I IHMAX = 40A(TIP MAVO-35), ATENIE LA
Vcc = +5,25V VIL = 0,4V _ mA + +4,5V I IL
I IH _ VIH= 2,4V + mA
Vcc = +5,25V
Fig. 1.22 Montajele pentru msurarea curentului de intrare la
poarta TTL
V
1.2.4 Folosind montajul din figura 1.23 se traseaz
caracteristicile de ieire ale porii TTL standard. Dac ampermetrul
este analogic (tip MAVO-35), atenie la polaritate i la domeniul de
msur! Comparai rezultatele cu cele din figurile 1.5 i 1.6, obinute
prin simulare analogic PSPICE.
Vcc = +5V I out _ mA +
(-) + (+) V V out _
5K
100
Fig. 1.23 Montajul pentru trasarea caracteristicilor de ieire la
poarta TTL
V
1.2.5 Se msoar timpii de propagare prin poarta TTL cu ajutorul
montajului din figura 1.24. Generatorul furnizeaz la intrare
impulsuri TTL cu frecvena de civa MHz. Circuitul de ieire ( C L =
15 pF ) simuleaz ncrcarea porii cu o sarcin echivalent cu 10 intrri
TTL standard. Se msoar timpii de propagare i pentru C L = 220 pF i
se compar rezultatele. Dac performanele osciloscopului nu sunt
satisfctoare pentru efectuarea msurtorii, se poate ncerca nserierea
mai multor pori identice i medierea rezultatelor astfel obinute. Se
repet msurtoarea pentru poarta CMOS, folosind la intrare impulsuri
de amplitudine 5V. Sarcina porii este dat acum numai de
condensatorul C L , iar intrrile sunt.
22in50% 50%
1 FAMILII LOGICEgenerator TTL R int
Vcc = +5V+2,4V in out 400
t pHL t pLH50% 50%
CL
out
Fig. 1.24 Definirea timpilor de propagare i montajul pentru
msurarea lor la poarta TTL conectate mpreun. Pe un osciloscop cu 2
canale se vizualizeaz att semnalul de intrare ct i semnalul de la
ieirea porii logice. Prin suprapunerea celor dou semnale se msoar
cei doi timpi de propagare t PHL i t PLH . Se verific egalitatea
aproximativ a celor doi timpi de propagare la poarta CMOS. Studiai
variaia timpilor de propagare cu modificarea tensiunii de
alimentare i cu modificarea sarcinii de la ieirea porii CMOS i
comparai valorile msurate cu datele de catalog. V.
1.2.6 Se realizeaz montajul din figura 1.25, folosind al doilea
circuit integrat de pe panoul logic TTL. Se calculeaz limitele de
variaie admise pentru valoarea rezistenei de colector i se verific
dac rezistena de pe panou se ncadreaz ntre aceste limite. Se
verific conexiunea "I cablat" folosind tabelul de adevr al funciei
binare Y, precum i excursia tensiunii la ieire.
Vcc = +5V RC A B CFig. 1.25 Montajul pentru verificarea
conexiunii "I cablat"V
Y
Y = A B C
. .
1.2.7 Se realizeaz montajul din figura 1.26. Se vizualizeaz
formele de und la ieirea porii CMOS (tensiunea de ieire) i pe
rezistena nseriat n circuitul de alimentare (curentul consumat de
circuitul integrat). Intrrile celorlalte pori logice din circuitul
integrat se conecteaz la nivele logice stabile, 0 sau 1. Astfel
consumul de curent al circuitului integrat este dat n exclusivitate
de poarta care comut. Comentai imaginea de pe ecranul tubului
catodic. Ce se ntmpl dac se mrete tensiunea de alimentare? Dar dac
se mrete frecvena impulsurilor aplicate la intrare? Acest
comportament se ntlnete la orice structur CMOS, nu neaprat numai la
seria 4000. i procesoarele Pentium au un comportament similar.
Acest consum de curent pe poart la comutare, determin o cretere
accentuat a disipaiei termice odat cu creterea frecvenelor de
lucru. Care este soluia adoptat n ultimul timp pentru rezolvarea
acestei probleme? (vezi problema 1.3.5)
1.2 Demonstraii practicegenerator impulsuri R int
23VDD = +5Vsarcin
Vin
Y1R
Y2
Fig. 1.26 Montaj pentru estimarea consumului circuitului
integrat care conine poarta CMOS din seria 4000 V 1.2.8 Se
realizeaz circuitul din figura 1.14 folosind dou pori TTL standard
i un cablu de conexiune lung (de circa 2 m). Se introduce pe
intrarea primei pori un semnal TTL cu o frecven de circa 5 MHz. Se
vizualizeaz semnalele n punctele A i B cnd conductorul AB este
scurt i atunci cnd are o lungime de circa 1m. Desenai semnalele
vizualizate i explicai forma lor. Msurai ntrzierea semnalului pe
linia lung AB. V.
1.2.9 Se dubleaz circuitul din figura 1.14 i cele dou linii
lungi se apropie pe o lungime ct mai mare una de alta. Se aplic un
semnal TTL pe intrarea unui circuit i se vizualizeaz pe linia
celuilalt circuit semnalul indus datorit diafoniei. V.
1.2.10 Se realizeaz montajul din figura 1.27 pentru vizualizarea
zgomotului datorat injeciei de curent. Se aplic semnal TTL pe linia
A, iar linia B se conecteaz la mas prin intermediul unui conductor
lung. Urmrii apariia pulsurilor de tensiune n punctul B sincron cu
semnalul din punctul A i msurai durata i amplitudinea lor.
A B
Fig. 1.27 Circuit pentru evidenierea zgomotului datorat injeciei
de curent la TTL V 1.2.11 Se conecteaz toate porile circuitului
integrat TTL la sursa de semnal TTL, pentru o comutare sincron a
lor. Se conecteaz n serie cu sursa de alimentare un fir cu inductan
mare (se bobineaz nite spire pe un tor de ferit). Linia de
alimentare poate fi astfel asimilat unei linii lungi de transport
al tensiunii. Se vizualizeaz variaia tensiunii de alimentare pe
pinul Vcc al circuitului integrat. Msurai durata i amplitudinea
variaiilor i desenai formele de und. Repetai msurtorile dup
cuplarea unui condensator de decuplare ntre Vcc i GND. V.
1.2.12 S se imagineze i s se experimenteze un montaj pentru
vizualizarea zgomotelor datorate formei traseelor de mas..
1.3 Probleme rezolvateRmin L =
25
VCC VOLMAX 5V 0,4V = = 1,437 K I OLMAX 8 I ILMAX 16mA 8 1,6mA Se
alege pentru rezistena R o valoare standardizat cuprins n
intervalul [1,437K ..3,846K]. Nu am luat aici n considerare
variaiile admisibile ale tensiunii de alimentare. In aceast
situaie, ar trebui s lum n calcul valoarea care minimizeaz R MAXH ,
adic VCC min , respectiv valoarea care maximizeaz Rmin L , adic
VCCMAX .
c) M L = VOLMAX VILMAX = 0,4V 0,8V = 0,4V.
V
1.3.3 Se nlocuiesc cele 8 inversoare ale circuitului din figura
1.29 cu un numr necunoscut N de pori I-NU cu cte 2 intrri conectate
mpreun, n tehnologie TTL standard. S se calculeze N, dac se tie c R
= 1K i marginea de zgomot n 1 logic trebuie s fie mai mare de
1V.Rezolvare: R (2 I OHMAX + 2 N H I IHMAX ) VCC VIH min M H , adic
VCC V IH min M H 2 R I OHMAX 5V 2V 1V 2 1K 0,1mA NH = = 22,5 2 R I
IHMAX 2 1K 0,04mA Curentul de intrare n poart pentru starea logic 1
este suma curenilor de pe fiecare intrare. Dac variaz i VCC ,
atunci se ia n calcul VCC min . - pentru starea logic 0: - pentru
starea logic 1:
R ( I OLMAX N L I ILMAX ) VCC VOLMAX VCC + VOLMAX + R I OLMAX 5V
+ 0,4V + 1K 16mA NL = = 7,12 R I ILMAX 1K 1,6mA Curentul de intrare
n poart pentru starea logic 0 este acelai, indiferent de numrul de
intrri ale porii. Dac variaz i VCC , atunci se ia n calcul VCCMAX .
Deci rspunsul este N = 7..
1.3.4 Care este marginea de zgomot asigurat de conexiunea din
figur? Porile sunt TTL standard, dar poarta comandat este un
inversor cu histerezis.V out VOHmin
Fig. 1.30
Circuitul i caracteristica de transfer a inversorului cu
histerezisVOLmax V TV T+ V in
Rezolvare: Inversorul cu histerezis are pragul VT cuprins ntre
0,6V i 1,1V, iar pragul VT + este cuprins ntre 1,5V i 2V, conform
datelor de catalog. - pentru starea logic 1: M H V H min VT max =
2,4V 1,1V = 1,3V , - pentru starea logic 0: M L VT + min VOL max =
1,5V 0,4V = 1,1V . Marginile de zgomot la o conexiune ntre dou pori
TTL standard sunt de numai 0,4V!.
26
1 FAMILII LOGICE
1.3.5 Se consider inversorul CMOS din figura 1.10 alimentat la
tensiunea V+ = +5V . Tranzistorul T1 suport un curent de dren I D1
= 1mA , iar T2 un curent I D2 = 1,5mA . Tensiunea de prag a
circuitului este VT = 2,5V , iar capacitatea de ieire este Cout =
20 pF . a) S se calculeze timpii de propagare pentru ambele
tranziii tiind c sarcina inversorului este format din 10 intrri
CMOS, fiecare de 5 pF, iar capacitatea traseelor exterioare
circuitului integrat este de 30 pF. b) Calculai consumul de putere
dinamic i static i artai care sunt modalitile de reducere a
consumului de putere din surs, tiind c frecvena de comutaie a porii
este de 1MHz, iar fronturile semnalului de ieire sunt egale cu
100ns.Rezolvare: a) Capacitatea total de sarcin este: C = Cout + N
Cin + Ctrasee = 20 pF + 10 5 pF + 30 pF = 100 pF Pentru tranziia
ieirii LOW-HIGH se deschide T2 i se blocheaz T1, iar timpul de
propagare este: C VT 100 pF 2,5V t PLH = = = 167ns 15mA . I D2
Pentru tranziia ieirii HIGH-LOW se deschide T1 i se blocheaz T2,
iar timpul de propagare este: C (V+ VT ) 100 pF (5V 2,5V ) t PHL =
= = 250ns 1mA I D1 b) Puterea disipat n regim dinamic este puterea
necesar pentru ncrcarea i descrcarea periodic a capacitii de sarcin
de la ieire:Pd = V+ V+ 0V IM 0A tr T tf
C V+ = C V+2 f = 100 pF 52 V 2 1MHz = 2,5mW T
Fig. 1.31 Aproximarea formelor de und la comutare Puterea
disipat n regim static este puterea disipat n timpul comutrii.
Figura 1.31 indic o reprezentare simplificat a tensiunii de ieire i
a curentului consumat pe durata unei perioade.
Ps =
u(t ) i(t ) dt0
T
T
V+ I M t r + t f 5V 0,5mA 100ns + 100ns = 125W 4 T 4 1000ns
Valoarea exact a lui I M este mai greu de apreciat. Avnd ns n
vedere datele problemei, valoarea de 0,5mA este pe deplin
acoperitoare.
1.3 Probleme rezolvate
27
Ambele componente ale puterii disipate se reduc odat cu
micorarea tensiunii de alimentare i a frecvenei de comutaie.
Capacitatea de sarcin contribuie i ea la expresia puterii n regim
dinamic..
1.3.6 Dac pe o intrare CMOS apar tensiuni mai mari dect V +
(notat de obicei cu V DD ) sau mai mici dect potenialul masei
(notat de obicei cu VSS ) exist pericolul distrugerii diodelor din
circuitul de protecie al intrrii prin depirea valorii maxime admise
a curentului prin diode. S se realizeze un circuit extern de
protecie i s se dimensioneze elementele de circuit.Rezolvare: Se
introduce o rezisten serie Rext la intrare care limiteaz curentul
la valoarea maxim I MAX = 10mA . Se stabilesc valorile maxime ale
tensiunilor la intrare: + V MAX > VDD i V MAX < VSS
Dimensionarea rezistenei se face urmrind schema de protecie a
intrrii din figura 1.12: Rext+ V MAX VDD V F , I MAX V MAX VF
Rext
I MAX
R
VF este cderea de tensiune n conducie direct pe diode. Se alege
pentru Rext o valoare care acoper ambele inegaliti. O intrare CMOS
nu se las niciodat "n aer". Pentru eliminarea eventualelor sarcini
statice induse, se recomand conectarea unei rezistene de circa 100K
la mas sau la V+ , dup caz..
1.3.7 S se arate cum se poate face cuplajul CMOS -
TTL.Rezolvare: Verificm pentru nceput dac o ieire CMOS poate
comanda o intrare TTL standard, din punctul de vedere al
tensiunilor i al curenilor: VOLMAX ( CMOS ) < V ILMAX ( TTL ) ,
adic 0,05V < 0,8V
VOH min( CMOS ) > V IH min( TTL ) , adic 4,95V > 2VDin
punctul de vedere al tensiunilor inegalitile sunt satisfcute fr
probleme, iar la cureni:
I OLMAX ( CMOS ) > I ILMAX ( TTL ) , adic 2mA > 1,6mA I
OHMAX ( CMOS ) > I IHMAX ( TTL ) , adic 2mA > 40ARelaia
subliniat indic faptul c o ieire CMOS poate comanda o intrare TTL
standard, dar nu dou sau mai multe, deoarece nu ar mai putea
asigura curentul de intrare pe 0 logic. Verificm n continuare dac o
ieire TTL poate comanda o intrare CMOS:
VOLMAX ( TTL ) < V ILMAX ( CMOS ) , adic 0,4V < 30% 5V =
1,5V VOH min( TTL ) > V IH min( CMOS ) , adic 2,4V > 70% 5V =
3,5V I OLMAX ( TTL ) > I ILMAX ( CMOS ) , adic 16mA > 100nA I
OHMAX ( TTL ) > I IHMAX ( CMOS ) , adic 400A > 100nARelaia
subliniat nu este respectat, deci conexiunea direct TTL-CMOS nu
este corect! Pentru a ridica tensiunea la ieirea porii TTL aflate n
1 logic se conecteaz o rezisten ntre ieirea porii TTL i tensiunea
de alimentare.
28Pentru dimensionarea rezistenei: Rmin L = VCC VOLMAX ( TTL ) I
OLMAX = 5V 0,4V = 0,287 K 16mA
1 FAMILII LOGICE
Se alege o valoare mai mare, dar apropiat de R min L , pentru c
R MAXH este mai greu de calculat. Dac consideram i variaia
tensiunii de alimentare, foloseam VCCMAX n calculul lui Rmin L , n
scopul maximizrii lui Rmin L ..
1.3.8 Datorit lipsei circuitelor integrate TTL standard care
trebuiau s echipeze un produs de serie, acesta este realizat cu
circuite integrate LSTTL. Garantai o funcionare corect a
circuitului? Dar dac lucrurile ar fi stat exact invers?Rezolvare:
Nu se poate garanta o funcionare corect a circuitului pentru c
circuitele LSTTL sunt mai rapide i deci sunt mai sensibile la
zgomotele care se propag pe traseul de mas. Este posibil deci o
funcionare defectuoas a circuitului. Dac n loc de LSTTL se monteaz
TTL standard nu mai avem probleme de zgomot, dar probabil c
sistemul nu va funciona din cauza frecvenei prea mari, la care
circuitele TTL standard nu fac fa..
1.3.9 Un BUS cu impedana caracteristic Z 0 = 75 este adaptat ca
n figura 1.32. tiind c pe acest BUS pot fi cuplate cel mult 16
intrri TTL standard i c se impune n 1 logic o margine de zgomot de
cel puin 0,6V, s se calculeze: a) valorile rezistenelor R1 i R2. b)
curentul I OLMAX al circuitului ce comand BUS-ul.+V cc R1 *I OH
+V ccIR 1
R1 R2
R2
....N
IR 2
Fig. 1.32 Circuitul de adaptare a liniei de magistralRezolvare:
a) Din condiia de 1 logic pe linie:
R1 R2 = 2 Z 0
VCC = R1 I R1 + V IH min + M H2 I R1 = I OH + N I IH + 2 I R 2 V
IH min + M H I R2 = R2
Necunoscutele sunt I R1 , I R 2 , R1 i R2 . Se rezolv sistemul i
se obine: R1 226 i R2 446
1.3 Probleme rezolvate
29
Fcnd anumite simplificri prin neglijarea lui I IH i I OH obinem
rezultate apropiate cu un efort de calcul mult mai mic. b) I OLMAX
2 I R1 L + N I ILMAX 2 I R 2 L , indicele L indic starea logic 0 n
nodul studiat. Rezult I OLMAX 64,5mA , o valoare prea mare pentru
un circuit integrat. Soluii ns exist: se poate accepta o margine de
zgomot mai mic, de cel puin 0,4V, ca la TTL, sau se pot alege
circuite de cuplare la BUS care au cureni de intrare mai mici. i
aici se poate neglija I R 2 L . Marginea de zgomot n 0 logic este
de 0,4V i nu poate fi mrit de proiectant. V.
1.3.10 Un BUS cu impedana caracteristic Z 0 = 150 este adaptat
ca n figur. Pe BUS sunt cuplai receptori care au caracteristic de
transfer cu histerezis (vezi figura 1.33) i cureni de intrare
neglijabili. tiind c circuitul care comand BUS-ul are I OLMAX =
24mA , VOLMAX = 0,4V i I OH 0 , se cere: a) s se dimensioneze
rezistenele R1 i R2. b) s se calculeze marginea de zgomot garantat
n ambele stri logice.+V cc R1 * Vo VT- = 0,9V VT+ = 1,7V Vi
VTVT+
....
R2
Fig. 1.33 Circuitul de adaptare i caracteristica de transfer a
porilor cu histerezisRezolvare:
R1 R2 = Z 0 . Neglijnd curentul prin R2 n starea 0 logic,
obinem: VCC VOLMAX 5V 0,4V = 200 . Alegem o valoare standard R1 =
220 . Din prima R1 24mA I OLMAX ecuaie rezult R2 = 470 . R2 470 VCC
= 5V = 3,4V b) - n starea 1 logic: V H = R1 + R2 220 + 470
Receptorii vor comuta cnd Vi scade sub valoarea lui VT = 0,9V ,
deci:a)
M H V H VT = 3,4V 0,9V = 2,5V- n starea 0 logic: V L = VOLMAX =
0,4V . Comutarea se face pentru VT + = 1,7V :
M L VT + V L = 1,7V 0,4V = 1,3V1.3.11 Explicai n ce situaie un
circuit integrat CMOS din seria 4000 poate s funcioneze n lipsa
tensiunii de alimentare. Care sunt riscurile unei astfel de situaii
i ce msuri de prevenire recomandai ?Rezolvare: Dei este greu de
crezut, un circuit integrat CMOS din seria 4000 poate funciona n
lipsa tensiunii de alimentare, cu condiia ca cel puin una din
intrrile lui s fie pe 1 logic. Este clar c 1
30
1 FAMILII LOGICE
logic nseamn tensiunea de alimentare, dioda respectiv din reeaua
de protecie a intrrii intr n conducie, iar pe linia de alimentare
din circuit apare o tensiune V+ V F , adic cu circa 0,6V mai mic
dect tensiunea de alimentare a sistemului. Dac curentul consumat de
partea nealimentat depete ns valoarea de 10mA i nu exist o limitare
a acestui curent pe intrarea de 1 logic (ieirea unei pori CMOS
poate asigura aceast limitare), atunci structura este periclitat.
Prevenirea se face numai prin asigurarea unei alimentri corecte a
circuitelor integrate din sistem..
1.3.12 Tensiunea de prag a inversoarelor din figura 1.34 este de
2,5V. S se calculeze tensiunea de basculare a circuitului
echivalent trigger Schmitt i s se reprezinte tensiunea la ieire dac
pe intrare se aplic semnalul din figur.Vin R1 2K R2 10K Vout Vin
+4V 0 t
Fig. 1.34 Trigger Schmitt neinversor realizat cu pori CMOS i
semnalul de intrareRezolvare: Comutarea ieirii din 0 se va face la
o valoare a tensiunii de intrare
V1 :
VT =
R2 R 2 V1 , deci V1 = 1 + 1 VT = 1 + 2,5V = 3V R1 + R2 R2 10
Comutarea ieirii din 1 se va face la o valoare a tensiunii de
intrare
V2 :
VT =
R2 R1 V2 + V DD , V DD fiind tensiunea de alimentare de 5V. R1 +
R 2 R1 + R 2
1 VT 1 V DD = 1 + 2,5V 5V = 2V . Rezult: V 2 = 1 + R2 R2 10 10
Funcionarea circuitului n condiiile cerute de problem este
reprezentat n figura 1.35.
R
R
2
2
Vin+4VV1 V2
0 Vout+5V
t
0
t
Fig. 1.35 Funcionarea circuitului n condiiile cerute de
problem
2
SISTEME COMBINAIONALE
Aplicaiile din acest capitol i propun s prezinte metodele de
analiz i sintez folosite la implementarea funciilor binare cu pori
logice, dar i cu unele circuite integrate pe scar medie (MSI), cum
ar fi multiplexoarele i demultiplexoarele.
2.1 Consideraii teoretice2.1.1 Implementarea cu pori
logiceStructurile numerice combinaionale sau circuitele logice
combinaionale (CLC) implementeaz funcii binare. O funcie binar de n
variabile binare independente este o aplicaie
Numrul maxim de elemente ale mulimii {0,1} este 2 n , dar nu
este absolut necesar ca funcia s fie definit pentru toate aceste
combinaii de variabile. Numrul maxim de funcii binare de n
variabile este:n
{0,1}n = {( x1x2 ... xn ) x1 {0,1}, x2 {0,1}, ... , xn {0,1}}
.
f : { 0,1} { 0,1} ,n
unde
domeniul
de
definiie
este
mulimea
N=
Ci=0
2n
i 2n
= 22
n
Analiza unui circuit combinaional are ca scop determinarea
funciei logice intrareieire. Aceasta se poate exprima fie n limbaj
natural, fie algebric prin expresii logice, fie prin tabele de
adevr, fie prin diagrame Veitch-Karnaugh. Sinteza unui circuit
combinaional urmrete determinarea schemei logice, pornind de la
unul dintre modurile de reprezentare enumerate mai sus.
32
2 SISTEME COMBINAIONALE
Orice funcie binar poate fi implementat numai cu pori I-NU. Se
spune c operatorul logic I-NU formeaz un set complet de operatori.
Panoul logic conine 3 tipuri de circuite integrate realizate n
tehnologie TTL standard: pori inversoare, pori I-NU cu 2 intrri i
pori I-NU cu 3 intrri. Pentru a gsi circuitul optim care
implementeaz funcia cutat este necesar operaia de minimizare a
funciei binare, n urma creia rezult o expresie algebric ct mai
simpl, care permite construcia circuitului folosind un numr minim
de pori. Exist numeroase tehnici de minimizare: pentru calculul
manual se prefer utilizarea diagramelor Veitch-Karnaugh, iar pentru
calculul automat metode tabelare cum ar fi metoda Quine-McCluskey
sau metoda Espresso. Vom prezenta n continuare un exemplu de
minimizare a funciei binare f, reprezentat prin tabelul de adevr
din figura 2.1, folosind diagramele Veitch-Karnaugh: - funcia dat
are 4 variabile, deci diagrama Veitch-Karnaugh are 2 4
compartimente, fiecare corespunznd uneia dintre cele 16 valori ale
funciei. Fiecare compartiment este adresat de o anumit combinaie a
variabilelor A, B, C i D. Dup completarea compartimentelor cu
valorile funciei din tabelul de adevr, se grupeaz compartimentele
vecine (difer valoarea unei singure variabile) care conin 1 logic,
astfel nct fiecare grupare s conin un numr de 2 i compartimente,
unde i = 0,1,2,3 sau 4. Fiecare grupare este definit de un produs
de variabile, sub form direct sau negat, iar expresia funciei se
obine prin aplicarea funciei SAU acestor produse logice. Pentru
exemplul considerat:
f ( A, B, C, D) = B D + C D + A C = B D C D A CS-a folosit o
teorem fundamental a algebrei boolene cunoscut sub numele de
"Legile lui DeMorgan" care permite transformarea operaiilor binare
SAU n I i invers. Ea permite implementarea funciilor binare numai
cu pori I-NU:
X + Y = X Y , sau relaia dual: X Y = X + YA 0 0 0 0 0 0 0 0 1 1
1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0
1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f 1 1 1 0 0 1 0 0 1 1
1 0 1 1 0 0
A C
A
CD
AB
00
01
11
10
1 1 0 1B
0 1 0 0B
1 1 0 0
1 1 0 1B
D D D
00 01
1 1 1
0 1 0 0
1 1 0 0
1 1 0 1
C
11 0 10
Veitch
Karnaugh
Fig. 2.1 Exemplu de folosire a diagramelor Veitch-Karnaugh
2.1 Consideraii teoreticeA C D B f A A 1 A A 1=A A A A=A
33
.
.
Fig. 2.2 Schema logic cu numr minim de pori I-NU Inversoarele se
pot obine din pori I-NU prin conectarea mpreun a intrrilor (legile
de idempoten) sau prin conectarea celorlate intrri la 1 logic
(elementul neutru pentru operaia binar I).
2.1.2 Implementarea cu multiplexoare/demultiplexoareFunciile
binare pot fi implementate cu ajutorul unor structuri combinaionale
MSI, fr a mai fi necesar minimizarea lor. Una dintre aceste
structuri este decodificatorul(DCD). Decodificatorul este un
circuit integrat pe scar medie, care identific un cod de intrare
prin activarea unei singure linii de ieire. Dac circuitul are n
variabile binare de intrare, atunci numrul liniilor de ieire este 2
n . Figura 2.3 arat structura circuitului TTL pentru n = 2.A B A 0
0 1 1 P0 P1 P2 P3 B 0 1 2 3 0 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 0
A B2 21 0
DCD0 1 2 3
P0 P1 P2 P3
Fig. 2.3 Structura, tabelul de adevr i reprezentarea
decodificatorului TTL pentru n=2Demultiplexorul(DMUX) este un
circuit construit pe structura decodificatorului, care permite
transmiterea datelor de pe o singur cale de intrare pe una din cele
2 n ci de ieire. Selecia liniilor de ieire se face prin aplicarea
unui cod binar pe n linii de intrare, care devin acum intrri de
selecie. Structura demultiplexorului TTL pentru n = 2 este
prezentat n figura 2.4.A B IENABLE
A B
2 2
1 0
DMUX0 1 2 3
IENABLE
(
prin conectarea la 0 permite accesul datelor de pe intrare
)P0 .I P1 .I P2 .I P3 .I
Fig. 2.4 Structura i reprezentarea demultiplexorului TTL pentru
n=2
34
2 SISTEME COMBINAIONALE
Multiplexorul(MUX) realizeaz funcia invers demultiplexorului,
adic permite transmiterea datelor de la una din cele 2 n ci de
intrare la o singur cale de ieire. Selecia unei anumite intrri de
date se face prin aplicarea unui cod binar pe n linii de intrare,
linii care sunt intrrile de selecie. Structura multiplexorului TTL
pentru n = 2 este prezentat n figura 2.5.I0 A B E A B2 21 0
I1
I2
I3 I0 I1 I2 I30 1 2 3
MUX
E
W W W
W
Fig. 2.5 Structura i reprezentarea multiplexorului TTL pentru
n=2 n descrierile de mai sus, s-a precizat c aceste structuri
corespund tehnologiei TTL. n tehnologia CMOS s-ar putea repeta
aceste structuri, dar s-au descoperit alte structuri mai eficiente,
bazate pe poarta de transmisie CMOS. Circuitele pot fi asimilate cu
nite comutatoare programabile. Aceste comutatoare sunt
bidirecionale, deci acelai circuit poate fi utilizat fie ca
multiplexor, fie ca demultiplexor, iar semnalele transmise pot fi i
analogice. Schema simplificat a unui MUX/DMUX cu 3 intrri de
selecie n tehnologie CMOS, care selecteaz intrarea/ieirea cu numrul
5, este dat n figura 2.6. Aceste structuri combinaionale MSI
implementeaz toi termenii produs fundamentali ai unei funcii cu
numr de variabile mai mic sau egal cu numrul de intrri de selecie
n. Din acest motiv, implementarea funciilor binare nu necesit
operaii de minimizare, ci numai alegerea corect a conexiunilor. Dac
numrul de variabile ale funciei este mai mic sau egal cu numrul de
intrri de selecie n, atunci implementarea se face direct, iar n caz
contrar mai sunt necesare o serie de transformri algebrice pentru a
gsi o alt structur adiional, format de obicei din pori, care s
completeze lipsa intrrilor de selecie de la MUX sau DMUX.intrare /
ieire0 1 2 3 4 5 6 72 1 0
A=1 B=0 C=1
2 2
E
2
W
ieire / intrare
MUX / DMUX
Fig. 2.6 Implementarea funciei cu demultiplexor i cu multiplexor
CMOS
2.2 Demonstraii practice
35
Dac ne propunem s implementm cu MUX i apoi cu DMUX funcia binar
f = P0 + P1 + P2 + P6 + P7 , cele dou soluii TTL sunt prezentate n
figura 2.7.A B C2 2 22
1 0
DMUX0 1 2 3 4 5 6 7
I E A B C
12 2 22
0
1
2
3
4
5
6
7
1 0
MUXW f
E
f
Fig. 2.7 Implementarea funciei cu demultiplexor i cu multiplexor
Implementarea cu MUX este imediat. Intrrile corespunztoare
indicilor termenilor Pi din suma logic se conecteaz la 1 logic, iar
celelalte intrri la 0 logic. Pentru implementarea cu DMUX ne
intereseaz termenii Pi , deci scriem funcia sub forma
f = P0 P1 P2 P6 P7 . Ieirile corespunztoare indicilor termenilor
Pi se conecteaz laintrrile unei pori I-NU. Dac demultiplexorul este
o structur CMOS, atunci la fiecare dintre ieirile 0, , 7 se
conecteaz cte o rezisten la V+ . n caz contrar, ieirile care nu
sunt selectate rmn n aer (stare de nalt impedan).
2.2 Demonstraii practiceConsideraiile asupra alimentrii panoului
logic, formulate n capitolul anterior, rmn valabile pentru toate
aplicaiile practice din aceast lucrare. Circuitele integrate MSI au
deja o complexitate mai mare dect porile logice i utilizarea lor la
implementarea unor scheme electrice nu se mai poate face fr
consultarea foii de catalog. Panoul logic conine pori logice, dou
circuite integrate MSI realizate n tehnologie TTL standard i un
circuit integrat n tehnologie CMOS seria 4000. Circuitul SN 74150
este un multiplexor TTL cu 4 intrri de selecie, deci cu 16 ci de
intrare, iar circuitul SN 74155 este un circuit TTL cu funcie dubl:
fie un demultiplexor cu 3 intrri de selecie, fie dou
demultiplexoare cu cte 2 intrri de selecie. Circuitul MMC 4097 este
un circuit CMOS care conine dou multiplexoare/demultiplexoare cu
cte 3 intrri de selecie. Foile de catalog furnizeaz informaia
complet pentru utilizarea corect a acestor circuite integrate.
Chiar dac circuitele sunt fabricate de alt productor, ele trebuie s
respecte standardul elaborat de firma TEXAS INSTRUMENTS pentru
circuitele TTL, respectiv RCA, pentru circuitele CMOS. Fragmente
din foile de catalog, care conin numai informaiile strict necesare
pentru utilizarea acestor circuite integrate sunt prezentate n
figurile 2.8, 2.9 i respectiv 2.10. n cazul structurilor
combinaionale, aceste informaii strict necesare sunt cele care
permit realizarea conexiunilor conform schemei logice, adic
configuraia pinilor i tabelul de adevr.
36
2 SISTEME COMBINAIONALE
Fig. 2.8 Configuraia pinilor i tabelul de adevr pentru circuitul
SN 74150
Fig. 2.9 Configuraia pinilor i tabelul de adevr pentru circuitul
SN 74155 Observm c pinul ENABLE din descrierea teoretic de mai sus
se numete aici STROBE i are rolul de a permite accesul datelor la
ieire. El trebuie conectat la mas (0 logic), dup cum rezult din
tabelele de adevr. O alt deosebire important const n notarea
variabilelor aplicate pe intrrile de selecie. La sinteza
structurilor combinaionale cu pori logice, sau la prezentarea
teoretic de mai sus, s-a notat cu A variabila mai semnificativ, iar
cea mai puin semnificativ cu B, C sau D, funcie de numrul total de
variabile. Convenia adoptat de firma TEXAS INSTRUMENTS, dup cum
observm din tabelele de adevr, este exact invers: C sau D este
intrarea de selecie mai semnificativ, iar A este intrarea de
selecie cea mai puin semnificativ. n fond este vorba de o simpl
convenie de care trebuie ns s inem seam pentru folosirea corect a
circuitelor. Iat de ce, printre altele, este obligatorie
consultarea foii de catalog atunci cnd proiectm diverse structuri
folosind circuite integrate numerice! Circuitul integrat MMC
4097(dac este de fabricaie romneasc, sau pur i simplu 4097,
precedat de alte caractere, dac este fabricat de alt firm) are un
pin numit INHIBIT, cu aciune contrar pinului ENABLE. Este activ pe
1 logic, avnd rolul de a bloca accesul datelor.
2.2 Demonstraii practice
37
Fig. 2.10 Configuraia pinilor i tabelul de adevr pentru
circuitul MMC 4097 la ieire. El trebuie conectat la mas (0 logic),
dup cum rezult din tabelele de adevr. Convenia de alocare a
ponderilor pentru variabilele de selecie se pstreaz la fel ca la
TTL: C este intrarea mai semnificativ, iar A este intrarea cea mai
puin semnificativ. 2.2.1 Se face analiza schemei logice din figura
2.11, reprezentnd cele 4 funcii binare prin expresii algebrice,
tabele de adevr i diagrame temporale. Se verific experimental
rezultatele obinute n urma analizei teoretice a circuitului.A B f0
f1 f2 f3
Fig. 2.11 Schema logic a unui decodificator realizat cu pori
2.2.2 Se implementeaz cu numr minim de pori I-NU funcia binar
reprezentat prin tabelul de adevr din figura 2.12 (x este 0 sau 1,
dup cum ne convine). Se realizeaz montajul din figur i se face
verificarea sintezei prin analiza circuitului folosind tabelul de
adevr. Schema logic obinut este unic?A 0 0 0 0 0 0 0 0 1 1 1 1 1 1
1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0
1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f 0 1 x x x 1 1 1 0 1 0 0 0 1
0 x
A C
A
0 1 x xB
x 1 1 1B
0 1 x 0
0 D 1 0 0B D D
A f C D f=C D+A C= C D A C
C
.
.
. . .
Fig. 2.12 Sinteza funciei binare reprezentat prin tabelul de
adevr
38
2 SISTEME COMBINAIONALE
2.2.3 Se consider funcia binar definit de tabelul de adevr din
figura 2.13. Se implementeaz folosind circuitul integrat SN 74155
ca demultiplexor cu 8 ci de ieire i se verific funcionarea
circuitului obinut folosind tabelul de adevr. Se repet
implementarea funciei cu circuitul MMC4097 i se verific din nou
funcionarea corect a montajului.C 0 0 0 0 1 1 1 1 B A 0 0 1 1 0 0 1
1 0 1 0 1 0 1 0 1 f 1 0 0 0 1 1 0 1C B A1C B A 0 1 2C 1G
SN 741552 3 4 5 6
2G 7
f
Fig. 2.13 Implementarea unei funcii binare cu circuitul SN 74155
2.2.4 Un juriu format din 4 persoane decide asupra reuitei unui
concurent prin majoritate de voturi, semnalizate prin aprinderea
unui element de afiaj. Se implementeaz funcia care comand
aprinderea LED-ului, reprezentat prin tabelul de adevr din figura
2.14, folosind circuitul integrat SN 74150. Se verific funcionarea
corect a montajului (n schemele logice cu multiplexoare am folosit
pentru intrri notaia I i ; n foaia de catalog a circuitului 74150
de la TEXAS INSTRUMENTS, ele sunt notate cu Ei , iar complementarea
lor la ieire indic c este disponibil ieirea W ; informaia din
catalog trebuie adaptat la cunotinele noastre i este posibil ca n
cataloagele altor firme s ntlnim alte notaii).D 0 0 0 0 0 0 0 0 1 1
1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0
1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f 0 0 0 0 0 0 0 1 0 0
0 1 0 1 1 1
1 0 D C B AD I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14
I15 C B A
SN 74150W
G
f
Fig. 2.14 Implementarea funciei de vot majoritar cu circuitul SN
741502.2.5 Se repet implementarea funciei de la punctul 2.2.4,
folosind de aceast dat circuitul integrat SN 74155 ca demultiplexor
cu 8 ci de ieire i se verific funcionarea circuitului obinut
folosind tabelul de adevr dat n figura 2.14. S se arate cum s-a
fcut sinteza schemei logice prezentate n figura 2.15.
40
2 SISTEME COMBINAIONALE
2.3 Probleme rezolvate2.3.1 S se proiecteze un circuit logic
combinaional de tip "cheie electronic" cu 3 intrri i o singur
ieire. Fiecare intrare reprezint starea unui contact: dac contactul
este deschis, acesta furnizeaz 1 logic pe intrarea respectiv. n
starea iniial toate contactele sunt deschise i ieirea circuitului
este n 1 logic, adic alarma este dezactivat. Dac nchiderea
contactelor (care pot aciona, de exemplu, nite zvoare
electromagnetice) se face ntr-o anumit ordine prestabilit, atunci
ieirea rmne n 1 logic i alarma nu este declanat. Dac ordinea de
nchidere a contactelor nu este respectat, ieirea trece n 0 logic i
se afieaz starea de alarm prin aprinderea unui LED. Cte combinaii
posibile exist? Dar pentru 5 contacte? Explicai cum trebuie s fie
contactele i de ce.Rezolvare: S presupunem c ordinea prestabilit de
nchidere a contactelor este B, C, A. Tabelul de adevr pentru
implementarea funciei de alarmare, minimizarea funciei cu ajutorul
diagramei Veitch i schema logic obinut sunt date n figura 2.17.A 0
0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 f 1 0 0 0 1 1 0
1AA C C A
f
1 0B
0 0B
0 1
1 1B
B C f=B C+A C= B C
.
.
. . A .C
Fig. 2.17 Sinteza funciei binare de alarmare Pentru 3 contacte
exist 3! = 6 combinaii posibile, iar pentru 5 contacte avem 120 de
combinaii distincte. Se folosesc ntreruptoare cu meninere, deoarece
este necesar memorarea strilor contactelor la fiecare pas. n lipsa
acestor memorii mecanice, sunt necesare memorii electronice, adic
circuite secveniale, deci problema nu este rezolvabil prin metodele
prezentate pn acum n lucrare. V.
2.3.2 S se proiecteze un circuit de decodificare pentru afiajul
cu 7 segmente din figura 2.18, care s permit afiarea a 4 stri
distincte, prin literele O, L, H i E. Cele 4 stri distincte sunt
date de toate combinaiile posibile realizate cu 2 variabile de
intrare, A i B. Segmentele elementului de afiaj sunt aprinse pentru
0 logic i stinse pentru 1 logic.a f e d g b c
Fig. 2.18 Notaii folosite pentru cele 7 segmente ale elementului
de afiajRezolvare: Pentru fiecare segment de afiaj se genereaz cte
o funcie binar conform cerinelor problemei. Rezult tabelul de adevr
din figura 2.19. Prin minimizare se obin ecuaiile circuitului.
2.3 Probleme rezolvateA B a b c d e f g 0 0 1 1 0 0 0 0 0 0 0 1
1 1 1 1 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 0a = A B + A B= A B A
B B
41SimbolA g a b c d e f g =A
b=c= B d= A B e=f=0
.
.
.
. . .
Fig. 2.19 Sinteza circuitului de decodificare pentru afiajul cu
7 segmente
V
2.3.3 O companie face angajri de personal pentru diferite
compartimente. Candidaii trebuie s ndeplineasc cel puin una dintre
urmtoarele 5 condiii: - a: brbat, necstorit, cu studii superioare -
b: necstorit(), cu studii superioare, vrsta sub 30 de ani - c:
femeie, necstorit, fr studii superioare - d: brbat, vrsta sub 30 de
ani - e: necstorit(), vrsta peste 30 de ani S se proiecteze un
circuit pentru selecia candidailor.Rezolvare: Se pune problema s
gsim o funcie binar f, de mai multe variabile, pentru selecia
candidailor. Dac f = 1 se consider candidat acceptat, iar dac f =
0, atunci avem de-a face cu un candidat respins. Stabilim pentru
nceput care sunt variabilele funciei: A - vrsta (A = 1 dac vrsta
este sub 30 de ani, i A = 0 n caz contrar) B - sexul (B = 1 dac
este brbtesc i B = 0 dac este femeiesc) C - starea civil (C = 1 dac
este necstorit() i C = 0 dac este cstorit()) D - studii (D = 1 dac
are studii superioare i D = 0 dac nu are studii) Aceste variabile
binare rezult din datele problemei, iar proiectantul este liber s
aleag modul n care se atribuie valorile logice acestor variabile.
Candidatul este acceptat dac cel puin una dintre condiiile cerute
este ndeplinit, adic:f = a + b + c + d + e , unde
a = BCD, b = ACD, c = BCD, d = AB, e = AC Expresia algebric a
funciei cutate este f = BCD + ACD + BCD + AB + AC , dar aceast form
a funciei nu este minim. Pentru o minimizare rapid i eficient se
trec termenii produs ntr-o diagram Veitch. Soluia problemei este
dat n figura 2.20.A C A
0 0 1 1B
0 0 1 1B
1 1 1 1
0 D 0 1B D
A B C f
C
1 D
f = C + A B= C A B
.
. .
Fig. 2.20 Sinteza funciei binare f(A,B,C,D)
42
2 SISTEME COMBINAIONALE
2.3.4 S se fac sinteza funciei de vot majoritar, reprezentat
prin tabelul de adevr din figura 2.14, cu ajutorul unui
demultiplexor cu 8 ci de ieire.Rezolvare:
Funcia poate fi scris n forma canonic disjunctiv sub forma: f =
P7 + P11 + P13 + P14 + P15 . Observm ns c numrul de variabile ale
funciei este mai mare dect numrul intrrilor de selecie ale
demultiplexorului. Din acest motiv vom face o serie de transformri
algebrice care s pun n eviden mintermenii unei funcii de 3
variabile, mintermeni care sunt disponibili la ieirile
demultiplexorului. Cea de-a patra variabil va fi introdus ntr-o
logic combinaional suplimentar, realizat de obicei cu pori logice.=
A( DCB + DC B + DCB + DCB) + ADCB = A( P3' + P5' + P6' + P7' ) + A
P7' = f = P7 + P11 + P13 + P14 + P15 = DCBA + DC BA + DCBA + DCBA +
DCBA =
= A( P3' + P5' + P6' ) + P7' = A P3' P5' P6' + P7' = A P3' P5'
P6' P7'
Expresia algebric obinut permite implementarea funciei f,
conform schemei din figura 2.15. Este evident c oricare alte 3
variabile puteau fi aplicate pe intrrile de selecie ale
demultiplexorului, cu condiia refacerii calculelor de mai sus..
2.3.5 S se proiecteze un convertor de cod din cod binar n cod
Gray pentru numere reprezentate pe 3 bii, folosind: a) un
decodificator cu 3 intrri de selecie. b) multiplexoare cu cte 2
intrri de selecie. c) un numr minim de circuite.Rezolvare: Dou
reprezentri succesive n cod Gray difer printr-un singur bit.
Tabelul din figura 2.21 indic corespondena cod binar - cod Gray,
iar schema logic alturat prezint soluia de la punctul a. Pentru
sinteza schemelor logice n probleme, propunem ca variabila A s fie
aplicat pe intrarea de selecie cea mai semnificativ. La problema
2.3.4 am pstrat convenia din catalog, pentru c schema logic obinut
este implementat cu circuitul SN 74155, aa cum se vede n figura
2.15.A 0 0 0 0 1 1 1 1 B C 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 AG BG CG
0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0A B C2 2 22 1 0
DCD0 1 2 3 4 5 6 7
AG
BG
CG
Fig. 2.21 Convertor de cod binar - Gray cu decodificator i pori
b) Se pot folosi multiplexoare cu cte 2 intrri de selecie prin
transformrile:
BG = ABC + ABC + ABC + ABC = ( AB + AB ) C + ( AB + AB ) C = P1'
+ P2'CG = ABC + ABC + ABC + ABC = ( P0' + P2' ) C + ( P1' + P3' )
C
AG = ABC + ABC + ABC + ABC = ( AB + AB ) C + ( AB + AB ) C = P2'
+ P3'
2.3 Probleme rezolvate0 A B2 21 0
431 0 A B2 21 0
C 10 1 W 2 3 E
0
1 W
2
3 E
MUXAG
MUXBG
A B
2 2
1 0
0
1 W
2
3 E
MUXCG
Fig. 2.22 Convertor de cod binar - Gray cu multiplexoare Schema
logic din figura 2.22 prezint o soluie a problemei. Sunt posibile i
alte soluii, funcie de alegerea variabilelor care se aplic pe
intrrile de selecie. c) Implementarea cea mai simpl este cu pori
logice. Prin minimizare cu ajutorul diagramei Veitch-Karnaugh
rezult urmtoarele relaii: AG = A , BG = AB + AB = A B , CG = BC +
BC = B C . Deci sunt necesare numai dou pori logice
SAU-EXCLUSIV..
2.3.6 S se implementeze un sumator complet de 1 bit, folosind:
a) multiplexoare cu 4 ci de intrare; b) demultiplexor cu 4 ci de
ieire i pori; Comparai cele dou soluii din punct de vedere al
numrului de circuite integrate i al timpului de
propagare.Rezolvare: Sumatorul de 1 bit are dou intrri pentru
operanzi, notate aici cu A i B, i nc o intrare pentru transportul
de la sumatorul de rang inferior, notat aici cu C1. Circuitul are
dou ieiri, suma, notat cu S, i transportul, notat cu C. Tabelul de
adevr este dat n figura 2.23.
S = P + P2 + P4 + P7 = C1 (AB + AB ) + C1 (A B + AB) = C1 (P ' +
P2' ) + C1 (P0' + P3' ) 1 1Schemele logice care se obin cu aceste
ecuaii sunt date tot n figura 2.23.C -1 A B 0 0 0 0 1 1 1 1 0 0 1 1
0 0 1 1 0 1 0 1 0 1 0 1 C S 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1C -1 A
B2 21 0
C = P3 + P5 + P6 + P7 = C1 AB + C1 (AB + AB + AB) = P3' + C1 (P
' + P2' ) 1
10 1 W 2 3 E
C -1 A B2 21 0
0
1 W
2
3 E
MUXC
MUXS
Fig. 2.23 Sumator complet de 1 bit implementat cu multiplexoare
b) Pentru implementarea cu demultiplexor, se fac urmtoarele
transformri (punem n eviden termeni produs Pi ):'
C = P3' + C1 (P ' + P2' ) = P3' C1 P ' P2' 1 1 S = C1 (P ' + P2'
) + C1 (P0' + P3' ) = C1 P ' P2' C1 P0' P3' 1 1
44A B21 0
2 SISTEME COMBINAIONALE
DMUX0 1 2 3
I E
2
C -1
S
C
Fig. 2.24 Sumator complet de 1 bit implementat cu decodificator
i pori I-NU Dac se compar schemele logice astfel obinute, observm c
implementarea cu demultiplexor este mult prea costisitoare, att din
punct de vedere al numrului de circuite integrate, ct i al timpului
de propagare. Implementarea cu multiplexoare este mai rezonabil,
dar cea mai simpl soluie se obine prin minimizarea funciilor i
implementare cu pori. Aceast soluie a fost V prezentat n curs..
2.3.7 Un circuit logic combinaional are 4 intrri, 2 ieiri i
funcioneaz astfel nct: - dac F = 00 , atunci Q = I ; - dac F = 01 ,
atunci Q = I + 1 (mod 4) ; - dac F = 10 , atunci Q = I 1 (mod 4) ;
- dac F = 11, atunci Q = I , unde F, Q i I sunt cuvinte de cte doi
bii. a) S se scrie funciile logice Q1 i Q0 asociate ieirilor
circuitului. b) S se implementeze circuitul anterior
descris.Rezolvare: a) Se poate folosi tabelul de adevr pentru
fiecare dintre funciile cerute, dar i o metod mai rapid care
presupune scrierea direct a funciei pornind de la o formulare
convenabil n limbaj natural. Este evident c pentru F1 = 0 i F0 = 0
, Q1 = I 1 i Q0 = I 0 . Pentru F1 = 0 i F0 = 1 , se impune ca
intrarea s fie I 1 = 0 i I 0 = 1 , sau exact invers, I 1 = 1 i I 0
= 0 , deoarece numerele 01 i 10 genereaz prin incrementare bitul
cel mai semnificativ, Q1 = 1 . Se pot folosi i diagramele Veitch
Karnaugh de dou variabile, I 1 i I 0 , pentru fiecare combinaie F1
, F0 . Expresiile cerute n problem devin:
Q1 = F1 F0 I1 + F1 F0 (I1 I 0 ) + F1 F0 I1 I 0 + F1 F0 I1 Q0 =
F1 F0 I 0 + F1 F0 I 0 + F1 F0 I 0 + F1 F0 I 0b) Probabil c
implementarea cea mai simpl se poate face folosind dou
multiplexoare cu cte 2 intrri de selecie ( F1 i F0 ) i pori (dou
inversoare, o poart SAU-EXCLUSIV i o poart SAU-EXCLUSIV NEGAT). Lsm
n seama cititorului gsirea altor soluii posibile..
(
)
3
CIRCUITE DE IMPULS
Aplicaiile din acest capitol i propun s prezinte circuite
secveniale regenerative, care genereaz i prelucreaz impulsuri. Este
vorba de clasa circuitelor multivibratoare, care conine circuite
astabile, monostabile sau bistabile, realizate cu pori logice sau
cu circuite integrate specializate.
3.1 Consideraii teoretice3.1.1 Circuite astabileCircuitele
astabile sunt circuite basculante care nu au nici o stare stabil.
Ele au numai dou stri cvasistabile, iar trecerea de la o stare la
alta se face fr comand din exterior. Circuitul este de fapt un
oscilator care genereaz semnal numeric. Cvasistabilitatea nu se
refer la nivelele logice ale semnalului generat, ele sunt 0 logic
sau 1 logic i sunt perfect stabile pe o anumit durat de timp.
Cvasistabilitatea se refer la faptul c nici unul dintre nivelele
logice 0 sau 1 nu poate fi meninut la ieire un interval de timp
orict de mare. De aici rezult i denumirea circuitului. Durata i
frecvena impulsurilor generate de circuitul astabil depind de
parametrii acestuia, de obicei determinai de reele RC. Pentru o
stabilitate ridicat a frecvenei se utilizeaz cristale de cuar.
Circuitele astabile pot funciona i n regim de sincronizare declanat
sau comandat. n primul caz, la fiecare impuls de declanare
astabilul pornete cu faz fix a oscilaiilor. n al doilea caz, se
genereaz impulsuri att timp ct la intrare exist un semnal de comand
activ pe unul dintre cele dou nivele logice. Circuitele astabile se
pot implementa cu componente discrete, cu pori logice sau cu
circuite integrate specializate. Nu vom discuta n acest capitol
implementrile cu tranzistoare, iar folosirea circuitelor integrate
specializate va fi discutat n seciunea urmtoare a acestui
capitol.
46VoutV1 R C V2 Vout
3 CIRCUITE DE IMPULS
0V V1 VT 0V
Fig. 3.1 Circuit astabil cu pori CMOS O schem simpl de circuit
astabil cu pori CMOS este prezentat n figura 3.1. Vom neglija
ntrzierea semnalelor prin pori i vom presupune c nivelul de
tensiune la ieire se schimb instantaneu cnd tensiunea de intrare
atinge valoarea de prag VT. Dac V1 atinge valoarea lui VT,
inversoarele comut i ieirea Vout trece n 1 logic. Acest salt de
tensiune este transmis prin condensator i V1 devine VT + V+, unde
V+ este tensiunea de alimentare a circuitului. De fapt, tensiunea
nu poate fi chiar att de mare, pentru c intervine limitarea din
reeaua de protecie a intrrii, dar deocamdat s neglijm i acest
lucru. Condensatorul ncepe s se descarce prin rezistena R, iar cnd
tensiunea pe el atinge din nou valoarea VT porile comut din nou. Se
produce un nou salt de tensiune pe intrarea V1, de la VT la VT -
V+, cu aceeai observaie de mai sus. Condensatorul se ncarc acum,
iar cnd V1 atinge din nou valoarea lui VT, ntregul ciclu se reia.
Circuitul nu are o stare stabil. Salturile de tensiune ntre nivele
se produc cu o periodicitate determinat de elemente pasive R, C i
de pragul de tensiune VT. Pentru VT = V+/2 factorul de umplere este
, iar frecvena este dat de relaia: f = acest circuit se pot genera
impulsuri cu o frecven stabil de pn la 1MHz. Pentru obinerea unor
frecvene stabile n timp (ceasuri electronice, calculatoare etc.) se
folosesc astabile cu cristal de cuar. Din punct de vedere electric,
cristalul ofer o impedan cu proprieti de circuit rezonant cu factor
de calitate foarte mare. n figura 3.2 se prezint simbolul
convenional pentru cristalul de cuar, circuitul electric echivalent
i variaia reactanei cu frecvena (dac se neglijeaz rezistena r). Se
constat existena unei rezonane serie la frecvena S = 1 , i a
uneiLC
1 . Cu 2,2 R C
rezonane paralel la frecvena P =
1 C C0 L C + C0
.
X L C0
X>0 (inductiv) fp fs X
