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Sistema de Monitorização da Qualidade da Energia
baseado em FPGA
João Pedro de Matos Serra
Dissertação para obtenção do Grau de Mestre em
Engenharia Electrotécnica e de Computadores
Orientador: Professor Doutor Pedro Miguel Pinto Ramos
Júri
Presidente: Professor Doutor Gonçalo Nuno Gomes Tavares
Orientador: Professor Doutor Pedro Miguel Pinto Ramos
Vogal: Professor Doutor Paulo Ferreira Godinho Flores
Maio de 2015
II
III
Agradecimentos
Em primeiro lugar como não poderia deixar de ser, uma palavra de agradecimento ao meu
pai por todo o apoio dado durante estes anos da minha formação académica.
Ao meu filho Diogo que a insularidade o privou da convivência próxima com o pai por
algumas semanas e meses durante estes anos em que estive pela Alameda a estudar.
À Patrícia, minha esposa, sem a qual tudo teria sido muito mais difícil. Ela que me apoiou
desde a primeira hora em que decidi voltar a estudar.
Uma menção ao meu filho Guilherme que nasceu enquanto eu fazia um exame da cadeira
de filtros.
Um especial agradecimento ao Professor Pedro Ramos, pelo exemplo de profissionalismo,
rigor e sabedoria que dá e tenta incutir aos seus alunos. E pela oportunidade que me deu de
executar este trabalho sob a sua orientação.
A todos os meus familiares e amigos que sempre manifestaram todo o apoio.
A todos os professores do Técnico, com os quais tive contacto, que muito credibilizam esta
instituição.
Por fim mas de modo algum menos importantes neste percurso académico, os meus
colegas, José Tomás, Jorge Galveias, António Gouveia, Rafael Ortega, Filipa Bernardes, Ana Maia,
Ana Laia, Sofia Alcobia e muitos outros com os quais se passaram muitas horas de estudo e
trabalho.
IV
V
Resumo
Um problema importante para a distribuição da energia eléctrica, é a qualidade da energia
entregue aos consumidores. São vários os factores que podem depreciar a qualidade da energia. A
utilização generalizada de fontes comutadas, o arranque de motores na industria, e a introdução de
energia na rede proveniente de aerogeradores que têm uma flutuação considerável na produção
devido à variação do vento, são disso exemplo. Torna-se necessário analisar as perturbações
introduzidas na rede por todos estes factores.
Este trabalho pretende estudar e implementar um sistema de análise da qualidade da
energia. Consiste na elaboração de um módulo de aquisição de dados e conversão analógico/digital,
para amostrar o sinal de tensão das três fases para o neutro. Será utilizada uma FPGA para controlo
do sistema de aquisição e processamento dos dados amostrados pelo módulo de aquisição. A
análise centrar-se-á no estudo das variações de tensão, cava sobre-tensão e interrupção, e no
estudo da distorção harmónica.
O sistema terá capacidade de funcionar de forma autónoma armazenando os eventos
detectados em cartão de memória SD. Será possível ligar um computador via RS-232 ao sistema
para extrair dados, configurar e comandar o sistema. Para extracção dos dados será mais rápido
extrair o cartão de memória e ligá-lo no computador.
Palavras-chave: Qualidade da energia, módulo de aquisição, FPGA, FFT.
VI
VII
Abstract
One important problem in electrical power distribution, is the quality of the energy provider to
the final users. There are several factors that reduce the energy quality. The generalized usage of
switched mode power supplies, industry motors start event, the usage of wind turbines connected to
the power grid providing instability due to wind variation, are good examples of the problems that can
affect energy. It is imperative to measure and analyse the disturbances induced to energy by these
factors.
The present work's goal is to study and implement a power quality analysis system. Consists
in a data acquisition module to sample and convert from analogue to digital, the voltage of the power
grid three phases. An FPGA will be used for digital signal processing and system control. The
analysis will attend mainly to sag swell, interruption and THD.
The system will be stand alone and will save abnormal events to a memory SD card. It will be
possible to connect the system to a computer for data extraction, system configure and command.
Data extraction will be faster if SD card is unplugged from FPGA and plugged to a computer to
extract data.
Keywords; power quality, data acquisition module, FPGA, FFT.
VIII
IX
Índice
Agradecimentos ......................................................................................................................... III
Resumo ........................................................................................................................................ V
Abstract...................................................................................................................................... VII
Índice ........................................................................................................................................ IX
Lista de Tabelas ......................................................................................................................... XI
Lista de Figuras......................................................................................................................... XII
Lista de Abreviações ...............................................................................................................XIV
1. Introdução................................................................................................................................ 1
1.1.Motivação .......................................................................................................................... 1
2. Norma IEEE 1159..................................................................................................................... 2
3. Estado da arte ......................................................................................................................... 9
3.1. Equipamentos existentes no mercado .......................................................................... 9
4. Trabalho preliminar............................................................................................................... 11
4.1. Módulo de aquisição ..................................................................................................... 11
4.2. Circuito eléctrico do módulo de aquisição ................................................................. 12
4.3. Projecto da placa de circuito impresso....................................................................... 13
4.4. Programação da FPGA.................................................................................................. 14
4.4.1. Controlador .............................................................................................................14
4.4.2. Datapath ..................................................................................................................15
4.4.3. Interface Placa ........................................................................................................16
4.4.4. Interface série .........................................................................................................17
4.4.5. Memória...................................................................................................................17
4.4.6. Interface no Computador.......................................................................................17
5. Módulo de aquisição............................................................................................................. 18
5.1. Circuito de alimentação do Módulo ............................................................................. 18
5.2. Sensor de tensão LV 25-P............................................................................................. 18
5.3. AI AD8250 ....................................................................................................................... 19
5.4. ADC AD7980 ................................................................................................................... 20
X
5.5. PCB ................................................................................................................................. 20
6. Descrição da FPGA utilizada ............................................................................................... 24
6.1. Funcionamento do módulo de controlo e processamento de dados ...................... 26
6.2. Bloco Datapath............................................................................................................... 30
6.3. SagSwellDetect .............................................................................................................. 32
6.4. Bloco FFT ....................................................................................................................... 33
7. Resultados............................................................................................................................. 39
8. Conclusão.............................................................................................................................. 43
Bibliografia................................................................................................................................. 44
Anexos ....................................................................................................................................... 45
Anexo A ................................................................................................................................. 45
Anexo B ................................................................................................................................. 46
XI
Lista de Tabelas
Tabela 1 - Principais fenómenos causadores de perturbações electromagnéticas [1]. .............. 3
Tabela 2 - Categorias e características típicas dos fenómenos electromagnéticos [1]. ............ 45
XII
Lista de Figuras
Figura 1 - Perturbações de transitório oscilatório [1]. ..................................................................... 4
Figura 2 - Perturbações de curta duração. Exemplo de cava [1]. ................................................... 4
Figura 3 - Perturbações de curta duração. Swell [1]. ....................................................................... 5
Figura 4 - Forma de onda e gráfico do espectro de amplitude de um sinal de corrente [1]. ....... 6
Figura 5 - Exemplo de notching na tensão [1]. ................................................................................. 7
Figura 6 - Possíveis localizações para a monitorização num sistema de baixa tensão [1]. ........ 8
Figura 7 - PEL 100 e 3945 PowerPad respectivamente [3][4]. ......................................................... 9
Figura 8 - Fluke 437 II e Fluke 43B, respectivamente [5][6]. .......................................................... 10
Figura 9 - Diagrama de blocos do sistema de análise desenvolvido. .......................................... 11
Figura 10 - Esquema electrico da placa de aquisição.................................................................... 13
Figura 11 - Layout da camada de topo no programa Orcad.......................................................... 13
Figura 12 - Diagrama de blocos do circuito a implementado na FPGA. ...................................... 14
Figura 13 - Diagrama de estados do controlador da aquisição de dados. .................................. 15
Figura 14 - Formas de onda geradas com os dados adquiridos de um sinal de 10 Hz.............. 17
Figura 15- Esquema de funcionamento do sensor de tensão LV 25-P. ....................................... 18
Figura 16 - Diagrama de ligação recomendado pelo fabricante do AD 7980. [2] ........................ 20
Figura 17A - simbolo. 17B - Footprint do fabricante. 17C - footprint criada................................ 21
Figura 18 - Layout do projecto da PCB no programa Altium Designer........................................ 22
Figura 19 - Desenhos da PCB para fabrico ..................................................................................... 22
Figura 20 - Imagens da PCB só com SMD e com todos os componentes soldados.................. 23
Figura 21 - Imagens do módulo de aquisição finalizado. .............................................................. 23
Figura 22 - Stratix III FPGA Development Kit .................................................................................. 24
Figura 23 - Diagrama de topo do sistema de controlo e processamento de dados. .................. 26
Figura 24 - Máquina de estados Aquisition..................................................................................... 27
Figura 25 - Máquina de estados Control.......................................................................................... 29
Figura 26 - Máquina de estados Main. ............................................................................................. 30
Figura 27 - Diagrama de blocos do bloco Datapath. ...................................................................... 31
Figura 28 - Diagrama de blocos do bloco SagSwellDetect............................................................ 32
Figura 29 - Máquina de estados do bloco SagSwellDetect. .......................................................... 33
XIII
Figura 30 - Diagrama de blocos da FFT........................................................................................... 34
Figura 31 - Máquina de estados do controlador da FFT. ............................................................... 35
Figura 32 - Bloco básico do diagrama borboleta............................................................................ 37
Figura 33 - Diagrama borboleta para 8 pontos. .............................................................................. 37
Figura 34 - Máquina de estados do bloco ADDRGenerator........................................................... 38
Figura 35 - Diagrama borboleta para 8 pontos alterado para este trabalho. ............................... 38
Figura 36 - Sinal de teste sintetizado em Matlab. ........................................................................... 39
Figura 37 - FFT do sinal simulado.................................................................................................... 39
Figura 38 - Sinal de tensão de uma das fases da rede amostrado pelo sistema. ....................... 40
Figura 39 - Cálculo de FFT do sinal adquirido da rede pelo sistema. .......................................... 40
Figura 40 - Sinal de tensão das 3 fases da rede. ............................................................................ 41
Figura 41 - Efeito provocado na tensão pelo arranque de um berbequim. ................................. 41
Figura 42 - Registo de um corte no abastecimento de energia. ................................................... 42
Figura 43 - Esquema Eléctrico do Módulo de Aquisição............................................................... 46
XIV
Lista de Abreviações
ADC Conversor Analógico Digital (Analog to Digital Converter)
AI Amplificador de Instrumentação
AMPOP Amplificador Operacional
DFT Discrete Fourier Transform
FFT Transformada de Fourier (Fast Fourier Transform)
FPGA Field-Programmable Gate Array
FSM Maquina de Estados Finitos (finite state machine)
GUI Guide user interface
GLCD Graphic LCD
IEC Comissão Electrotécnica Internacional
IIPEEC Introdução à Investigação e ao Projectos em Engenharia Electrotécnica e de
Computadores
LCD Liquid Crystal Display
PU Por unidade
RAM Random-Access Memory
RMS Valor Eficaz (Root Mean Square)
ROM Read-Only Memory
SMD Surface Mounted Device
SPI Serial Peripheral Interface Bus
THD Distorção Harmónica Total (Total Harmonic Distortion)
VHDL VHSIC Hardware Description Language
VHSIC Very High Integrated Circuits
1
1. Introdução
Identificado um problema crucial na actualidade, o da qualidade da energia entregue aos
consumidores, torna-se inevitável pensar em monitorização da qualidade da energia. O projecto a
desenvolver vai centrar-se na monitorização de perturbações na qualidade da energia de baixa
tensão.
Foi utilizada uma FPGA, inserida num módulo de desenvolvimento, para receber os dados
de uma placa de aquisição a projectar e implementar. A placa de aquisição estará em, tempo real, a
amostrar os sinais de tensão, fase neutro, da rede de energia. O hardware a configurar na FPGA
será descrito em VHDL de forma a implementar um sistema de análise dos dados adquiridos e
armazenamento das imperfeições detectadas nesses sinais. O sistema deverá trabalhar de forma
autónoma e quando ligado a um computador, permitir transferir os dados memorizados para
visualização e processamento.
Os objectivos deste projecto são a investigação de trabalhos realizados anteriormente, o
estudo das normas da qualidade da energia, a realização de uma placa de aquisição protótipo e o
desenvolvimento do código em VHDL capaz de receber, armazenar, processar e transferir para um
computador os sinais recebidos pela placa de aquisição.
O módulo de aquisição será desenvolvido em torno do ADC AD7980 da Analog Devices e
dos sensores de tensão LV75-P. A FPGA a utilizar é a STRATIX III inserida num kit de
desenvolvimento da Altera. Estes dois elementos comunicam entre si por uma interface criada para o
efeito baseada no protocolo SPI. A comunicação com o computador será por RS-232 e no
computador os dados serão recebidos por uma aplicação em C e visualizados com recurso ao
Matlab.
1.1.Motivação
Este projecto de dissertação partiu do interesse em verificar a viabilidade de integrar uma
FPGA num sistema de análise da qualidade da energia. Para esse efeito foi utilizada a STRATIX III
já existente no laboratório do Instituto de Telecomunicações e que possui características suficientes
para o módulo de controlo e processamento de dados do sistema desenvolvido.
Um sistema de análise da qualidade da energia, tem várias aplicações possíveis. Pode ser
utilizado de modo autónomo para averiguar a qualidade da energia entregue a um consumidor,
sendo colocado num local de interesse a adquirir e processar os dados, durante um certo período de
tempo. Outra possibilidade é ser integrado num sistema maior com a possibilidade de actuar para
prevenir danos em equipamentos sensíveis a certas alterações na energia, o que justifica a
necessidade do processamento em tempo real dos dados para que a decisão de actuar seja tomada
no momento da anomalia e evitar danos ou destruição de equipamentos.
2
2. Norma IEEE 1159
A norma 1159 do IEEE [1], surgiu do reconhecimento da dificuldade em comparar resultados
obtidos por investigadores a quando da caracterização da qualidade da energia em baixa tensão. No
entanto um dos objectivos iniciais, não foi atingido, o da uniformização dos algoritmos base utilizados
pelos fabricantes de equipamentos de medida, devido ao princípio do mercado livre. Mas foi atingido
consenso sobre práticas recomendadas para orientação de utilização de instrumentação de
monitorização. Foi elaborada uma lista de definições relacionadas com qualidade de energia, para
que todos falassem a mesma língua e providenciar aos fabricantes de equipamentos uma base
comum para identificação de fenómenos em qualidade de energia.
Este documento centra-se na monitorização dos fenómenos que causam problemas à
qualidade da energia em sistemas de energia AC monofásicos e polifásicos. Os sinais de entrada
para os instrumentos são limitados a 1000 Vac rms e a frequência AC do sinal de energia está
dentro da gama de 45 a 450 Hz.
O documento define termos recomendados, para uniformização de critérios, alguns
consensuais outros não.
Precisão: Margem de erro admitida numa medida. A precisão de um instrumento, revela a
incerteza na medida, expressa em percentagem na gama 0.1% a 99.9%. Em equipamentos muito
precisos, a incerteza pode ser expressa em partes por milhão (ppm).
Calibração: Processo utilizado para verificar a integridade de uma medição
Sag: Redução entre 0.1 e 0.9 pu do valor eficaz da tensão ou corrente à frequência da rede
numa duração entre meio ciclo e 1 minuto.
Swell: Aumento no valor eficaz da tensão ou corrente à frequência da rede numa duração
entre meio ciclo e 1 minuto. Os valores típicos encontram-se entre 1.1 e 1.8 pu.
Tolerância: Variação permitida no valor nominal.
Interrupção de tensão: Quando a tensão da rede cai para zero, em uma ou mais fases.
Normalmente classificada como momentânea, temporária ou prolongada.
A Tabela 2 do Anexo I, categoriza e descreve as características principais dos fenómenos
electromagnéticos que podem perturbar a qualidade da energia. A norma, indica também uma lista
de termos a evitar bem como uma lista de abreviaturas e acrónimos.
O termo qualidade da energia, refere uma grande variedade de fenómenos
electromagnéticos, que caracterizam a tensão e corrente num determinado instante e numa
determinada localização, na rede de abastecimento de energia. A Tabela 1, mostra a classificação
dos principais fenómenos causadores de perturbações electromagnéticas, classificado pela
Comissão Electrotécnica Internacional (IEC).
3
Tabela 1 - Principais fenómenos causadores de perturbações electromagnéticas [1].
Harmonics, interharmonics
Signal systems (power line carrier)
Voltage fluctuations
Voltage dips and interruptions
Voltage imbalance
Power-frequency variations
Induced low-frequency voltages
Conducted low-frequency phenomena
DC in ac networks
Magnetic fields Radiated low-frequency phenomena
Electric fields
Induced continuous wave voltages or currents
Unidirectional transients Conducted high-frequency phenomena
Oscillatory transients
Magnetic fields
Electric fields
Electromagnetic fields
Continuous waves
Radiated high-frequency phenomena
Transients
Electrostatic discharge phenomena
Nuclear electromagnetic pulse
Os fenómenos listados na Tabela 1, podem ser correctamente descritos apresentando as
características apropriadas. Para fenómenos de regime permanente, podem ser utilizados os
seguintes atributos: amplitude; frequência; espectro; modulação; impedância da fonte; profundidade
do notch; área do notch. Para regime não estacionário: tempo de crescimento; amplitude; duração;
frequência de ocorrência; potencial energético; impedância da fonte.
A norma 1159, no sub-capítulo 4.4, descreve de forma mais detalhada os fenómenos de
perturbação da qualidade da energia e sua classificação.
Transitório impulsivo, é uma alteração repentina na amplitude da tensão, corrente ou de
ambos, em regime permanente. Esta perturbação é unidireccional, positiva ou negativa. É
normalmente caracterizado pelo tempo de subida e tempo de decaimento.
Transitório oscilatório, consiste numa rápida variação de polaridade na tensão ou corrente.
É caracterizado pelo conteúdo espectral, duração e magnitude. Transitórios com frequência
fundamental da composição espectral superior a 500 kHz e duração da ordem de microsegundo, são
considerados de alta-frequência. Entre 5 kHz e 500 kHz, são considerados de média-frequência.
Abaixo de 5 kHz são considerados de baixa-frequência. Na Figura 1, está representado um exemplo.
4
Figura 1 - Perturbações de transitório oscilatório [1].
Interrupção, ocorre quando a tensão de alimentação ou a corrente na carga decrescem
para menos de 0.1 pu (valor por unidade) por um período inferior a um minuto. Podem resultar de
falhas no abastecimento de energia, falhas de equipamentos ou mau funcionamento de controlo.
Cava (sag), resulta da redução, do valor da tensão, para 20% do seu valor eficaz. Pode ser
causado por um problema no abastecimento de energia ou por um arranque de uma carga elevada
(grande motor). Na Figura 2, está representado um exemplo.
Figura 2 - Perturbações de curta duração. Exemplo de cava [1].
Swell, é definido como um aumento no valor eficaz da tensão ou corrente, à frequência da
rede, numa duração entre meio ciclo e um minuto. Na Figura 3, está representado um exemplo.
5
Figura 3 - Perturbações de curta duração. Swell [1].
As perturbações de longa duração, são variações nos valores eficazes acima do valor limite,
por um período superior a um minuto Podem ser sobretensões ou subtensões.
Sobretensão, pode resultar de se desligar uma carga elevada ou variações na
compensação de potência reactiva como por exemplo ligar um banco de condensadores.
Subtensão, pode resultar dos efeitos contrários aos apresentados para a sobretensão.
Interrupção prolongada, surge quando a tensão da rede cai para zero por um período
superior a um minuto. Normalmente quando uma interrupção excede um minuto, toma cariz
permanente e requer intervenção para repor a normalidade.
Desequilíbrio de tensão, pode ser estimada como a razão entre a máxima variação do
valor médio das tensões ou correntes trifásicas e a média das três fases.
Distorções de forma de onda, são perturbações em regime permanente, da onda
sinusoidal da frequência principal do conteúdo espectral.
Componente DC, é a presença de uma componente contínua num sistema com tensão ou
corrente alternadas.
Harmónicas, são tensões ou correntes sinusoidais com frequências que são múltiplas
inteiras da frequência em que o sistema em análise está a operar. Normalmente, para sistemas de
energia, os valores típicos são 50 Hz e 60 Hz. Perturbações harmónicas surgem devido à
característica não linearidade dos equipamentos e cargas, ligados aos sistemas de energia. A
distorção harmónica é a relação entre o valor eficaz da fundamental e o valor eficaz do sinal sem a
fundamental. A distorção harmónica total (THD - total harmonic distortion) é obtida por
6
( )2
210 2
1
20log dBn
n
A
THDA
+∞
=
=
∑ (1)
em que nA representa a amplitude da harmónica n do sinal analisado.
Na Figura 4, está um exemplo de um sinal de corrente e o gráfico do seu espectro de amplitude.
Interharmónicas, Componentes do sinal, com frequências que não são múltiplas inteiras da
frequência de operação da rede de energia. Podem ser frequências discretas ou espectros de banda
larga. Algumas fontes de interharmónicas são os conversores de ciclo e os motores de indução.
Ruído, é um sinal eléctrico indesejado, com espectro de banda larga inferior a 200 kHz,
sobreposto na tensão ou corrente do sistema de energia. Basicamente, ruído é uma distorção
indesejada do sinal que não cabe na classificação de distorção harmónica ou transitório.
Figura 4 - Forma de onda e gráfico do espectro de amplitude de um sinal de corrente [1].
Notching, é uma perturbação causada pelo normal funcionamento de equipamentos
electrónicos de potência quando comutam entre fases. A duração é inferior a meio ciclo e
inicialmente tem polaridade inversa relativamente à tensão da rede. Os conversores trifásicos que
produzem corrente contínua, são os principais causadores de notching na tensão. Na Figura 5, está
um exemplo.
7
Figura 5 - Exemplo de notching na tensão [1].
Flutuações de tensão, são variações sistemáticas na envolvente do sinal de tensão ou uma
série de alterações aleatórias no sinal de tensão. Normalmente estas perturbações não excedem os
limites de tensão entre 0.95 e 1.05 pu.
Variações na frequência. A frequência do sistema de energia está directamente
relacionada com a velocidade de rotação dos geradores do sistema. Num determinado instante, a
frequência depende do balanço da carga e a capacidade de geração disponível. Quando este
balanço dinâmico varia, ocorrem pequenas variações na frequência.
A norma IEEE 1159, refere a necessidade de serem caracterizados os fenómenos
electromagnéticos que ocorrem num determinado local e instante numa rede de distribuição de
energia. Em alguns casos o objectivo da monitorização, é o de revelar incompatibilidades entre o
abastecimento de energia e, as cargas. Refere também os efeitos de cada uma das falhas, descritas
anteriormente, nos equipamentos ligados à rede. São descritos processos de medição das
grandezas relacionadas com a tensão e corrente da rede de energia, bem como as características
que devem cumprir os aparelhos destinados a efectuar essas medições e interpretação dos
resultados obtidos.
As observações das características do sistema de energia dependem da proximidade do
medidor com a fonte, das impedâncias da rede de distribuição e da dinâmica da carga. A Figura 6
ilustra algumas das localizações possíveis para monitorização de perturbações num sistema de
baixa tensão. O sistema desenvolvido neste trabalho de mestrado pode ser utilizado para análise em
qualquer um dos pontos assinalados na Figura 6.
8
Figura 6 - Possíveis localizações para a monitorização num sistema de baixa tensão [1].
Devem sempre ser respeitadas as recomendações dos fabricantes dos equipamentos de
medida para protecção dos equipamentos e de quem os opera. Especial cuidado deve ser tido com
os elementos que ligam os instrumentos de medida aos pontos a analisar. Os equipamentos devem
estar devidamente seguros e todas as partes em tensão devidamente protegidas.
9
3. Estado da arte
A investigação do estado da arte, permite estabelecer o ponto de situação, sobre a evolução
tecnológica, de um determinado tema, em um dado instante no tempo.
Os objectivos desta investigação são, reunir informação sobre os equipamentos, de análise
da qualidade da energia, existentes no mercado, analisar trabalhos de investigação efectuados sobre
o tema da qualidade da energia, e analisar os algoritmos utilizados em analise da qualidade da
energia. Neste documento apenas são referidos alguns equipamentos comercializados.
3.1. Equipamentos existentes no mercado
A empresa AEMC Instruments, tem no mercado diversos produtos destinados à análise da
qualidade da energia. Descrevem-se algumas características de dois modelos desta empresa.
Os modelos da série PEL 100 [3], caracterizam-se por serem mais económicos, compactos e
simples de usar. Funcionam em modo monofásico, bifásico e trifásico. Medem potência aparente,
activa e reactiva, energia, distorção harmónica total, factor de potência. Analisam as harmónicas até
à ordem 50, tanto a 50 Hz e como 60 Hz. Amostragem com 128 amostras por ciclo para o sinal de
50 Hz e 16 amostras por ciclo para o sinal de 400 Hz. Possuem interface USB, LAN e Bluetooth. A
Figura 7, à direita mostra uma imagem deste equipamento.
Figura 7 - PEL 100 e 3945 PowerPad respectivamente [3][4].
O analisador da qualidade da energia trifásico, modelo 3945 PowerPad [4]. Funciona em
modo monofásico, bifásico e trifásico. Mede potência aparente, activa e reactiva, energia, distorção
harmónica total, factor de potência. Ajusta a escala da corrente automaticamente. Mede e captura as
harmónicas até à ordem 50, captura transitórios desde 1/256 de um ciclo. Tem ecrã colorido onde
mostra os gráficos e medidas dos vários modos de funcionamento. De entre os modos de
10
funcionamento, destacam-se: Transient Mode; Harmonics Mode; Waveform Mode; Phasor Diagram;
Recording Mode. A Figura 7, à esquerda mostra uma imagem deste equipamento.
A empresa FLUKE, uma das mais conceituadas no mercado no que respeita a aparelhos de
medida. Tem várias soluções para análise da qualidade da energia. São exemplo, os modelos Fluke
43B [5] e Fluke 437 II [6].
O modelo Fluke 43B, é um analisador monofásico da qualidade da energia. Possui
capacidades de multímetro e osciloscópio. Modos de tensão, corrente, harmónicas, analise de sags
e swells, e transitórios. No modo de harmónicas, mede harmónicas até à ordem 51, calcula a
distorção harmónica total e mede o ângulo de fase de uma harmónica individualmente. Captura
transitórios desde 40 ns. A Figura 8, à direita mostra uma imagem deste equipamento.
O analisador, Modelo 437 II, é um dos modelos trifásicos da Fluke. Destacam-se algumas
das suas características. Mede tensão corrente e potência. Tem a capacidade de medir a 50 Hz,
60 Hz e 400 Hz. Mede harmónicas e interharmónicas até à ordem 50. Mede distorção harmónica
total. Tem ecrã de 6 polegadas, colorido. Memória de 8GB. Interface mini-USB. A Figura 8, à
esquerda mostra uma imagem deste equipamento.
Figura 8 - Fluke 437 II e Fluke 43B, respectivamente [5][6].
11
4. Trabalho preliminar
Este trabalho em particular visou o inicio da investigação e abordagem de assuntos
relevantes para a preparação da presente tese de mestrado. Os objectivos deste trabalho foram, o
estudo das normas da qualidade da energia, a realização de uma placa de aquisição protótipo e o
desenvolvimento do código em VHDL capaz de receber, armazenar e transferir para um computador
os sinais recebidos pela placa de aquisição.
Na Figura 9 está representado o diagrama de blocos do sistema de análise desenvolvido. Os
sensores de tensão estão ligados em paralelo na alimentação da carga proveniente da rede de
abastecimento de energia e entregam o sinal detectado ao sistema de condicionamento. O sistema
de condicionamento adapta os níveis de sinal para estarem em conformidade com a entrada do
ADC. O ADC controlado pelo sistema de processamento, retira amostras do sinal, que entrega ao
sistema de processamento. Os dados processados que sejam relevantes, são guardados na
memória da FPGA. Existe uma interface de comunicação com o computador, esta permite que o
sistema receba comandos e transfira dados tratados para o computador.
Figura 9 - Diagrama de blocos do sistema de análise desenvolvido.
4.1. Módulo de aquisição
O ponto de partida para o módulo de aquisição foi o circuito integrado AD 7980 da Analog
Devices. Este circuito integrado é um conversor analógico/digital (ADC) de aproximações
sucessivas, com resolução de 16 bit, no Capítulo 5.4. está caracterizado mais em pormenor e a
Figura 16 mostra o diagrama de ligação recomendado pelo fabricante.
Na Figura 9 a laranja, estão representados os blocos do módulo de aquisição. Os sensores
utilizados são do modelo LV25-P descrito no Capítulo 5.2. O condicionamento de sinal neste módulo
inicial é feito pelo amplificador operacional ADA 4841 e por um filtro passa-baixo, ambos descritos no
próximo capítulo. Este módulo tem a função de adquirir amostras do sinal a um ritmo imposto pelo
REDE
CARGA
V SENSORES CONDICIONAMENTO
DE SINAL ADC
COMUNICAÇÃO
FPGA PROCESSAMENTO
MEMÓRIA
COMPUTADOR
12
processamento, quantizar essas amostras e digitalizar essa informação em palavras com resolução
de 16 bit. O sinal digitalizado é entregue à FPGA para processamento dos dados.
4.2. Circuito eléctrico do módulo de aquisição
Partindo do diagrama da Figura 16, e seguindo as instruções da folha de dados do
fabricante, foi desenvolvido o esquema eléctrico para a placa de aquisição. O esquema foi
desenvolvido de forma a permitir a ligação, da placa desenvolvida na placa de implementação
Nexys2 da Digilent. Esta placa possui uma FPGA da Xilinx, a Spartan 3E de 1200 K-portas. Possui
duas memórias, uma RAM 16 MB e uma ROM também de 16MB. O oscilador é de 50 MHz e tem
diversas entradas e saídas, das quais se salientam, a porta série RS-232 que vai ser utilizada para a
comunicação com o computador, USB que permite a própria programação da FPGA, 8 LEDs, display
de 7 segmentos com 4 dígitos, botões e interruptores, e conectores de expansão, num dos quais é
ligado o módulo de aquisição.
O amplificador operacional ADA 4841-1 foi escolhido, de entre os referenciados, para driver
do ADC. Este AMPOP possui baixo ruído, 7 nV / Hz a 10 Hz, largura de banda de 80 MHz e
baixo consumo. O valor do slew rate é de 13 V/µs O AMPOP assume a função de buffer entre o
circuito ao qual a entrada é ligada e o filtro passa-baixo que está antes do ADC. O filtro passa baixo
de primeira ordem, é composto por uma resistência de 20 Ω e um condensador de 2.7 nF. Este filtro
tem como objectivo eliminar o ruído de alta frequência. A frequência de corte é
9,22
1==
RCfc π
MHz. (2)
Foi utilizado o regulador de tensão ADP 162 AUJZ-2,5 também da Analog Devices para criar e
manter estável a tensão de alimentação do ADC cujo valor ideal é de 2,5 V. O circuito integrado
escolhido para gerar a tensão de referência para o ADC, foi o ADR431 da Analog Devices. Este gera
uma tensão de 2.500 mV, com precisão de 1 mV e com uma variação máxima de ± 0,04%.
O esquema eléctrico da placa foi realizado com o auxílio do programa Orcad e está
representado na Figura 10. Foram acrescentados os condensadores necessários para remover
frequências parasitas da alimentação tendo o cuidado de os condensadores menores ficarem junto
dos terminais dos integrados aos quais estão destinados. Possui uma ficha para ligação directa na
FPGA e outra de entrada do sinal e alimentação da placa. A ficha J3 serve para seleccionar entre o
modo de daisy-chain e o de apenas um ADC.
13
Figura 10 - Esquema electrico da placa de aquisição.
4.3. Projecto da placa de circuito impresso
Recorrendo também ao programa Orcad, foi realizado o layout da placa de circuito impresso.
O primeiro passo foi criar os footprints para cada componente de acordo com as dimensões
fornecidas pelos fabricantes. A disposição dos componentes na placa deve respeitar a separação
dos sinais analógicos dos digitais, sendo analógico desde a entrada, pino 3 da ficha J5 até ao
terminal 3 do ADC passando pelo amplificador operacional e pelo filtro composto pela resistência R1
e o condensador C1. O restante circuito é digital ou alimentações. Os condensadores de filtragem de
menor valor foram colocados o mais próximo possível dos terminais de alimentação dos circuitos
integrados, e o caminho do terminal de massa do condensador para a massa deve ser o menor
possível. Isto para respeitar a integridade do sinal. Na Figura 11, está representado o layout da
camada de topo no programa Orcad à esquerda e uma imagem do módulo concluído à direita.
Após a realização do layout de ambas as camadas da placa de circuito impresso, a placa foi
fabricada nas instalações do Taguspark.. As dimensões da placa são 43,18 mm por 25,55 mm.
Figura 11 - Layout da camada de topo no programa Orcad.
14
4.4. Programação da FPGA
Foi implementado um módulo que controla a aquisição e armazena os valores amostrados
pelo ADC e posteriormente os transfere para o computador. Para realizar este módulo foi utilizada a
placa de implementação Nexys2 da Digilent.
A linguagem a escolhida foi o VHDL. A programação é executada no programa da Xilinx ISE
Design Suite 13.4 e transferida para a FPGA por USB com o programa Adept Suite da Digilent.
Para testar o código e a funcionalidade do sistema foi utilizada a placa PmodAD1 da Digilent
que Funciona com o ADC AD7476A da Analog Devices. Este circuito integrado tem resolução de
12 bit, difere do AD7980 escolhido para o módulo de aquisição a desenvolver que possui resolução
de 16 bit. A interface de comunicação segue o mesmo protocolo da existente na placa de aquisição
desenvolvida.
Na Figura 12, apresenta-se o diagrama de blocos do sistema implementado na FPGA, que
representa a interligação funcional entre os vários componentes.
Figura 12 - Diagrama de blocos do circuito a implementado na FPGA.
O bloco interface placa é responsável por gerar os impulsos do relógio que controlam o
período de aquisição, gere o display de 7 segmentos e os LEDs. O display de segmentos é utilizado
para visualizar o endereço e os dados da posição de memória endereçada, para debug durante o
desenvolvimento do código em VHDL. Os leds são usados para identificar o estado actual das
máquinas de estados. A interface série codifica e descodifica a comunicação de dados entre a FPGA
e o computador. O controlador gere o funcionamento geral do circuito, incluindo o fluxo de dados
entre a memória e a interface série, que passam pala datapath. De referir que a interface série
possui controladores internos.
4.4.1. Controlador
O controlador recebe da interface placa o sinal de relógio. Recebe directamente do módulo
superior um bus de 4 bit com a codificação resultante dos botões de pressão e desta forma recebe a
actuação do exterior. Baseado na informação de 3 contadores, o controlador gere a recepção dos
dados do ADC e ordena a memorização. Um dos contadores conta a quantidade de bits que entram
15
no registo de deslocamento formando a palavra proveniente do ADC, outro conta a quantidade de
palavras (número de amostras) que a operação de aquisição vai receber e memorizar e o último
conta o número de ciclos de relógio da pausa entre aquisições, respeitando o tempo de conversão
do ADC. Por ordem do exterior o controlador dá início à sequência de aquisição. Findo este processo
acende um dos leds. Neste momento o sistema está preparado para que se inicie a transferência de
dados para o computador, o que acontece quando se pressiona o botão de pressão respectivo. Para
que a transferência tenha sucesso é necessário que o computador tenha aberto a interface RS-232.
Quando termina a transferência o sistema fica pronto para nova aquisição. De notar que nesta fase,
o código VHDL está orientado para o teste da placa de aquisição e o processo de transferência de
dados. Muitas funcionalidades foram acrescentadas para atingir o objectivo final do sistema de
análise da qualidade da energia. A Figura 13, representa o diagrama de estados do controlador.
Figura 13 - Diagrama de estados do controlador da aquisição de dados.
4.4.2. Datapath
O bloco Datapath tem a função de encaminhar os dados entre os outros blocos. Neste bloco
estão os componentes que executam operações lógicas e aritméticas com os dados recebidos do
exterior e ou guardados nas memórias. Como a função da FPGA neste momento é receber dados,
guardar e transferir para o computador, o Datapath apenas orienta o fluxo de dados.
Os componentes do Datapath são o registo de deslocamento, o registo dos interruptores, um
multiplexer para o endereço da memória e um multiplexer para os dados do display de 7 segmentos.
O Datapath recebe sinais do controlador para gerir o seu funcionamento, recebe dados
provenientes do Módulo do ADC e entrega dados à memória, para serem guardados. O registo de
16
deslocamento, recebe bit a bit, a palavra do ADC, resultante de uma aquisição. Começa pelo bit de
maior significância até ao bit de menor significância. Por ordem do controlador a palavra recebida é
entregue à memória que a guarda no endereço indicado pelo controlador. O registo de entrada que
guarda a informação proveniente do bus dos interruptores, está ligado ao multiplexer que controla o
endereço da memória. Este multiplexer selecciona se o endereço de acesso à memória vem do
controlador ou do registo dos interruptores. O segundo multiplexer selecciona qual a informação a
ser apresentada no display de 7 segmentos. Essa informação pode ser, a saída da memória, a
informação guardada no registo dos interruptores ou a representação hexadecimal das posições dos
interruptores.
Do controlador vêm todos os sinais de controlo destes componentes. Os sinais são o select
de cada multiplexer e o enable de cada registo
4.4.3. Interface Placa
Este bloco recebe a informação para os 4 displays de 7 segmentos, a informação para os
leds, e o relógio principal. Tem como saídas o relógio que controla o ritmo de aquisição, a
informação para os ânodos e cátodos dos displays de 7 segmentos e a informação para os leds.
O bloco Interface Placa tem contador de 24 bit, a cada bit corresponde uma divisão por dois
do relógio principal de 50 MHz. Os bits 14 e 15 são utilizados para sequenciar os displays de 7
segmentos porque o bus de dados para estes é comum. A frequência de amostragem é obtida por
6(50 10 )
(2 24 2)s bitf
×=
× ×, (3)
onde bit2 representa o número de amostras. São usados 24 ciclos de relógio com o processo de
aquisição, dos quais, 18 para receber os dados de uma palavra do ADC, um para memorizar e 5
para preparação para uma nova aquisição. Este processo é controlado pela máquina de estados do
controlador, cujo relógio é uma divisão por 2 do relógio principal da FPGA. Estes valores descrevem
o denominador de (3) e o numerador é a frequência do relógio principal da FPGA.
A informação destinada aos displays de 7 segmentos, é recebida de um bus de 16 bit. Cada
grupo de 4 bit deste bus passa por um comparador, que os compara com a codificação dos
caracteres hexadecimais, e os converte em palavras de 7 bit. Estas palavras de 7 bit são usadas
para controlar individualmente os segmentos de cada display. São apenas 7 bit porque o ponto do
display não vai acender. Os bits 14 e 15 do contador são usados para sequenciar os ânodos dos
dirplays, controlando os símbolos a serem apresentados em cada um deles. Um dos bits do contador
é utilizado para criar o relógio do processo de aquisição e desta forma controlar o período de
amostragem.
17
4.4.4. Interface série
Este bloco controla a recepção e envio de informação, através da interface série RS-232. O
código utilizado no bloco Interface série, codifica a informação em bytes correspondentes ao código
ASCII. Existe um módulo dentro deste bloco que controla a recepção e envio de cada byte, bit a bit.
Este bloco resulta da alteração e adaptação para este trabalho de um bloco de código
fornecido pelo docente da cadeira de Projecto de Sistemas Digitais.
4.4.5. Memória
Foi utilizada uma memória de entre os modelos predefinidos na tecnologia da FPGA da
Xinlinx, RAM16-S4-S36 de 16 Kbit. Tem dois portos em que o porto A é endereçado por uma palavra
de 12 bit, correspondendo uma palavra de dados de 4 bit. O porto B endereçado por uma palavra de
9 bit, correspondendo uma palavra de dados de 32 bit.
4.4.6. Interface no Computador
Foi utilizado como base um excerto de código em linguagem C de um dos laboratórios da
cadeira de Projecto de sistemas Digitais (PSD). Este estabelece a comunicação com a interface RS-
232. O código foi alterado para converter a codificação da palavra do ADC, que é recebida da FPGA
no formato ASCII, em valor decimal e criar um ficheiro txt que guarda em cada linha o valor de uma
amostra do sinal.
Recorrendo ao programa Matlab, foi criado um programa para ler o referido ficheiro de dados
e representar num gráfico a forma de onda do sinal capturado pelo ADC. A Figura 14, mostra o
resultado da aquisição de dois sinais, o da esquerda de onda quadrada e o da direita de onda
sinusoidal, ambos com frequência de 500 Hz, produzidos por um gerador de sinais. Resultam de 70
amostras retiradas de cada sinal.
Figura 14 - Formas de onda geradas com os dados adquiridos de um sinal de 10 Hz.
18
5. Módulo de aquisição
Este módulo teve como ponto de partida, o trabalho realizado na Disciplina de IIPEEC. O
módulo foi projectado e implementado para amostrar e converter o sinal de tensão das 3 fases da
energia eléctrica, de analógico para digital. Este módulo, usa o sensor de tensão LV 25-P de efeito
de hall, para converter o sinal de tensão de entrada, em valores entre ± 2,5 V. Foi utilizado o AI
AD8250 com ganho unitário, para servir como driver do ADC e adicionar 2,5 V ao sinal proveniente
do sensor, com a finalidade de tornar o sinal positivo dentro da gama esperada na entrada do ADC.
O ADC utilizado é o AD7980 da Analog Devices, com tensão de entrada positiva entre 0 V e 5 V e
com 16 bit de resolução. O sinal digital proveniente da conversão é entregue ao módulo de
processamento através de uma ficha DB9, esta interface baseia-se no protocolo SPI.
O esquema eléctrico deste módulo está no Anexo 2.
5.1. Circuito de alimentação do Módulo
O módulo de aquisição é alimentado a 230 V AC. A alimentação é separada da entrada de
sinal para os sensores para não provocar perturbações no sinal da rede a analisar. A alimentação
pode assim ser ligada a uma UPS para manter o isolamento da rede e permitir a detecção de cortes.
É utilizado o conversor AC/DC ECL15US09-E para obter 9 V DC que por sua vez alimenta o
conversor DC/DC JCA0205D03 com saída diferencial de ± 15 V e ponto médio para GND. Estes
± 15 V são usados para alimentar os 3 sensores de tensão e os 3 AI. Com a tensão de 15 V DC são
alimentados os 3 CI que produzem as restantes alimentações e tensões de referência necessárias
para o circuito. O ADP7102 Produz a tensão de 2,5 V DC para alimentação dos ADCs, o ADR435
produz a tensão de referência de 5 V DC para os ADCs e o ADP431 produz a tensão de referência
de 2,5 V DC para o AI adicionar à tensão de entrada vinda dos sensores e assim resultar uma
tensão de saída dentro da gama de tensão de entrada dos ADCs.
5.2. Sensor de tensão LV 25-P
Este sensor, esquematizado na Figura 15, utiliza a corrente proporcional à tensão aplicada
na resistência. 1R e que passa pelo primário do transformador e a corrente induzida no secundário
que provoca uma tensão na resistência MR proporcional à tensão existente na resistência 1R .
Figura 15- Esquema de funcionamento do sensor de tensão LV 25-P.
19
1R é calculada no sentido de limitar a corrente máxima que circula no primário do sensor,
tendo em conta o valor máximo de tensão que será aplicado na entrada do sistema. Como valor
máximo da tensão de entrada foi considerado o dobro da amplitude da tensão monofásica da rede
inU que resulta numa tensão de 650 V. A corrente eficaz máxima do primário PMI tem o valor de
10 mA. Para o cálculo de MR foi considerada a corrente eficaz máxima esperada no secundário SNI
que é de 25 mA e a necessidade da amplitude máxima da tensão aos terminais da resistência ser de
2,5 V. Este valor máximo de tensão tem em vista a adição de um valor contínuo de 2,5 V para
respeitar os níveis de tensão de entrada do ADC que se situam entre 0 V e 5 V.
Os valores calculados para 1R e MR foram,
461010
2302
231 =
××
== −PM
in
I
UR kΩ e (4)
7,7021025
5,2
2
5,23
=×
==−
SN
MI
R Ω. (5)
Após a obtenção destes valores foram escolhidos os valores de 1R =50 kΩ e de
MR =69.8 Ω, que são valores aproximados encontrados no mercado. Com este valor de 1R , o valor
eficaz da corrente do primário PMI passa a ser de 0,0092 A. O valor máximo de potência dissipada
esperado na resistência 1R é
23,4)0092,0(50000 2 =×=PMP W, (6)
o que levou a escolher a potência de 10 W para a 1R . O circuito do sensor, é a primeira etapa de
condicionamento de sinal do módulo de aquisição.
5.3. AI AD8250
O amplificador de instrumentação AD8258 da Analog Devices foi escolhido para driver do
ADC, por ser possível adicionar ao sinal de entrada um valor de offset que para este trabalho, foi
escolhido valor de 2,5 V. Este offset ao ser adicionado ao sinal de ± 2,5 V proveniente do sensor de
tensão e estando o AI em modo de ganho unitário, permite ter na saída do AI um sinal de tensão
entre 0 V e 5 V que respeita a gama de valores de entrada do ADC. Este AI possui baixo ruído,
40 nV/ Hz a 1 kHz. Largura de banda de 10 MHz e baixo consumo. O valor do slew rate é de
20 V/µs. O AI funciona como buffer e etapa de condicionamento de sinal para o ADC. Entre o AI e o
ADC existe um filtro passa-baixo, de primeira ordem, que é composto por uma resistência de 20 Ω e
um condensador de 2.7 nF. Este filtro tem como objectivo eliminar o ruído de alta frequência. A
frequência de corte é
9,22
1==
RCfc π
MHz. (7)
20
5.4. ADC AD7980
O ADC é um dos componentes chave deste trabalho. Este AD7980 da Analog Devices, foi o
ponto de partida para o módulo de aquisição deste trabalho, os restantes componentes foram
escolhidos de acordo com as especificações do mesmo e tendo em conta o objectivo final. Este
circuito integrado é um conversor analógico/digital (ADC) de aproximações sucessivas, com
resolução de 16 bit e uma taxa de transferência máxima de 1 MSPS (mega amostra por segundo).
Possui baixa potência dissipada, 7.0 mW a 1 MSPS e 70 µW a 10 kSPS. A codificação processa-se
desde 0 V com a palavra h0000, até ao valor da tensão de referência (Vref) com a palavra hFFFF. O
valor de Vref, pode ir até 5 V, que foi o valor escolhido e neste caso o bit menos significativo (LSB),
tem o valor de 76.3 µV. A comunicação do AD7980 é por Serial Peripheral Interface Bus (SPI),
ficando a FPGA como master e o ADC como slave. Permite a utilização em modo daisy-chain, com
vários ADCs ligados ao mesmo controlador. No modo daisy-chain, com N ADCs, o terminal de SDO
(saída de dados) de um ADC é ligado ao terminal SDI (entrada de dados) do ADC seguinte, o SDO
do último ADC da cadeia, liga ao controlador. A conversão é iniciada em todos os ADCs ao mesmo
tempo porque o terminal CNV (sinal de inicio de conversão) é comum. Esta ligação dos ADCs, forma
um registo de deslocamento, de Nx16 bit, que entrega sequencialmente a informação da
amostragem realizada pelos ADCs. Neste trabalho foi escolhida a configuração em paralelo dos
ADCs, existem assim 3 SDO a entrar na FPGA pela interface criada para o efeito. A Figura 16
representa o diagrama de ligações do AD7980.
Figura 16 - Diagrama de ligação recomendado pelo fabricante do AD 7980. [2]
5.5. PCB
Para projectar a PCB foi utilizado o programa Altium Designer. É uma plataforma de
desenvolvimento com amplas possibilidades desde o projecto de circuitos eléctricos, interligação
com programas de teste, projecto de PCB, programação em linguagem C, integrar no projecto a
própria descrição de hardware para FPGA em VHDL ou Verilog ,etc. Neste projecto foi apenas
utilizado para preparação do esquema eléctrico e projecto da PCB. Para o esquema eléctrico foram
21
criados os símbolos de todos os circuitos integrados a partir da informação do fabricante. Após o
esquema realizado foram criadas todas as footprints de todos os elementos a colocar na PCB a
partir da informação do fabricante. Na Figura 17A está representado o componente AD7980 criado
para o esquema eléctrico, a figura 17B representa a descrição da footprint fornecida pelo fabricante e
a Figura 17C é a footprint do mesmo componente criada para a PCB. No projecto da PCB foram
tidos em conta aspectos como, o afastamento das pistas em função da diferença de potencial entre
elas, que pode ir até aos 650 V na entrada dos sinais. O plano de massa foi removido na zona de
tensão mais elevada. Os componentes foram organizados por forma a rentabilizar a área e minorar
os comprimentos de pistas. As pistas que entregam os sinais de clock e chip select tem o mesmo
comprimento desde a interface até aos componentes respectivos. A utilização de vias para reforçar a
ligação ao plano de massa. As pistas mais finas são as que ligam aos ADCs que são na ordem dos
0,2 mm e sempre que possível a largura da pista foi superior ou igual a 0,3 mm.
Figura 17A - simbolo. 17B - Footprint do fabricante. 17C - footprint criada.
A PCB foi projectada para uma placa de dupla camada. Foi fabricada pela empresa Total
Electrónica. As vias das placas fabricadas por esta empresa tem de ser colocadas manualmente,
pelo que não devem ser colocadas por baixo de componentes como os circuitos integrados para não
dificultar o processo de soldadura dos mesmos. Todos os furos na placa tem de ser feitos
manualmente. Todo o processo de furação e soldadura dos componentes foi realizado no laboratório
do IT. Grande parte dos componentes são de montagem de superfície (SMD) e de reduzida
dimensão pelo que se tornou necessária a utilização de um microscópio para auxiliar o processo de
soldadura. A Figura 18, mostra o layout do projecto da PCB no programa Altium Designer.
22
Figura 18 - Layout do projecto da PCB no programa Altium Designer.
Após o projecto da PCB o desenho das duas camadas da placa são impressas em acetato
para o processo de sensibilização do verniz da PCB virgem. Na figura 19 estão representados esses
desenhos.
Figura 19 - Desenhos da PCB para fabrico
23
Na Figura 20 estão duas imagens da placa, a primeira mostra a PCB apenas com os
componentes SMD soldados e a segunda a PCB com todos os componentes soldados.
Figura 20 - Imagens da PCB só com SMD e com todos os componentes soldados
Após a conclusão da placa, esta foi alojada numa caixa onde foram colocadas as
fichas de ligação às 3 fases para entrada dos sinais a adquirir. Uma ficha para alimentação
do módulo e uma ficha DB9 para a interface com a FPGA por onde circulam os sinais
amostrados e os sinais de controlo do módulo de aquisição. Na Figura 21 está uma imagem
do módulo de aquisição alojado na caixa, na sua configuração final com todas as fichas
ligadas.
Figura 21 - Imagens do módulo de aquisição finalizado.
24
6. Descrição da FPGA utilizada
Field Programable Gate Array, é um dispositivo com um determinado número de elementos
de diversos tipos. O principal é o bloco lógico que contem uma Look Up Table (LUT), com um
pequeno número de entradas, onde é configurada uma função simples. Estes blocos lógicos
possuem mais alguns elementos simples como multiplexers e somadores. Da combinação de vários
destes componentes resultam funções lógicas mais complexas. Existem outros componentes tais
como buffers, e outros mais complexos como bancos de memórias, PLL, etc. A grande vantagem
destes dispositivos é facultar ao projectista uma forma de descrever hardware orientado à aplicação
pretendida. Devido à pequena dimensão e simplicidade dos blocos constituintes permite uma boa
aproximação ao hardware pretendido mantendo uma boa gestão da área gasta em função do
objectivo pretendido. Existem outros dispositivos também configuráveis mas que por terem por base
componentes mais complexos não se adaptam a um tão grande leque de possibilidades de
implementação como as FPGAs, são exemplo disso os PICs.
Para configurar o modelo de hardware pretendido na FPGA, existem principalmente duas
linguagens de descrição de hardware, são o VHDL e o Verilog. Para esse efeito podem ser utilizadas
aplicações criadas pelo fabricante do dispositivo em causa, como por exemplo o ISE Design Suit da
XilinX utilizado no trabalho inicial de IIPEEC para configurar a FPGA Spartan-3E, o QuartusII da
Altera utilizado neste trabalho para configurar a FPGA StratixIII ou o Altium Designer que é uma
aplicação generalista referida anteriormente.
Existem no mercado um grande número de placas de desenvolvimento centradas numa
FPGA que já vem equipadas com uma série de periféricos especialmente úteis para projecto e
desenvolvimento de protótipos e para utilização académica. Estas placas vem equipadas com botões
de pressão, leds, displays de 7 segmentos, memórias, fichas para interligação a outros dispositivos
ou interface, etc. Algumas destas placas são produzidas pelos fabricantes da FPGA como a Xilinx e
a Altera ou por outros fabricantes generalistas como a Digilent fabricante da NEXIS 2 equipada com
a FPGA Spartan-3E utilizada em IIPEEC.
Figura 22 - Stratix III FPGA Development Kit
25
Para o trabalho da dissertação foi utilizada a placa de desenvolvimento da Altera, Stratix III
FPGA Development Kit, ilustrada na Figura 22, na primeira imagem como vem de fábrica e na
segunda imagem adaptada para o presente trabalho. Este Kit de desenvolvimento disponibiliza para
o utilizador, 4 interruptores de pressão, 8 DIP switches, 8 leds, display de 4 elementos de 7
segmentos, LCD gráfico de 128x64 pontos, um LCD de 16x2 caracteres, 2 conectores HSMC de 158
pinos, conector JTAG e USB para programação do dispositivo, memória de 1GB DDR2 e RJ45 para
Ethernet.
O kit vem equipado com a FPGA stratixIII da Altera, na configuração EP3L150F152. esta
FPGA possui 142000 blocos lógicos (LE-logic element). As LUTs deste dispositivo em vez das
habituais 4 entradas, possuem 7 entradas. Os blocos lógicos vem divididos em 2 tipos principais,
Adaptative Logic Modules (ALM) para serem utilizados em lógica aritmética e Memory Logic Array
Block (MLAB) configurável como SDRAM e muitos outros blocos tais como PLLs, multiplicadores,
etc.
Este kit foi utilizado para implementar o módulo de controlo e processamento de sinal, bem
como a interface de comunicação com PC. A linguagem de descrição de hardware utilizada, foi o
VHDL.
A necessidade de optar pela Stratix III em detrimento da Nexis 2 deve-se à impossibilidade
de simular todo o hardware necessário neste projecto na FPGA Nexis 2 e ao número superior de
blocos de RAM dedicada disponíveis na FPGA Stratix III.
26
6.1. Funcionamento do módulo de controlo e processamento de dados
A figura 23 representa o diagrama de blocos do módulo de topo do sistema implementado na
FPGA. O módulo de topo gere a integração dos blocos principais entre si e com os periféricos.
Existem 5 tipos principais de blocos neste módulo, o Controlador principal, o Datapath, memórias,
um PLL e os blocos controladores e de logística dos periféricos.
O bloco Controlador é constituído internamente por 3 máquinas de estados. As suas funções
são, gerir a interface humana (Main), gerir a temporização do processo de aquisição de dados
(Aquisition), e a gestão superior do processo de processamento de dados (Control).
A interface humana consiste em instruções dadas por uma aplicação a correr em Matlab que
chegam ao controlador pelo módulo interface série. A comunicação entre FPGA e computador faz-se
por protocolo RS-232. As instruções que chegam ao computador vão parametrizar o modo de
funcionamento do sistema bem como iniciar e parar o seu funcionamento. Pode ser escolhido o
modo de funcionamento com um sinal simulado guardado numa ROM dentro do Datapath ou o modo
de processamento de sinal da rede. Outras opções são relacionadas com possibilidades de debug.
O Datapath encaminha os dados entre os periféricos e as memórias segundo regras
definidas pelo controlador para orientar o processo de análise dos sinais amostrados. Internamente
no Datapath estão os módulos que executam o cálculo da FFT, do valor RMS dos sinais e detecção
de eventos.
Figura 23 - Diagrama de topo do sistema de controlo e processamento de dados.
27
O PLL recebe a informação do oscilador padrão da FPGA, neste caso está a utilizar o de
50 MHz e sintetiza 5 sinais de clock que são distribuídos pelo sistema. Um de 50 MHz para a maioria
das máquinas de estados, um de 60 MHz para o GLCD, um para a frequência de amostragem com
2,048 MHz que corresponde a uma frequência de amostragem de 81,920 kHz, um de 100 MHz para
as memórias e um de 5 MHz para o cartão SD.
Na interface série, existe uma FSM que está constantemente a aguardar informação vinda
do computador e circula pelo sistema pelo sinal ControlSig e consiste num caracter hexadecimal,
existindo assim 15 opções de comandos por excluir o zero que corresponde à situação de repouso.
No sentido da FPGA para o computador, passa a informação dos dados tratados para serem
posteriormente mostrados em gráficos, como o sinal da rede e o gráfico da FFT calculada pela
FPGA.
No funcionamento do processamento de dados começa por ser dada a instrução de inicio de
aquisição, que é dada escolhendo a opção no menu da aplicação no Matlab. É dada ordem de início
para a FSM Control que não pára sem ordem contrária, esta por sua vez ordena o arranque da FSM
Aquisition, esquematizada na Figura 24, que também não torna a parar sem ordem contrária. Esta
última controla o módulo de aquisição e a memória de entrada que lhe foi atribuída pela FSM
Control. Ao fim de 10 períodos do sinal da rede, 200 ms, é activado o sinal AQdone que indica
conclusão do ciclo de aquisição e inicio do seguinte. Neste instante a FSM Control permuta a
memória que está disponível para receber dados e fica a outra pronta para disponibilizar dados para
processamento. O processamento de dados é efectuado dentro do tempo de aquisição, 10 períodos
do sinal da rede ou seja a cada 200 ms as memórias permutam de forma transparente para a FSM
Aquisition que está constantemente a adquirir.
Figura 24 - Máquina de estados Aquisition.
28
A FSM Aquisition tem 3 estados no seu ciclo contínuo. Durante o estado conversão é dado
ao ADC tempo para adquirir e estabilizar a amostra do sinal. Segue-se uma contagem de 16 ciclos
em que uma amostra é recebida pela FPGA no registo de deslocamento para o efeito situado na
Datapath, num ritmo de um bit por ciclo de relógio. O estado memoriza indica à memória e ao bloco
que gera o RMS que têm de guardar mais um ponto e repete-se o ciclo até atingir 16384 pontos. As
memórias onde os dados são guardados são MDA e MDB, Figura 23, cada uma delas representa 3
memórias para o sistema trifásico. Enquanto um banco de memória está a guardar dados, o outro
está a ser utilizado para processamento. A Figura 25 representa a FSM Control, responsável pelo
controlo da execução do processamento de dados. Foi esta FSM que iniciou o processo de
aquisição e no fim de cada ciclo de aquisição, inicia um de processamento. Este começa por
controlar a escrita dos dados da memória MDA ou MDB para o bloco FFT dentro do Datapath. No fim
da escrita dá ordem de inicio do cálculo da FFT, colocando o sinal startFFT a 1 e aguarda
informação da FSM que controla a FFT de fim do calculo pelo sinal doneFFT. Nesta altura já existe a
informação de erro se algum dos parâmetros a ser analisado tiver fora das especificações. Se estiver
tudo bem simplesmente vai aguardar ordem para processar outra memória e libertar a que está a ser
usada. Caso seja detectado um problema, inicia a tarefa de guardar dados no cartão de memória
SD, na saída do estado aguardaFFT e fica em pausa no estado aguardaSDs. A gravação do cartão
SD é controlada pelo bloco SDcontrol que retira informação da memória MSDin e transfere para o
cartão. Findo este processo é necessário carregar os dados da FFT calculada na memória MSDin
isto ocorre nos estados FFTtoMEM. Findo o carregamento é ordenado novo carregamento para o
cartão SD. Seguidamente deveria iniciar-se novo processo desta vez para a gravação da informação
existente na memória MDD, que é a memória de dados diversos como valor RMS, o instante
temporal da aquisição, valor da THD, mas ainda não está concluído esse processo pelo que ainda
não funciona essa parte da gravação. Assim no estado aguardaSDf é decidido se o processo foi
interrompido pelo utilizador ou inicia novo ciclo de processamento todo este processo funciona tanto
para os dados da rede como para a memória de sinal de simulação. O controlador orienta os
multiplexers dando o seguimento correcto aos sinais durante o processo.
O processo de paragem por ordem do utilizador é ordenado de forma a que todas as FSMs
terminem o seu trabalho e regressem aos estados iniciais.
O periférico LCD de 2x16 caracteres pode mostrar os valores RMS dos sinais em tempo real
ou o relógio implementado no bloco Time que utiliza o oscilador de 50 MHz para criar a informação
de tempo. É gerada a informação de ano, mês, dia, hora, minuto e segundo.
Foi criado um bloco para gerir o GLCD, que está funcional mas ainda não está a ter utilidade
prática no trabalho. Permitirá mostrar em tempo real mais informações como o valor RMS das 3
fases bem como valor da THD ou até alguma representação simples da FFT e para criar uma
interface humana tipo stand alone mais eficaz sem recorrer ao computador para visualizar
informação e menus.
29
Figura 25 - Máquina de estados Control.
Está representada na Figura 26, a FSM Main, que executa as instruções do utilizador.
Existem 3 grupos principais de instruções, a escolha do modo de análise, escolher a memória que
está a ser usada para debug e controlar manualmente o cartão SD
No estado inicio, permite escolher entre arrancar ou parar o sistema de aquisição, descrito
anteriormente. Csig (ControlSig) é um caracter hexadecimal que define as transições ordenadas por
instruções do utilizador nesta FSM. No estado memout con Csig = 1 ou Csig = 2, decide-se se a
análise de dados incide sobre dados adquiridos ou simulados respectivamente. As outras duas
opções, Csig = 8 ou Csig = 9 permitem escolher se os dados a enviar para o computador
30
directamente de memória provém da memória de dados ou da memória de FFT. Estas opções são
boas para debug
O estado stselmem selecciona o valor do registo que controla o mux de selecção das
memórias de debug.
Partindo do estado inicio com a opção Csig = D, transita para o estado SDcard. Neste estado
é possível controlar manualmente o cartão SD, com a opção Csig = 1, Csig = 2 ou Csig = 3 escolhe-
se gravar, ler ou reset ao cartão SD respectivamente
Figura 26 - Máquina de estados Main.
6.2. Bloco Datapath
O Bloco Datapath representado no diagrama de blocos da Figura 27, possui internamente a
maioria dos blocos que manipulam dados e efectuam cálculos. Encaminha os dados de e para
processamento ligando os blocos de calculo aos de armazenamento e periféricos.
Os sinais provenientes dos ADCs do módulo de aquisição entram nos respectivos registos
de deslocamento, um para cada fase e são recebidos em simultâneo, bit a bit. Após formada a
palavra de 16 bit correspondente a um ponto amostrado do sinal de interesse, é subtraído o valor de
2,5 V que foram introduzidos pelo AI no processo de aquisição no módulo de aquisição. Este valor
31
corresponde a metade da amplitude da entrada máxima dos ADCs que em hexadecimal corresponde
a X"8000".
Figura 27 - Diagrama de blocos do bloco Datapath.
O valor daqui resultante já está novamente centrado em zero como o sinal original da rede.
Este sinal segue agora dois caminhos, é armazenado para processamento na FFT entregue ao
respectivo bloco de detecção de erros e calculo RMS. As várias flags com o resultado dos
comparadores, quer internos dos SagSwell/RMS, quer da resultante da THD vão entrar numa porta
OR cuja saída será 1 se tiver sido encontrado um qualquer erro, esta saída, vai activar o processo de
gravação de dados no cartão SD. O multiplexer m1 da Figura 27 determina se os dados para calculo
provem da entrada ou da ROM que contem o sinal sintetizado para simulação.
São utilizados dois sinais de clock, um mais lento dependente da frequência de aquisição
que controla os registos de deslocamento os módulos SagSwell. O outro a 50 MHz para que o
calculo da FFT seja mais rápido e possível cumprir o tempo do processamento total abaixo do tempo
de aquisição, os 200 ms.
É no bloco Datapath que está inserido o bloco de calculo da FFT. Recebe o sinal de uma
das memórias dos bancos de memórias do módulo de topo e grava na memória MFFT .
32
6.3. SagSwellDetect
A finalidade deste bloco é calcular o valor RMS do sinal que recebe e detectar uma variação
no seu valor nominal em mais 10% e neste caso trata-se de swell ou menos 10% sendo neste
segundo caso uma situação de sag. O seu diagrama de blocos está representado na figura 28.
O funcionamento consiste em dois multiplicador-acumulador, MAC1 e MAC2 que efectuam o
quadrado de cada amostra, acumulam com as anteriores e efectuam a média recorrendo a um
simples deslocamento no final. Estes valores passam seguidamente pelo bloco raiz quadrada, SQRT
que completa o valor RMS do sinal. O comparador permite aferir se os níveis foram ultrapassados e
gera o respectivo sinal de erro se for esse o caso. Tanto o valor de RMS como a flag de erro são
guardadas em registos. Como indica a descrição da figura, a flag com 00 indica valor RMS dentro
dos parâmetros, flag com 01 indica um evento de swell e a flag com 10 indica um evento de sag.
Os acumuladores trabalham desfasados de meio período e cada um analisa um período
inteiro do mesmo sinal o que significa que o registo de RMS é actualizado a cada meio período com
um novo valor de RMS. O valor fica disponível no registo para ser mostrado dos ecrãs ou passado
para o cartão SD junto com o sinal defeituoso.
Figura 28 - Diagrama de blocos do bloco SagSwellDetect.
Na Figura 29 está representada a maquina de estados do controlador do bloco
SagSwellDetect. O avanço desta máquina está dependente do sinal outroP proveniente da FSM
Aquisition. Existem dois ciclos de contagem, o conta1 e o conta2. cada um deles representa meio
período, ou seja 10 ms, no início de cada um destes ciclos apenas um dos MAC é limpo assim
garante-se o desfasamento de meio período entre cada um deles. O sinal regista é comum aos dois
33
ciclos mas o multiplexer comandado pelo sinal selmux garante que é guardado no registo o resultado
do MAC correcto.
Figura 29 - Máquina de estados do bloco SagSwellDetect.
6.4. Bloco FFT
O bloco que efectua o cálculo da FFT está situado dentro do bloco Datapath, com a
designação Topo_FFT. Este bloco implementa o algoritmo de calculo de FFT conhecido por
algoritmo borboleta [8], seguindo o Danielson-Lanczos Lemma.
Este bloco ao longo do trabalho sofreu adaptações para respeitar as restrições temporais e
espaciais impostas tanto pelo tempo de execução como pela dimensão do hardware possível de
implementar na FPGA. A primeira abordagem foi de utilizar registos para os dados e implementar a
totalidade da estrutura do algoritmo borboleta sem reutilizar blocos. É a forma mais rápida de
execução mas só é viável para uma FFT de poucos pontos, foi testado com N igual a 16 pontos. O
passo seguinte foi criar um bancos de registos e multiplicadores complexos reutilizáveis para cada
iteração do diagrama borboleta, ou seja N2log vezes, onde N é o número de pontos da FFT. Esta
versão era pouco mais complexa em termos temporais, aumentou de um pequeno número constante
de ciclos de relógio gasto na execução da FFT, para um valor dependente do número de pontos, na
proporção N2log mas muito menos complexa em termos espaciais, reduziu de 2N para
34
NN 2log . Foi testada para N igual a 1024 pontos mas mesmo assim incomportável para a
quantidade de pontos desejada, principalmente devido à quantidade de registos e multiplicadores
que ocupam muita lógica na FPGA. Na abordagem final os multiplicadores foram substituídos por um
bloco de que executa o elemento simples do diagrama borboleta reutilizando-o N/2 vezes a cada
iteração e executando as operações de forma sequencial. Os registos foram substituídos por bancos
de memória RAM já disponíveis na FPGA e diminuiu a utilização dos elementos lógicos da FPGA de
quase 100% para aproximadamente de 3%. Este modelo executa a FFT para N igual a 16384 pontos
O mais complicado nesta abordagem é o endereçamento das memórias para respeitar o algoritmo. A
complexidade espacial é de N e a execução temporal da FFT a 50 MHz é de aproximadamente
23 ms e é dada pela seguinte expressão onde o endereçamento consome 5 ciclos de relógio,
.2)(log2
2 ×× ntoendereçameNN
(8)
Figura 30 - Diagrama de blocos da FFT.
A Figura 30 representa o diagrama de blocos do processo de execução da FFT. O
multiplexer m1 selecciona os dados do banco de RAM de entrada, existe uma entrada a zero porque
o sinal de entrada é real e assim a RAM da parte imaginária do sinal é carregada inicialmente com
zeros. O MOD B é um multiplicador complexo que também controla a divisão por N no cálculo da
FFT. Existem 2 bancos de memória RAM, um na entrada da multiplicação e outro na saída, dividem-
35
se em valor real e valor imaginário, e todos os blocos de RAM são de dupla porta. Um Banco de
memória ROM para alojar os Twiddle Factors necessários para o algoritmo da FFT, também
divididos em parte real e parte imaginária. O ADDRGenerator tem a função de criar o
endereçamento de todas as RAMs durante o processo de execução, com o controlador a comandar
os restantes multiplexers que são elementos do processo de endereçamento e controlo do enable
das RAMs.
Figura 31 - Máquina de estados do controlador da FFT.
O primeiro passo é carregar a RAM de entrada com o sinal amostrado para calcular a FFT
desse sinal. O sinal de entrada é ordenado por ordem inversa de bit de endereçamento na primeira
leitura para que o resultado final da FFT já esteja ordenado correctamente. Este passo é devido à
estrutura do Diagrama-Borboleta que no fim apresenta os coeficientes da FFT desordenados. Foi
detectado que esse desordenamento coincide com a leitura do bit mais significativo para o bit menos
significativo do índice do coeficiente da FFT se este for escrito em binário e que se os pontos para o
cálculo forem desordenados à partida de acordo com esta inversão no endereçamento, no fim do
cálculo, os coeficientes ficam correctamente ordenados para representar o espectro do sinal. Depois
o controlador, representado na Figura 31, começa o ciclo de cálculo. Os dados passam pelo
multiplicador e o resultado é armazenado nas RAMs de saída, segue-se a transferência dos dados
da RAM de saída para a de entrada com a correcção de endereçamento. Este ciclo repete-se
36
N2log vezes, que neste caso são 14 vezes. O acerto de endereçamento é para que o bloco de
multiplicação possa percorrer o diagrama do algoritmo borboleta de forma sequencial.
Os dados iniciais são carregados pelo exterior deste bloco, pela FSM Controlo do
controlador de topo. Assim o primeiro ciclo é de gravação dos dados tratados na RAM de saída, isto
inicia-se no estado FFT. Finda a gravação os 3 estados seguintes a começar pelo PreMemIN tratam
de colocar os dados novamente para mais um ciclo de calculo. Findas as 14 sequências de ciclos de
cálculo, os dados finais da FFT são carregados para a memória MFFT do bloco de topo do sistema.
Nesta fase os dados passam por dois blocos, um para calcular o quadrado do módulo dos valores
complexos e outro para efectuar a raiz quadrada e fica concluído o cálculo da FFT.
6.4.1. Algoritmo para a FFT
O cálculo da FFT neste trabalho foi baseado no Daniel-Lanczos LEMMA partindo da DFT e
utilizando a ideia presente no Butterfly Diagram [7][8].
O D-T LEMMA cria a FFT a partir da DFT, reduzindo a complexidade do algoritmo de 2N
para NN 2log. . Partindo da DFT,
==∑−
=
−1
0
2
)()(N
K
N
knj
ekxnF
π
(9)
∑∑−
=
−−
=
−
++1
2
0
2
21
2
0
2
2
)12()2(
N
K
N
knj
n
N
N
K
N
knj
ekxWekx
ππ
, (10)
N
nj
n
N eW
π2−
= . (11)
Sendo n
NW denominado Twiddle Factor. Retirando o twidle factor o que resultou foi a
partição da série em duas, uma par e outra impar. Cada uma destas pode ser partida gerando outras
duas par e impar e assim sucessivamente e gerando também os respectivos twiddle factors. O
cálculo da FFT no presente trabalho, equivale a efectuar partições até à ordem 14. Assim por
exemplo a série para 8 amostras fica,
).7()3()5(
)1()6()2()4()0()(
2484828
82442
xWWWxWWxWW
xWxWWxWxWxnF
NNNNNNN
NNNNN
+++
+++++= (12)
O Diagrama Borboleta é a representação em diagrama da FFT. O bloco básico do diagrama
borboleta representa as operações executadas pelo bloco MOD B da Figura 30. O esquema está
representado na Figura 32
37
Figura 32 - Bloco básico do diagrama borboleta.
As equações daqui resultantes são,
)1()0()0( 0
2 xWxF += ,e (13)
)1()0()1( 0
2 xWxF −= . (14)
O aspecto do diagrama borboleta para 8 pontos está representado na Figura 33. Tem as
entradas em ordem inversa de bit o que corresponde a ter a saída ordenada correctamente.
Figura 33 - Diagrama borboleta para 8 pontos.
O bloco ADDRGenerator criado para gerar os endereços das memórias do processo de
calculo da FFT representado na Figura 31, possui uma FSM que controla o processo de geração de
endereços que está representada na Figura 34.
38
Figura 34 - Máquina de estados do bloco ADDRGenerator.
O bloco controlador da FFT juntamente com o ADDRGenerator, alteram o aspecto do
Diagrama Borboleta da Figura 33 para o diagrama da Figura 35. ao manipular os endereços dos
bancos de memória e a utilização de um módulo de calculo simples, permite efectuar o cálculo de
forma sequencial e introduzindo sempre o tweddle factor correcto fornecido pelas ROMs.
Figura 35 - Diagrama borboleta para 8 pontos alterado para este trabalho.
39
7. Resultados
A Figura 36 mostra um sinal sintetizado na aplicação Matlab que foi utilizado para teste do
sistema durante a implementação e a Figura 37 mostra a FFT calculada pelo sistema a partir desse
sinal
0 2000 4000 6000 8000 10000 12000 14000 16000
−600
−400
−200
0
200
400
600
Sinal de entrada, RMS = 553.3049
Nº de Amostras
Tensão [V
]
Figura 36 - Sinal de teste sintetizado em Matlab.
0 500 1000 1500 2000 25000
100
200
300
400
500
600
700
FFT
Frequência [Hz]
Te
nsã
o [
V]
Figura 37 - FFT do sinal simulado.
40
A Figura 38 mostra o sinal adquirido e amostrado pelo sistema de uma das fases da rede de
energia. A Figura 39 mostra a FFT calculada pelo sistema a partir desse sinal. É visível que a quase
totalidade da potência do sinal está na fundamental de 50 Hz, as harmónicas presentes são muito
fracas quando comparadas com a fundamental. Neste instante o sinal da rede estava dentro das
especificações.
0 2000 4000 6000 8000 10000 12000 14000 16000
−300
−200
−100
0
100
200
300
Sinal de entrada, RMS = 232.8793
Nº de Amostras
Tensão [V
]
Figura 38 - Sinal de tensão de uma das fases da rede amostrado pelo sistema.
0 500 1000 1500 2000 2500−30
−20
−10
0
10
20
30
40
50
FFT
Frequência [Hz]
Tensão [dB
V]
Figura 39 - Cálculo de FFT do sinal adquirido da rede pelo sistema.
41
A Figura 40 mostra os sinais de tensão das 3 fases da rede adquiridas em simultâneo.
Figura 40 - Sinal de tensão das 3 fases da rede.
A Figura 41 mostra a aquisição do sinal de uma fase durante um segundo. Neste intervalo
de tempo ocorreu o arranque e paragem de um berbequim. É visível a quebra no valor RMS da
tensão provocada pelo arranque do berbequim.
0 100 200 300 400 500 600 700 800 900 1000
−300
−200
−100
0
100
200
300
Sinal de entrada
Tempo [ms]
Tensão [V
]
0 100 200 300 400 500 600 700 800 900 1000180
190
200
210
220
230
240
250
260
270
280RMS
Tempo [ms]
Tensão [V
]
Figura 41 - Efeito provocado na tensão pelo arranque de um berbequim.
42
A Figura 42 mostra o registo de um evento de corte numa fase da rede de abastecimento.
0 100 200 300 400 500 600 700 800 900 1000
−300
−200
−100
0
100
200
300
Sinal de entrada
Tempo [ms]
Te
nsã
o [
V]
0 100 200 300 400 500 600 700 800 900 10000
50
100
150
200
250
300RMS
Tempo [ms]
Te
nsã
o [
V]
Figura 42 - Registo de um corte no abastecimento de energia.
43
8. Conclusão
O presente trabalho permitiu verificar as possibilidades da utilização de sistemas baseados
em processamento em FPGA para a aplicação em análise da qualidade de energia
O facto de terem sido utilizadas duas FPGAs de fabricantes diferentes, Xilinx e Altera,
permite verificar a portabilidade dos blocos de hardware descritos em VHDL, tendo em conta que
certos elementos tem necessariamente de ser adaptados como as memórias, PLL, os periféricos
exclusivos do kit de desenvolvimento e a correspondência dos blocos internos com os pinos de
entrada e saída da FPGA. O presente trabalho poderá ser implementado numa FPGA com menos
recursos se lhe forem conectadas no exterior memórias RAM, que são o principal consumidor de
recursos neste projecto, devido ao grande número de dados a processatar. De salientar a grande
versatilidade que a descrição de hardware em VHDL possui permitindo enumeras formas de realizar
a mesma tarefa, podendo assim ser maximizado em função dos objectivos traçados e das restrições
que surgem ao longo do projecto. Também muito importante é a precisão do controlo da execução
ao bit e ao ciclo de relógio, e a possibilidade de processamento paralelo, como neste trabalho em
que várias FSM estão a funcionar ao mesmo tempo, algo que em alguns dispositivos não é possível.
O Módulo de Aquisição cumpriu os objectivos projectados, adquirindo os sinais de tensão
das três fases da energia da rede em simultâneo e com elevada precisão.
Existe ainda muito para aperfeiçoar neste trabalho, principalmente as capacidades de
processamento dos sinais e detecção de eventos. O cálculo da THD tem de ser finalizado, a
memória de dados diversos neste momento só recebe o valor RMS, deverá receber a THD, a
informação de tempo da ocorrência de um evento, o tipo de anomalia, a frequência de amostragem
deve ser aumentada, de entre outros. Novas funcionalidades devem ser acrescentadas como por
exemplo a detecção de transitórios e a medição da frequência fundamental.
Muitos dos blocos em VHDL necessitam de ser melhorados para ser mais eficaz o seu
funcionamento e rentabilizar a utilização do hardware disponibilizado pela FPGA bem como melhorar
a resposta no tempo, ou seja cumprir as tarefas mais depressa. O clock principal pode e deve ser
acelerado, a comunicação com o computador deve mudar para ethernet ou bluetooth, a interface
humana com os periféricos disponíveis no kit tem muito a ser feito e muito por onde explorar no
sentido de dar mais funcionalidade a um sistema autónomo. Tem de ser criada uma melhor
aplicação para interface com o utilizador no computador e melhor apresentação dos dados
recolhidos, com recurso ao GUI do Matlab.
Em final de conclusão, foram consolidados e adquiridos muitos conhecimentos com este
trabalho e verificou-se que criar um sistema de análise da qualidade da energia baseado em FPGA é
viável. Um sistema deste tipo que trata dados em tempo real pode ser integrado num sistema maior
que possibilite a actuação sobre sistemas de protecção de equipamentos de acordo com a
severidade das anomalias da rede de energia.
44
Bibliografia
[1] J. Charles Smith, Chair, Gil Hensley, Secretary Larry Ray, Technical Editor "IEEE Recommended Practice for Monitoring Electric Power Quality", IEEE
Std 1159 -1995. [2] Analog Devices "Data Sheet Ad7980". [Online] http://www.analog.com/media/en/technical-documentation/data- sheets/AD7980.pdf [3] AEMC Instruments, "Power & Energy Loggers PEL 100 Series". [Online] http://www.aemc.com/products/pdf/2137.51.pdf [4] AEMC Instruments, "PowerPad Model 3945". [Online]" http://www.chauvin-arnoux.us/pdfs_aemc/3945_brochure.pdf [5] FLUKE, "Fluke 43B Single Phase Power Quality Analyzer". [Online] http://www.fluke.com/fluke/usen/Power-Quality-Tools/Single-Phase/Fluke-
43B.htm?PID=56080 [6] FLUKE, "Fluke 437 Series II Power Quality and Energy Analyzer". [Online] http://www.fluke.com/fluke/usen/Power-Quality-Tools/Logging-Power-
Meters/Fluke-437-Series-II.htm?PID=73946 [7] AlwaysLearn, "A DFT and FFT TUTURIAL". [Online] http://www.alwayslearn.com/DFT%20and%20FFT%20Tutorial/DFTandFFT_ FFT_TheButterflyDiagram.html [8] Alan V. Oppenheim, Ronald W. Schafer, with John R. Buck, "Discrete -Time signal Processing" ISBN 0-13-754920-2.
45
Anexos Anexo A
Tabela 2 - Categorias e características típicas dos fenómenos electromagnéticos [1].
46
Anexo B
Figura 43 - Esquema Eléctrico do Módulo de Aquisição
