Spartan-6 FPGA PCB デザインおよび ピン配置ガイド

UG393 (v1.2) 2010 年 7 月 15 日

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com UG393 (v1.2) 2010 年 7 月 15 日

Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely for use in thedevelopment of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download,display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical,photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liabilityarising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentationwithout notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise youof any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that maybe provided to you in connection with the Information.

THE DOCUMENTATION IS DISCLOSED TO YOU “AS-IS” WITH NO WARRANTY OF ANY KIND. XILINX MAKESNO OTHER WARRANTIES, WHETHER EXPRESS, IMPLIED, OR STATUTORY, REGARDING THEDOCUMENTATION, INCLUDING ANY WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULARPURPOSE, OR NONINFRINGEMENT OF THIRD-PARTY RIGHTS. IN NO EVENT WILL XILINX BE LIABLE FOR ANYCONSEQUENTIAL, INDIRECT, EXEMPLARY, SPECIAL, OR INCIDENTAL DAMAGES, INCLUDING ANY LOSS OFDATA OR LOST PROFITS, ARISING FROM YOUR USE OF THE DOCUMENTATION.

© 2009–2010 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein aretrademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners.

本資料は英語版 (v1.2) を翻訳したもので、 内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあ り ます。日本語版は参考用と してご使用の上、 新情報につきましては、 必ず 新英語版をご参照ください。

改訂履歴 次の表に、 この文書の改訂履歴を示します。

日付 バージョ ン 改訂内容

2009 年 9 月 21日 1.0 初版リ リース

2010 年 4 月 29 日 1.1 このユーザー ガイ ドのタイ トルを変更。 第 6 章および付録 A を追加。 表 2-1 を差し

替え。

2010 年 7 月 15 日 1.2 表 2-1 に示す値を変更。 脚注 3 を追加。

第 6 章の 「HSWAPEN ピンおよび VREF ピン」 を追加。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 3UG393 (v1.2) 2010 年 7 月 15 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザー ガイドについてユーザー ガイ ドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7その他のリ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

第 1 章 : PCB 技術の基礎知識PCB の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

ト レース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9プレーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9ビア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10パッ ド とアンチパッ ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10ランド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

伝送ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11リ ターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

第 2 章 : 電源分配システムPCB デカップリ ング キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

各デバイスの推奨キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13必要な PCB キャパシタの数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14

キャパシタの仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16PCB バルク キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16PCB 高周波キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16

キャパシタをま とめる場合の条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17PCB キャパシタの配置と実装方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17

PCB バルク キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170805 セラ ミ ッ ク キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180402 セラ ミ ッ ク キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19

PDS の基本的な考え方 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20ノ イズの上限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20インダクタンスの役割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22キャパシタの寄生インダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22PCB 電流パスのインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24

キャパシタの実装によるインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24プレーンのインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25

FPGA の実装によるインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26PCB スタ ッ クアップと基板層の順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27

キャパシタの有効周波数帯域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27キャパシタの反共振 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29キャパシタの配置に関する基礎 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29VREF 安定化キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30電源の共通化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31未接続の VCCO ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

シ ミ ュレーシ ョ ン方法. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31PDS の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

ノ イズ量の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32ノ イズ スペク ト ラムの計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34デカップリ ング ネッ ト ワークの 適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36

目次

4 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

ト ラブルシューティング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36例 1 : PCB 上のほかのデバイスからのノ イズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36例 2 : プレーン、 ビア、 接続ト レースの寄生インダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . .36例 3 : PCB の I/O 信号の強度が必要以上に大きい . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37例 4 : I/O 信号のリ ターン電流のパスが 適でない . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37

第 3 章 : SelectIO のシグナリングインターフェイスの種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

シングルエンド インターフェイス と差動インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . .39SDR インターフェイス と DDR インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40

シングルエンド シグナリ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40モード と属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40入力しきい値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40

第 4 章 : PCB 材料と ト レース目的の帯域幅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41誘電損失. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

比誘電率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41誘電正接 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42表皮効果と抵抗損失 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42基板材料の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42

ト レース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43ト レースの形状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43高速ト ランシーバにおける ト レースの特性インピーダンス デザイン . . . . . . . . . . . . . . . . . . .43ト レース配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45プレーン分割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45リ ターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45損失性伝送ラインのシ ミ ュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46

ケーブル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46導体間のスキュー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン過剰容量と インダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47TDR (時間領域反射測定) 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47BGA パッケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49SMT パッ ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49差動ビア. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54P/N ク ロスオーバー ビア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56SMA コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56バッ クプレーン コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56マイクロス ト リ ップ/ス ト リ ップラインの曲げ角度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

第 6 章 : I/O ピンおよびクロックの配置コンフ ィギュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

コンフ ィギュレーシ ョ ン ピンの配置に関する考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61多機能コンフ ィギュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61コンフ ィギュレーシ ョ ン オプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62HSWAPEN ピンおよび VREF ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

メモ リ コン ト ローラ ブロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63MCB ピンの配置に関する考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

MCB ク ロ ッキングに関する考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63PCI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 5UG393 (v1.2) 2010 年 7 月 15 日

GTP ト ランシーバ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64GTP ト ランシーバ ピンの配置に関する考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64GTP ト ランシーバのクロ ッキングに関する考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64PCI Express . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65その他の GTP ト ランシーバ ベースのツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

グローバル ク ロ ッキングと I/O ク ロ ッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65GCLK ピンの割り当て . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65BUFIO2 I/O ク ロ ッ ク バッファの使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

インターフェイスの種類に応じた BUFIO2 リ ソースの使用法の概要. . . . . . . . . . . . . . .66双方向 I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

インターフェイスのシ リ アライズ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67ピン配置に関する考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

シングルエンド SerDes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67差動 SerDes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

パワー マネージメン ト - Suspend/Awake の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68I/O 規格と I/O バンクの規則. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68同時スイ ッチ出力 (SSO) の管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68デザイン ルール チェッ クの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68集積度の異なるデバイスへの移行. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

付録 A : 推奨する PCB デザイン ルールQFP パッケージでの推奨する PCB デザイン ルール. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71BGA/CSP パッケージでの推奨する PCB デザイン ルール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

6 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 7UG393 (v1.2) 2010 年 7 月 15 日

このユーザー ガイドについて

このユーザー ガイ ドでは、 PCB およびインターフェイス レベルのデザインを決定する際の指針を

中心に、 Spartan®-6 デバイスの PCB デザインに関する情報を提供します。

ユーザー ガイドの内容

このガイ ドは、 次の章から構成されています。

• 第 1 章 「PCB 技術の基礎知識」 では、 新の PCB 技術の基礎について、 特に物理的構造物と

一般的な前提知識を中心に説明します。

• 第 2 章 「電源分配システム」 では、 Spartan-6 FPGA の電源分配システムについて、 デカップ

リ ング キャパシタの選択、 電圧レギュレータの使用と PCB ジオメ ト リ、 シ ミ ュレーシ ョ ンお

よび計測などの内容を詳し く説明します。

• 第 3 章 「SelectIO のシグナリ ング」 では、 SelectIO™ 規格、 I/O ト ポグラフ ィ、 終端を選択す

る際の指針、 およびシ ミ ュレーシ ョ ンと計測の方法について説明します。

• 第 4 章 「PCB 材料と ト レース」 では、信号劣化を抑えて高周波アプリ ケーシ ョ ンで 大限の性

能を引き出すためのガイ ド ラインを紹介します。

• 第 5 章 「高速信号ト ランジシ ョ ンを考慮したデザイン」 では、 伝送ライン終端のインターフェ

イスについて説明します。 この章に記載された解析結果や例を参考にする と、 デザイン期間を

大幅に短縮できます。

その他の資料

次の資料も、 http://japan.xilinx.com/support/documentation/spartan-6.htm からダウンロードできます。

• 『Spartan-6 ファ ミ リ概要』

Spartan-6 ファ ミ リの特徴と製品群の概要を説明しています。

• 『Spartan-6 FPGA データシート : DC 特性およびスイ ッチ特性』

Spartan-6 ファ ミ リの DC 特性およびスイ ッチ特性の仕様が記載されています。

• 『Spartan-6 FPGA パッケージおよびピン配置仕様』

デバイス /パッケージの組み合わせおよび 大 I/O 数の表、ピン定義、ピン配置表、ピン配置図、

機械的図面、 温度仕様が記載されています。

8 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

このユーザー ガイドについて

• 『Spartan-6 FPGA コンフ ィギュレーシ ョ ン ガイ ド』

この包括的なコンフ ィギュレーシ ョ ン ガイ ドは、 コンフ ィギュレーシ ョ ン インターフェイス (シ リ アルとパラレル)、マルチビッ ト ス ト リームの管理、ビッ ト ス ト リームの暗号化、バウンダ

リ スキャンおよび JTAG コンフ ィギュレーシ ョ ン、リ コンフ ィギュレーシ ョ ン テクニッ クの各

章で構成されています。

• 『Spartan-6 FPGA SelectIO リ ソース ユーザー ガイ ド』

Spartan-6 の各デバイスで使用可能な SelectIO™ リ ソースについて説明しています。

• 『Spartan-6 FPGA ク ロ ッキング リ ソース ユーザー ガイ ド』

Spartan-6 の各デバイスで使用可能な DCM や PLL などのクロ ッキング リ ソースについて説

明しています。

• 『Spartan-6 FPGA コンフ ィギャブル ロジッ ク ブロ ッ ク ユーザー ガイ ド』

Spartan-6 の各デバイスで使用可能なコンフ ィギャブル ロジッ ク ブロ ッ ク (CLB) の機能につ

いて説明しています。

• 『Spartan-6 FPGA ブロ ッ ク RAM リ ソース ユーザー ガイ ド』

Spartan-6 デバイスのブロ ッ ク RAM の機能について説明しています。

• 『Spartan-6 FPGA DSP48A1 スライス ユーザー ガイ ド』

Spartan-6 FPGA の DSP48A1 スライスのアーキテクチャについて説明し、 コンフ ィギュレー

シ ョ ン例も記載しています。

• 『Spartan-6 FPGA メモ リ コン ト ローラ ユーザー ガイ ド』

Spartan-6 FPGA と一般的なメモ リ規格のインターフェイスを大幅に簡略化する専用の組み込

みマルチポート メモ リ コン ト ローラ、 Spartan-6 FPGA メモ リ コン ト ローラ ブロ ッ クについ

て説明しています。

• 『Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイ ド』

Spartan-6 LXT FPGA で使用可能な GTP ト ランシーバについて説明しています。

その他のリソース

シ リ コンやソフ ト ウェア、 IP に関するアンサー データベースを検索したり、 テクニカル サポート

のウェブ ケースを開く場合は、 次の Web サイ トにアクセスしてください。

http://japan.xilinx.com/support/mysupport.htm

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 9UG393 (v1.2) 2010 年 7 月 15 日

第 1 章

PCB 技術の基礎知識

プリ ン ト回路基板 (PCB) は、そこに実装される個別部品やデバイスと同じ く らい複雑な電気的特性

を持つ電気的システムです。 PCB の大部分は、 PCB 設計者が自由に決定できますが、 技術的な理

由によって形状 (ジオメ ト リ ) や 終的な電気的特性に制約を受ける こ とがあ り ます。 こ こでは、

FPGA を使用した PCB デザインについて、 自由に決定できる部分と制約を受ける部分、 デザイン

の手法などを説明します。

この章には、 次のセクシ ョ ンがあ り ます。

• 「PCB の構造」

• 「伝送ライン」

• 「 リ ターン電流」

PCB の構造

PCB の技術は数十年前からほとんど変わっていません。絶縁体となる基板材料 (通常は FR4 と呼ば

れるガラス エポキシ基板) の両面に銅めっきを施し、 銅箔の一部をエッチングで除去して導体の配

線を形成します。 めっきやエッチングを施した基板層を、 絶縁基板を間に挟んで貼り合わせて積層

します。 そしてこの積層基板にド リルで穴を空けた後、 これらの穴に導電性のめっきを施し、 エッ

チングされた銅箔を選択的に層間接続します。

材料の特性、 使用する基板層数、 形状、 ド リル加工技術 (一部の基板層のみを貫通する穴加工技術

など) のよ うに、 PCB 技術自体に進歩はあ り ますが、 PCB の基本構造は昔から変わっていません。

PCB 技術によって形成される構造物と しては、 その物理的/電気的特徴によって ト レース、 プレー

ン (プレーンレッ ト )、 ビア、 パッ ドに大き く分類されます。

ト レース ト レース とは、PCB の X-Y 座標上の 2 つ以上の点を電気的に接続する金属製 (通常は銅) の物理的

な線状パターンをいいます。 ト レースは、 これら点と点の間で信号を伝達する役割を果たします。

プレーン プレーンとは、PCB の基板層全体を連続した面状の金属で覆ったものをいいます。 これと類似した

もので、 PCB 基板層の一部のみを連続した面状の金属で覆ったものをプレーンレッ ト といいます。

通常、 1 つの基板層には複数のプレーンレッ トがあ り ます。 プレーンとプレーンレッ トは、 PCB 上の複数の地点に電源を供給する役割を果たします。 また、 これらはリ ターン電流の伝送媒体となる

ため、 ト レースによる信号伝送にも非常に重要な意味を持ちます。

10 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 1 章 : PCB 技術の基礎知識

ビア ビアは、 PCB の 2 つ以上の点を Z 方向で電気的に接続するための金属です。 ビアは、 PCB の層間

で信号や電力を伝達する役割を果たします。 現在のめっきスルーホール (PTH) 技術では、 PCB をド リルで貫通した穴の表面にめっきを施してビアを形成します。HDI (高密度配線接続) と も呼ばれ

る 新のマイクロビア技術では、 レーザーを用いて基板材料を切除し、 導電性のめっきを変形して

ビアを形成します。 マイ クロビアは 1、 2 層程度しか貫通できませんが、 スタ ッ ク ト ビアやスタ ッ

ガード ビアの場合は板厚全体にまたがるビアを形成できます。

パッ ド とアンチパッ ド めっきスルーホール ビアはビアの全長にわたって導電性があるため、 PCB の特定の基板層の ト

レース、 プレーン、 プレーンレッ トのみを選択的に電気接続するには何らかの方法が必要となり ま

す。 この役割を果たすのがパッ ド とアンチパッ ドです。

パッ ド とは、あらかじめ指定された形状に配置した小さな銅箔部分をいいます。アンチパッ ド とは、

あらかじめ指定した形状に銅箔を取り除いた小さな部分をいいます。 パッ ドは、 ビアと組み合わせ

るこ とで、 基板表面層で表面実装部品を取り付けるための導体と して使用する場合があ り ます。 ア

ンチパッ ドは主にビアと組み合わせて使用します。

パッ ドは、 ビアと ト レースまたは特定の基板層のプレーン形状とを電気的に接続するために使用し

ます。 ビアと PCB 基板層の ト レースを確実に接続するには、 パッ ドを使用して機械的安定性を確

保する必要があ り ます。パッ ドのサイズは、 ド リルの許容公差/位置合わせの制約に合わせる必要が

あ り ます。

アンチパッ ドはプレーンで使用します。 プレーンとプレーンレッ トの銅箔は連続した面状となって

いるため、 この銅箔をビアが貫通する と電気的に接続されてしまいます。 ビアとプレーンまたはプ

レーンレッ ト を電気的に接続したくない場合は、 その層のビアが貫通する部分の周囲に、 銅箔を除

去したアンチパッ ドを設けます。

ランド 表面実装部品をはんだ付けするために表面層に設けたパッ ドを、 特にランドまたははんだランド と

呼びます。 通常、 ランドへの電気的な接続にはビアが必要です。 めっきスルーホールの場合、 製造

上の制約によ り ランド領域の内部にビアを配置するこ とはほぼ不可能です。 そこで、 めっきスルー

ホールの場合は短い ト レースを使用して表面パッ ド と接続します。 接続 ト レースの 小長さは、

PCB メーカーから提供される 小寸法仕様によって決定します。 マイ ク ロビアにはこの制約はな

く、 はんだランド領域の内部にビアを直接配置できます。

寸法 PCB の寸法を決める大きな要因と しては、 PCB 製造上の制約、 FPGA パッケージの形状、 システ

ム要件などがあ り ます。 これ以外に、 DFM (設計容易化設計) や信頼性などの要因も制約とな り ま

すが、これらは各アプリ ケーシ ョ ンによって異なるため、このユーザー ガイ ドでは取り上げません。

この項 ( 「PCB の構造」 ) で説明する PCB 構造物の形状は、 FPGA パッケージの寸法と PCB 製造

上の制約によって直接的または間接的にほぼ決定します。 したがって、PCB 設計者は数多くの制約

を受けるこ とにな り ます。ランド パッ ドのレイアウ トはパッケージのピンまたはボール ピッチ (FGパッケージの場合 1.0mm) によって決定します。 また、 現在の PCB 技術では、 表面実装の 小

フ ィーチャー サイズによってデバイス直下のビア配置が決定します。 小ビア直径、およびビア周

囲のキープアウ ト エリ アは各 PCB メーカーによって定義されています。 これらの直径が決定する

と、 デバイス直下のビア配列部分で入出力信号の配線に利用できるビア間のスペースの大きさ も決

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 11UG393 (v1.2) 2010 年 7 月 15 日

伝送ライン

定します。 また、 デバイスの引き出し線の 大ト レース幅も これらの直径によって決定します。

小ト レース幅と 小間隔は PCB 製造上の制約によって決定します。

FPGA の実装に必要な PCB 基板層の数は、 信号層の数とプレーン層の数によって決定します。

• 信号層の数は、 FPGA パッケージの I/O 信号ト レースの数によって決定します (通常、 アレイ

パッケージではパッケージのユーザー I/O の総数に従う )。

• プレーン層の数は、FPGA への電源供給に必要な電源プレーンとグランド プレーン、および信

号層の参照電圧と絶縁用に必要な電源プレーンとグランド プレーンの数によって決定します。

大規模な FPGA では、 4 層～ 22 層程度の PCB を使用します。

通常、 基板全体の厚さはシステム要件によって決定します。 使用する基板の層数も決まっているた

め、 各層の 大厚さ、 そして信号層やプレーン層同士の Z 方向の間隔も決定します。 信号ト レース

層同士の Z 方向の間隔はクロス トークに影響を与え、信号ト レース層と基準プレーン層の Z 方向の

間隔は、 信号ト レースのインピーダンスに影響を与えます。 また、 プレーン層同士の Z 方向の間隔

は電源システムの寄生インダクタンスに影響を与えます。

信号ト レース層と基準プレーン層の Z 方向の間隔 (板厚と基板層数によって決定) はト レースのイ

ンピーダンスを決定する大きな要因とな り ます。 ト レース幅 (FPGA パッケージのボール ピッチと

PCB ビア メーカーの制約によって決定) も ト レースのインピーダンスに影響を与えます。 特に

FPGA 直下のビア配列部分では、 設計者がト レースのインピーダンスを調整する余地はほとんどあ

り ません。 ビア配列の外では、 ト レースを太く して目標とするインピーダンス (通常はシングルエ

ンドで 50) に調整できます。

デカップ リ ング キャパシタおよびディ スク リー ト終端抵抗の配置も ト レードオフで 適化する必

要があ り ます。 DFM の制約によ り、 FPGA (デバイスのフッ トプ リ ン ト ) の周囲には個別部品を配

置できないキープアウ ト エリアが定められているこ とがあ り ます。 このエリ アは、組み立てや修正

の際のスペースを確保するためのものです。 このため、 キープアウ ト エリ アの外側には多くの部品

が密集するこ とにな り ます。 どの部品を優先して配置するかは PCB 設計者が決定します。 デカッ

プリ ング キャパシタの配置制約は、 第 2 章 「電源分配システム」 で説明します。 また、 終端抵抗の

配置制約は、IBIS や SPICE を使用したシグナル インテグ リティ シ ミ ュレーシ ョ ンを行って指定す

る必要があ り ます。

伝送ライン

信号ト レース と基準プレーンを組み合わせたものが伝送ラインとな り ます。 PCB システム内の I/O信号はすべて伝送ラインを通って進みます。

シングルエンド I/O インターフェイスの場合、PCB 上の 2 点間で信号を伝送するには信号ト レース

と基準プレーンの両方が必要です。 差動 I/O インターフェイスでは、 2 本のト レース と基準プレー

ンで伝送ラインが形成されます。差動信号では厳密には基準プレーンは不要ですが、実際の PCB に差動ト レースを実装する際には必要になり ます。

PCB システムで良好なシグナル インテグ リ ティ を得るには、 伝送ラインのインピーダンスを制御

する必要があ り ます。 インピーダンスは、 ト レースの形状および信号ト レース周囲の材料や信号ト

レース と基準プレーン間の材料の誘電率によって決定します。

ト レース と基準プレーン間の材料の誘電率は、PCB 絶縁層の材料の特性で決定します。基板表面の

ト レースの場合は PCB を取り囲む気体または液体の特性で決定します。 一般に、 PCB 積層板には

FR4 の一種が使用されますが、 それ以外の場合もあ り ます。

12 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 1 章 : PCB 技術の基礎知識

絶縁層の誘電率はボードによって異なり ますが、同一ボード内ではほぼ一定です。したがって、PCBの伝送ラインの相対インピーダンスはト レースの形状と許容値の影響を最も強く受けるこ とになり

ます。 積層板を使用した絶縁層の局所局所にガラスが存在するかど うかによってインピーダンスの

ばらつきが生じますが、 これは高速 (>6Gb/s 以上) インターフェイス以外ではほとんど問題になり

ません。

リ ターン電流

伝送ラインとそのシグナル インテグ リテ ィを考える際に見落と しがちなのが、 リ ターン電流です。

信号ト レースだけで伝送ラインが形成されるわけではあ り ません。 電流が信号ト レースを流れる際

は、 その下の基準プレーンにも同量の対となる電流が反対方向に流れます。 ト レースと基準プレー

ンによって形成される伝送ラインの特性インピーダンスは、 ト レース と基準プレーンの相対的な電

圧と電流の関係によって決定します。 ト レースの下にある基準プレーンの連続性が途切れても信号

ト レースが分断されるこ とはあ り ませんが、 伝送ラインの性能や基準プレーンを共用しているすべ

てのデバイスの性能に影響が及びます。

基準プレーンの連続性と リ ターン電流のパスには十分な注意が必要です。 穴、 スロ ッ ト 、 絶縁分割

などによって基準プレーンの連続性が妨害される と、 信号ト レースのインピーダンスに大きな不整

合性が生じます。 基準プレーンの不連続性はクロス トークの大きな要因となるほか、 電源分配シス

テム (PDS) のノ イズ源にもなり ます。 リ ターン電流のパスは非常に重要なので、十分に注意してく

ださい。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 13UG393 (v1.2) 2010 年 7 月 15 日

第 2 章

電源分配システム

この章では、 Spartan®-6 FPGA の PDS (電源分配システム) について、 デカップリ ング キャパシタ

の選択、配置、PCB 形状を中心に説明します。 さ らに、Spartan-6 ファ ミ リの各デバイスについて、

シンプルなデカップリ ングの方法を紹介するだけでなく、 PDS デザインの基本原則、 およびシ ミ ュ

レーシ ョ ンと解析の方法についても説明します。 この章には、 次のセクシ ョ ンがあ り ます。

• 「PCB デカップリ ング キャパシタ」

• 「PDS の基本的な考え方」

• 「シ ミ ュレーシ ョ ン方法」

• 「PDS の計測」

• 「 ト ラブルシューティング」

PCB デカップリング キャパシタ

各デバイスの推奨キャパシタ

Spartan-6 ファ ミ リの各デバイスのシンプルな PCB デカップリ ング ネッ ト ワークを表 2-1 に示し

ます。

表 2-1 に示した以外のデカップ リ ング方法も可能ですが、 その場合はこのデカップ リ ング ネッ ト

ワーク と同等以上の性能のデカップリ ング ネッ ト ワークを使用してください。 別のネッ ト ワークを

使用する場合、周波数 100kHz から 500MHz の範囲で推奨ネッ ト ワーク以下とする必要があり ます。

デバイスのキャパシタンス要件は CLB および I/O の使用状況によって異なるため、 PCB のデカッ

プリ ングに関するガイ ド ラインはデバイスごとに提供されます。 VCCINT と VCCAUX の各キャパシ

タはデバイス当たりの個数、 VCCO キャパシタは I/O バンク当たりの個で指定されています。 これ

らの推奨ネッ ト ワークを使用した場合、 デバイスを完全に使用した場合の性能はどのデバイスも等

し くな り ます。

14 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

必要な PCB キャパシタの数

表 2-1 に、各 VCC 電源レール当たりの PCB デカップリ ング キャパシタのガイ ド ラインを示します。

表 2-1 : 各デバイスに必要な PCB キャパシタの個数(1) (3)

パッケージデバイス

(XC6S)

VCCINT (µF)

VCCAUX (µF)

VCCO

バンク 0 (µF)

VCCO

バンク 1 (µF)

VCCO

バンク 2 (µF)

VCCO

バンク 3 (µF)

VCCO

バンク 4 (µF)

VCCO

バンク 5 (µF)

合計

(2)

100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47

TQG144 LX4 0 2 1 0 7 1 0 1 2 0 1 2 0 1 2 0 1 2 23

TQG144 LX9 0 3 1 0 7 1 0 1 2 0 1 2 0 1 2 0 1 2 24

CPG196 LX4 0 2 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 18

CPG196 LX9 0 3 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 19

CPG196 LX16 0 5 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 21

CSG225 LX4 0 2 1 1 1 2 1 1 1 1 1 1 1 1 1 1 1 1 19

CSG225 LX9 0 3 1 1 1 2 1 1 1 1 1 1 1 1 1 1 1 1 20

CSG225 LX16 0 5 1 1 1 2 1 1 1 1 1 1 1 1 1 1 1 1 22

CSG324 LX9 1 3 1 1 1 3 1 1 2 1 1 2 1 1 2 1 1 2 26

CSG324 LX16 0 5 1 1 1 3 1 1 2 1 1 2 1 1 2 1 1 2 27

CSG324 LX25 1 1 1 1 1 3 1 1 2 1 1 2 1 1 2 1 1 2 24

CSG324 LX25T 1 1 1 1 1 2 1 1 1 1 1 2 1 1 2 1 1 2 22

CSG324 LX45 1 1 2 1 1 3 1 1 2 1 1 2 1 1 2 1 1 2 25

CSG324 LX45T 1 1 2 1 1 2 1 1 1 1 1 2 1 1 2 1 1 2 23

FT(G)256 LX9 1 3 1 1 1 2 1 1 1 1 1 2 1 1 1 1 1 2 23

FT(G)256 LX16 0 5 1 1 1 2 1 1 1 1 1 2 1 1 1 1 1 2 24

FT(G)256 LX25 1 1 1 1 1 2 1 1 1 1 1 2 1 1 1 1 1 2 21

CSG484 LX45 1 1 2 1 2 4 1 1 2 1 1 4 1 1 2 1 1 4 31

CSG484 LX45T 1 1 2 1 2 4 1 1 1 1 1 3 1 1 2 1 1 4 29

CSG484 LX75 1 2 3 1 2 4 1 1 2 1 1 4 1 1 2 1 1 4 33

CSG484 LX75T 1 2 3 1 2 4 1 1 1 1 1 3 1 1 2 1 1 4 31

CSG484 LX100 1 2 4 1 2 4 1 1 2 1 1 4 1 1 2 1 1 4 34

CSG484 LX100T 1 2 4 1 2 4 1 1 2 1 1 3 1 1 3 1 1 3 33

CSG484 LX150 2 3 6 1 2 4 1 1 2 1 1 4 1 1 2 1 1 4 38

CSG484 LX150T 2 3 6 1 2 4 1 1 1 1 1 3 1 1 2 1 1 4 36

FG(G)484 LX25 1 1 1 1 2 3 1 1 2 1 1 2 1 1 3 1 1 2 26

FG(G)484 LX25T 1 1 1 1 2 3 1 1 2 1 1 2 1 1 3 1 1 2 26

FG(G)484 LX45 1 1 2 1 2 4 1 1 2 1 1 3 1 1 4 1 1 3 31

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 15UG393 (v1.2) 2010 年 7 月 15 日

PCB デカップリング キャパシタ

FG(G)484 LX45T 1 1 2 1 2 4 1 1 2 1 1 3 1 1 3 1 1 3 30

FG(G)484 LX75 1 2 3 1 2 4 1 1 2 1 1 3 1 1 4 1 1 3 33

FG(G)484 LX75T 1 2 3 1 2 4 1 1 2 1 1 3 1 1 3 1 1 3 32

FG(G)484 LX100 1 2 4 1 2 4 1 1 2 1 1 3 1 1 3 1 1 3 33

FG(G)484 LX100T 1 2 4 1 2 4 1 1 2 1 1 3 1 1 3 1 1 3 33

FG(G)484 LX150 2 3 6 1 2 4 1 1 2 1 1 3 1 1 3 1 1 3 37

FG(G)484 LX150T 2 3 6 1 2 4 1 1 2 1 1 3 1 1 3 1 1 3 37

FG(G)676 LX45 1 1 2 1 2 5 1 1 3 1 1 3 1 1 3 1 1 4 33

FG(G)676 LX75 1 2 3 2 3 6 1 1 3 1 1 3 1 1 3 1 1 3 1 1 2 1 1 2 45

FG(G)676 LX75T 1 2 3 1 2 5 1 1 3 1 1 2 1 1 3 1 1 2 1 1 2 1 1 2 40

FG(G)676 LX100 1 2 4 2 3 6 1 1 3 1 1 3 1 1 3 1 1 3 1 1 2 1 1 2 46

FG(G)676 LX100T 1 2 4 1 2 5 1 1 3 1 1 2 1 1 3 1 1 2 1 1 2 1 1 2 41

FG(G)676 LX150 2 3 6 2 3 6 1 1 3 1 1 3 1 1 3 1 1 3 1 1 2 1 1 2 50

FG(G)676 LX150T 2 3 6 1 2 5 1 1 3 1 1 2 1 1 3 1 1 2 1 1 2 1 1 2 45

FG(G)900 LX100T 1 2 4 2 3 6 1 1 3 1 1 3 1 1 3 1 1 4 1 1 2 1 1 2 47

FG(G)900 LX150 2 3 6 2 4 7 1 1 5 1 1 3 1 1 5 1 1 4 1 1 2 1 1 2 57

FG(G)900 LX150T 2 3 6 2 3 7 1 1 4 1 1 3 1 1 4 1 1 4 1 1 2 1 1 2 54

メモ :

1. PCB キャパシタの仕様は表 2-2 に記載しています。

2. 合計欄には、 デバイスの I/O バンク数も考慮に入れた上で、 電源すべてのキャパシタの総数を記載しています。

3. このガイ ド ラ インでは、 旧版にあった 100µF キャパシタのいくつかが取り除かれています。 また、 4.7µF キャパシタが増えているため、必要な総個数も増えているこ とがあ り ます。 旧版、 新版の両方と も有効であ り、 どちらを使ってもかまいませんが、 こ こに示した個数にするこ とによ り、 部品コス トが抑えられます。

表 2-1 : 各デバイスに必要な PCB キャパシタの個数(1) (続き) (3)

パッケージデバイス

(XC6S)

VCCINT (µF)

VCCAUX (µF)

VCCO

バンク 0 (µF)

VCCO

バンク 1 (µF)

VCCO

バンク 2 (µF)

VCCO

バンク 3 (µF)

VCCO

バンク 4 (µF)

VCCO

バンク 5 (µF)

合計

(2)

100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47 100 4.7 0.47

16 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

キャパシタの仕様

こ こでは、表 2-1 に示したキャパシタの電気的特性について説明します。表 2-2 は PCB バルク キャ

パシタ と高周波キャパシタの特性を一覧にしたもので、 表の下にはほかのキャパシタで代用する場

合のガイ ド ラ インを記載しています。 各キャパシタの欄に記載した ESR (等価直列抵抗) の範囲は

変更可能です。 ただしその場合、 終的な電源分配システムのインピーダンスを解析して共振イン

ピーダンスのスパイクが発生しないよ う注意する必要があ り ます。

PCB バルク キャパシタ

バルク キャパシタの目的は、 電圧レギュレータの動作周波数の上限 (~100kHz) から高周波キャパ

シタの動作周波数の下限 (~2MHz) までの低周波領域をカバーするこ とにあ り ます。 表 2-1 に示し

たよ うに、 すべての FPGA 電源にバルク キャパシタが必要です。

レギュレータ メーカーが指定する電圧レギュレータ出力キャパシタを使用しており、FPGA とバル

ク キャパシタの間にインダクタ、 フェライ ト ビーズ、 チ ョーク、 その他のフ ィルタがなければ、

表 2-1 と表 2-2 のバルク キャパシタは不要です。ただし、FPGA バルク とレギュレータ出力の要件

をマージした場合、 このネッ ト ワークの総容量は表 2-1 と表 2-2 に記載したバルクの合計値以上で

なければならず、 レギュレータ メーカーの出力キャパシタ要件を満たしていなければなり ません。

表 2-1 に記載したバルク PCB キャパシタは、 村田製作所のセラ ミ ッ ク キャパシタです。 このキャ

パシタを選んだ理由は、 値、 サイズ、 コス トの面で利点があるためです。 また、 この製品は RoHS指令にも準拠しています。 他社のキャパシタや別の種類のキャパシタ (タンタルや高性能電解キャ

パシタ) も、 表 2-2 に記載の仕様を満たしていれば代用できます。

PCB 高周波キャパシタ

表 2-2 には、 0805 パッケージの 4.7µF キャパシタ と 0402 または 0204 パッケージの 0.47µF キャ

パシタの 2 種類の高周波キャパシタを記載しています。 特性によって、 代用できるものとできない

ものがあ り ます。 詳細は、 表 2-2 の脚注を参照してください。

表 2-2 : PCB キャパシタの仕様

理想 値

値の 範囲(1)

ボディ サイズ (2)

タイプ 最大 ESL ESR 範囲 (3)定格電圧

(4)推奨

製品番号

100µF C > 100µF 12102 端子セラ ミ ッ

ク X7R または

X5R 5nH 10m < ESR < 60m 6.3V GRM32ER60J107ME20L

4.7µF C > 4.7µF 08052 端子セラ ミ ッ

ク X7R または

X5R 2nH 10m < ESR < 60m 6.3V

0.47µF C > 0.47µF0204

または 0402

2 端子セラ ミ ッ

ク X7R または

X5R 1.5nH 10m < ESR < 60m 6.3V

ほかの PCB キャパシタで代用する場合の条件

1. 値が仕様以上であるこ と。

2. ボディ サイズが仕様以下であるこ と。

3. ESR が仕様の範囲内であるこ と。

4. 定格電圧が仕様以上であるこ と。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 17UG393 (v1.2) 2010 年 7 月 15 日

PCB デカップリング キャパシタ

キャパシタをまとめる場合の条件

複数の I/O バンクに 1.8V など共通の電圧から電源を供給するこ とがあ り ますが、 推奨ガイ ド ラ イ

ンではこのよ うな場合に複数のバルク キャパシタを必要と します。大規模なデバイスの VCCINT とVCCAUX についても同様です。このよ うな複数のキャパシタを値の大きい少数のバルク キャパシタ

にま とめるこ とができますが、 その場合、 代用するキャパシタの電気的特性 (ESR と ESL) が推奨

キャパシタを並列に接続した場合の電気的特性と同じでなければなり ません。

VCCO、 VCCINT、 VCCAUX のキャパシタをま とめる場合、 ESL と ESR の値が十分に小さい大型の

バルク キャパシタ (セラ ミ ッ ク、 タンタル、 または高性能電解キャパシタ) は容易に入手できます。

高周波キャパシタの場合、 アクセスする PCB ビアの数によってキャパシタの効果が変化するため、

複数のキャパシタを 1 つにまとめるこ とはできません。

例

こ こでは、ある FPGA のインターフェイスが 3 つの I/O バンクにまたがっており、 これらすべての

I/O バンクが共通の電圧で動作する場合を例に説明します。表 2-1 には、各バンクに 100µF の PCBキャパシタが 1 つ必要と記載されています。この場合、330µF のキャパシタを使用すれば 100µF の

キャパシタ 3 つを 1 つにまとめるこ とができます。 このと き、 次のこ とが言えます。

• 代用キャパシタの ESL は指定キャパシタの 1/3 でなければなり ません。 5nH のキャパシタ 3 つは 1.7nH のキャパシタ 1 つに相当します。 つま り、 330µF のキャパシタの ESL が 1.7nH未満なら代用可能です。

• 代用キャパシタの ESR は指定キャパシタの 1/3 でなければなり ません。 10m～ 60m の範

囲のキ ャパシ タ 3 つは 3.3m～ 20m の範囲のキ ャパシ タ 1 つに相当し ます。 つま り、

330µF のキャパシタの ESL がこの範囲であれば代用可能です。

• ESL が 3nH、 ESR が 20m の 100µF のキャパシタ 3 つは、 ESL が 0.5nH、 ESR が 15m の330µF のキャパシタ 1 つで代用できます。

PCB キャパシタの配置と実装方法

こ こでは、「キャパシタの仕様」に記載したキャパシタの種類ごとに配置と実装の方法を説明します。

PCB バルク キャパシタ

バルク キャパシタはサイズが大き く FPGA の近くに配置しにくいこ とがあ り ます。 しかし、 バル

ク キャパシタがカバーする低周波のエネルギーはキャパシタの位置による影響を受けにくいため、

このこ とは大きな問題にはなり ません。バルク キャパシタは PCB の任意の位置に配置できますが、

可能な限り FPGA の近くに配置して ください。 キャパシタを実装する際は、 通常の PCB レイアウ

ト ガイ ド ラインに従い、複数のビアを使用してできる限り広く短い形状で電源プレーンに接続しま

す。

18 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

0805 セラ ミ ック キャパシタ

4.7µF の 0805 キャパシタは中間の周波数領域をカバーします。 このキャパシタは、 配置する位置

によって性能が変化します。可能な限り FPGA の近くに配置して ください。デバイスの外縁から 2インチ以内の配置と して ください。

キャパシタの実装 (はんだランド、 ト レース、 ビア) はインダクタンスが小さ くなるよ うに 適化す

る必要があ り ます。 ビアとパッ ドは直接接するよ うに配置します。 図 2-1 の (B) に示すよ うにビア

はパッ ドの両端にも配置できますが、 図 2-1 の (C) に示すよ うにパッ ドの側面に配置した方が良い

結果が得られます。 ビアをパッ ドの側面に配置する とビア相互の誘導性結合が大き くな り、 実装に

よる全体的な寄生インダクタンスが低減します。図 2-1 の (D) に示すよ うにパッ ドの両側面にビア

を配置するダブルビアにする と寄生インダクタンスをさ らに抑えるこ とができますが、 リ ターン電

流が小さ くな り ます。

X-Ref Target - Figure 2-1

図 2-1 : 0805 キャパシタのランド と実装の形状例

0805

(A)UG393_c2_01_091809

(B)

0805

1.27 mm(50 mils)

0.61mm(24 mils)

1.07 mm(42 mils)

0.61mm(24 mils)

(C)

0805

1.12 mm(44 mils)

0.61 mm(24 mils)

0.61mm(24 mils)

(D)

0805

0.61mm(24 mils)

0.61 mm(24 mils)

1.12 mm(44 mils)

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 19UG393 (v1.2) 2010 年 7 月 15 日

PCB デカップリング キャパシタ

0402 セラ ミ ック キャパシタ

0.47µF の 0402 キャパシタは中～高周波数領域をカバーします。 これらのキャパシタでは、配置と

実装が特に重要とな り ます。

できる限り FPGA の近くに実装して、 寄生インダクタンスを 小限に抑えるよ うにしてください。

板厚 < 1.575mm (62mil) の PCB の場合、 適な配置場所は PCB 裏面のデバイス フッ トプ リ ン ト

内部 (ビアのない十字型の領域) とな り ます。 目的の電源に対応した VCC ビアと GND ビアがビア

配列の中で識別できるよ うにしておいてください。スペースに余裕がある場合は、0402 実装パッ ド

を追加してこれらのビアに接続します。

板厚 > 1.575mm (62mil) の PCB の場合、 PCB の表面が 適な配置場所となる場合もあ り ます。 こ

の場合、 PCB スタ ッ クアップにおける目的の VCC プレーンの深さで判断します。 一方、 VCC プレーンが PCB スタ ッ クアップの上半分にある場合は、キャパシタを PCB 表面に配置するのが 適

です。VCC プレーンが PCB スタ ッ クアップの下半分にある場合は、キャパシタを PCB 裏面に配置

するのが 適です。

0402 キャパシタをデバイス フッ トプ リ ン トの外側に配置する場合は、 デバイスの外縁から 0.5 インチ以内に配置します (PCB 表面、 裏面いずれの場合も )。

キャパシタの実装 (はんだランド、 ト レース、 ビア) はインダクタンスが小さ くなるよ うに 適化す

る必要があ り ます。 ビアとパッ ドは、 間に ト レースを挟まず、 直接接するよ うに配置します。 これ

らのビアは、 図 2-2 の (C) に示すよ うに、 可能な限りパッ ドの側面に配置して ください。 ビアを

パッ ドの側面に配置する とビア相互の誘導性結合が大き くな り、 実装による寄生インダクタンスが

低減します。図 2-2 の (D) に示すよ うにパッ ドの両側面にビアを配置するダブルビアにする と寄生

インダクタンスをさ らに抑えるこ とができますが、 リ ターン電流が小さ くな り ます。

多くの製造ルールでは、 PCB 表面で FPGA から 0.1 インチ以内にデバイスを実装するこ とが禁止

されています。 また、 製造ルールによっては裏面の実装が禁止されているか、 ビア間の狭いスペー

スに実装パッ ドを配置するだけの形状が確保できず確実なはんだ付けができないといった理由で、

PCB 裏面のデバイス フ ッ ト プ リ ン ト内にキャパシタを配置できないこ とがあ り ます。 これらの

ルールがある とキャパシタ配置の選択肢が狭くな り ますが、 できる限りザイ リ ンクスの配置ガイ ド

ラ インに適合する方法を検討して ください。問題がある場合は、 PCB 製造、組み立て、品質管理部

門と話し合う よ うにして ください。

20 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

PDS の基本的な考え方

こ こでは、 PDS の目的および各部品の特性について説明します。 キャパシタの配置と実装、 PCB形状、 PCB の推奨スタ ッ クアップなどの要点についても説明します。

ノ イズの上限 システム内のデバイスには電源システムによって消費される電流量の要件があるのと同様に、 ク

リーンな電源に関する要件もあ り ます。 ク リーンな電源に関する要件とは、 電源に存在する ノ イズ

量を規定したもので、 これは通常リ ップル電圧 (VRIPPLE) と呼ばれます。ほとんどのデジタル デバ

イスがそ うですが、 Spartan-6 FPGA でも VCC 電源の変動は標準 VCC 値の ±5% 以内でなければ

な り ません。 つま り、 VRIPPLE の Peak-to-Peak 値が標準 VCC の 10% を超えてはならないこ とに

な り ます。 以下、 VCC とい う用語は FPGA の電源 VCCINT、 VCCO、 VCCAUX、 VREF の総称と し

て使用します。 こ こでは、 標準 VCC はデータシートに記載されている標準値と同じ値と仮定しま

す。 そ うでない場合は、 VRIPPLE を調整して 10% 未満に調整する必要があ り ます。

デジタル デバイスが消費する電力は時間によって変動しますが、この変動はあらゆる周波数帯で発

生するため、 広帯域の PDS によって電圧の安定性を維持するこ とが必要になり ます。

• 消費電力変動の低周波成分は、 主にデバイスまたはデバイスの大部分が有効または無効になる

こ とによって生じます。 この大きさは短いもので数ミ リ秒、 長いもので数日の幅があ り ます。

• 消費電力変動の高周波成分は、デバイス内部の個々のスイ ッチング イベン トによって発生しま

す。 これは、 ク ロ ッ ク周波数およびその 初の数次高調波 ( 大約 1GHz) で発生します。

デバイスの VCC の電圧レベルは一定であるため、 必要な電力量の変化は必要な電流量の変化と し

て現れます。PDS では、電源電圧の変化が 小限になるよ うに電流変動を調整する必要があ り ます。

X-Ref Target - Figure 2-2

図 2-2 : 0402 キャパシタのランド と実装の形状例

0402

(A) (C)(B) (D)UG393_c2_02_091809

0402

0.381 mm(15 mils)

0.635 mm(25 mils)

1.07 mm(42 mils)

0.61mm(24 mils)

0402

0.762 mm(30 mils)

0.381 mm(15 mils)

0.61mm(24 mils)

0402

0.762 mm(30 mils)

0.381 mm(15 mils)

0.61mm(24 mils)

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 21UG393 (v1.2) 2010 年 7 月 15 日

PDS の基本的な考え方

実際にデバイスが要求する電流量が変化した場合、 PDS はその変動に即座には反応できません。 こ

のため、 PDS が反応するまでの短時間に、 デバイス側での電圧が変化します。 PDS が反応するま

でに時差が発生する主な要因は 2 つあり、PDS の 2 つの主要部品である電圧レギュレータ とデカッ

プリ ング キャパシタがこれらに該当します。

PDS を構成する中心的な部品となるのが電圧レギュレータです。電圧レギュレータは出力電圧を監

視し、 供給電流量を調整するこ とによって出力電圧を一定に保ちます。 一般的な電圧レギュレータ

は、 この調整を ミ リ秒からマイクロ秒単位で行います。 電圧レギュレータは、 種類にもよ り ますが

DC から数百 kHz まですべての周波数のイベン ト に対して出力電圧を一定に維持する効果があ り

ます (数 MHz まで整流効果のあるレギュレータもあ り ます)。 この範囲を超える周波数で発生する

過渡状態では、 新たに必要となった電流レベルに対する応答に遅延が生じます。

たとえば、 デバイスが要求する電流レベルが数百ピコ秒の間に増加した場合、 電圧レギュレータに

よって必要なレベルの電流が供給されるまで、 デバイスの電圧が低下します。 この遅延は数マイク

ロ秒から数ミ リ秒に及ぶこ とがあ り ます。 そこで、 この遅延の間、 電圧の降下を防ぐためにレギュ

レータの役割を果たす部品が別途必要になり ます。

PDS を構成するも う 1 つの主要な部品となるのが、 デカップ リ ング キャパシタ (バイパス キャパ

シタ) です。 デカップリ ング キャパシタはデバイスの近くでエネルギーを局所的に蓄える役割を果

たします。 ただしキャパシタが蓄えるエネルギーは少量なので、 DC 電力は供給できません (DC 電力は電圧レギュレータから供給されます)。局所的にエネルギーを貯蔵するこ とによって、電流要求

レベルの変化にすばやく反応します。 キャパシタが電源電圧を維持できるのは、 数百 kHz ～数百

MHz ( ミ リ秒からナノ秒) の範囲です。 この範囲外ではデカップリ ング キャパシタは効果があ り ま

せん。

たとえば、デバイスが要求する電流レベルが数ピコ秒の間に増加した場合、デカップリ ング キャパ

シタが必要な電流をデバイスに供給できるまで、 デバイスの電圧が低下します。 デバイス内の電流

に対する要求が変化し、その状態が数ミ リ秒続く場合は、バイパス キャパシタ と同時に機能してい

る電圧レギュレータの出力が変化し、 新しい電流を供給します。

図 2-3 に、 PDS の主な構成要素である電圧レギュレータ、 デカップ リ ング キャパシタ、 電力の供

給を受けるアクティブなデバイス (FPGA) を示します。

図 2-4 に、 さ らに単純化した PDS 回路を示します。 この図には、 周波数に依存する抵抗に分解し

たすべての無効成分を示しています。

X-Ref Target - Figure 2-3

図 2-3 : PDS 回路の簡略図

+

FPGA

LREGULATOR LDECOUPLING

CDECOUPLINGV

UG393_c2_03_091809

22 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

インダクタンスの役割 キャパシタや PCB の電流パスには、電流の流れを妨げるインダクタンス という特性があ り ます。過

渡電流や、 有効範囲よ り高い周波数で発生した変化にキャパシタが瞬時に反応できないのは、 この

インダクタンスが原因です。

インダクタンスは電荷の運動量と考えるこ とができます。 電荷が導体を移動する と、 電流が流れま

す。 電流レベルが変化する と、 電荷の移動速度が変化します。 この電荷には運動量 (蓄えられた磁

界エネルギー ) があるため、 電荷の速度が変化するには時間とエネルギーが必要です。 インダクタ

ンスが大きいほど電荷変化に対する抵抗が大き くな り、電流レベルの変化に時間が必要となり ます。

そして、 電流レベルが変化する際に、 インダクタンスの両端に電圧が発生します。

PDS は、 レギュレータ と数段のデカップ リ ング キャパシタで構成されており、 デバイスの要求電

流レベルの変化に可能な限りすばやく反応します。 要求されるレベルの電流を供給できないと、 デ

バイスの電源の両端にかかる電圧が変化します。 これがノ イズと して観察されます。 キャパシタの

電流パスに大きなインダク タンスがある とデカップ リ ング キャパシタは要求される電流レベルの

変化にすばやく反応できな くなるため、 小限に抑える必要があ り ます。

図 2-3 に示したよ うに、 インダクタンスは FPGA デバイスとキャパシタの間、そしてキャパシタ と

電圧レギュレータの間に発生します。 これらのインダク タンスは、 キャパシタ内およびすべての

PCB 電流パスに対して寄生インダク タンス と して発生するため、 各インダク タンスを 小にする

こ とが重要です。

キャパシタの寄生インダクタンス 通常、 バイパス キャパシタで も重要な特性と考えられるのが容量 (キャパシタンス) です。 電源

システム アプ リ ケーシ ョ ンでは、 寄生インダク タンス (ESL) もそれに劣らず重要な特性と されま

す。 寄生インダク タンスの量は、 キャパシタのパッケージ寸法 (ボディ サイズ) によって決定しま

す。 一般に、 物理的なサイズが小さいキャパシタほど寄生インダクタンスの値が小さ くな り ます。

デカップリ ング キャパシタは、 以下の基準で選択します。

• 容量が決まっている場合は、 パッケージ サイズが 小のものを選択する。

または

• パッケージ サイズが決まっている場合は (すなわちインダク タンスが同じ )、容量が 大のもの

を選択する。

X-Ref Target - Figure 2-4

図 2-4 : さらに簡略化した PDS 回路図

lTRANSIENT

FPGA

ug393_c2_04_091809

ZP(f) VRIPPLE

+

−+

V

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 23UG393 (v1.2) 2010 年 7 月 15 日

PDS の基本的な考え方

キャパシタの中で も小型なのはチップ型の表面実装キャパシタです。ディ スク リート デカップ リ

ング キャパシタを使用する場合はこのタイプのものを選択するよ うにしてください。

• 0.01µF のきわめて容量の小さいものを含め、100µF 以下の容量には、一般に X7R または X5Rタイプのキャパシタを使用します。 これらのキャパシタは寄生インダク タンス と ESR が小さ

く、 温度特性も条件を満たします。

• 100µF ～ 1000µF の大きな容量では、タンタル キャパシタを使用します。 これらのキャパシタ

は寄生インダク タンスが小さ く、 ESR は中程度です。 このためファ ク タ Q が小さ く、 きわめ

て広範囲の周波数で効果があ り ます。

入手性やその他の理由でタンタル キャパシタを使用できない場合は、 低 ESR、 低インダク タンス

の電解キャパシタを使用できますが、 ESR と ESL がタンタル キャパシタ と同等でなければなり ま

せん。特性が同じなら、その他の新技術によるキャパシタ (Os-Con、POSCAP、ポ リマー電解 SMTなど) も利用できます。

どのよ うな種類のキャパシタも、実際には容量以外にインダクタンス と抵抗という特性があ り ます。

図 2-5 に、 実際のキャパシタの寄生モデルを示します。 実際のキャパシタは、 抵抗 (R)、 インダク

タ (L)、 キャパシタ (C) を直列に接続した RLC 回路と して扱う必要があ り ます。

図 2-6 は、 実際のキャパシタのインピーダンス特性を示したものです。 グラフには、 キャパシタの

容量と寄生インダクタンス (ESL) も破線で表しています。これら 2 つの線を組み合わせる と、RLC回路の全インピーダンス特性が得られ、 その先端の鋭さはキャパシタの ESR によって決定します。

容量が大き くなる と容量を表す線は左下方向へ移動します。 一方、 寄生インダクタンスが小さ くな

る と、 インダクタンスを表す線は右下方向へ移動します。 パッケージが同じならキャパシタの寄生

インダクタンスは一定であるため、 インダクタンスを表す線は固定されます。

X-Ref Target - Figure 2-5

図 2-5 : 理想ではな く実際のキャパシタの寄生モデル

X-Ref Target - Figure 2-6

図 2-6 : 全インピーダンス特性に対する寄生成分の影響

C

ESL

ESR

ug393_c2_05_091809

(C)

(E

ug393_c2_06_091809

24 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

したがって、 同一パッケージで異なるキャパシタを選択する場合、 容量を表す線は図 2-8 に示した

よ うに固定されたインダクタンスの線に沿って上下に移動します。

低周波帯域におけるキャパシタのインピーダンスを小さ くするには、 キャパシタを大き く します。

高周波帯域のインピーダンスを小さ くするには、 キャパシタのインダクタンスを小さ く します。 同

じパッケージで容量の大きなものを指定可能な場合があ り ますが、 あるパッケージでキャパシタの

インダクタンスを小さ くするには、 キャパシタを追加して並列に接続する必要があ り ます。 キャパ

シタを並列に接続する とその分寄生インダクタンスが分割され、 同時に容量も増加します。 こ うす

る と、 高周波帯域と低周波帯域のインピーダンスを同時に小さ くできます。

PCB 電流パスのインダクタンス PCB の電流パスにおける寄生インダクタンスの原因には、 次の 3 つがあ り ます。

• キャパシタの実装

• PCB の電源プレーンとグランド プレーン

• FPGA の実装

キャパシタの実装によるインダクタンス

キャパシタの実装とは、 PCB 上でのキャパシタのはんだランド、 ランド とビアの間の ト レース (ないこ と もある)、 ビアをいいます。

形状にもよ り ますが、 2 端子キャパシタの場合、 ビア、 ト レース、 キャパシタ実装パッ ドによって

300pH ～ 4nH のインダクタンスが生じます。

電流パスのインダクタンスは電流が流れるループの面積に比例するため、 この面積を 小にするこ

とが重要です。 図 2-7 に示すよ うに、 ループは一方の電源プレーンからビア、 接続ト レース、 ラン

ドを通ってキャパシタへ至り、 そこからも う一方のランド、 接続ト レース、 ビアを通っても う一方

のプレーンに至るまでのパスで形成されます。

X-Ref Target - Figure 2-7

図 2-7 : キャパシタを実装した PCB の断面図 (例)

0402

PCB

GND

VCC

UG393_c2_07_091809

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 25UG393 (v1.2) 2010 年 7 月 15 日

PDS の基本的な考え方

接続ト レースの長さは実装による寄生インダクタンスに特に大きな影響を与えるため、 使用する場

合はできる限り広く短く します。 可能な限り、 図 2-1 の (A) のよ う な接続ト レースの使用は避け、

図 2-1 の (B) のよ うにビアと ランドを直接接するよ うに配置してください。図 2-1 の (C) のよ うに

キャパシタのランド側面にビアを配置するか、 図 2-1 の (D) のよ うにビア数を倍にする と、 実装に

よる寄生インダクタンスがさ らに抑えられます。

PCB 製造工程によっては、寄生インダクタンスを抑える形状と してパッ ド内にビアを配置できる場

合があ り ます。 1 つのランドに複数のビアを使用する方法は、 キャパシタ本体の端ではなく側面に

太い端子を配置した逆アスペク ト比のキャパシタなど、 超低インダクタンスのキャパシタで特に重

要になり ます。

複数のキャパシタで 1 つビアを共用し、狭い面積に多くの部品を実装しよ う とする PCB レイアウ ト

をよ く見かけますが、 こ う した手法はいかなる場合においても使用しないでください。既にキャパシ

タが接続されているビアに別のキャパシタを接続しても、 PDS の特性はほとんど改善されません。

キャパシタの総数を減らし、 ランド とビアの数を 1:1 の比で使用する方がよい特性が得られます。

一般に、 キャパシタの実装 (ランド、 ト レース、 ビア) によるインダクタンスは、 キャパシタ自体の

寄生自己インダクタンス と同じかそれ以上になり ます。

プレーンのインダクタンス PCB の電源プレーンとグランド プレーンから も インダク タンスが発生します。 この大きさは、 プ

レーンの形状によって決定します。

電源およびグランド プレーンでは、電流はある 1 点から別の 1 点へと流れる際に広がりながら進み

ます (これは表皮効果と似た特性によるものです)。 このため、 プレーンのインダクタンスは拡散イ

ンダク タンス (単位は H/square) で表されます。 このインダク タンスの大きさはプレーンのサイズ

ではなく形状によって決定するため、 面積は重要ではあ り ません。

拡散インダクタンスは通常のインダクタンス と同じよ うに作用し、電源プレーン (導体) の電流量の

変化に抵抗を与えます。 インダクタンスがある とデバイスの過渡電流に対するキャパシタの反応が

遅くなるため、 この値を可能な限り小さ くする必要があ り ます。 プレーンの X-Y 方向の形状は設

計者では調整できないため、 拡散インダクタンス値を調整します。 この値は、 電源プレーンとグラ

ンド プレーンを絶縁している誘電体の厚さによって決定します。

高周波の電源分配システムの場合、電源プレーンとグランド プレーンはペアと して作用し、それぞ

れのインダクタンスが一体化して存在します。 このペアの拡散インダクタンスは、 電源プレーンと

グランド プレーンの間隔によって決定します。 間隔が近い (誘電体の厚さが薄い) ほど拡散インダ

クタンスは小さ くな り ます。表 2-3 に、厚さの異なる FR4 誘電体の拡散インダクタンスの概算値を

示します。

表 2-3 : 厚さの異なる FR4 誘電体の電源プレーンとグランド プレーンの間の容量と拡散インダクタンス

誘電体の厚さ インダクタンス 容量

(ミ クロン) (mil) (pH/square) (pF/in2) (pF/cm2)

102 4 130 225 35

51 2 65 450 70

25 1 32 900 140

26 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

VCC プレーンと GND プレーンの間隔が近いほど拡散インダクタンスの値は小さ くなるため、 PCBスタ ッ クアップでは、 可能な限り VCC プレーンと GND プレーンを隣接させてください。 VCC プレーンと GND プレーンを隣接させた構造をサンド イ ッチと呼ぶこ とがあ り ます。従来の技術 ( リー

ド フレーム、 ワイヤ ボンド パッケージ) では VCC と GND のサンド イ ッチ構造は必ずしも必要あ

り ませんでしたが、 高速、 高密度のデバイスで要求される速度と電力に対応するために 近では必

要となるケースが増えています。

電源プレーンとグランド プレーンをサンド イ ッチ構造にする と、電流パスのインダクタンスが小さ

くなるだけでなく、 高周波のデカップリ ング容量が大き くな り ます。 これは、 プレーンの面積が大

き くな り、電源プレーンとグランド プレーンの間隔が狭くなるためです。表 2-3 には、平方インチ

当たりの容量の値も示してあ り ます。

FPGA の実装によるインダクタンス

FPGA の電源ピン (VCC と GND) を接続する PCB のはんだランド とビアも、 全体的な電源回路に

おける寄生インダク タンスの要因とな り ます。 従来の PCB 技術では、 はんだランドの形状と ド ッ

グボーン形状はほぼ固定されており、 これらの寄生インダクタンスはほとんど変化しません。 ビア

の寄生インダクタンスは、 ビアの長さ と反対方向の電流パス同士の間隔によって決定します。

こ こでのビアの長さ とは、 FPGA のはんだランドから VCC または GND プレーンまで過渡電流を

伝達するビアの長さをいいます。 ビアのその他の部分 (電源プレーンから PCB 裏面まで) はビアの

寄生インダク タンスには影響しません (はんだランドから電源プレーンまでのビアの長さが短いほ

ど寄生インダクタンスは小さ くな り ます)。FPGA の実装によるビアの寄生インダクタンスを小さ く

するには、 VCC プレーンと GND プレーンをできる限り FPGA に近接 (PCB スタ ッ クアップの表

面に近づける) させます。

反対方向の電流パス同士の間隔は、デバイスのピン配置によって決定します。 VCC と GND ビアの

ペアに流れる電流など、反対方向の電流には常にインダクタンスが発生します 2 つの反対方向のパ

ス同士の誘導性結合が大きいほど、 ループの総インダクタンスは小さ くな り ます。 したがって、 可

能な限り VCC と GND のビアを近くに配置します。

FPGA 直下のビア領域には多くの VCC および GND ビアがあ り、 総インダク タンスはビア同士の

間隔によって決定します。

• コア電源 (VCCINT および VCCAUX) の場合、VCC ピンと GND ピンが反対方向の電流となり ます。

• I/O 電源 (VCCO) の場合、 任意の I/O とそのリ ターン電流のパス (VCCO または GND ピン) が反対方向の電流とな り ます。

寄生インダクタンスを小さ くするには、 次の方法があ り ます。

• VCCINT と GND を BGA パッケージの中心部に格子状に配置する。

• VCCO ピンと GND ピンを I/O ピンの間に分散して配置する。

BGA パッケージでは、 FPGA のピン配置によって PCB ビアの配置が決定します。 PCB 設計者は

反対方向の電流パスの間隔を決定できませんが、 キャパシタの実装によるインダクタンス と FPGAの実装によるインダクタンスの ト レードオフによって調整できます。

• どちらの実装によるインダクタンスも、 電源プレーンを PCB スタ ッ クアップの上半分に配置

し、 キャパシタを PCB 表面に配置してキャパシタのビア長を短くするこ とで小さ くできます。

• 電源プレーンを PCB スタ ッ クアップの下半分に配置する場合は、 PCB の裏面にキャパシタを

配置する必要があ り ます。 この場合、 FPGA 実装用のビアが長くなるので、キャパシタを PCB表面に配置してキャパシタ実装用ビアも長くするのは得策ではあ り ません。PCB 裏面と電源プ

レーンの距離が短いため、 キャパシタは裏面に実装するよ うにします。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 27UG393 (v1.2) 2010 年 7 月 15 日

PDS の基本的な考え方

PCB スタ ックアップと基板層の順序

VCC と GND プレーンを PCB スタ ッ クアップのどこに配置するか (基板層の順序) によって電流パ

スの寄生インダクタンスは大き く変化します。 このため、 基板層の順序はデザインの初期段階で十

分に検討しておく必要があ り ます。

• 優先度の高い電源は FPGA の近く (PCB スタ ッ クの上) に配置する。

• 優先度の低い電源は FPGA から遠く (PCB スタ ッ クの下) に配置する。

電源の過渡電流が大きい場合は、VCC プレーンを PCB スタ ッ クアップの表面 (FPGA 側) 近くに配

置します。 これによ り、 電流が VCC および GND プレーンに到達するまでに流れる VCC ビアと

GND ビアの長さ (垂直方向の距離) を短くできます。 拡散インダクタンスを小さ くするには、 PCBスタ ッ クアップ内のすべての VCC プレーンの隣に GND プレーンを配置します。高周波電流は表皮

効果によって密に結合し、VCC プレーンに隣接する GND プレーンには、VCC プレーンと対になる

電流の大半が流れるよ うにな り ます。 このため、隣接する VCC プレーンと GND プレーンはペアと

して扱われます。

一般に、PCB スタ ッ クは誘電体の厚さ とエッチング後の銅箔エリ アを中心と して対称でなければな

らないとい う製造上の制約があるため、 VCC プレーン と GND プレーンのペアをすべて PCB スタ ッ クアップの上半分に配置できない場合があ り ます。そこで、PCB 設計者は VCC と GND プレー

ンのペアの優先度を決定する必要があ り ます。 過渡電流の大きなペアの優先度を高く してスタ ッ ク

アップのできる限り上に配置し、過渡電流の小さなペア (またはノ イズ耐性の高いペア) の優先度を

低く してスタ ッ クアップの下半分に配置します。

キャパシタの有効周波数帯域 すべてのキャパシタで、デカップリ ング キャパシタ と して有効周波数帯域は限られています。 この

周波数帯の中心周波数をキャパシタの自己共振周波数 (FRSELF ) といいます。 有効な周波数帯域は

キャパシタごとに異なり ます。 キャパシタの ESR によってキャパシタの Q ファ ク タが決定し、 Qファ ク タによって有効な周波数帯域が決定します。

• 一般に、 タンタル キャパシタは有効周波数帯域が非常に広いのが特長です。

• セラ ミ ッ ク チップ キャパシタは ESR が小さ く、有効周波数帯域が非常に狭い傾向があり ます。

理想的なキャパシタは容量成分のみで構成されますが、 現実のキャパシタはこのよ うに ESL (寄生

インダクタンス) や ESR (寄生抵抗) の成分も含みます。 これらの寄生成分が直列に作用して RLC回路が形成されます (図 2-5)。 RLC 回路の共振周波数がキャパシタの自己共振周波数となり ます。

RLC 回路の共振周波数は式 2-1 で求められます。

式 2-1

自己共振周波数を求めるも う 1 つの方法と して、 等価 RLC 回路のインピーダンス曲線の 小点を

見つける という方法があ り ます。 インピーダンス曲線は、 SPICE シ ミ ュレータで周波数スイープを

用いて計算または生成できます。 インピーダンス曲線を求めるその他の方法については、 「シ ミ ュ

レーシ ョ ン方法」 を参照して ください。

キャパシタの自己共振周波数と、 キャパシタをシステムの一部と して実装した場合の実効共振周波

数 (FRIS) は区別して考える必要があ り ます。後者は、 キャパシタの寄生インダクタンスに加え、 ビ

ア、プレーン、そしてキャパシタ と FPGA を接続する ト レースのインダクタンスを含めた共振周波

数を表します。

F 1

2 LC-------------------=

28 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

キャパシタの自己共振周波数 FRSELF 値 (キャパシタのデータシートに記載) は、システムに実装後

の実効共振周波数 FRIS よ り もかな り高くな り ます。 重要なのは実装した場合のキャパシタの性能

であるため、 PDS で使用するキャパシタを評価する際は実効共振周波数を使用します。

実装後の寄生インダクタンスは、 キャパシタの寄生インダクタンス と PCB ランド、 接続ト レース、

ビア、 電源プレーンのインダク タンスを合計したものです。 キャパシタを PCB の裏面に実装した

場合は、PCB スタ ッ クアップの厚さ と同じ長さのビアを通ってデバイスに接続されます。 終的な

板厚が 1.524mm (60mil) の PCB の場合、 ビア同士の間隔にもよ り ますが約 300pH ～ 1,500pH が

キャパシタの実装による寄生インダク タンス (LMOUNT) と して生じます。 ビア同士の間隔と PCBの厚さが広くなる と、 インダクタンスが大き くな り ます。

システムにおけるキャパシタの総寄生インダク タンス (LIS) を求めるには、 キャパシタの寄生イン

ダクタンス (LSELF) と実装による寄生インダクタンス (LMOUNT) を合計します。

LIS = LSELF + LMOUNT 式 2-2

たとえば、0402 サイズの X7R セラ ミ ッ ク チップ キャパシタを使用した場合は次のよ うになり ます。

C = 0.01F (ユーザーが選択)

LSELF = 0.9nH (キャパシタのデータシート記載のパラ メータ)

FRSELF = 53MHz (キャパシタのデータシート記載のパラ メータ)

LMOUNT = 0.8nH (PCB 実装の形状に基づく )

システムにおける実効寄生インダクタンス (LIS) を求めるには、 ビアの寄生成分を加えます。

LIS = LSELF + LMOUNT = 0.9nH + 0.8nH LIS = 1.7nH 式 2-3

例に示した値を使用して、 実装後のキャパシタの共振周波数 (FRIS) を求めます。 式 2-1 よ り、 次

のとおり とな り ます。

式 2-4

式 2-5

FRSELF は 53MHz ですが、 FRIS はそれよ り も低く、 38MHz とな り ます。実装によるインダクタン

スを加える と、 実効周波数帯域は低くな り ます。

デカップ リ ング キャパシタは、 共振周波数付近の狭い周波数帯域でのみ有効であるため、 複数の

キャパシタを組み合わせてデカップ リ ング ネッ ト ワークを形成する際は、 共振周波数を考慮して

キャパシタを選択する必要があ り ます。 このよ うに、 キャパシタの実効周波数は本来の共振周波数

よ り もはるかに高くなったり低くなったり します。 前述のよ うに、 キャパシタは容量が異なっても

パッケージが同一の場合はインダクタンス曲線が同じになり ます。 図 2-8 に示すよ うに、 キャパシ

タがインダクタ と して働く部分の周波数特性はすべてのキャパシタで同じです。

FRIS1

2 LISC-----------------------=

FRIS1

2 1.79–10 H 0.01

6–10 F --------------------------------------------------------------------------------- 38

610 Hz==

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 29UG393 (v1.2) 2010 年 7 月 15 日

PDS の基本的な考え方

キャパシタの反共振

FPGA の PDS で複数のキャパシタを組み合わせた場合、 PDS 全体のインピーダンスに反共振スパ

イ クが生じる とい う問題があ り ます。 このスパイ クは、 PDS 内のエネルギー蓄積素子 (固有容量、

ディ スク リート キャパシタ、寄生インダクタンス、電源/グランド プレーン) の不適切な組み合わせ

によって発生します。

反共振は、 高周波 PCB キャパシタ と PCB プレーンのキャパシタンスの間で発生します。 一般に、

電源プレーンとグランド プレーン間のキャパシタンスは Q ファ ク タが高くな り ます。 高周波 PCBキャパシタの Q ファ クタも高いと、高周波のディスク リート キャパシタ とプレーンのキャパシタン

スが交差する点で高インピーダンスの反共振ピークが発生する こ とがあ り ます。 この周波数で

FPGA が (スティ ミ ュラス と して) 大きな過渡電流を必要とする場合、 ノ イズ電圧が大き くなり ます。

この問題を解決するには、高周波の個別のキャパシタの特性または VCC と GND プレーンの特性を

変更するか、あるいは FPGA のアクティビティを共振周波数から離れた別の周波数に移動する必要

があ り ます。

キャパシタの配置に関する基礎 デカップリ ング機能を有効にするには、 キャパシタをデカップリ ング対象のデバイスの近くに配置

する必要があ り ます。

FPGA とデカップリング キャパシタの間隔が大き くなると、電源プレーンとグランド プレーンで電流

の流れる距離が長くなり、 デバイスとキャパシタ間の電流パスのインダクタンスも大き くなります。

この電流パス (キャパシタの VCC 側から FPGA の VCC ピン、そして FPGA の GND ピンからキャ

パシタの GND 側へと電流が流れるループ) のインダク タンスは、 ループの面積に比例します。 こ

の面積を小さ くする と インダクタンスも小さ くな り ます。

デバイス とデカップリ ング キャパシタの距離を短くする と インダクタンスが小さ くな り、過渡電流

が流れやすくな り ます。ただし一般的な PCB のサイズを考える と、この横方向の移動よ り も FPGAのノ イズ源と実装済みキャパシタの位相関係の方が重要になり ます。

X-Ref Target - Figure 2-8

図 2-8 : 実効周波数の例

(Z)

ug393_c2_08_091809

F2

0805

0805

0.47 μF

4.7 μF

F2 Z

30 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

キャパシタがどの程度有効であるかは、FPGA のノ イズ源と実装済みキャパシタの位相関係によって

決定します。キャパシタが特定の周波数 (たとえばキャパシタの共振周波数) で過渡電流を供給できる

よ うにするには、 位相関係がその周波数に対応する周期の整数分の 1 以内でなければなり ません。

キャパシタの配置によって、 キャパシタ と FPGA の伝送ラインとなるインターコネク ト (この場合

は電源プレーンとグランド プレーンのペア) の長さが決定します。 このインターコネク トで生じる

伝搬遅延が重要な要素とな り ます。

FPGA のノ イズはいくつかの周波数帯域で発生しますが、デカップリ ング キャパシタが対応する周

波数帯域はそのサイズによって異なり ます。 キャパシタの配置は、 各キャパシタの有効周波数に基

づいて決定します。

FPGA の要求電流レベルが変化する と、 電源プレーンとグランド プレーンのある一点で局所的に

PDS 電圧にわずかな乱れが生じます。 これに対処するには、 デカップ リ ング キャパシタはまず電

圧の変化を検知する必要があ り ます。

FPGA の電源ピンで電圧に変化が生じてからキャパシタがそれを検知するまでの間には有限の遅

延 (式 2-6) が発生します。

式 2-6

FR4 は、 電源プレーンが埋め込まれている PCB の誘電体です。

これとは別に、補償電流がキャパシタから FPGA に流れる際にも同じ長さの遅延が発生します。つ

ま り、 FPGA で過渡電流が発生してから、 FPGA 側でその過渡状態が解消されるまでに、 往復分の

遅延が生じるこ とにな り ます。

• 配置要求される周波数の波長の 1/4 よ り も間隔が広い場合、 FPGA にはほとんどエネルギーが

伝達されません。

• FPGA に伝達されるエネルギーは、波長の 1/4 で 0% で、距離が 0 のと きに 100％ とな り ます。

• FPGA 電源ピンから波長の 1/4 の整数分の 1 にあたる距離にキャパシタを配置する と、 FPGAに効果的にエネルギーが伝達されます。 この波長の 1/4 に対する比率は小さい値とする必要が

あ り ます。 これは、キャパシタは共振周波数をわずかに越える周波数 (短い波長) でも有効であ

るためです。

実際のアプリ ケーシ ョ ンでは、 1/4 波長の 1/10 が目安となり ます。 つま り、 デカップリ ング対称と

なる電源ピン波長の 1/40 以内の距離にキャパシタを配置します。 この波長は、 実装済みキャパシ

タの共振周波数 FRIS に対応します。

多数の外付け終端抵抗やト ランシーバの受動電源フ ィルタを使用する場合は、デカップリ ング キャ

パシタよ り も これらの配置を優先します。 デバイスを中心とする同心円状に、 まず終端抵抗と ト ラ

ンシーバ電源フ ィルタをデバイスの も近くに配置し、次にデカップリ ング キャパシタを値の小さ

いものから順に配置します。

VREF 安定化キャパシタ VREF 電源を安定化するには、 各ピンに 1 つのキャパシタを使用し、 できる限り VREF ピンの近く

に配置します。 キャパシタは、 0.022µF ～ 0.47µF の範囲のものを使用します。 VREF キャパシタの

大の役割は、 VREF ノードのインピーダンスを抑え、 これによってク ロス トークのカップ リ ング

を低減させるこ とにあ り ます。 低周波のエネルギーは不要なため、 値の大きなキャパシタは必要あ

り ません。

Time Delay Distance from the FPGA power pins to the capacitorSignal propagation speed through FR4 dielectric

------------------------------------------------------------------------------------------------------------------------------=

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 31UG393 (v1.2) 2010 年 7 月 15 日

シミ ュレーシ ョ ン方法

電源の共通化 VCCAUX 電源のノ イズ レベルには、 VCCAUX と VCCO 電圧レールに別々の電源を用います。 ただ

し、 『Spartan-6 FPGA データシート 』 に記載された VCC 入力の推奨動作条件が満たされている場

合は、VCCAUX ピンと VCCO ピン (2.5V または 3.3V) の電源を共通にしてもかまいません。同じ条

件で、 1.2V の VCCO を使用する場合は、 VCCO と VCCINT の電源を共通にできます。 GTP ト ラン

シーバの VCC ピンの電源は、 ボード上のほかの電源レールとは一緒にしないでください。

未接続の VCCO ピン

FPGA の I/O ピン数がデザインで必要なピン数よ り もはるかに多い場合など、FPGA の I/O バンク

が 1 つ以上未使用のまま となるこ とがあ り ます。 このよ うなと きは、 そのバンクに関連する VCCOピンを未接続のままにする方が、 PCB レイアウ トの制約が緩和される場合があ り ます (電源および

グランド プレーンにビア アンチパッ ドによる ク リ アランスが少なくなる、 ピン付近での入出力信

号パスの障害物が少なくなる、 プレーン層と して使用していた銅箔をほかのプレーンレッ トに使用

できるなど)。

未使用の I/O バンクの VCCO ピンをフロート状態にしておく と、 これらのピンやバンク内の I/O ピンに対する ESD 保護のレベルも緩和できます。 BGA ピン配置の内側の列では、はんだボールを未

接続でも ESD イベン トが発生する可能性は低いため、 リ スクはそれほど高くあ り ません。 しかし、

QFP パッケージの周囲に露出したピンでは ESD イベン トが発生する可能性があ り ます。 このよ う

なパッケージでは、未使用 I/O バンクの VCCO ピンを隣接する I/O バンクの VCCO に接続してくだ

さい。

シミ ュレーシ ョ ン方法

PDS の特性を予測するためのシ ミ ュレーシ ョ ン方法には、非常にシンプルなものから複雑なものま

でさまざまです。 正確なシ ミ ュレーシ ョ ン結果を得るには、 非常に高度なシ ミ ュレータで長時間の

シ ミ ュレーシ ョ ンを行う必要があ り ます。

もシンプルなシ ミ ュレーシ ョ ン方法の 1 つに、 基本的な RLC を一括して扱うシ ミ ュレーシ ョ ン

があ り ます。 この方法では PDS の分布定数モデルと しては考慮されませんが、 大きな反共振が起

こらないよ うにデカップリ ング キャパシタの選択と検証を行う用途には役立ちます。

RLC を一括して扱う シ ミ ュレーシ ョ ンは、 SPICE などの回路シ ミ ュレータを用いて行う方法と、

MathCAD や Microsoft Excel などの数学系ツールを用いて行う方法があ り ます。 Istvan Novak 氏は、 RLC を一括して扱う インピーダンス計算を行うための無料 Excel スプレッ ドシート をはじめ、

PDS シ ミ ュレーシ ョ ンに役立つ各種ツールを以下の Web サイ トで公開しています。

http://www.electrical-integrity.com

表 2-4 にも示すよ うに、EDA ツール ベンダーからも PDS のデザインとシ ミ ュレーシ ョ ン用のツー

ルが提供されています。 これらのツールは、 簡単なものから複雑なものまでさまざまな種類があり

ます。

表 2-4 : PDS のデザインとシミ ュレーシ ョ ンのための EDA ツール

ツール ベンダー Web サイ ト

ADS Agilent http://www.agilent.com

Siwave、 HFSS Ansoft http://www.ansoft.com

Specctraquest Power Integrity Cadence http://www.cadence.com

32 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

PDS の計測

PDS が適切かど うかは、 計測によって判断できます。 PDS のノ イズ計測は非常に特殊な作業であ

り、 多くの特別な手法が開発されています。 こ こでは、 ノ イズの大きさ と スペク ト ラムの計測につ

いて説明します。

ノ イズ量の計測 ノ イズの計測は、 現実に即したテス ト パターンを実行中のデザインに対して、 広帯域のオシロス

コープ (3GHz 以上のオシロスコープと 1.5GHz のプローブまたは同軸ケーブルによる直接接続)を用いて行う必要があ り ます。 測定点はデバイスの電源ピンか、 High または Low に駆動した未使

用の I/O ピンと します (これをスパイホール計測と呼びます)。

VCCINT と VCCAUX は PCB の裏面にあるビアでのみ計測可能です。 VCCO も この方法で計測でき

ますが、 同一のバンクの未使用 I/O ピンで静的 (ロジッ ク レベルの固定された) 信号を計測した方

が正確な結果が得られます。

PCB の裏面でノ イズを計測する際は、 計測点と FPGA の間のパスにあるビアの寄生要素を考慮す

る必要があ り ます。 一般に、 このパスで発生する電圧降下はノ イズと反対方向であるため、 オシロ

スコープでの計測では考慮されません。

PCB 裏面のビアの計測には潜在的な問題もあ り ます。 それは、 デカップ リ ング キャパシタがデバ

イス直下に実装されているこ とが多く、 その場合、 キャパシタのランドが PCB 表面の ト レースで

VCC および GND ビアに直接接続されている という点です。 これらのキャパシタは、高周波 AC 電流のシ ョート回路と して作用するため、 計測が難し くな り ます。 このよ うなキャパシタを計測サイ

トから取り除き、 計測時にシ ョート しないよ うにして ください (その他のキャパシタは、 実際のシ

ステムの動作を反映するために残します)。

VCCO のノ イズを計測する際は、 ロジッ ク 1 またはロジッ ク 0 を駆動するよ うに設定した I/O ピン

を測定点とできます。 通常、 この 「スパイホール」 にはバンク内のほかの信号と同じ I/O 規格を使

用して ください。 静的なロジッ ク 0 を計測する と、 ビクテ ィ ム側に発生したク ロス トーク (ビア

フ ィールド、 PCB 配線、 パッケージ配線) を観察できます。 静的なロジッ ク 1 を計測しても同じク

ロス トーク成分を見るこ とができますが、それ以外に I/O バンクの VCCO ネッ トに存在する ノ イズ

も観察できます。 静的ロジッ ク 1 で計測したノ イズから静的ロジッ ク 0 で計測したノ イズを (時間

の一貫性を維持したまま) 差し引く と、 ダイにおける VCCO のノ イズがわかり ます。 正確な結果を

得るには、静的ロジッ ク 0 と静的ロジッ ク 1 のノ イズを同じ I/O で計測する必要があ り ます。つま

り、両ロジッ ク状態の時間領域の波形情報を保存しておき、MATLAB や Excel などの算術計算ツー

ルで後処理を行い、 2 つの波形の減算を実行します。

Speed 2000、PowerSI、PowerDC、

OptimizePI Sigrity http://www.sigrity.com

Hyperlynx PI Mentor http://www.mentor.com

表 2-4 : PDS のデザインとシミ ュレーシ ョ ンのための EDA ツール (続き)

ツール ベンダー Web サイ ト

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 33UG393 (v1.2) 2010 年 7 月 15 日

PDS の計測

オシロスコープでの計測方法

オシロスコープで電源システムのノ イズを測定するには基本的に 2 つの方法があ り ますが、 これら

はそれぞれ目的が異なり ます。 1 つは可能性のあるすべてのノ イズ イベン ト を調べる方法で、 も う

1 つは個々のノ イズ源を調べるのに役立つ方法です。

• オシロスコープを無限残光モードに設定し、 長時間 (数秒～数分) のノ イズをすべて測定しま

す。 デザインに複数のモードがあ り、 使用する リ ソースの種類や量が異なる場合は、 オシロス

コープでノ イズを計測中にこれらすべてのモードで動作させ、 それぞれの状態でのノ イズを測

定する必要があ り ます。

• オシロスコープをアベレージ モードに設定し、既知のアグレッサ イベン トで ト リガします。こ

れによ りアグレッサ イベン ト と相関のある ノ イズ量がかかり ます (アグレッサに対して非同期

のイベン トはすべて平均化処理によって除去されます)。

電源システムのノ イズは、 局所的なノ イズ現象の影響を除去するため、 FPGA のいくつかの位置で

測定して ください。

サンプル デザインの VCCO ピンのノ イズをアベレージ モードで計測した結果を図 2-9 に示します。

この例では、 I/O バス インターフェイスのクロ ッ クを ト リガと して、 250Mb/s で 1-0-1-0 パターン

を送出しています。

X-Ref Target - Figure 2-9

図 2-9 : 複数の I/O によって 250Mb/s でパターンを送出し、

VCCO 電源をアベレージ モードで計測した結果

ug393_c2_09_091809

34 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

同じデザインでさ らに多くの種類の I/O パターンを送出し、 無限残光モードでノ イズを計測した結

果を図 2-10 に示します。 無限残光モードでは、 プライマ リ アグレッサとの相関の有無にかかわら

ず長時間にわたるすべてのノ イズ イベン トが計測されるため、電源システムのすべての逸脱が表示

されます。

図 2-9 と図 2-10 に示した計測結果は、 Peak-to-Peak のノ イズを表しています。 このノ イズが仕様

の許容電圧範囲 (データシートに記載された VCC の ±5%) を超えている場合、デカップリ ング ネッ

ト ワークが不適切であるか、 PCB レイアウ トに問題があるこ とにな り ます。

ノ イズ スペク ト ラムの計測 デカップリ ング ネッ ト ワークを改善するには、 ノ イズの量を計測するだけでは不十分です。 ノ イズ

が発生する周波数を特定するには、 ノ イズの電源スペク ト ラムを計測する必要があ り ます。これは、

スペク ト ラム アナライザ、 または広帯域のオシロスコープと数学手法の FFT の組み合わせによっ

て行います。

FFT 数値演算関数をオシロスコープに組み込むこ と もできますが、 多くの場合、 これらの関数では

十分な分解能が得られず、 ノ イズ スペク ト ラムを明確に把握できません。 も う 1 つの方法と して、

オシロスコープで時間領域のデータを長時間にわたって収集し、MATLAB など FFT をサポート し

たソフ ト ウェアで後処理を行い周波数領域に変換する方法もあ り ます。 この方法には、 ユーザーの

目的に合わせて自由に分解能を設定できる という利点があ り ます。 これらの数学的方法を利用でき

ない場合は、 時間領域の波形を観測してノ イズ個々の周期性を推定し、 ノ イズの周波数成分を近似

的に求めるこ とができます。

スペク ト ラム アナライザは、入力された電圧信号の周波数を示す周波数領域用の測定器です。 これ

を使用する と、 PDS の不適切な周波数帯域を正確に特定できます。

X-Ref Target - Figure 2-10

図 2-10 : 同じ電源を無限残光モードで計測した結果

ug393_c2_10_091809

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 35UG393 (v1.2) 2010 年 7 月 15 日

PDS の計測

ある特定の周波数でノ イズが過剰な場合、その周波数ではデバイスの過渡電流条件に対して PDS のインピーダンスが高すぎるこ とを示しています。 この情報を利用して、 PDS がその周波数での過渡

電流に適切に対応するよ うにデザインを変更できます。 具体的には、 実効周波数がノ イズの周波数

に近いキャパシタを追加するか、 またはク リ テ ィカルな周波数における PDS のインピーダンスを

小さ く します。

ノ イズ スペク ト ラムの計測も、 Peak-to-Peak のノ イズ計測と同様、 デバイスの直下で静的な Highまたは Low に駆動するよ う設定されている I/O で行います。 スペク ト ラム アナライザでは、 アク

ティブ プローブではなく 50 のケーブルで計測データを取り込みます。

• 計測ケーブルを接続する方法と しては、 同軸コネクタをデバイス近くの電源プレーンとグラン

ド プレーンに接続する という方法が考えられます。しかし実際にこの方法を利用できるこ とは

ほとんどあ り ません。

• そこでも う 1 つの方法と して、デバイス近くのデカップリ ング キャパシタを 1 つ取り除き、そ

のランドに計測ケーブルを接続します。 ケーブルの芯線とシールドはキャパシタのランドに直

接はんだ付けします。あるいは、プローブ ステーシ ョ ンを用いて 50 の RF プローブでデカッ

プリ ング キャパシタのランドに触れる という方法もあ り ます。

スペク ト ラム アナライザのフロン トエンド回路は敏感なため、保護のために DC ブロ ッキング キャ

パシタまたはアッテネータ (減衰器) を直列に挿入します。 これによ り、 スペク ト ラム アナライズ

がデバイスの電源電圧から保護されます。

図 2-11 は、複数の I/O から 100MHz でパターンを送出した場合の VCCO 電源における ノ イズをス

ペク ト ラム アナライザで測定したものです。

X-Ref Target - Figure 2-11

図 2-11 : スペク ト ラム アナライザによる VCCO の計測画面

UG393_c2_11_091809

36 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

デカップリング ネッ トワークの最適化 高度に 適化された PDS が必要な場合は、 プロ ト タイプ システムの計測およびシ ミ ュレーシ ョ ン

結果を PDS デザインに反映するよ うにします。プロ ト タイプ システムで発生する ノ イズ スペク ト

ラム、 およびシステムの電源システムのインピーダンスを把握するこ とで、 デザイン固有の過渡電

流を決定して、 それに対応できる PDS が設計できます。

デザインの動作時のノ イズ スペク ト ラムを計測するには、 スペク ト ラム アナライザを使用するか、

オシロスコープと FFT を組み合わせて使用します。電源システムのインピーダンスは計測またはシ

ミ ュレーシ ョ ンで直接求めるこ と もできますが、多くの変数や未知数があるのでこれら 2 つを組み

合わせて求める場合もあ り ます。

ノ イズ スペク ト ラムと インピーダンスはどちら も周波数の関数です。 これら 2 つの比を求める と、

周波数の関数と しての過渡電流が得られます (式 2-7)。

式 2-7

データシートに記載されている 大リ ップル電圧の値を使用する と、 すべての周波数で必要なイン

ピーダンスの値を求めるこ とができます。 これによ り、 周波数の関数と しての目標インピーダンス

を得るこ とができます。 この結果を使用する と、 デザインの過渡電流に適切に対応するよ うにキャ

パシタ ネッ ト ワークを設計できます。

ト ラブルシューティング

これまでに説明してきた方法でも、 デザインでノ イズの問題が解消されないこ とがあ り ます。 こ こ

では、 可能性と して考えられる原因とその解決方法を紹介します。

例 1 : PCB 上のほかのデバイスからのノイズ

グランド /電源プレーンを複数デバイスで共用している場合、適切にデカップリ ングされていないデ

バイスからのノ イズがほかのデバイスの PDS に影響を与えるこ とがあ り ます。 一般的なノ イズ源

と しては以下のものがあ り ます。

• メモ リ インターフェイス。一時的な競合の周期的な発生または大電流ド ライバによ り、過渡電

流が非常に大き くなる傾向があ り ます。

• 大型の ASIC

これらデバイスで許容量を超える ノ イズが計測される場合、 部分的な PDS とそのデカップ リ ング

ネッ ト ワークを解析する必要があ り ます。

例 2 : プレーン、 ビア、 接続ト レースの寄生インダクタンス

デカップ リ ング ネッ ト ワークの容量が十分でも、 キャパシタから FPGA までのパスに大きなイン

ダクタンスが生じている場合があ り ます。

これには、 次の原因が考えられます。

• デカップリ ング キャパシタの接続ト レースの形状またははんだランドの形状が適切でない。

• キャパシタから FPGA までのパスが長すぎる。

または

• PCB スタ ッ クアップの厚さが大き く、 電源ビアの電流パスが長すぎる。

I f V f From Spectrum AnalyzerZ f From Network Analyzer

--------------------------------------------------------------------------------=

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 37UG393 (v1.2) 2010 年 7 月 15 日

ト ラブルシューティング

接続ト レースの形状とキャパシタ ラン ドの形状が適切でない場合は、 電流パスのループ インダク

タンスを確認します。 図 2-1 の (A) のよ うにデカップリ ング キャパシタ用のビアと PCB 上にある

キャパシタのはんだランドの間隔が数ミ リ メートルある と、 電流のループ面積が必要以上に大き く

な り ます。

電流のループ面積を小さ くするには、 図 2-1 の (B) のよ うにビアがキャパシタのはんだランドに直

接接するよ うに配置します。図 2-1 の (A) のよ うにビアと ランドを ト レースで接続するこ とは避け

てください。

図には示していませんが、 形状を改善する方法と しては、 パッ ドの中にビアを作る (実際には、 は

んだランドの下にビアを配置) や図 2-1 の (C) のよ うにビアをランドの端ではなく横に配置する方

法があ り ます。 また、 図 2-1 の (D) のよ うに 2 つのビアを使用する と、 接続ト レースの形状とキャ

パシタ ランドの形状を改善できます。

ボードが非常に厚い (> 2.3mm または 90mil) 場合、 ビアの寄生インダクタンスが大き くな り ます。

寄生インダクタンスを小さ くするには、問題となる VCC プレーンと GND プレーンのサンド イ ッチ

を FPGA が配置されている PCB 表面近くにし、 最も周波数の高いキャパシタを PCB 表面に配置

します。

例 3 : PCB の I/O 信号の強度が必要以上に大きい

PDS を調整してもまだ VCCO のノ イズが過剰な場合は、I/O インターフェイスのスルー レート を小

さ く します。 この手法は、FPGA からの出力と FPGA への入力の両方に対して行う こ とができます

が、 場合によっては、 FPGA への入力で過剰なオーバーシュートが発生して IOB のク ランプ ダイ

オードに逆バイアスがかかり、 VCCO の PDS に電流が流れる可能性があ り ます。

VCCO に大量のノ イズが発生する場合は、 これらインターフェイスの駆動電流を小さ くするか、 入

力または出力パスに別の終端を使用するよ うにします。

例 4 : I/O 信号のリターン電流のパスが最適でない

I/O 信号のリ ターン電流も PDS の大きなノ イズ源となるこ とがあ り ます。デバイスから PCB (そし

て最終的には別のデバイス) に信号が伝送される と、同じ大きさで反対方向の電流が PCB からデバ

イスの電源/グランド システムに流れます。 低インピーダンスのパスがない場合、 リ ターン電流は

よ り インピーダンスの大きな最適でないパスを流れます。 I/O 信号のリ ターン電流が最適でないパ

スを流れる と、 PDS で電圧変動が誘発され、信号はクロス トークの影響を受けます。 これを改善す

るには、 すべての信号の近くに不連続性のないリ ターン パスを確保します。

リ ターン電流のパスの最適化には次の方法があ り ます。

• 信号が流れる配線層の数を少なく し、不連続性のない検証された リ ターン電流パスを確保する。

• 基準プレーン間を流れる AC 電流に低インピーダンスのパスを確保する (PCB の基板層が変わ

る場所にデカップリ ング キャパシタを配置する)。

38 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 2 章 : 電源分配システム

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 39UG393 (v1.2) 2010 年 7 月 15 日

第 3 章

SelectIO のシグナリング

Spartan-6 FPGA の SelectIO リ ソースは、汎用 I/O とその各種設定を集めたものです。SelectIO は多数の I/O 規格に対応し、規格ごとに数百種類もの異なる設定が用意されているため、I/O インター

フェイスを柔軟に選択して設計できます。

この章では、 I/O 規格、 ト ポロジ、 終端を選択する際の指針、 そしてよ り詳細なデザイン決定と検

証を行う際のシ ミ ュレーシ ョ ン と計測方法について説明します。 一般に、 使用する I/O インター

フェイスは、 ほかのデバイスの選択や標準規格のサポート など、 高次レベルのシステム要件によっ

て決定します。 そのよ うな制約が定義されていない場合は、 システム設計者がシステムの目的に合

わせて I/O インターフェイス規格を選択し、 適化します。

この章には、 次のセクシ ョ ンがあ り ます。

• 「インターフェイスの種類」

• 「シングルエンド シグナリ ング」

インターフェイスの種類

インターフェイスには多くの種類があ り ますが、 具体的な検討に入る前にインターフェイスを大別

して整理する と理解しやすくな り ます。 こ こでは以下の 2 つの点に着目した分類を紹介します。

• 「シングルエンド インターフェイス と差動インターフェイス」

• 「SDR インターフェイス と DDR インターフェイス」

シングルエンド インターフェイスと差動インターフェイス

伝統的なデジタル ロジッ クでは、 シングルエンド方式の信号伝達を使用していました。 これは、 1本の信号線およびド ライバとレシーバに共通の GND を使用して信号を伝送する方式です。 このイ

ンターフェイスでは、 GND を基準と した固定の電圧しきい値に対する信号の相対電圧レベルに基

づいて信号をアサート (High または Low) します。 信号の電圧がしきい値 VIH よ り も高い状態を

High と見なし、信号の電圧がしきい値 VIL よ り も低い状態を Low と見なします。 シングルエンド

方式の主な I/O 規格に TTL があ り ます。

インターフェイスの高速化と ノ イズ マージン確保のために、 GND とは別に専用の参照電圧を使用

するシングルエンド I/O 規格もあ り ます。 VREF を利用してロジッ ク レベルを決定している I/O 規格の例と して、 HSTL や SSTL があ り ます。 VREF は、 固定されたコンパレータ入力と考えるこ と

ができます。

近の高速インターフェイスでは、 主に差動信号が使用されます。 これは、 お互いを参照電圧とす

る 2 つの相補信号を伝送する方式です。 差動インターフェイスでは、 2 つの相補信号の相対電圧レ

ベルに基づいて信号をアサート (High または Low) します。 信号も P の電圧が信号 N の電圧よ り も

高い状態を High と見なし、 信号 N の電圧が信号 P の電圧よ り も高い状態を Low と見なします。

通常、 信号 P と N の電圧幅は同じで、 GND よ り高い電位の同相電圧を使用します (実際にはそう

でないこ と もあ り ます)。 差動 I/O 規格の代表例に LVDS があ り ます。

40 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 3 章 : SelectIO のシグナリング

SDR インターフェイスと DDR インターフェイス

SDR (シングル データ レート ) インターフェイス と DDR (ダブル データ レート ) インターフェイス

の違いは、 バスにおけるデータ信号と クロ ッ ク信号の関係にあ り ます。 SDR システムでは、 ク ロ ッ

クの立ち上がりエッジまたは立ち下がりエッジのいずれか一方でのみ、 受信側デバイスの入力フ

リ ップフロ ップにデータが入力されます。 この場合、 1 ク ロ ッ ク周期が 1 ビッ ト時に相当します。

DDR システムでは、 ク ロ ッ クの立ち上がりエッジと立ち下がりエッジの両方で受信側デバイスの

入力フ リ ップフロ ップにデータが入力されます。 この場合、 1 ク ロ ッ ク周期は 2 ビッ ト時に相当し

ます。 SDR であるか DDR であるかは、信号を伝送する I/O 規格がシングルエンド方式か差動方式

かとは関係あ り ません。 シングルエンド方式の SDR や DDR もあれば、 差動方式の SDR や DDRもあ り ます。

シングルエンド シグナリング

Spartan-6 FPGA の IOB コンフ ィギュレーシ ョ ン オプシ ョ ンにはさまざまな種類のシングルエン

ド I/O 規格が用意されています。

モード と属性 これらの I/O 規格には、 片方向モードでしか使用できないものと、 双方向と片方向の両モードで使

用できるものがあ り ます。

I/O 規格によっては、駆動電流とスルー レート、 ウ ィーク プルアップまたはプルダウンおよびバス

ホールド回路 (並列終端には使用しません) の有無、強い入力終端抵抗などを属性で設定できるもの

もあ り ます。駆動電流とスルー レート (場合によっては未調整の出力ド ライバのインピーダンス) を指定してインターフェイスを設定する と、 信号のオーバード ライブを避けて適切な速度を得るこ と

ができます。 ウ ィーク プルアップ、 ウ ィーク プルダウン、 ウ ィーク キーパを使用する と、 フロー

ト状態または ト ラ イステートの信号を既知のレベルまたは安定したレベルにするこ とができます。

詳細は、 『Spartan-6 FPGA SelectIO リ ソース ユーザー ガイ ド』 を参照して ください。

入力しきい値 シングルエンド規格の入力回路は、 入力しきい値が固定されたものと VREF 電圧によって入力しき

い値を設定するものの 2 種類に大別できます。 VREF を使用するこ とには、 次の 3 つの利点があ り

ます。

• 入力しきい値のレベルをよ り厳密に制御できる。

• ダイ GND をしきい値の参照電圧と して使用する必要がない。

• 入力しきい値を近い値に設定できるので、 入力レシーバの信号の電圧幅を小さ くできる。

これらの利点を活かした 1.8V I/O 規格の例と して、 LVCMOS18 と SSTL18 Class 1 があ り ます。

Spartan-6 FPGA が受信側となる場合、 SSTL18 規格を使用する と入力しきい値 VIL と VIH を非常

に近い値に設定できます。

このよ うに信号の電圧幅を小さ くできるため、 インターフェイス全体の動作周波数を引き上げるこ

とができます。 ド ライバ側にとっても、 電圧幅が小さいと必要な DC 電力が少なくな り、 過渡電流

を抑えられる という利点があ り ます。 ただし VREF の使用には 1 つ欠点があ り ます。 それは、 バン

クの準専用 VREF ピンを I/O と して使用できな くなるこ とです。 すべての VREF ピンをデカップ リ

ング キャパシタを使用して外部参照電圧に接続する必要があ り ます。 VREF デカップリ ングおよび

その他電源のデカップリ ングについて詳し くは第 2 章 「電源分配システム」 を参照して ください。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 41UG393 (v1.2) 2010 年 7 月 15 日

第 4 章

PCB 材料と ト レース

PCB 材料やケーブルの種類など、 使用する伝送媒体によってシステム性能は大き く左右されます。

どのよ う な伝送媒体でも GHz の高周波では損失が大き くな り ますが、 この章では、 信号劣化を抑

えて個々のアプリ ケーシ ョ ンで 大限の性能を引き出すためのガイ ド ラインを紹介します。

目的の帯域幅 信号のエッジには、 高調波と呼ばれる周波数成分が含まれます。 高調波は信号の周波数の整数倍の

周波数を持ち、 式 4-1 で求められる周波数までは大きな振幅があ り ます。

f 0.35 / T 式 4-1

ただし、

f = 周波数 (GHz) T = 信号の立ち上がり時間 (Tr) または立ち下がり時間 (Tf) の小さい方 (ns)

PCB の誘電損失は周波数によって変化するため、 PCB の全損失を求めるには、 まず目的の帯域幅

を決定しておく必要があ り ます。 これは、動作周波数を下限と し、式 4-1 で求められる周波数を上

限とする帯域幅とな り ます。たとえば 10Gb/s の信号で立ち上がり時間が 10ps の場合、考慮すべき

帯域幅は 10GHz ～ 35GHz とな り ます。

誘電損失

誘電体中で失われる信号エネルギーの量は、 材料の特性によって異なり ます。 材料の特性を表すパ

ラ メータには、 比誘電率 r (または誘電率) や誘電正接があ り ます。 ライン速度が GHz の高周波領

域では、 表皮効果もエネルギーの損失に大きな影響を与えます。

比誘電率 比誘電率とは、 誘電体が導体の容量に与える影響を表したものです。 比誘電率が高いほど信号は低

速にト レースを移動し、 その ト レース形状のインピーダンスは低くな り ます。 基本的には、 r の値

は小さいほどよいといえます。

どのよ うな材料でも比誘電率は周波数によって変化しますが、FR4 では r の値は周波数によって特

に大き く変化します。 r はインピーダンスに直接影響するため、 FR4 では周波数が高くなる と ト

レースのインピーダンスも大き くな り ます。 このよ うなインピーダンスの増加は 1.125Gb/s ではそ

れほど目立ちませんが、 10Gb/s では大きな問題になり ます。

42 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 4 章 : PCB 材料と ト レース

誘電正接 誘電正接は、 電磁エネルギーが伝送ラインを伝搬する際にどれだけ誘電体中で失われるかを表した

ものです。 誘電正接が小さいほど信号劣化は少なくな り、 よ り多くのエネルギーが受信側へ到達し

ます。

周波数が高いほどエネルギー損失の度合いも大き くなるため、 信号エッジの高調波成分は、 周波数

の高いものほど劣化が顕著になり ます。 これは、 立ち上がりおよび立ち下がり時間の劣化という形

で現れます。

表皮効果と抵抗損失 表皮効果とは、 電流が導体の表面近くのみを流れるよ うになるこ とをいいます。 これは、 高周波信

号では磁界の発生によって電流が導体の中心から外周方向へ押しやられるのが主な原因です。

表面付近の電流密度が高くなる と、 電流が流れる有効断面積が減少します。 導体の有効断面積が小

さ くなる と、抵抗が大き くな り ます。表皮効果は高周波で特に顕著なため、データ レートが上昇す

る と抵抗損失が大き くな り ます。

抵抗損失も誘電正接と同様の影響を信号に与えます。 も周波数の高いものから順に高次の高調波

成分の振幅が小さ くなるため、立ち上がりおよび立ち下がり時間が長くなり ます。10Gb/s の信号の

場合、 FR4 では基本周波数にもやや劣化が生じます。

たとえば幅 8mil のト レースの場合、1MHz 時の抵抗は約 0.06/インチですが、10Gb/s 時の抵抗は

1/インチを超えるこ と もあ り ます。 ト レース長が 10 インチで電圧幅が 1.6V の場合、 高調波の損

失や誘電損失は別にして、 基本周波数の抵抗損失だけで 160mV の電圧降下が生じます。

基板材料の選択

基板材料は、 個々のアプリ ケーシ ョ ンで性能と コス トのバランスが 適となるよ うに選択する必要

があ り ます。

PCB 基板材料と して も一般的な FR4 で良好なシステム性能を得るには、 システム デザインに十

分な注意が必要です。 ト レース長が長い場合やデータ レートが高い場合は、誘電損失の少ないよ り

高価な基板材料を使用する必要があ り ます。

Nelco などの基板は誘電損失が少なく GHz 領域での信号劣化も非常に少ないため、 PCB の 大帯

域幅が拡大します。 3.125Gb/s の場合、 FR4 よ り も Nelco の方が電圧幅のマージンが大き く、 ト

レース長を長くできる という利点があ り ます。10Gb/s の信号を扱う場合は、高速ト レースの長さが

きわめて短い場合を除き、 Nelco など誘電損失の少ない基板が必要とな り ます。

使用する基板材料は、 高速ト レースの全長とシグナリ ング レートによって決定します。

HSPICE シ ミ ュレーシ ョ ンでは、 誘電率や誘電正接など PCB 基板材料のさまざまなパラ メータを

変化させて What-if 分析を行い、 各種基板材料を評価できます。 このシ ミ ュレーシ ョ ンでアイ パターンの品質への影響を判定し、 よ り高価な材料を使用すべきかど うかを決定します。 銅箔の厚さ

など、 その他のパラ メータの影響もシ ミ ュレーシ ョ ンで検討できます。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 43UG393 (v1.2) 2010 年 7 月 15 日

ト レース

ト レース

ト レースの形状

すべてのト レースで、 その特性インピーダンスはスタ ッ クアップの形状と ト レースの形状に左右さ

れます。差動ト レースの場合は、密結合ペア間の誘導性および容量性結合も ト レースの特性インピー

ダンスに影響を与えます。

ト レースのインピーダンスは、 ト レース とその近くの導体との誘導性および容量性結合によって決

定します。 これらの導体と しては、 プレーン、 ビア、 パッ ド、 コネク タ、 ほかの ト レース (差動ペ

アの ト レースを含む) などがあ り ます。 基板の特性、 導体の特性、 鎖交磁束の面積、 近くにある導

体との距離によって結合の大きさが決定し、 これによって 終的なインピーダンスが決定します。

これらの複雑な相互作用を解決して ト レースの 終的なインピーダンスを計算するには、 2Dフ ィールド ソルバーが必要です。 既存のト レース形状を検証するツールと しても、 2D フ ィールド

ソルバーは役立ちます。

ト レースの幅を広くする と電流の流れる断面積が大き くな り、 高速インターフェイスにおける抵抗

損失が小さ くな り ます。 スペースの制約の範囲内で可能な限り幅の広いト レースを使用してくださ

い。 ト レース幅の許容値は絶対項で表現されるため、 ト レースの幅を広くする と ト レースの製造ば

らつきの割合を 小限に抑えるこ とができ、 伝送ラインのインピーダンスをよ り厳密に制御できま

す。

また、 マイ ク ロス ト リ ップよ り もス ト リ ップラ インを使用した方がよいこ と もあ り ます。 これは、

ト レースの両側が基準プレーンでシールド され、 放射が抑えられるためです。 マイ クロス ト リ ップ

は 上層または 下層に配線されるため、 基準プレーンでシールド されるのは片側のみで、 も う片

側は環境に露出しています。

善の結果を求めるなら、 2D または 3D フ ィールド ソルバーを用いて検証してください。

高速ト ランシーバにおける ト レースの特性インピーダンス デザイン ト ランシーバは差動信号を使用するため、 ト レース構成と しては差動エッジ結合ス ト リ ップライン

や差動マイ ク ロス ト リ ップを用います。 一部のバッ クプレーンでは差動ブロードサイ ド結合ス ト

リ ップラ インの構成をと る こ と もあ り ますが、 P ビアと N ビアが非対称でコモン モードの不完全

性が生じるため、 動作速度が 10Gb/s の場合は推奨できません。

一部の例外を除き、 チャネル内の伝送ラインには 50 の特性インピーダンス (Z0) を使用します。

一般に、 ト レースの幅と間隔の比 (W/S 比) が 0.4 (たとえばト レース幅 8mil で間隔 20mil) よ り大

きいと、 P 信号と N 信号の結合がト レースのインピーダンスに影響します。 この場合、 差動ト レー

スの奇モード インピーダンス (Z0O) を 50 となるよ うに設計する必要があ り ます。 差動インピー

ダンス (ZDIFF) は ZDIFF = 2 x Z0O なので、 100 とな り ます。

また、 Z0O が 50 の場合に W/S 比を 0.8 以上とする と ト レース同士の強い結合が生じ、 よ り幅が

狭く損失の大きい ト レースを使用しな くてはならないため、W/S 比を 0.8 未満に抑える必要があ り

ます。 つま り、 Z0O が 50 の場合は 60 以下の偶モード インピーダンス (Z0E) が推奨されます。

図 4-1 から図 4-4 に、 差動構造の断面図の例を示します。

44 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 4 章 : PCB 材料と ト レース

一流の PCB メーカーはインピーダンス制御の重要性を十分に理解しており、50 の Z0O を得られ

るよ うにライン幅の微調整にも対応しています。 PCB メーカーからは、 個々の PCB レイアウ トに

必要なパラ メータも提供されます。 一部のパラ メータは、 例に示したガイ ド ラインから計算または

シ ミ ュレーシ ョ ンで求めるこ とができます。通常は Z0O の許容値を ±10% とするこ とで十分な性能

が得られます。 許容値をこれよ り も小さ くする とチャネルの性能は向上しますが、 コス ト も増加し

ます。

X-Ref Target - Figure 4-1

図 4-1 : 差動エッジ結合対称型スト リ ップライン

X-Ref Target - Figure 4-2

図 4-2 : 差動エッジ結合オフセッ ト (非対称型) スト リ ップライン

X-Ref Target - Figure 4-3

図 4-3 : 対称型ブロードサイド結合スト リ ップライン

X-Ref Target - Figure 4-4

図 4-4 : 差動マイクロスト リ ップ

UG393_c4_01_091809

h

h

w wsEr

td=2h+t

h

h

w ws

Er

t

td=3h+2t

h

UG393_c4_02_091809

t

t

Er

h

h w

2hd=4h+2t

UG393_c4_03_091809

w wst

Er

Er = 1

h

UG393_c4_04_091809

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 45UG393 (v1.2) 2010 年 7 月 15 日

ト レース

ト レース配線

高速シ リ アル差動ト レースは特に重要な ト レースなので、 これらが 適なパスとなるよ うに優先的

に配線します。 これによ り、 ト レースの曲げやビアが 小限ですむため、 インピーダンスの不整合

の可能性を 小化できます。 ト レースはできる限り短く まっすぐに配線し、 層間接続も少なくする

必要があ り ます。 ビアの影響については 54 ページの 「差動ビア」 で説明します。

高速ト レースは、 ほかの ト レースやノ イズ源となる可能性があるものの近くに配線しないよ う注意

します。隣接する信号層のト レースは直角に交わるよ うにして、ク ロス トークを 小限に抑えます。

上部または 下部のス ト リ ップライン層は、 ビアスタブを 小にするために可能な限り ス ト リ ッ

プラインを使用して ください。 スタ ッ クアップを使用する予定がある場合は、 これらの層をできる

限り基板の 上層および 下層近くに配置する必要があ り ます。

デザイン上の制約によ り、BGA から配線を引き出したり、ビアと コネクタ ランチまたは SMT パッ

ドを接続するためにマイクロス ト リ ップが必要となるこ とがあ り ます。 このよ うな場合は、 マイ ク

ロス ト リ ップ ト レースをできる限り短くする必要があ り ます。

ト レースの曲げ角は 90° ではなく、 45° と して ください。 90° で曲げる と、 ト レースの有効幅が変

化し、 導体面積の増加分と基準プレーンの容量性結合によってインピーダンスの不整合性が生じま

す。

差動ペアの 2 本のト レースは、 長さを短縮してスキューを抑える必要があ り ます。 スキューはコモ

ン モードの不一致の原因となり、 この結果、 差動電圧幅が小さ くなってしまいます。

プレーン分割

信号の基準プレーンには、ノ イズの多い電源プレーンではなくグランド プレーンを使用するよ うに

します。ト レース配線の下でプレーンが分割されている と インピーダンスの不整合性が生じるため、

基準プレーンはト レースの長さ全体にわたって連続している必要があ り ます。 プレーンを分割する

と、 その部分で ト レースと基準プレーンの結合が急激に変化するため、 ト レースのインピーダンス

も変化します。

リ ターン電流

ト レース配線の直下にプレーン分割がある と、 リ ターン電流にも問題が生じます。 41 ページの 「誘

電損失」 で説明したよ うに、 高速信号は表皮効果によ り ト レースの表面付近を流れます。 同時に、

リ ターン電流もカップリ ングした基準プレーンの表面付近を流れます。

ト レース と基準プレーンのカップリ ングによ り、 リ ターン電流は信号の伝送ラインとなっている ト

レースの近く を流れよ う と します。 しかしプレーンに分割がある と、 その部分でリ ターン電流はト

レース と並行したパスを流れるこ とができな くな り、 別の経路が必要となり ます。

プレーン分割がある と電流のリ ターン パスが 適でなくな り、 電流ループ面積が大き くなるため、

プレーン分割部分で ト レースのインダクタンスが増大し、ト レースのインピーダンスが変化します。

46 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 4 章 : PCB 材料と ト レース

損失性伝送ラインのシミ ュレーシ ョ ン

回路シ ミ ュレータには周波数領域のものや時間領域のものなどさまざまな種類があ り、 それぞれモ

デルの実装方法も異なるため、 モデルが実際の損失を正確に反映しているかど うかを確認するこ と

が重要です。 モデルと公表されている既知の構成を比較するのも 1 つの方法です。

ケーブル

ケーブルは、 導体と誘電体の物理寸法がケーブルの長さ全体で一定しているため、 インピーダンス

が制御された伝送ラインといえます。 高品質のケーブルはこれらの寸法にほとんどばらつきがな

く、 高周波でも損失が少なく広い帯域幅が得られます。

コネクタ

高周波アプリ ケーシ ョ ンの場合、 ケーブルに接続されたコネクタは、 寄生インダクタンス、 寄生容

量、 クロス トークの少ないものでなければなり ません。

導体間のスキュー

ケーブルを選択する際は、 ケーブル内の導体間のスキューの仕様を確認する必要があ り ます。 導体

の長さが一致していない場合、 コモン モードにスキューが発生し、 アイ パターンの高さに直接影

響を及ぼします。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 47UG393 (v1.2) 2010 年 7 月 15 日

第 5 章

高速信号トランジションを考慮したデザイン

チャネル内では、 どの ト ランジシ ョ ンも リ ンク性能への影響を 小限に抑えるよ うに設計する必要

があ り ます。 この章では、 伝送ライン終端のインターフェイスについて説明します。

伝送ラインには、 その全長にわたって特定の特性インピーダンスが定義されています。 しかし、 伝

送ラインと接続される 3 次元構造物の場合、 信号パス全体にわたるインピーダンスを定義したり一

定に保った りする こ とは容易ではあ り ません。 伝送ラ インの特性インピーダンスのみの場合 2Dフ ィールド ソルバーで十分ですが、10Gb/s の信号がこれら構造物を通過する際の信号から見たイン

ピーダンスを計算するには、 3D フ ィールド ソルバーなどのソフ ト ウェア ツールが必要です。

この章では、PCB 設計者がこれらのチャネルを設計する際の参考となるよ うに、解析結果や例を紹

介します。 この章で取り上げられていないケースについては、 さ らにシ ミ ュレーシ ョ ンと解析が必

要となるこ とがあ り ます。

過剰容量とインダクタンス 多くの場合、差動信号のト ランジシ ョ ンでは容量が過剰になり ます。 P と N のパスが互いに結合し

て、 大きな容量を形成するためです。 多くの ト ランジシ ョ ンが、 広い周波数帯域にわたって集中容

量と同じ周波数応答を示します。

デザイン上、 インダクタンスを大き くする と過剰容量を打ち消すこ とができますが、 密度や物理的

な制約がある場合はこの方法は使用できません。ブラインド ビアを使用する、はんだボールのピッ

チを大き くする、 ビア パッ ドを小さ くするなどの方法で容量を抑えるこ とはできますが、実際のデ

ザインでこれらの方法が利用できる とは限り ません。

シ ミ ュレーシ ョ ンまたは計測による TDR (時間領域反射測定) 法を利用する と、 ト ランジシ ョ ンに

おける過剰な容量やインダクタンスを特定できます。

TDR (時間領域反射測定) 法 TDR 法による計測では、 インターコネク ト にステップ入力を印加します。 階段波形の電圧がイン

ターコネク ト を進む際に過剰な容量やインダクタンスがある場合に、 反射信号を観察するこ とでそ

の位置と大きさを知るこ とができます。

分路 (シャン ト ) 容量 (図 5-1 参照) がある と インピーダンスが瞬間的に低下し、 直列インダク タン

ス (図 5-2 参照) がある と反対方向にインピーダンス不整合が発生します。 Td は伝送ラインの前半 (左側) の伝搬遅延です。 インピーダンス不整合による反射波が TDR ポートに戻るまでには 2 * Tdの時間がかかり ます。 伝送ラインにおける信号の伝搬速度がかかっていれば、 チャネル内で過剰容

量やインダクタンスのある位置を計算で求められます。

48 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン

この過剰容量 (C) またはインダクタンス (L) の大きさは、 ト ランジシ ョ ンの TDR 応答を正規化し

た面積を積分するこ とで、TDR 波形から求めるこ と もできます。以下に、容量と インダクタンスを

求める式をそれぞれ示します。

式 5-1

式 5-2

図 5-3 に、 正規化後の TDR 面積の積分を示します。

X-Ref Target - Figure 5-1

図 5-1 : 分路容量がある場合の TDR 波形

X-Ref Target - Figure 5-2

図 5-2 : 直列インダクタンスがある場合の TDR 波形

Td

2Td

C 50Ω

UG393_c5_01_091809

50Ω

UG393_c5_02_091809

C 2Z0------–

Vtdr t Vstep–

Vstep---------------------------------- dt

t1

t2

=

L 2Z0

Vtdr t Vstep–

Vstep---------------------------------- dt

t1

t2

=

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 49UG393 (v1.2) 2010 年 7 月 15 日

BGA パッケージ

これらの式で求めた結果は立ち上がり時間のばらつきの影響を受けず、 両端に接続されている伝送

ラインがほぼ 50 であれば、 シ ミ ュレーシ ョ ンによる TDR 測定にも有効です。 ただし、 実際の計

測精度は Z0 に大き く依存します。

BGA パッケージ

BGA パッケージ内の ト ランシーバの信号パスは 3D フルウェーブ ソルバーで 適化されていま

す。パッケージの ト レースは 50 の高速伝送ラインとなるよ うに設計されています。はんだボール

とバンプ部分は 50 に調整されています。

SMT パッ ド

ト ランス ミ ッ タ と レシーバの間に AC カップ リ ングが必要なアプリ ケーシ ョ ンでは、 チャネルに SMT パッ ドを挿入してカップ リ ング キャパシタを実装します。 標準の SMT パッ ドには、 近接し

た基準プレーン との間でプレー ト容量が発生するため、 容量が過剰にな り ます。 図 5-4 は、 厚さ

3mil の FR4 誘電体の上で 5mil 幅のト レース (Z0 = 50) を 28mil 幅の 0402 SMT パッ ドに接続し

た ト ランジシ ョ ンの例を示したものです。

上記の寸法で 2D フ ィールド ソルバーを使用する と、5mil ト レースは Z0 が 50 とな り ます。0402パッ ドの Z0 は 16 です。 インピーダンスが 50 を下回っているのは、 パッ ドの容量が非常に大

X-Ref Target - Figure 5-3

図 5-3 : 正規化後の TDR 面積の積分

t2

13-2 UG393_c5_03_091809

t1

X-Ref Target - Figure 5-4

図 5-4 : 2D フ ィールド ソルバーによる 5mil ト レースと 28mil パッ ドの解析

- 3mil FR4 5.2mil - L = 288 nH/m- C = 116 pF/m- Zo = 50Ω

5mil

- 3mil FR4 28mil - L = 98 nH/m- C = 404 pF/m- Zo = 16Ω

28mil

UG393_c5_04_091809

50 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン

き く インダク タンスが非常に小さいためです。 この ト ランジシ ョ ンの性能を 適化するには、 2 つの方法があ り ます。

1 つは、 ト レースとパッ ドの幅を同じにして、 グランド プレーンをスタ ッ クアップの下層に移動す

るこ とによって ト ランジシ ョ ンの Z0 を 50 に維持する という方法です。この方法は特別な解析は

不要ですが、 SMT キャパシタ本体のフ リ ンジ容量によって誤差が生じる場合があ り ます。 ただし

ト レースの幅が 28mil となるため、 ト レース密度の点では不利になり ます。

も う 1 つは、図 5-5 に示したよ うに、パッ ド直下のグランド プレーンを取り除き、パッ ド とグラン

ド プレーン間のプレート容量によって生じる過剰な容量を大幅に除去する という方法です。この方

法は 初の方法に比べト レース密度を高くできますが、 3D フ ィールド ソルバーによる解析や計測

が必要で、 所望の性能を得るには PCB のデザインを繰り返す必要があ り ます。

2D フ ィールド ソルバーの例を見る と、パッ ド フッ トプ リ ン ト直下のグランド プレーンを除去する

こ とによって 50 に近い値を達成できるこ とがわかり ます。 次に 3D フ ィールド ソルバーを使用

してこの結果を検証し、 さ らに精度を高めます。

図 5-6 は、 2D シ ミ ュレーシ ョ ンの場合とまったく同様にグランド プレーンを除去したよ うすを示

しています。HFSS による周波数領域解析でも、この手法によって リ ターン ロスが 20dB (10 倍) 改善されるこ とがわかり ます。

X-Ref Target - Figure 5-5

図 5-5 : ト ランジシ ョ ンの最適化

X-Ref Target - Figure 5-6

図 5-6 : パッ ド下部を除去したモデル (Ansoft HFSS)

- L = 241 nH/m- C = 89 pF/m- Zo = 52Ω

28mil

UG393_c5_05_091809

UG393_c5_06_091809

Z

Y

X

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 51UG393 (v1.2) 2010 年 7 月 15 日

SMT パッ ド

図 5-7 は、 0402 パッ ド構造のリ ターン ロスを線形スケールで比較したものです。

図 5-8 に見られるよ うに、約 -40dB/decade の傾きは集中キャパシタの周波数応答とほぼ同じです。

次に、 HFSS でモデル化された同じ ト ランジシ ョ ンのシ ミ ュレーシ ョ ンによる計測結果を使用し、

この ト ランジシ ョ ンの時間領域の性能を計測します。 そのために、 先ほどの周波数領域解析の S パラ メータの結果に対して TDR を実行します。

図 5-9 と図 5-10 に示した赤い曲線は SMT パッ ド直下のグランド プレーンを除去していない場合

の波形で、容量性の降下が顕著に見られます。青い曲線はグランド プレーンを除去した場合の波形

で、過剰容量が大幅に低減しているこ とがわかり ます。 この改善の大きさは、 式 5-1 と式 5-2 で計

算できます。

X-Ref Target - Figure 5-7

図 5-7 : 0402 パッ ド構造のリ ターン ロスの比較

X-Ref Target - Figure 5-8

図 5-8 : 対数 (周波数) スケールでの 0402 パッ ド構造のリターン ロスの比較

0

-20

-40

-60

0 2 4 6

(GHz)8 10

dB(S

(3,3

))dB

(S(1

,1))

UG393_c5_07_091809

0

-20

-40

-60

1E8 1E9

(Hz)

+40dB/Decade

1E10

dB(S

(3,3

))dB

(S(1

,1))

UG393_c5_08_091809

52 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン

図 5-11 と図 5-12 に示すよ うに、 SMT パッ ド直下のグランド プレーンを除去するこ とによって SMT パッ ドの ト ランジシ ョ ン性能は大き く改善されます。 過剰な容量は 1/15 に低減し、 リ ターン

ロスは 20dB 向上します。

X-Ref Target - Figure 5-9

図 5-9 : 0402 パッ ド構造の TDR 結果の比較

X-Ref Target - Figure 5-10

図 5-10 : 0402 パッ ド構造の TDR 結果の比較

0

100

200

300

400

500

600

0.0 0.5 1.0 1.5

(ns)2.0 2.5 3.0

Vtd

rPla

neC

lear

ed (m

V)

Vtd

rPla

neN

otC

lear

ed (m

V)

UG393_c5_09_091809

0.60 0.65 0.70 0.75 0.80 0.85 0.90 0.95 1.000.55 1.05

350

400

450

500

300

550

(ns)

Vtd

rPla

neN

otC

lear

ed (m

V)

Vtd

rPla

neC

lear

ed (m

V)

UG393_c5_10_091809

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 53UG393 (v1.2) 2010 年 7 月 15 日

SMT パッ ド

X-Ref Target - Figure 5-11

図 5-11 : 840fF の過剰容量 (グランド プレーン除去前)

X-Ref Target - Figure 5-12

図 5-12 : 57fF の過剰容量 (グランド プレーン除去前)

550

500

450

400

350

3000.55 0.60 0.65 0.70 0.80 0.90 0.95 1.000.850.75

(ns)

m1

Vtd

rPla

neN

otC

lear

ed (m

V)

Vtd

rPla

neC

lear

ed (m

V)

UG393_c5_11_091809

m2

550

500

450

400

350

3000.55 0.60 0.65 0.70 0.80 0.90 0.95 1.000.850.75

(ns)

m1

Vtd

rPla

neN

otC

lear

ed (m

V)

Vtd

rPla

neC

lear

ed (m

V)

UG393_c5_12_091809

m2

54 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン

差動ビア

差動ビアは も一般的な ト ランジシ ョ ンで、 信号ペアは上層のス ト リ ップラインまたは 上層のマ

イクロス ト リ ップから下層のス ト リ ップラインまたは 下層のマイクロス ト リ ップへ接続する際に

必ずト ランジシ ョ ンが発生します。

図 5-13 に、GSSG (Ground-Signal-Signal-Ground) タイプの差動ビアを示します。グラウンド ビア

はスタ ッ クアップの各グランド プレーンに接続されていますが、信号層は信号の入口と出口の層に

しかパッ ドがあ り ません。

GSSG ビアの主な利点は、信号のリ ターン電流が信号ビア近くのグランド ビアを流れるため、過剰

なインダク タンスを抑制できるこ とです。 信号パスも差動信号の P と N で対称になっており、 こ

のこ とが P/N の不均衡によるコモン モードの悪影響を抑える上で大きな意味を持っています。

長円形の大きなアンチパッ ドによ り、ビア本体と周囲のプレーン エッジ間に発生する過剰なフ リ ン

ジ容量が抑えられます。 未使用のパッ ドは除去しています。

図 5-13 は、 80mil ボードの差動ビア デザイン例です。 デザインを開始する際は、 まずこの寸法を

使用する と よいでし ょ う。 こ こに示した寸法は、 それぞれの値の比を一定に維持しさえすれば、 密

度の制約の有無によって拡大または縮小できます。比を維持して拡大/縮小する と、差動ビアのイン

ピーダンス性能を維持したまま個々のアプ リ ケーシ ョ ンに合わせて全体のサイズを調整できます。

終的な寸法は、 製造性と密度の制約によって決定します。

実際の板厚に合わせてビア長を 80mil の場合の値から微調整するこ とはできますが、 ビア長とほか

の寸法の比が変わる とビアのインピーダンスが変化してしまいます。 このよ うな場合を含め、 差動

ビアの構成については 3D フ ィールド ソルバーを用いてモデルのシ ミ ュレーシ ョ ンを行い、目標の

性能が満たされているこ とを確認するのが理想的です。

X-Ref Target - Figure 5-13

図 5-13 : 差動ビアのデザイン例

UG393_c5_13_091809

= 12mil (0.012 ) = 22mil

= 5milGSSG = 40mil

= 55mil x 95mil

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 55UG393 (v1.2) 2010 年 7 月 15 日

差動ビア

一般的な原則と して、 P と N のパスはト ランジシ ョ ン部分で等長配線とする必要があ り ます。信号

は可能な限り ビアの全長を通るよ うにして、 ビア スタブを可能な限り残さないよ うにします。

図 5-15 は、コモン モード応答 (SCC11) と差動応答 (SDD11) の場合で S パラ メータのリ ターン ロスを比較した解析結果です。

図 5-15 のグラフを見る と、 コモン モード応答のリ ターン ロスの方が 20dB 大きいこ とがわかり ま

す。 このよ うに差動応答に比べてコモン モード応答の方が損失が大きいため、 ト ランジシ ョ ンに入

る前に P/N のスキューを可能な限り小さ くするこ とが非常に重要とな り ます。ご く大まかな経験則

と して、 1GHz では 40dB のリ ターン ロスが生じ、 その結果 60fF の過剰容量が発生します。 過剰

容量の応答は極値が 1 つなので、単純な外挿法を利用できます。たとえばリ ターン ロスを 34dB に

シフ トする と、過剰容量は 2 倍になり ます。GSSG ビアは性能特性に優れているため、 ビア スタブ

が長くなっても差動ビアの容量は 大で 2 倍にしかなり ません。

X-Ref Target - Figure 5-14

図 5-14 : 16層 PCB のピン L11 および L6 からの差動 GSSG ビア

X-Ref Target - Figure 5-15

図 5-15 : L11 および L6 からの GSSG ビアで差動モード とコモン モードのリ ターン ロスを

比較したシミ ュレーシ ョ ン結果

UG393_c5_14_091809

L11 L6

UG393_c5_15_091809

1E91E8 1E10

-60

-40

-20

-80

0

(Hz)

dB(S

cc11

_L11

)dB

(Scc

11_L

6)dB

(Sdd

11_L

11)

dB(S

dd11

_L6)

56 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン

P/N クロスオーバー ビア

一部のト ランシーバには、 ト ランス ミ ッ タ と レシーバの信号ペアの極性を個別に切り替える機能が

あ り ます。 この機能によって P/N 信号をボードレベルで交差させる必要がなくなるため、 シグナル

インテグ リティが大幅に向上します。ト ランシーバの極性切り替え機能がある場合はそれを利用し、

P/N ク ロスオーバー ビアは使用しないでください。

SMA コネクタ 適切に設計された SMA コネク タを使用する とデバッグ時間が短縮され、 高性能チャネルを手戻り

作業なしに 1 回で正し く設計できます。 SMA コネク タを 10Gb/s で使用して良好な性能を得るに

は、 目標の性能を満たすよ うにシ ミ ュレーシ ョ ン、 デザイン、 製造を行う必要があ り ます。 個々の

ボードでコネクタが十分な性能を発揮できるよ う、デザイン サービスを提供しているベンダーもあ

り ます。 指定どおりの性能を達成するには、 コネクタ とボードの嵌合プロセスを十分に管理するた

めのアセンブリ ガイ ド ラインが不可欠です。

ザイ リ ンクスでは、 Rosenberger などコネクタ メーカ数社の高精度 SMA コネクタを採用していま

す。 これらの製品は性能が優れているこ とはもちろん、 上記の条件をすべて満たしています。

バックプレーン コネクタ バッ クプレーン コネクタには、 シグナル インテグ リティに関して次のよ うな問題があ り ます。

• P/N 信号のスキュー

• ク ロス トーク

• コネクタ ピンによるスタブ

コネクタ メーカによっては、 自社製コネクタの S パラ メータ、 モデル、 レイアウ ト ガイ ド ラ イン

だけでなく、 デザインサポート、 セ ミナー、 ト レーニングを提供しています。

マイクロスト リ ップ/スト リ ップラインの曲げ角度 PCB 上でト レースを曲げた部分も ト ランジシ ョ ンとな り ます。差動ト レースを 90° で曲げる と、外

側の ト レースの方が長くな り、 P/N の不均衡が生じます。 1 本のト レースの内部でも、 信号の電流

はコーナーの内周に沿って流れよ う とするため、 ト レースを曲げた部分での実際の遅延はさらに小

さ くな り ます。

P と N のパスのスキューを 小にするには、マイ クロス ト リ ップやス ト リ ップラインを 90° に曲げ

るのではなく、 45° ずつ 2 回に分けて曲げるマイターベンド と します。 等長配線には、 ジ ョ グアウ

ト を追加する方法もあ り ます。 図 5-16 に、 このよ うな方法で ト レースを曲げた例を示します。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 57UG393 (v1.2) 2010 年 7 月 15 日

マイクロスト リ ップ/スト リ ップラインの曲げ角度

ト レースを 90 で曲げる と、 ト レースの幅が 41% 広くなるために容量が増加します。45 で曲げる

と、 容量の増加を 8% に抑えられます。 これに加え、 プレーンを深さ 30mil まで除去する と過剰容

量をさ らに抑えるこ とができます。プレーンを除去した場合、 ト レースを広く しな くても 50 を維

持できました。

45 のマイターベンドにジ ョ グアウ ト とプレーンの除去を組み合わせてシ ミ ュレーシ ョ ンしたと こ

ろ、 過剰容量が低減し、 P/N の長さ と位相の不一致が大き く改善されています。 ジ ョ グアウ ト なし

の場合は、P/N の長さに 16mil の不一致が生じます。FR4 材料の場合、16mil の不一致によ り 5GHzで 4.8、 すなわち 10Gb/s で 2.68ps (0.0268UI) の位相のずれが生じます。

図 5-17 から図 5-19 に示すとおり、 ジ ョ グアウ ト を使用する と位相のずれは 0.75、 ジ ョ グアウ ト

とプレーン除去を併用する と 0.3 にまで抑えるこ とができます。ジ ョ グアウ ト とプレーン除去を両

方使用してシ ミ ュレーシ ョ ンしたと ころ、 この構造物の過剰容量は 65fF にまで低減されています。

2 つのラインが分離しており、 あま り強く結合していないため、 ラインを広く して特性インピーダ

ンスの増加を抑えよ う とするケースがよ く見られます。 しかし、 ラインを広く していない状態でも

コーナーとジ ョ グアウ ト を含めた部分はまだ容量が過剰なため、 結合していないジ ョ グアウ トの部

分を広くするこ とは避ける必要があ り ます。

X-Ref Target - Figure 5-16

図 5-16 : ト レースを 90 曲げる場合のデザイン例

X-Ref Target - Figure 5-17

図 5-17 : 45 で曲げてジ ョグアウト を併用した場合の TDR シミ ュレーシ ョ ン結果

45° 2

UG393_c5_16_091809

2.5

2.0

1.5

1.0

0.5

0.0

-0.5

0.0 0.2 0.4 0.6

(ns)0.8 1.0

vtdr

_dut

p, V

vtdr

_dut

n, V

vtdr

_dut

n2, V

vtdr

_dut

p2, V

UG393_c5_17_091809

58 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン

図 5-20 に示すよ うに、 広い ト レースではカーブした配線も効果的です。

X-Ref Target - Figure 5-18

図 5-18 : 45 で曲げてジ ョグアウト を併用した場合の TDR シミ ュレーシ ョ ン結果

X-Ref Target - Figure 5-19

図 5-19 : 45 で曲げてジ ョグアウト を併用した場合の位相応答シミ ュレーシ ョ ン結果

-10

-20

-30

-40

-50

-60

1E8 1E9 (Hz)

1E10 5E10

dB(S

dd11

x)dB

(Sdd

11)

UG393_c5_18_091809

-75

-76

-77

4.95 (GHz) 5.00

Pha

se(S

(4,2

))P

hase

(S(3

,1))

Pha

se(S

(8,6

))P

hase

(S(7

,5))

UG393_c5_19_091809

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 59UG393 (v1.2) 2010 年 7 月 15 日

マイクロスト リ ップ/スト リ ップラインの曲げ角度

X-Ref Target - Figure 5-20

図 5-20 : 45 で曲げてジ ョグアウト を併用した場合としない場合の TDR 実測結果

UG393_c5_20_091809

&

50mV 200ps/div.

10mV 100ps/div.

60 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 5 章 : 高速信号ト ランジシ ョ ンを考慮したデザイン

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 61UG393 (v1.2) 2010 年 7 月 15 日

第 6 章

I/O ピンおよびクロックの配置

この章では、 Spartan-6 FPGA を使用するデザイン内のピン配置やクロ ッ クの考慮事項に対するガ

イ ド ラインを示します。正しいリ ソースを選択するこ とによ り、デザイン プロセスを短縮し、簡略

化できます。 デザインに使用するピンを選択する と きには、 ISE® ソフ ト ウェアの PlanAhead ツー

ルを使用するこ とを推奨します。次に示すガイ ド ラインに従って、 ボード レイアウ ト、 ピン割り当

て、および FPGA リ ソースの競合を回避してください。 このガイ ド ラインを使用するこ とで、デザ

インの初期段階でも確実にピン割り当てができます。 ガイ ド ラインに従って I/O 構造やクロ ッ ク構

造を設計した後、 ISE ソフ ト ウェアでデザイン ルールに対するデザインの 終チェッ クを実行し、

警告やエラーの有無を確認して ください。

コンフ ィギュレーシ ョ ン

コンフ ィギュレーシ ョ ン ピンの配置に関する考慮事項

良のデザインでは、コンフ ィギュレーシ ョ ン時に多機能コンフ ィギュレーシ ョ ン ピンで信号が競

合しません。 も簡単な方法は、多機能コンフ ィギュレーシ ョ ン ピンをユーザー I/O と して使用し

ないこ とですが、 これが可能なのは、 デザインに使用できる I/O ピンが十分にある場合のみです。

PlanAhead ツールの [Package Pins] ビューには、選択したコンフ ィギュレーシ ョ ン モードに対応す

る専用ピン と多機能ピンがすべて一覧表示されます。 『Spartan-6 FPGA コンフ ィギュレーシ ョ ン

ユーザー ガイ ド』 を使用して、 各モードで使用するピンを識別できます。

多機能コンフ ィギュレーシ ョ ン

多機能コンフ ィギュレーシ ョ ン ピンが、デザインのほかの機能要件と重複しているかど うかを確認

する必要があ り ます。

GCLK

x16 コンフ ィギュレーシ ョ ン モードでは、 上位データ バスの D13、 D14、 D15 に、 GCLK 入力と

同じ I/O を使用します。 通常、 コンフ ィギュレーシ ョ ン時にクロ ッ ク信号を ト ライステート状態に

するのは難しいので、 x16 モードを使用する場合は、 多くのデザインで GCLK ピンを 3 本少ない

ものとみなす必要があ り ます。

VREF ピン、 および BPI と SelectMAP のコンフ ィギュレーシ ョ ン モード

バンク 2 では、 スレーブ SelectMAP コンフ ィギュレーシ ョ ン モードの場合、 RDWR ピンを使用

する必要があ り ます。 RDWR ピンは VREF ピンを兼ねます。 したがって、 スレーブ SelectMAP コンフ ィ ギュ レーシ ョ ン モード を使用する と きには、 バン ク 2 に VREF を必要とする I/O 規格

(SSTL、 HSTL など) をデザインに含めるこ とはできません。 ト レードオフを考慮した上で、 多機

能ピンの割り当てを決定する必要があ り ます。

62 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 6 章 : I/O ピンおよびクロックの配置

同様に、 バンク 1 では、 BPI コンフ ィギュレーシ ョ ン モードの場合、 VREF ピンを兼ねる多機能ピ

ンをいくつか使用する必要があ り ます。 したがって、 バンク 1 の VREF ピンを必要と し、 かつ BPIコンフ ィギュレーシ ョ ン モードを使用する I/O 規格を、 デザインに含めるこ とはできません。 ト

レードオフを考慮した上で、 多機能ピンの割り当てを決定する必要があ り ます。

マスタ SelectMAP コンフ ィギュレーシ ョ ン モードを使用するデザインは、 コンフ ィギュレーシ ョ

ン時にピンの切り替えを管理できる必要があ り ます。 これは、 コンフ ィギュレーシ ョ ン プロセス

で、 アド レス バス A[25:0]、 および BUSY、 FOE_B、 FCS_B、 FWE_B の多機能ピンの切り替え

が可能であるためです。

メモリ コン ト ローラ ブロック

デザインでバンク 1 のメモ リ コン ト ローラ ブロ ッ ク (MCB) を使用する場合、 BPI コンフ ィギュ

レーシ ョ ン モードは使用できません。 反対に、 BPI モードにコンフ ィギュレーシ ョ ンする場合は、

バンク 1 の MCB は使用できません。

コンフ ィギュレーシ ョ ン オプシ ョ ン

適切なデザインを作成するには、 コンフ ィギュレーシ ョ ン オプシ ョ ンに必要なピンを考慮します。

リードバック

リードバッ ク用にコンフ ィギュレーシ ョ ン ピンと して保持するピンは、デザインでユーザー I/O として絶対に使用されないよ うにして ください。各コンフ ィギュレーシ ョ ン モードで保持するピンの

詳細は、『Spartan-6 FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 の「多目的コンフ ィギュレー

シ ョ ン ピン (Persist) の予約」 (第 5 章) の 「表 5-3 : コンフ ィギュレーシ ョ ン ピンの設定」 を参照し

て ください。

リードバック CRC

リードバッ ク CRC を実行するには、 INIT_B ピンを CRC エラー フラグと して使用する必要があ

り ます。 このため、 INIT_B ピンをユーザー I/O と して使用する場合は、 制約

「POST_CRC_INIT_FLAG = DISABLE」 を使用して CRC エラー フラグを無効にします。

『Spartan-6 FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 の第 8 章に、 UCF ファ イルのデザイ

ン インプリ メンテーシ ョ ン例も含めて、 リードバッ ク CRC の詳細な説明があ り ます。

マスタ コンフ ィギュレーシ ョ ン モードの外部クロック オプシ ョ ン

マスタ コンフ ィギュレーシ ョ ン モードの USERCCLK オプシ ョ ンは、 GLCK0 ピンと同じ I/O を使用します。

HSWAPEN ピンおよび VREF ピン

HSWAPEN はコンフ ィギュレーシ ョ ンに関係する多目的ピンです。コンフ ィギュレーシ ョ ンの前に

HSWAPEN ピンをグランド接続する と、 デバイスのすべての I/O ピンの内部プルアップ抵抗がイ

ネーブルになり ます。多目的 VREF ピンのプルアップ抵抗もイネーブルになり ます。SSTL や HSTLなど、 VREF レールを必要とする SelectIO 規格を使用する I/O バンクでは、 そのバンクの VREF ピンを、 FPGA に適切な参照電圧 (たとえば SSTL18 の場合は 0.9V) を供給するボードの電源レール

に接続する必要があ り ます。ただし、 コンフ ィギュレーシ ョ ンの前に、HSWAPEN ピンをグランド

接続し、 VREF ピンの内部プルアップ抵抗をオンにする と、 競合が発生するこ とがあ り ます。 この

場合、 外部 VREF レール電圧が VCCO の値に近付く こ とがあ り ます。 電流を下げる こ とができる

DC 電源レギュレータから VREF レールの電圧を供給している場合は、 この競合は問題ではあ り ま

せん。 ただし、 VREF レールの電圧を、 VCCO レールから抵抗分割回路を経由して供給している場

合、 競合が発生するこ とがあ り ます。 この場合、 VREF レールが完全に安定状態になってから、 デ

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 63UG393 (v1.2) 2010 年 7 月 15 日

メモリ コン ト ローラ ブロック

ザインで VREF 入力を使用するこ とが重要です。 始動電圧と安定時間の両方と も、 次に示すよ うな

さまざまな要因の影響を受けるこ とがあ り ます。

• バンク内にある VREF ピンの本数

• 抵抗分割回路を構成する抵抗の耐電圧

• VREF レールに使用するデカップ リ ング キャパシタの容量

抵抗分割回路に耐電圧の高い (50 ～ 100) 抵抗器を使用するか、 VREF の電流を下げるこ とがで

きる DC 電源レギュレータを使用するこ とで、 コンフ ィギュレーシ ョ ン時に VREF 電圧を推奨動作

範囲内に抑えるこ とができ、問題の発生を回避できます。 また、 コンフ ィギュレーシ ョ ン終了前に、

HSWAPEN ピンをフロート状態にするか、 High にプルアップする と、 I/O ピンの内部プルアップ

抵抗がすべてディ スエーブルになるため、 問題がすべて解消します。 この場合、 抵抗分割回路に耐

電圧の低い抵抗器を使用できます。 HSWAPEN ピンの機能の詳細は、 UG380、 『Spartan-6 FPGAコンフ ィギュレーシ ョ ン ユーザー ガイ ド』 を参照してください。

メモリ コン ト ローラ ブロック

MCB ピンの配置に関する考慮事項

Spartan-6 FPGA の MCB は、 多機能 I/O ピンを GCLK ピンやコンフ ィギュレーシ ョ ン ピンなど

別の機能と共有しています。 多機能 I/O ピンを MCB に使用する場合、 ほかの機能には使用できま

せん。 CORE Generator ソフ ト ウェアの Memory Interface Generator (MIG) ツールは、各 MCB のピン割り当てを生成します。

メモ : I/O バンク 1 の MCB では、多機能ピンの競合が多く発生します。これらの競合を避けるため、

可能な限りその他の I/O バンクの MCB を使用してください。

メモ リ インターフェイスに対応する一般的なインターフェイス ピンに加えて、 通常は RZQ、 ZIOとい う 2 種類のユーザー I/O ピンが必要です。 MIG ツールは、 これら 2 種類の I/O ピンを自動的

に追加します。MIG の使用方法と必要な終端の詳細は、『Spartan-6 FPGA メモ リ コン ト ローラ ユー

ザー ガイ ド』 を参照してください。

LPDDR を除いて、 MCB のサポートする メモ リ インターフェイスはすべて、 VREF ピンを使用し

て適切な参照電圧を供給する必要があ り ます。 そのため、 LPDDR 以外のメモ リ インターフェイス

すべてについて、MCB を含む I/O バンク内では、VREF を兼ねる多機能ピンはユーザー I/O と して

使用できません。

MCB クロッキングに関する考慮事項

MCB を設計する と きには、 MIG で生成されたピン割り当てを確認し、 使用されている GCLK ピンに注意して ください。 これは、 GCLK ピンはほかの用途には使用できないためです。

大型デバイスには、 追加の I/O バンクが 2 つ (4、 5) あ り ます。 たとえば I/O バンク 1 および 5 のよ う に、 デザイ ンで 2 つの MCB をデバイ スの同じ側で使用する場合、 両方の MCB に同じ

BUFPLL_MCB から ク ロ ッ クを供給する必要があ り ます。 これによ り、 2 つの MCB のク ロ ッ ク

レートが同じになり ます。 推奨される PLL および BUFPLL_MCB の使用法の詳細は、 『Spartan-6FPGA メモ リ コン ト ローラ ユーザー ガイ ド』 の第 3 章を参照して ください。

64 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 6 章 : I/O ピンおよびクロックの配置

PCIPCI の正しいピン配置を生成するには、 CORE Generator ツールを使用します。 PCI のコア デザイ

ンには IRDY とTRDY ピンが使用されますが、 これらは GCLK ピンを兼ねる多機能ピンです。 あ

る I/O バンクで PCI コアを使用している場合、そのバンクの IRDY と TRDY ピンは、GCLK と し

ては使用できません。

GTP ト ランシーバ

GTP ト ランシーバ ピンの配置に関する考慮事項

GTP ト ランシーバ ピンを持つ Spartan-6 デバイスは、 GTP ト ランシーバを使用するかど うかにか

かわらず、 正し く接続する必要があ り ます。 詳細は、 UG386、 『Spartan-6 FPGA GTP ト ランシー

バ ユーザー ガイ ド』 の第 5 章 「ボード デザインのガイ ド ライン」 を参照してください。

GTPA1_DUAL ト ランシーバ ペアのうち一方の GTP ト ランシーバのみを使う場合は GTP0 を使用

し、 入力リ ファレンス ク ロ ッ クを GTP0 の REFCLK ピンに接続します。 GTP1 の REFCLK には

電力を供給しな くてもかまいません。 GTP ト ランシーバの未使用ピンは、電源ピンを含めて、 ま と

めてグランド接続します。

デバイスの上半分から供給される GTP ト ランシーバの REFCLK を、 下半分の REFCLK と共有し

ないでください。デバイスの上半分 (I/O バンク 0) にある GTP ト ランシーバは、下半分 (I/O バンク

2) の GTP ト ランシーバとは独立しており、 それぞれ専用の REFCLK に接続する必要があり ます。

適なシグナル インテグ リ ティを得るために、 GTP ト ランシーバの電源ピンまたはデータ ピンの

すぐ隣にある SelectIO の位置にユーザー I/O ピンを割り当てないでください。斜め方向に隣接する

ピンは使用してもかまいません。

ト ランシーバ速度を確保するには、ボード レベルでの特定の終端が必要です。終端および信号調整

の推奨方法の概略が、 『Spartan-6 FPGA ク ロ ッキング リ ソース ユーザー ガイ ド』 の第 1 章の

「表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR)、OSERDES2(SDR))」および「表 1-4 : DDRの BUFIO2 入力競合 (IDDR2、 ODDR2、 ISERDES2 (DDR)、 OSERDES2 (DDR))」 に記載されて

います。

GTP ト ランシーバのクロッキングに関する考慮事項

GTP ト ランシーバでは、 FPGA ロジッ ク ク ロ ッ クの リ ソースである DCM、 PLL、 および BUFGへの接続に BUFIO2 ク ロ ッ ク バッ フ ァ を使用し ます。 GTP ト ラ ンシーバは、 一方の側にある

BUFIO2 を 1 つから 8 つすべてまで使用できます。 使用される BUFIO2 の個数を監視するこ とに

よ り、搭載されている個数よ り も多くの BUFIO2 を必要とするピン配置を回避できます。 SelectIOインターフェイスや、GCLK ピンと DCM/PLL との接続も、GTP ト ランシーバと同じ BUFIO2 クロ ッ ク バッファを使用する と競合が発生します。 詳細は、 「BUFIO2 I/O ク ロ ッ ク バッファの使用

法」 を参照してください。

GTP ト ランシーバの出力クロ ッ ク と BUFIO2 との接続の詳細は、 『Spartan-6 FPGA ク ロ ッキング

リ ソース ユーザー ガイ ド』 の第 1 章を参照してください。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 65UG393 (v1.2) 2010 年 7 月 15 日

グローバル クロッキングと I/O クロッキング

PCI Express

優れた設計手法では、 PCI Express® 用統合ブロッ クに対するピン配置や GTP ト ランシーバの使用

法を定義してから、その他の GTP ト ランシーバ ベースの IP を配置します。 また、正しいタイ ミ ン

グが得られるよ うに、 PCI Express 用統合ブロッ クに も近い GTP ト ランシーバを使用します。

ピン配置や GTP ト ランシーバの使用法を定義する と きには、 CORE Generator ツールと 『Spartan-6FPGA PCI Express 用インテグレイテッ ド エンドポイン ト ブロッ ク ユーザーガイ ド』が役立ちます。

デバイス上半分の GTP ト ランシーバの使用は、PCI Express 用統合ブロッ クのみに限り ます。サポー

トする GTP ト ランシーバの位置の詳細は、 『Spartan-6 FPGA PCI Express 用インテグレイテッ ド エンドポイン ト ブロ ッ ク ユーザーガイ ド』 の第 7 章にある 「表 7-1 : Spartan-6 FPGA LXT のピン配

置」 を参照してください。

その他の GTP ト ランシーバ ベースのツール

必要なコアをサポート し、使用できる GTP ト ランシーバの個数を確保するには、 CORE Generatorツールを使用して、 ザイ リ ンクスが提供するコアに対して正しいピン配置を生成します。 複数レー

ンのコアには、 隣接する複数の GTP ト ランシーバが必要です。

グローバル クロッキングと I/O クロッキング

デザインで 良のクロ ッ ク構造を定義するこ とが、 ピン配置で重要なポイン トの 1 つです。 ピン配

置を確定する前に、デザインの各領域で必要なクロ ッ ク バッファやクロ ッ ク I/O ピンの個数が使用

できる個数を超えていないこ と、および接続が正しいこ とを確認する必要があ り ます。 I/O、 グロー

バル ク ロ ッ ク、 または GTP ト ランシーバで生成されたクロ ッ クが少ないよ うな単純なデザインで

は、 この章のガイ ド ラインを適用できます。特定の領域で多数のクロ ッ ク リ ソースを使用するデザ

インの場合は、 I/O インターフェイス、 ク ロ ッ ク構造、 IP コアが必要とするクロ ッ ク バッファをデ

ザインに指定して、 ISE ソフ ト ウェアで検証します。 ISE ソフ ト ウェアは、 ク ロ ッ クの使用法と I/O ピン割り当てを検証するデザイン ルール チェッ ク (DRC) 機能を備えています。

GCLK ピンの割り当て

メモ リ コン ト ローラ ブロッ ク、 PCI コア インターフェイス、 16 ビッ ト幅コンフ ィギュレーシ ョ ン

モードはすべて、 GCLK と多機能ピンを共有しています。 使用するパッケージの GCLK ピンがほ

かの共有機能に使用されていないこ とを確認して ください。

PlanAhead ツールの [Package Pins] ビューにある [Clock] 列に、 各リ ス トの GCLK ピンすべてを

グループ分けして一覧表示できます。 左側にある [Group by I/O Bank] アイコンの選択を解除し、

[Clock] 列見出しを使用して列を並べ替えます。

GCLK ピンと BUFG との接続を確認して、 同じ BUFG グローバル クロ ッ ク ラインで GCLK ピン

の競合が生じないよ うにしてください。 詳細は、 『Spartan-6 FPGA クロ ッキング リ ソース ユーザー

ガイ ド』 の第 1 章にある 「表 1-1 : バンク 0 および 1 の共有グローバル クロ ッ ク リ ソース」 と 「表

1-2 : バンク 2 および 3 の共有グローバル クロ ッ ク リ ソース」 を参照してください。 I/O バンク 0 および 1 の 16 本の GCLK ピンは、 同じ 8 つの BUFG バッファを共有します。 I/O バンク 2 および 3の 16 本の GCLK ピンは、 同じ 8 つの BUFG バッファを共有します。

DCM や PLL を駆動する GCLK ピンには、DCM や PLL との接続に使用できる BUFIO2 が必要で

す。GCLK ピンと BUFIO2 との接続の詳細は、『Spartan-6 FPGA ク ロ ッキング リ ソース ユーザー

ガイ ド』 の第 1 章にあ る 「表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR)、OSERDES2(SDR))」 および 「表 1-4 : DDR の BUFIO2 入力競合 (IDDR2、 ODDR2、 ISERDES2(DDR)、 OSERDES2 (DDR))」 を参照してください。

66 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 6 章 : I/O ピンおよびクロックの配置

デバイスの上半分の各 BUFIO2 領域 TL、 TR、 LT、 RT にある BUFIO2 (GCLK ピンからの高速接

続用) は、 デバイスの上半分にあるクロ ッ ク マネージメン ト タイル (CMT) に接続できます。 デバ

イスの下半分の各 BUFIO2 領域 BL、 BR、 LB、 RB にある BUFIO2 は、 デバイスの下半分にある

CMT に接続できます。 ク ロ ッ クが複数の PLL を駆動する必要がある場合、 BUFIO2 と CMT の両

方をフロアプランする場合、またはデザインでデバイスの片側の BUFIO2 リ ソースを多用している

場合に、 この接続が重要です。

差動クロ ッ ク入力を割り当てる場合は必ず、 クロ ッ クのマスタ側を差動クロ ッ ク ピン ペアの P 側、

スレーブ側を N 側に割り当ててください。

BUFIO2 I/O クロック バッファの使用法

Spartan-6 デバイスには、 上下左右の各側に BUFIO2 ク ロ ッ ク領域が 2 つずつあり ます。 ク ロ ッ ク

領域ごとに、BUFIO2 ク ロ ッ ク バッファが 4 つ使用できます。 したがって、デバイスの上下左右に

それぞれ、 BUFIO2 ク ロ ッ ク バッファが 8 つずつあり ます。 小型のデバイス /パッケージの組み合

わせでは、 上下左右に 1 個ずつ I/O バンクがあ り ます (バンク 0、 1、 2、 3)。 ただし、 一部の大型

デバイス/パッケージの組み合わせには、 追加の I/O バンク 4 および 5 があ り ます。 バンク 1 のデ

バイス とバンク 5 のデバイスは右側のクロ ッ ク リ ソースを共有し、バンク 3 のデバイス とバンク 4のデバイ スは左側の ク ロ ッ ク リ ソース を共有し ます。 それぞれの BUFIO2 ク ロ ッ ク領域の

BUFIO2 ク ロ ッ ク バッファには、 高速 I/O ク ロ ッ ク、 GCLK ピンと DCM/PLL との接続、 および

GTP ク ロ ッ ク と DCM/PLL/BUFG との接続という、 3 つの用途があ り、 共有するこ とはできませ

ん。ピンを割り当てる と きに、それぞれの BUFIO2 ク ロ ッ ク領域で必要なバッファ数が 4 つを超え

ないよ うに、 この 3 つの用途のバランスをと る必要があ り ます。

各 BUFIO2 ク ロ ッ ク領域で必要となる BUFIO2 ク ロ ッ ク バッファを 4 つ以下に抑えるデザインを

作成するこ とが重要です。各 BUFIO2 ク ロ ッ ク領域には配線リ ソースが十分に用意されており、 ク

ロ ッ クを 8 つまで接続できます。この数には、BUFIO2 バッファやその他のクロ ッ ク バッファが駆

動するクロ ッ クが含まれます。

BUFIO2 ク ロ ッ ク バッ フ ァは 4 つの I/O ク ロ ッ ク を駆動できますが、 各 I/O ク ロ ッ クは単一の

BUFIO2 ク ロ ッ ク領域内に制限されます。 ザイ リ ンクスでは、 BUFIO2 ク ロ ッ ク バッファを節約

するために、 BUFIO2 で駆動するインターフェイスを単一の BUFIO2 ク ロ ッ ク領域内に収めるこ

と を推奨しています。 あ る イ ン ターフ ェ イ ス を 2 つの BUFIO2 ク ロ ッ ク領域に分割する と、

BUFIO2 ク ロ ッ ク バッファが 2 つ必要になり ます。 一方、 同じ BUFIO2 ク ロ ッ ク領域内に収める

と、 BUFIO2 バッファは 1 つで済みます。

2 つの I/O ク ロ ッ クを BUFPLL で駆動する場合、各 I/O ク ロ ッ クは、上下左右のうちいずれかの側

にある 2 つの BUFIO2 ク ロ ッ ク領域にまたがり ます。

グローバル クロッ クは 2 つあり、16 本のグローバル クロッ ク ラインのいずれからでも駆動できます。

インターフェイスの種類に応じた BUFIO2 リソースの使用法の概要

• シングルエンド方式の SDR はそれぞれ、 BUFIO2 バッファを 1 つ使用します。

• シングルエンド方式の DDR はそれぞれ、 BUFIO2 バッファを 2 つ使用します。

• 差動方式はそれぞれ、 BUFIO2 バッファが 2 つ必要です。

• DCM または PLL への GCLK クロッ ク入力接続はそれぞれ、BUFIO2 バッファが 1 つ必要です。

• FPGA ロジッ ク リ ソースにクロ ッ クを供給する GTP ト ランシーバ ク ロ ッ クはそれぞれ、

BUFIO2 バッファを 1 つ使用します。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 67UG393 (v1.2) 2010 年 7 月 15 日

インターフェイスのシリアライズ

双方向 I/O

双方向 I/O に使用できる ク ロ ッ ク バッファの組み合わせの詳細は、 『Spartan-6 FPGA SelectIO リソース ユーザー ガイ ド』 の第 2 章の 「表 2-1: 双方向 I/O で可能なクロ ッ ク構造」 を参照してくだ

さい。

各 BUFIO2 ク ロ ッ ク領域にある 4 つの BUFIO2 ク ロ ッ ク バッファがそれぞれ、 指定した GCLK入力または GTP ト ランシーバで駆動できるこ とを確認して ください。 GCLK ピンおよび GTP とBUFIO2 との接続の詳細は、 『Spartan-6 FPGA ク ロ ッキング リ ソース ユーザー ガイ ド』 の第 1 章の 「表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR)、 OSERDES2(SDR))」 および 「表1-4 :DDR の BUFIO2 入力競合 (IDDR2、 ODDR2、 ISERDES2 (DDR)、 OSERDES2 (DDR))」 を参照

して ください。

BUFIO2 から クロ ッ クを供給されるインターフェイスが IODELAY2 ク ロ ッ ク遅延調整を使用する

場合、単一の BUFIO2 ク ロ ッ ク領域内にインターフェイスを制限する必要があ り ます。IODELAY2プリ ミ ティブは GCLK と BUFIO2 との単一ファンアウ ト接続に制限されているため、 2 つの BUFIO2 領域にまたがるインターフェイスに必要な、 GCLK と 2 つの BUFIO2 との接続はサポー

トできません。

インターフェイスのシリアライズ

適切な I/O やク ロ ッ ク構造を作成するには、 ISE ソフ ト ウェアの SelectIO ウ ィザードを使用しま

す。 Spartan-6 FPGA の I/O には、 旧世代の Spartan FPGA にはなかった、 さまざまな革新的機能

が盛り込まれています。 シ リ アライズされた I/O インターフェイスは、 新のデバイスに合わせて

設計する必要があ り ます。 各種の I/O インターフェイスの詳細な例は、

XAPP1064 『Source-Synchronous Serialization and Deserialization (up to 1050 Mb/s)』 (英語版) を参照して ください。

ピン配置に関する考慮事項

シングルエンド SerDes

シングルエンド I/O は、任意の I/O 上でシ リ アライズ (4:1) できます。4:1 を超えるシ リ アライズの

場合は、 複数の入力ピンをカスケード接続します。 カスケード接続は、 常に P ピン側から始める必

要があ り ます。 シ リ アライズには、 SerDes (シ リ アライザ/デシ リ アライザ)、 および対応する N ピンの入力レジスタまたは出力レジスタを使用します。 この場合、 N ピンは SerDes と入力レジスタ

または出力レジスタを伴わない、 別の I/O と して使用できます。

例

• 8 ビッ ト 、 4:1 SerDes は、 8 つの I/O、 または 4 つの P/N ペアを使用します。

• 8 ビッ ト 、 8:1 SerDes は、 8 本の P ピンを使用して 8 つの SerDes をそれぞれ起動し、 対応す

る 8 本の N ピンで、 カスケード接続された 2 つの 4:1 SerDes の後半の 1 つを起動します。

この場合でも、 SerDes を使用しない限り N ピンを別の I/O に使用できます。 ただし、 ボード上の

配線を SerDes バスと インターリーブする必要があ り ます。

差動 SerDes

差動 I/O は、 各 P/N 差動ペアを使用して 大 8:1 でシ リ アライズできます。

68 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 6 章 : I/O ピンおよびクロックの配置

パワー マネージメン ト - Suspend/Awake の使用

Suspend (一時停止) 機能を使用する場合、 AWAKE ピンの機能も必要です。 したがって AWAKEピンはユーザー I/O と して使用できません。 [Enable Multi-Pin Wake-Up Suspend Mode] をオンに

する と、 SCP[0:7] ピン (システム コンフ ィギュレーシ ョ ン ポート ) は多機能ピンになり ます。

Suspend/Awake 機能の詳細は、 UG394、 『Spartan-6 FPGA パワー マネージメン ト ユーザー ガイ

ド』 を参照してください。

I/O 規格と I/O バンクの規則

I/O 規格やその他の I/O 属性は、 デザイン内の各 I/O ピンに対して定義する必要があ り ます。

『Spartan-6 FPGA SelectIO リ ソース ユーザー ガイ ド』 の第 1 章、特に 「I/O 規格のバンクでの互換

性」 で、 適用可能な規格や属性に関連する I/O バンクの規則をすべて説明しています。 たとえば、

多くの差動規格では、 出力が使用できるのはバンク 0 およびバンク 2 のみです。 I/O 規格の互換性

や I/O バンクの制約をチェッ クするには、 PlanAhead ツールの DRC を実行します。

同時スイッチ出力 (SSO) の管理

提案されたピン配置は、 『Spartan-6 FPGA データシート : DC 特性およびスイ ッチ特性』 の 「表 33 :各 VCCO/GND ペアの SSO 制限」 を使用して確認する必要があ り ます。 違反があった場合は、 可

能であれば、 問題のある出力を別の I/O バンクに割り当てます。

SSO の詳細、 およびそれに関連する問題を回避するためのピン配置に関する推奨事項は、

『Spartan-6 FPGA SelectIO リ ソース ユーザー ガイ ド』 の「同時スイ ッチ出力」を参照してください。

デザイン ルール チェ ックの実行

PlanAhead ツールのデザイン ルール チェッ ク (DRC) を使用して、 ク ロ ッ クやピン割り当てが検証

可能です。 基本的な DRC は、 ピン リ ス ト と定義済みの I/O 規格のみを使用して実行できます。 ピ

ン割り当てを検証する詳細な DRC は、 ISE ソフ ト ウェアでデザインをコンパイルする と きに実行

されます。 デザインの I/O 構造やクロ ッ ク構造を詳細に定義するこ とで、 よ り詳しい DRC が実行

できます。 すべてのピン配置を検証するには、 I/O インターフェイスやクロ ッ ク構造をすべて、 デ

ザインに定義して ください。

I/O バンクの規則の DRC にも PlanAhead ツールからアクセスでき、ピン リ ス トおよび定義済みの

I/O 規格と属性のみを使用して実行できます。 ク ロ ッ ク ト ポロジやリ ソースの DRC は ISE ソフ ト

ウェアを通して実行可能です。

クロ ッ クや I/O の DRC では、固有のクロ ッ ク要件を持つ IP コアがすべて、デザインに指定されて

いるこ とを確認して ください。

グローバル ク ロ ッ クだけでな く リージ ョナル ク ロ ッ ク も必要とするデザインでは、 各リージ ョナ

ル ク ロ ッ クをデザインに指定し、 典型的な負荷をある程度加えて ください。 リージ ョナル ク ロ ッ

クの要件を持つ I/O ク ロ ッ クには、 負荷をすべて定義する必要があ り ます。

DRC に違反しないピン配置に加えて、 特定デザインの性能を 大限に発揮するピン配置を設計す

るこ と、 およびデバイス全体の配線 (入力から内部ロジッ ク、 出力へ) を検討するこ と も重要です。

この ト ピッ クの詳細は、 WP311、 『Spartan-6 FPGA デザインのパフォーマンス向上』 を参照してく

ださい。

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 69UG393 (v1.2) 2010 年 7 月 15 日

集積度の異なるデバイスへの移行

集積度の異なるデバイスへの移行

デザインを同一パッケージで集積度の異なるデバイスに移行する場合、 移行可能なデバイスにおい

て、ピン配置段階で選択したピンが使用できるこ とを確認する必要があ り ます。詳細は、『Spartan-6FPGA パッケージおよびピン配置仕様』 の第 7 章を参照してください。

70 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

第 6 章 : I/O ピンおよびクロックの配置

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 71UG393 (v1.2) 2010 年 7 月 15 日

付録 A

推奨する PCB デザイン ルール

この付録では、Spartan-6 で利用可能な各種 FPGA パッケージの推奨するデザイン ルールについて

簡単に説明します。

QFP パッケージでの推奨する PCB デザイン ルールX-Ref Target - Figure A-1

図 A-1 : QFP パッケージでのはんだパッ ドに対する EIA 規格のボード レイアウト

表 A-1 : QFP パッケージ (クワッ ド フラ ッ ト パッケージ) の PCB ランド パッ ド寸法 (1)

寸法 TQG144

MID 19.80

MIE 19.80

e 0.50

b2 0.3 ～ 0.4

I2 1.60

メモ :

1. 単位はミ リ メートル (mm) です。

ug393_aA_01_030210

M

M

ID

b2

I 2

MIE

ee

e

e

72 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

付録 A : 推奨する PCB デザイン ルール

BGA/CSP パッケージでの推奨する PCB デザイン ルール

ザイ リ ンクスでは、 コンポーネン ト側のランド パッ ド径に関するデータを提供しています。ボード

のレイアウ ト を設計するにあたって、ボード パッ ドをコンポーネン ト側のランドの形状と一致する

よ う設計するために、 このデータが必要になり ます。 図 A-2 にランド パッ ドの各部の直径を示し、

表 A-2 にその標準値を示します。

Spartan-6 FPGA BGA パッケージでは、 ボードに非はんだマスク定義 (NSMD) パッ ドを使用する

こ とを推奨します。 これによって、図 A-2 に示すよ うに、 ランド金属 (直径 L) とはんだマスク開口

部 (直径 M) の間に隙間ができます。NSMD パッ ド とはんだマスクの間隔、および実際の信号ト レー

ス幅は、PCB ベンダーによって異なり ます。ライン幅および間隔が狭くなる と、PCB のコス トが高

くな り ます。 図 A-2 では、 1 つのランド パッ ド とビアの接続を示すため、 3 X 3 のマ ト リ ッ クスを

使用してわかりやすく してあ り ます。

X-Ref Target - Figure A-2

図 A-2 : BGA/CSP パッケージでの推奨するはんだパッ ドのボード レイアウト

FG

e

VH

L

M

VL

D

W

ug393_aA_01_030210

Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 73UG393 (v1.2) 2010 年 7 月 15 日

BGA/CSP パッケージでの推奨する PCB デザイン ルール

表 A-2 : BGA パッケージでの推奨する PCB デザイン ルール (mm)

デザイン ルール FT(G)256 FG(G)484 FG(G)676FG(G)900

コンポーネン ト側のランド パッ ド径 (SMD)(1) 0.40 0.45

はんだランド (L) の直径 0.40 0.40

はんだマスク開口部 (M) の直径 0.50 0.50

はんだ (ボール) ランドのピッチ (e) 1.00 1.00

ビアと ランド間のライン幅 (w) 0.13 0.13

ビアと ランド間の距離 (D) 0.70 0.70

ビア ランド (VL) の直径 0.61 0.61

スルー ホール (VH) の直径 0.300 0.300

メモ :

1. コンポーネン ト側のランド パッ ド径とは、 コンポーネン ト側のパッ ド開口部 (SMD: はんだマスク定義) を表します。 NSMD パッ ド とはんだマスクの間隔、 および実際の信号ト レース幅は、 PCB ベンダーによって異なり ます。 ラ イン幅および間隔が狭くなる と、 PCB のコス トが高くな り ます。

表 A-3 : CSP パッケージでの推奨する PCB デザイン ルール (mm)

デザイン ルール

CSG225 CSG324CSG484

CPG196

コンポーネン ト側のランド パッ ド径 (SMD)(1) 0.40 0.30

はんだランド (L) の直径 0.37 0.27

はんだマスク開口部 (M) の直径 0.47 0.35

はんだ (ボール) ランドのピッチ (e) 0.80 0.50

ビアと ランド間のライン幅 (w) 0.13 0.13

ビアと ランド間の距離 (D) 0.56 0.35

ビア ランド (VL) の直径 0.51 0.27

スルー ホール (VH) の直径 0.25 0.15

メモ :

1. コンポーネン ト側のランド パッ ド径とは、 コンポーネン ト側のパッ ド開口部 (SMD : はんだマスク定義) を表します。

74 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

UG393 (v1.2) 2010 年 7 月 15 日

付録 A : 推奨する PCB デザイン ルール