Spartan-6 FPGA SelectIO リソース - Xilinx · 2019-10-13 · 日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

ユーザーガイド [optional]

UG381 (v1.3) 2010 年 3 月 15 日 [optional]

Spartan-6 FPGA SelectIO リソース

ユーザーガイド

UG381 (v1.3) 2010 年 3 月 15 日

Spartan-6 FPGA SelectIO リソースユーザーガイド japan.xilinx.com UG381 (v1.3) 2010 年 3 月 15 日

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UG381 (v1.3) 2010 年 3 月 15 日 japan.xilinx.com Spartan-6 FPGA SelectIO リソースユーザーガイド

改訂履歴

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資料によっては英語版の更新に対応していないものがあります。

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日付バージョン改訂内容

2009 年 6 月 24 日 1.0 初期リリース

2010 年 1 月 5 日 1.1 「差動終端の利点」をアップデート。 PCI66_3 を表 1-4 に追加。図 1-6 を変更。

16、 17、 18 ページのテキストをわかりやすく変更。 IBUFDS_DIFF_OUT および IBUFGDS_DIFF_OUT を「Spartan-6 FPGA の SelectIO プリミティ

ブ」セクションに追加し、図 1-13 をアップデート。 28 および 29 ページでバン

クで使用可能な LVDS_25、 LVDS_33、 Mini-LVDS、 RSDS、 TMDS、および PPDS の説明をわかりやすく変更。図 1-19 のタイトルをわかりやすく変更し、図 1-20 を追加。図 1-29 および「TMDS_33」に 2.5V VCCO を追加。図 1-30 をアッ

プデート。図 1-32 を修正。「HSTL/SSTL VREF 参照電圧」セクションを移動。

「PCI I/O 規格での内部ダイオードを使用した電圧クランプ」セクションを削除。

表 2-3 で SYNC および SRTYPE の説明を変更。図 2-6 で C0 と C1 入力を入れ替

え。「出力 DDR の概要 (ODDR2)」にメモを追加。図 2-17 周辺の説明をアップ

デート。「I/O 遅延のキャリブレーションおよびリセット」の説明をアップデート。

「DATA_RATE」の説明を変更。「カスケード接続した場合の動作」の説明をアッ

プデート。「位相検出器の概要」をアップデート。 77 ページの図 3-4 の MASTER ISERDES2 をアップデート。 79 ページのサンプルタイミングをわかりやすく変

更。表 3-6 の属性の説明を変更。「カスケード接続した場合の動作」の説明をアッ

プデート。 88 ページの図 3-12 をアップデート。

2010 年 2 月 2 日 1.2 第 1 章の「電源投入時およびコンフィギュレーション中のI/O ピン」から無効な M2 モードを削除。表 1-4 をバンク制限の情報でアップデート。

図 2-1 をアップデート。「I/O ロジックで使用可能なクロックリソース」 (図 2-2 および表 2-1 を含む) を追加。

「ISERDES2 の概要」および「OSERDES2 の概要」で SerDes 比を修正。「位相検

出器の概要」の初の説明をアップデート。図 3-4 を修正。「OSERDES2 の動作」

によりわかりやすい説明を追加。表 3-7 を追加し、図 3-10 をアップデート。

2010 年 3 月 15 日 1.3 表 1-4 を修正。「シングルエンド I/O の互換性」に「推奨される動作条件は、Spartan-6 FPGA データシート (DS162) を参照してください」という文を追加。

「SSO の影響を低減するピン配置」セクションを追加。

図 2-1 をアップデート。「I/O 遅延の概要」および「I/O 遅延モード」をわかりや

すく変更。図 2-18 および表 2-8 の INC をアップデート。

表 3-1 で CE0、 BITSLIP、および IOCE の説明をアップデート。図 3-1 および図 3-10 で I/O クロックイネーブルラインにフリップフロップを追加。表 3-5 の IOCE をアップデート。表 3-6 の OUTPUT_MODE をアップデート。

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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

このユーザーガイドについてその他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

第 1 章 : SelectIO リソースI/O タイルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11SelectIO リソースの概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12SelectIO リソースの一般的なガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Spartan-6 FPGA の SelectIO バンク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13出力駆動ソース電圧 (VCCO) ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13

内部終端. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14差動終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14

差動終端の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14オンチップ終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

オンチップ終端の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15プログラム可能な出力ドライバインピーダンス (ソース終端) . . . . . . . . . . . . . . . . . . . .16プログラム可能な入力終端抵抗 (分割終端) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17

Spartan-6 FPGA の SelectIO プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18IBUF および IBUFG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18OBUF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19OBUFT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19IOBUF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19IBUFDS および IBUFGDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20IBUFDS_DIFFOUT および IBUFGDS_DIFFOUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20OBUFDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20OBUFTDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21IOBUFDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21Spartan-6 FPGA の SelectIO の属性および制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21

ロケーション制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22IOSTANDARD 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22出力スルーレートの属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22出力駆動電流の属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23IBUF、 OBUFT、および IOBUF の PULLUP/PULLDOWN/KEEPER . . . . . . . . . . . . .23差動終端属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23入力終端および出力終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23

SelectIO 信号規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24I/O 規格の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24

LVTTL - 低電圧 TTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26LVCMOS - 低電圧 CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26LVCMOS_JEDEC - JEDEC 準拠の入力を持つ低電圧 CMOS . . . . . . . . . . . . . . . . . . . .26PCI - ペリフェラルコンポーネントインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . .26I2C - Inter-Integrated Circuit バス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26SMBUS - システム管理バス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27SDIO - SD メモリカードインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27MOBILE_DDR - 低消費電力 DDR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27HSTL - 高速トランシーバロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27SSTL3 - 3.3V 用 SSTL (Stub Series Terminated Logic) . . . . . . . . . . . . . . . . . . . . . . . . .27SSTL2 - 2.5V 用 SSTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27SSTL18 - 1.8V 用 SSTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27

目次


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UG381 (v1.3) 2010 年 3 月 15 日

SSTL15 - 1.5V 用 SSTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27LVDS_25 - 低電圧差動信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28LVDS_33 - 低電圧差動信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28BLVDS - バス LVDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28DISPLAY_PORT - DisplayPort 用の AUX CH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28Mini-LVDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28RSDS - 低振幅差動信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28TMDS - 遷移時間短差動信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28PPDS - ポイントトゥポイント差動信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29

I/O タイミング解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29IBIS モデルを使用した負荷条件のシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29LVCMOS/LVTTL スルーレート制御および駆動電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30同時スイッチ出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

SSO の影響を低減するピン配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31シングルエンド I/O の終端手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32差動 I/O 規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35

TMDS_33 での終端. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36BLVDS 出力の終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36

IOB の電源電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36HSTL/SSTL VREF 参照電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37ESD 耐性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38I/O 規格のバンクでの互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38

シングルエンド I/O の互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38差動 I/O 規格のバンクでの互換性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40

I/O バンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42振幅が大きな信号の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42

変圧器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42オープンドレインのインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43

電源投入時およびコンフィギュレーション中のI/O ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43コンフィギュレーション後の未使用 I/O ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44

第 2 章 : SelectIO ロジックリソース概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45I/O インターフェイスタイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46I/O ロジックで使用可能なクロックリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47ILOGIC2 リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

組み合わせ入力パス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50入力 DDR プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50IDDR2 の VHDL および Verilog テンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53ILOGIC2 のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

ILOGIC2 のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54ILOGIC2 のタイミング特性 (DDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

OLOGIC2 リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56組み合わせ出力データおよびトライステート制御パス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57出力 DDR の概要 (ODDR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

NONE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58C0 - クロック C0 で入力を取り込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58C1 - クロック C1 で入力を取り込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58

ODDR2 プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59ODDR2 の VHDL および Verilog テンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59OLOGIC2 のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60

タイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60I/O 遅延の概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

I/O 遅延モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65I/O 遅延のキャリブレーションおよびリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

キャリブレーションの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66遅延のアップデートと BUSY のタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66



第 3 章 : アドバンス SelectIO ロジックリソースISERDES2 の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

ISERDES2 のポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69ISERDES2 の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71

NETWORKING モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74NETWORKING_PIPELINED モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74RETIMED モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74カスケード接続した場合の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74Bitslip の動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75

位相検出器の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76位相検出器のキャリブレーション機構 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78位相検出器の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79

遅延のアップデートと BUSY のタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81位相検出器のシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82

OSERDES2 の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83OSERDES2 のポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83OSERDES2 の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85

カスケード接続した場合の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87トレーニング機能の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89



UG381 (v1.3) 2010 年 3 月 15 日



このユーザーガイドについて

このユーザーガイドでは、Spartan®-6 FPGA の入力/出力特性および SelectIO™ ロジックリソース

について詳細に説明します。

第 1 章「SelectIO リソース」では、出力ドライバおよび入力レシーバの電気的動作について説明し、

一般的なインターフェイスの例を紹介します。第 2 章「SelectIO ロジックリソース」では、入力お

よび出力データレジスタ、DDR (ダブルデータレート ) 動作、プログラマブル入力遅延 (IDELAY)について説明します。第 3 章「アドバンス SelectIO ロジックリソース」では、データシリアライ

ザ/デシリアライザについて説明します。

その他の資料

Spartan-6 に関するその他の情報は、 http://japan.xilinx.com/support/documentation/spartan-6.htm から次を参照してください。

• 『Spartan-6 ファミリ概要』

Spartan-6 ファミリの機能とデバイスの概要を示します。

• 『Spartan-6 FPGA データシート : DC 特性およびスイッチ特性』

Spartan-6 ファミリの DC 特性およびスイッチ特性が記載されています。

• 『Spartan-6 FPGA Packaging and Pinout Specification』

デバイス/ピンの組み合わせと大 I/O 数、ピン定義、ピン配置図、機械的図面、熱仕様が記載

されています。

• 『Spartan-6 FPGA コンフィギュレーションユーザーガイド』

コンフィギュレーションインターフェイス (シリアルおよびパラレル)、複数のビットストリー

ムの管理、ビットストリームの暗号化、バウンダリスキャンおよび JTAG コンフィギュレー

ション、リコンフィギュレーション手法など、コンフィギュレーションについて詳細に説明し

ます。

• 『Spartan-6 FPGA クロックリソースユーザーガイド』

DCM および PLL を含め、 Spartan-6 デバイスのクロックリソースについて説明します。

• 『Spartan-6 FPGA ブロック RAM リソースユーザーガイド』

Spartan-6 デバイスのブロック RAM の機能について説明します。

• 『Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド』

すべての Spartan-6 デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能

について説明します。


http://japan.xilinx.com/support/documentation/spartan-6.htm


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このユーザーガイドについて

• 『Spartan-6 FPGA GTP Transceivers User Guide』

Spartan-6 LXT FPGA で使用可能な GTP トランシーバについて説明します。

• 『Spartan-6 FPGA DSP48A1 Slice User Guide』

Spartan-6 FPGA の DSP48A1 スライスのアーキテクチャについて説明し、コンフィギュレー

ション例を示します。

• 『Spartan-6 FPGA メモリコントローラユーザーガイド』

Spartan-6 FPGA のメモリコントローラブロックについて説明します。メモリコントローラブロックは、 Spartan-6 FPGA をよく使用されるメモリ規格に接続する際のインターフェイスを

簡略化するエンベデッドマルチポートメモリコントローラです。

• 『Spartan-6 FPGA PCB Design Guide』

PCB およびインターフェイスレベルでデザインを決定するためのストラテジに焦点を置いて、

Spartan-6 デバイスの PCB デザインに関する情報を示します。

その他のリソース

シリコンおよびソフトウェアに関するアンサーデータベースを検索したり、テクニカルサポートの

ウェブケースを開く場合は、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support

http://japan.xilinx.com/support



第 1 章

SelectIO リソース

I/O タイルの概要

Spartan®-6 FPGA の I/O タイルには、 IOB が 2 つ、 ILOGIC が 2 つ、 OLOGIC が 2 つ含まれてい

ます。図 1-1 に I/O タイルを示します。

X-Ref Target - Figure 1-1

図 1-1 : Spartan-6 FPGA の I/O タイル

ug381_c1_01_041709

ILOGIC2( 2 )

ISERDES2

( 3 )

OLOGIC2( 2 )

OSERDES2

( 3 )

IODELAY2( 2 )

IODELAY2( 2 )

IOB( 1 )

ILOGIC2( 2 )

ISERDES2

( 3 )

OLOGIC2( 2 )

OSERDES2

( 3 )

IOB( 1 )



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第 1 章 : SelectIO リソース

SelectIO リソースの概要

すべての Spartan-6 FPGAにはコンフィギュレーション可能な高性能の SelectIO™ ドライバおよび

レシーバが含まれており、さまざまなインターフェイス規格に対応しています。出力の駆動電流お

よびスルーレートのプログラマブル制御、オンチップ終端などの機能があります。

各 IOB には、入力、出力、およびトライステート SelectIO ドライバがあります。これらのドライバ

は、さまざまな I/O 規格にコンフィギュレーションできます。差動 I/O は、1 つのタイルに含まれる

2 つの IOB を使用します。

• シングルエンド I/O 規格 (LVCMOS、 LVTTL、 HSTL、 SSTL、 PCI)

• 差動 I/O 規格 (LVDS、 RSDS、 TMDS、差動 HSTL および SSTL)

• VREF に依存する差動入力には VCCAUX から電力を供給

Spartan-6 FPGA の各 I/O タイルには、 IOB が2 つ、 ILOGIC ブロックが 2 つ、 OLOGIC ブロック

が 2 つ含まれています (第 2 章「SelectIO ロジックリソース」を参照)。

図 1-2 に、 IOB の基本図と内部ロジックおよびデバイスパッドへの接続を示します。

各 IOB は、 IOB のデータ用およびトライステート制御用の入力/出力ロジックリソースを含む ILOGIC/OLOGIC ペアに直接接続されています。 ILOGIC および OLOGIC は、それぞれ ISERDESおよび OSERDES としてコンフィギュレーションできます (第 3 章「アドバンス SelectIO ロジック

リソース」を参照)。


図 1-2 : IOB の基本図

ug381_c1_02_111309

PADOUT

DIFFO_IN

DIFFO_OUT

I

T

O

DIFFI_IN

OUTBUFINBUF

PAD



SelectIO リソースの一般的なガイドライン

SelectIO リソースの一般的なガイドライン

このセクションでは、 Spartan-6 FPGA の SelectIO リソースを使用して設計する際の一般的なガイ

ドラインを示します。

Spartan-6 FPGA の SelectIO バンク

各 Spartan-6 デバイスには、デバイスサイズおよびパッケージに応じて 4 つまたは 6 つの I/O バン

クがあります (図 1-3)。 Spartan-6 ファミリに含まれる各デバイスの詳細は、『Spartan-6 ファミリ概

要』を参照してください。

• XC6SLX45/XC6SLX45T およびこれらより小型のデバイス、 484 ピンパッケージのすべての

デバイスには、デバイスの各辺に 1 つずつ、合計 4 つのバンクがあります。

• XC6SLX75/XC6SLX75T およびこれらより大型のデバイス (484 ピンパッケージを除く ) には、右辺と左辺にバンクが 2 つずつ、合計 6 つの I/O バンクがあります。

出力駆動ソース電圧 (VCCO) ピン

Spartan-6 デバイスで使用できる低電圧 I/O 規格の多くでは、異なる出力駆動ソース電圧 (VCCO) が必要なので、通常 1 つのデバイスで複数の出力駆動ソース電圧を使用できるようになっています。

1 つの VCCO バンク内では、すべての出力バッファの出力駆動ソース電圧を同じにする必要があり

ます。次の I/O 規格の入力バッファでは、 VCCO 電源も使用します。

• LVCMOS25 (VCCAUX = 3.3V の場合)

• LVCMOS18_JEDEC

• LVCMOS15_JEDEC

• LVCMOS12_JEDEC

• PCI

• MOBILE_DDR


図 1-3 : Spartan-6 FPGA の I/O バンク

ug381_c1_03_111209

0

2

3 1

LX4 LX9 LX16 LX25 LX25T LX45 LX45T 484

0

23 1

4 5

LX75 LX75T LX100 LX100T LX150 LX150T(484 )



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内部終端

高速 I/O 規格を使用する場合は、スイッチレベルの適化およびシグナルインテグリティのため、

通常終端抵抗が必要です。終端抵抗はできるだけレシーバの近くに配置し、シグナルインテグリ

ティの問題を小限に抑える必要があります。レイアウトが緊密な幅の広いバスとのインターフェ

イスには、特定のデザインガイドラインが必要です。 PCB レイアウトは離散抵抗により調整できま

すが、離散抵抗とデバイスの入力バッファの間には常にスタブがあります。

Spartan-6 FPGA では、差動インターフェイス (LVDS など) およびシングルエンドインターフェイ

ス (SSTL など) の両方に対して終端抵抗が提供されます。 IOB 内に終端抵抗を配置すると、外部終

端抵抗を使用する必要がなくなります。

差動終端

差動終端の利点

• 差動入力用の 100Ω 並列終端抵抗

オプションの Spartan-6 FPGA オンチップ入力差動終端を使用すると、差動レシーバ回路で通常使

用される外部 100Ω 終端抵抗を使用する必要がなくなります (図 1-4 を参照)。調整は必要ありませ

ん。差動終端は、 LVDS、 mini-LVDS、 PPDS、および RSDS に適しています。

オンチップ差動終端は、 VCCAUX = 3.3V の場合、公称値 100Ω に指定されます。オンチップ差動終

端は VCCAUX = 2.5V の場合にも使用できますが、指定される抵抗の範囲は広くなります。具体的

な値は、 Spartan-6 FPGA データシートを参照してください。図 1-5 に、 Spartan-6 FPGA にインプ

リメントした差動レシーバにオプションの差動終端を使用する例と外部終端抵抗を使用する例を示

します。


図 1-4 : 差動入力および出力

100W

100W

ug381_c1_04_041709

Z0 = 50W

Z0 = 50W

Z0 = 50W

Z0 = 50W



内部終端

DIFF_TERM 属性を TRUE に設定すると、差動 I/O ピンペアで差動終端がイネーブルになります。

この属性を UCF で制約として指定する場合は、次の構文を使用します。

NET <I/O_NAME> DIFF_TERM = "<TRUE/FALSE>";

差動ドライバ、レシーバ、およびオプションのオンチップ差動終端のバンクの互換性は、 40 ページ

の表 1-5 を参照してください。

オンチップ終端

• シングルエンド規格でプログラム可能な入力終端抵抗および出力ドライバインピーダンス

オンチップ終端の利点

Spartan-6 FPGA のオンチップ終端機能を使用すると、メモリインターフェイスなどでよく使用さ

れる、高速シングルエンド信号用の複雑な外部ボード終端は必要なくなります。図 1-6 に、アドレ

スピンおよび制御ピン用の DDR2 SDRAM インターフェイスなどの単一方向 SSTL18 インター

フェイスで使用される外部終端抵抗を、オンチップ終端を使用することにより削除する例を示しま

す。オンチップ終端は、プログラム可能な入力終端抵抗として使用するか、プログラム可能な出力ド

ライバインピーダンス (ソース終端) として使用できます。I/O インターフェイスの解析および適

化、プログラマブル I/O 規格、オプションの内部終端機能、外部終端コンポーネントの適な組み

合わせを判断するには、シグナルインテグリティシミュレーションを実行することをお勧めしま

す。ザイリンクス IBIS モデルをボード上のほかのコンポーネントと共に使用し、 IBIS シグナルインテグリティシミュレーションを実行するのが、適な方法の 1 つです。


図 1-5 : LVDS、 RSDS、 MINI_LVDS、および PPDS I/O 規格の入力終端抵抗オプション

Z0 = 50W

Z0 = 50W

Z0 = 50W

Z0 = 50W

100W

ug381_1_05_041709

a) DIFF_TERM = FALSE

b) DIFF_TERM = TRUE

DIFF_TERM = FALSE

DIFF_TERM = TRUE

RDT

0

2

0

2

4

3

5

1

0 2



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プログラム可能な出力ドライバインピーダンス (ソース終端)

プログラム可能な出力ドライバインピーダンスを使用すると、高速シングルエンド信号アプリケー

ションにおいて、反射を除去できるだけでなく、外部ソース終端抵抗を使用する必要もなくなりま

す。ドライバインピーダンスは OUT_TERM 属性を使用して設定し、出力ドライバのインピーダン

スを PCB 信号トレースの送信ラインのインピーダンスに一致させます。設定可能な値は NONE (デフォルト )、 UNTUNED_25、 UNTUNED_50、および UNTUNED_75 です。 OUT_TERM 属性をデ

フォルトの NONE 以外の値に設定すると、指定の I/O 規格用に通常出力バッファに設定される駆動

電流およびスルーレートも使用されなくなります。たとえば、LVCMOS25、駆動電流 12mA、スルー

レートが SLOW に設定された双方向 I/O の場合、 OUT_TERM = UNTUNED_50 に設定すると、入力

バッファは LVCMOS25 のままですが、出力バッファは駆動電流 12mA およびスルーレート SLOWに設定されなくなります。バンク 0 またはバンク 2 のでは、 VCCO が 1.2V または 1.5V の場合、

OUT_TERM に設定可能な値は NONE (デフォルト )、UNTUNED_50、または UNTUNED_75 のみ

です。

Spartan-6 FPGA のプログラム可能な出力ドライバインピーダンスの機能は、その他のザイリンク

ス FPGA ファミリで使用可能な DCI 機能に似ていますが、プログラム可能な出力ドライバのイン

ピーダンスはキャリブレーションされないので、プロセス、温度、電圧によって、ターゲット出力

インピーダンス値に多少の変動があります。システムの評価には、シグナルインテグリティ解析 (理想的にはザイリンクス IBIS モデルを使用して IBIS シミュレーションを実行) を常に含めるよう

にしてください。

図 1-7 に、 Spartan-6 デバイスでのインピーダンス制御されたドライバを示します。


図 1-6 : オンチップ終端を使用した単一方向 SSTL18 インターフェイス

SSTL18SSTL18

ug381_1_06_110509

VTT

50W

50W

100W

100W

VCCO

SSTL18SSTL18

+

–

+

–

SSTL18

Spartan-6 FPGA

20WZ0 = 50W

Z0 = 50W

OUT_TERM = UNTUNED_50 IN_TERM = UNTUNED_SPLIT_50



内部終端

出力ピンにプログラマブル出力ドライバインピーダンスをインプリメントするには、OUT_TERM 属性を適切な値に設定します。この属性を UCF で制約として指定する場合は、次の構文を使用します。

NET <NET NAME> OUT_TERM = <NONE/ UNTUNED_25 / UNTUNED_50 / UNTUNED_75>;

プログラム可能な入力終端抵抗 (分割終端)

HSTL や SSTL などの一部の I/O 規格では、高速シングルエンド信号のシグナルインテグリティを

向上するため入力終端が必要です (図 1-8 を参照)。 Spartan-6 FPGA の I/O にはオンチップ入力終

端抵抗が含まれており、外部抵抗を使用する必要はありません。このプログラム可能な入力終端抵

抗は、シングルエンドの I/O 規格のすべてで使用できます。プルアップ抵抗およびプルダウン抵抗

を並列に配置した構造で、VCCO/2 レベルにテブナン等価終端抵抗を供給します。 IN_TERM 属性に

設定可能な値は NONE (デフォルト )、 UNTUNED_SPLIT_25、 UNTUNED_SPLIT_50、および

UNTUNED_SPLIT_75 です。入力終端抵抗は、 I/O がトライステートの場合は常にオンになり、出

力バッファがイネーブルになるとオフになります。

Spartan-6 FPGA のプログラム可能な入力終端の機能は、その他のザイリンクス FPGA ファミリで

使用可能な DCI 機能に似ていますが、プログラム可能な入力終端はキャリブレーションされない

ので、ターゲット抵抗値に多少の変動があります。詳細は、Spartan-6 FPGA データシートの DC 特性の表を参照してください。システムを正しく評価するには、必ずシグナルインテグリティ解析を

実行してください。ザイリンクス IBIS モデルを使用して IBIS シミュレーションを実行するのが理

想的な方法です。

入力ピンにプログラマブル入力終端抵抗をインプリメントするには、 IN_TERM 属性を適切な値に

設定します。この属性を UCF で制約として指定する場合は、次の構文を使用します。

NET <NET NAME> IN_TERM = <NONE / UNTUNED_SPLIT_25 / UNTUNED_SPLIT_50 / UNTUNED_SPLIT_75>;


図 1-7 : プログラム可能な出力ドライバインピーダンス

ug381_c1_07_060509

R

OUT_TERM = UNTUNED_<25,50,75>25 50 75 R (Ω)


図 1-8 : 分割終端での入力終端

2R

2R

UG381_c1_08_060509

VCCO

R

VCCO/2

IN_TERM = UNTUNED_SPLIT_<25,50,75>25 50 75 R (Ω)



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メモ : バンク 0 およびバンク 2 で 1.2V または 1.5V の I/O 規格 (VCCO = 1.2V または 1.5V) を使用

する場合、 IN_TERM = UNTUNED_SPLIT_25 を使用することはできません。

Spartan-6 FPGA の SelectIO プリミティブ

ザイリンクスのソフトウェアライブラリには多数のプリミティブが含まれており、 Spartan-6 FPGAの I/O プリミティブで使用可能なさまざまな I/O 規格に対応できます。シングルエンド I/O 規格で使

用可能な 5 つの汎用プリミティブ名は次のとおりです。

• IBUF (入力バッファ )

• IBUFG (クロック入力バッファ )

• OBUF (出力バッファ )

• OBUFT ( トライステート出力バッファ )

• IOBUF (入力/出力バッファ )

差動 I/O 規格で使用可能な 7 つの汎用プリミティブ名は次のとおりです。

• IBUFDS (入力バッファ )

• IBUFGDS (クロック入力バッファ )

• IBUFDS_DIFF_OUT (差動出力付き入力バッファ )

• IBUFGDS_DIFF_OUT (差動出力付きクロック入力バッファ )

• OBUFDS (出力バッファ )

• OBUFTDS ( トライステート出力バッファ )

• IOBUFDS (入力/出力バッファ )

IBUF および IBUFGSpartan-6 デバイスの入力として使用される信号には、入力バッファ (IBUF) が必要です。図 1-9 に、

Spartan-6 FPGA の汎用 IBUF プリミティブを示します。

IBUF プリミティブと IBUFG プリミティブは同一です。入力バッファをクロック入力として使用

する場合、 IBUFG を使用します。ザイリンクスソフトウェアツールを使用すると、 IBUFG がク

ロック入力に自動的に配置されます。

適なパフォーマンスを達成するためのクロック要件は、『Spartan-6 FPGA クロックリソースユー

ザーガイド』を参照してください。


図 1-9 : 入力バッファ (IBUF/IBUFG) プリミティブ

ug381_c1_09_051209

IBUF/IBUFG

FPGA O ( )I ( )




OBUFSpartan-6 デバイスから外部出力パッドへ信号を送信するには、出力バッファ (OBUF) が必要です。

図 1-10 に、 Spartan-6 FPGA の汎用 OBUF プリミティブを示します。

OBUFT汎用トライステート出力バッファ OBUFT (図 1-11) は、通常トライステート出力または双方向 I/Oをインプリメントします。

IOBUF

双方向信号に入力バッファおよびアクティブ High のトライステートピンを持つトライステート出

力バッファの両方が必要な場合は、 IOBUF プリミティブが必要です。図 1-12 に、Spartan-6 FPGAの汎用 IOBUF を示します。


図 1-10 : 出力バッファ (OBUF) プリミティブ

ug381_c1_10_051209

OBUF

O ( )FPGA

I ( )


図 1-11 : トライステート出力バッファ (OBUFT) プリミティブ

ug381_c1_11_051209

OBUFT

O ( )FPGA

I ( )

T


図 1-12 : 入力/出力バッファ (IOBUF) プリミティブ

ug381_c1_12_051209

IOBUF

I/OFPGA

I ( )

FPGA O ( )

T



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IBUFDS および IBUFGDS差動プリミティブ (名前に「DS」が含まれる) の使用方法および規則は、シングルエンド SelectIO プリミティブと類似しています。差動 SelectIO プリミティブにはデバイスパッドに接続されるピン

が 2 つあり、差動ペアの P チャネルおよび N チャネルとなります。 N チャネルピンには接尾辞「B」

が付いています。

図 1-13 に、差動入力バッファプリミティブを示します。

IBUFDS_DIFFOUT および IBUFGDS_DIFFOUT図 1-14 に、 FPGA ロジックへの差動出力を持つ差動入力バッファを示します。

OBUFDS 図 1-15 に、差動出力バッファプリミティブを示します。


図 1-13 : 差動入力バッファプリミティブ (IBUFDS および IBUFGDS)

ug381_c1_13_111909

+

–

I

IB

O

IBUFDS IBUFGDS

FPGA


図 1-14 : 差動出力を持つ差動入力バッファプリミティブ

(IBUFDS_DIFFOUT および IBUFGDS_DIFFOUT)

ug381_c1_13new_111909

+

–

I

IB

IBUFDS_DIFFOUT IBUFGDS_DIFFOUT

FPGA

OB

O


図 1-15 : 差動出力バッファプリミティブ (OBUFDS)

ug381_c1_14_051209

+

– OB

OI

OBUFDS

FPGA




OBUFTDS 図 1-16 に、差動トライステート出力バッファプリミティブを示します。

IOBUFDS 図 1-17 に、差動入力/出力バッファプリミティブを示します。

Spartan-6 FPGA の SelectIO の属性および制約

Spartan-6 FPGA の I/O リソースの機能 (ロケーション制約、入力遅延、出力駆動電流、スルーレー

トなど) を使用するには、対応する属性および制約を設定します。構文例、VHDL/Verilog のリファ

レンスコードを含むこれらの属性および制約の詳細は、ザイリンクスの Web サイトから『制約ガイ

ド』を参照してください。このガイドには、次のサイトからアクセスできます。

http://japan.xilinx.com/support/documentation/dt_ise.htm

I/O リソースのすべての機能は、少なくとも次の 2 つの方法でデザインにインプリメントできます。

• VHDL/Verilog デザインで、入力または出力プリミティブのインスタンシエーション行あるい

は I/O ポートネットに属性として追加する。

• UCF ファイルで I/O ポートネットに制約として追加する。

このセクションの例では、機能を UCF ファイルに制約として追加する方法を示します。 VHDL または Verilog デザインに属性として追加する方法は、『制約ガイド』を参照してください。


図 1-16 : 差動トライステート出力バッファプリミティブ (OBUFTDS)

ug381_c1_15_051209

+

– OB

OI

T

OBUFTDS

FPGA


図 1-17 : 差動入力/出力バッファプリミティブ (IOBUFDS)

ug381_c1_16_111309

IOBUFDS

I/OI ( )FPGA

O ( )FPGA

T

+

–

+

–

IO

IOB

http://japan.xilinx.com/support/documentation/dt_ise.htm



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PULLUP/PULLDOWN/KEEPER 機能は、ソース VHDL/Verilog デザインに PULLUP、PULLDOWN、または KEEPER プリミティブを直接インスタンシエートすることによりインプリ

メントできます。これが適切な方法であり、これらの機能 (PULLUP、 PULLDOWN、または KEEPER) の効果をデザインの HDL シミュレーションに含めるための唯一の方法です。詳細は、

『Spartan-6 ライブラリガイド (HDL 用)』を参照してください。

ロケーション制約

ロケーション制約 (LOC) は、インスタンシエートした I/O プリミティブの I/O ロケーションを指定

する際に使用します。ロケーション制約に設定可能な値は、すべての外部ポート識別子 (A8、 M5、AM6 など) です。これらの値は、デバイスおよびパッケージのサイズによって異なります。

UCF ファイルで LOC 制約を設定するには、次の構文を使用します。

NET <I/O_NAME> LOC = "<EXTERNAL_PORT_IDENTIFIER>";

例 :

NET MY_IO LOC=R7;

IOSTANDARD 属性

IOSTANDARD 属性を使用すると、 I/O バッファに I/O 規格を指定できます。 UCF ファイルで

IOSTANDARD 属性を設定するには、次の構文を使用します。

NET <I/O_NAME> IOSTANDARD="<IOSTANDARD VALUE>";

IOSTANDARD 属性のデフォルト値は、シングルエンド I/O では LVCMOS25、差動 I/O では

LVDS_25 です。

出力スルーレートの属性

シングルエンド I/O 出力バッファに適切なスルーレートを選択するため、さまざまな属性値があり

ます。 LVTTL および LVCMOS 出力バッファ (OBUF、 OBUFT、 IOBUF) の場合、スルーレート

を設定するには SLEW 属性を使用します。

SLEW 属性に設定可能な値は次のとおりです。

• SLEW = SLOW (デフォルト )

• SLEW = FAST

• SLEW = QUIETIO

SLEW 属性を設定するには、 UCF ファイルで次の構文を使用します。

NET <I/O_NAME> SLEW = "<SLEW_VALUE>";

各出力バッファのデフォルトのスルーレートは SLOW です。クリティカルでない信号をスイッチ

する際に発生するバスの過渡電力を小限に抑えるため、このデフォルト値が使用されます。




出力駆動電流の属性

LVTTL および LVCMOS 出力バッファ (OBUF、OBUFT、IOBUF) の場合、駆動電流 (mA) を設定

するには DRIVE 属性を使用します。

DRIVE 属性に設定可能な値は次のとおりです。

• DRIVE = 2

• DRIVE = 4

• DRIVE = 6

• DRIVE = 8

• DRIVE = 12 (デフォルト )

• DRIVE = 16

• DRIVE = 24

DRIVE に設定可能な値は、 LVCMOS12 では 2、 4、 6、 8、 12mA のみで、 LVCMOS15 では 2、 4、6、 8、 12、 16mA のみです。

UCF ファイルでDRIVE 属性を設定するには、次の構文を使用します。

NET <I/O_NAME> DRIVE = "<DRIVE_VALUE>";

バンクによる制限は、表 1-2 を参照してください。

IBUF、 OBUFT、および IOBUF の PULLUP/PULLDOWN/KEEPER

トライステート出力バッファ (OBUFT) または双方向バッファ (IOBUF) を使用する場合、出力に弱

いプルアップ抵抗、弱いプルダウン抵抗、またはウィークキーパ回路を付けることができます。入力バッファ (IBUF) を使用する場合は、入力に弱いプルアップ抵抗または弱いプルダウン抵抗を付

けることができます。この機能を使用するには、バッファのネットに次の制約値を追加します。

• PULLUP

• PULLDOWN

• KEEPER

UCF ファイルでこれらの値を設定するには、次の構文を使用します。

NET <I/O_NAME> <PULLUP/PULLDOWN/KEEPER>;

差動終端属性

差動終端属性 (DIFF_TERM) は Spartan-6 FPGA でサポートされる差動入力 I/O 規格用で、ビルト

インの 100Ω 終端抵抗のオン/オフを切り替えるために使用します。

DIFF_TERM 属性に設定可能な値は次のとおりです。

• TRUE

• FALSE (デフォルト )

UCF ファイルで DIFF_TERM 属性を設定するには、次の構文を使用します。

NET <IO_NAME> DIFF_TERM = "<TRUE/FALSE>";

入力終端および出力終端

UCF ファイルで IN_TERM および OUT_TERM を指定する構文は、「オンチップ終端」を参照して

ください。



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SelectIO 信号規格

入力/出力ブロック (IOB) の入力および出力では、広範なシングルエンド I/O 信号規格がサポートさ

れています。差動信号規格をサポートするための差動ペアの作成に、ほとんどの I/O を使用できま

す。この柔軟性により、アプリケーションのインターフェイスおよびシグナルインテグリティ要件

を満たすのに適な I/O 規格をピンごとに選択できます。

I/O ピンは、独立したバンクに分けられています。バンクは 1 つのデバイスに 4 つまたは 6 つあり

ます。各バンクには、HSTL 規格と SSTL 規格に共通の出力電源 (VCCO) および参照電源 (VREF) があります。バンクには、図 1-3 に示すように番号が付けられています。

I/O 規格の概要

デジタル電子機器業界では一般的に、新しいバスアプリケーションの開発時にそのアプリケーショ

ン専用の新しい I/O 規格も開発されます。このアプリケーションに接続される製品は、バスの I/O規格の仕様に基づいて製造されます。各規格には、電流、電圧、 I/O バッファ、および終端に関する

独自の仕様があります。

プログラマブルロジックの柔軟性およびタイムトゥマーケットが短いという利点を十分に活かせ

るかどうかは、プログラマブルロジックデバイスで増加し続ける I/O 規格をどれだけサポートして

いるかによって決まります。 SelectIO リソースは、入力バッファおよび出力バッファの設定自由度

が高く、さまざまな I/O 規格をサポートしています。

表 1-1 に、Spartan-6 FPGA でサポートされる I/O 規格の概要を、そのスポンサーおよび用途を含め

て示します。規格番号は該当する場合に示します。

表 1-1 : I/O 信号規格

規格説明業界仕様用途/スポンサー入力バッファ出力バッファ

シングルエンド規格

LVTTL 低電圧 TTL JESD8C 汎用 3.3V LVTTL プッシュプル

LVCMOS 低電圧 CMOS JESD8C-01 汎用 CMOS プッシュプル

PCI ペリフェラルコンポーネントインターコネクト

PCI SIG PCI バス LVTTL プッシュプル

I2C Inter Integrated Circuit I2C NXP CMOS オープンドレイン

SMBUS システム管理バス www.smbus.org Intel CMOS オープンドレイン

SDIO Secure Digital Input Output

SDIO

JESD8-1A

SD Card Assoc、メモリカード

CMOS プッシュプル

Mobile DDR 低消費電力 DDR JESD209A CMOS プッシュプル

HSTL 高速トランシーバロジック

JESD8-6 日立 SRAM、 IBM、

4 クラスのうち 3 クラ

スをサポート

VREF ベースプッシュプル

http://www.jedec.org/

http://www.jedec.org/

http://www.pcisig.com/home

http://www.nxp.com/acrobat_download/usermanuals/UM10204_3.pdf

http://www.smbus.org

http://www.jedec.org/download/search/jesd8-6.pdf




HSTL18 高速トランシーバロジック

JESD8-6 日立 SRAM、 IBM、

4 クラスのうち 3 クラ

スをサポート

VREF ベース

SSTL3 3.3V 用 SSTL (Stub Series Terminated Logic)

JESD8-8 SDRAM バス、

日立および IBM、

2 つのクラス

VREF ベースプッシュプル

SSTL2 2.5V 用 SSTL JESD8-9 DDR SDRAM VREF ベースプッシュプル

SSTL18 1.8V 用 SSTL JESD79-2C DDR2 SDRAM VREF ベースプッシュプル

SSTL15 1.5V 用 SSTL JESD79-3 DDR3 SDRAM VREF ベースプッシュプル

差動規格

LVDS25LVDS33

低電圧差動信号 ANSI/TIA/EIA-644-A

高速インターフェイ

ス、バックプレーン、

ビデオ、 National、 TI

差動ペア差動ペア

BLVDS バス LVDS ANSI/TIA/EIA-644-A

双方向、マルチポイン

ト LVDS差動ペア擬似差動ペア

DISPLAY PORT DISPLAY PORT 用補助チャネルインターフェイス

www.vesa.org フラットパネルディスプレイ

差動ペア擬似差動ペア

LVPECL 低電圧 PECL Freescale

Semiconductor 社 (旧 Motorola 社)

高速クロック差動ペアなし

MINI_LVDS mini-LVDS TI、ディスプレイパネルインター

フェイス

フラットパネルディスプレイ


RSDS 低振幅差動信号 National Semiconductor

フラットパネルディスプレイ


TMDS 遷移時間短差動信号 National、ディス

プレイパネルインターフェイス

Silicon Image、DVI/HDMI


PPDS ポイントトゥポイント差動信号

National、ディス

プレイパネルインターフェイス

LCD 差動ペア差動ペア

差動 Mobile DDR CK/CK# 用差動 LPDDR

JESD209A 差動ペア擬似差動ペア

表 1-1 : I/O 信号規格 (続き)




http://www.jedec.org/download/search/jesd8-9b.pdf

http://www.ansi.org

http://www.ansi.org

http://www.vesa.org

http://www.ti.com/sc/docs/products/msp/intrface/mini_lvds/overview1.htm

http://www.national.com/analog/displays/rsds



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LVTTL - 低電圧 TTL

LVTTL 入力バッファおよびプッシュプル出力バッファを使用する、 3.3V アプリケーション用の汎

用 EIA/JESD 規格です。 3.3V の出力ソース電圧 (VCCO) が必要ですが、参照電圧 (VREF) および終

端電圧 (VTT) は不要です。

LVCMOS - 低電圧 CMOS

電圧 1.2V ～ 3.3V の汎用アプリケーションに使用されます。参照電圧 (VREF) またはボード終端電

圧 (VTT) は必要ありません。

LVCMOS_JEDEC - JEDEC 準拠の入力を持つ低電圧 CMOS

LVCMOS_JEDEC は、 1.2V、 1.5V、および 1.8V LVCMOS インターフェイスの代替バージョンで

す。入力バッファには VCCO レールから電源が供給され、VINL および VINH で JEDEC 入力要件が

満たされるようになっています。 VINL および VINH の仕様は、 Spartan-6 FPGA データシートに記

載されています。 ASSP または ASIC では LVCMOS_JEDEC 規格が適切なインターフェイスであ

る場合がありますが、ほかのザイリンクス FPGA と接続する場合は JEDEC ではない LVCMOS 規格を使用してください。

PCI - ペリフェラルコンポーネントインターフェイス

33MHz の PCI バスアプリケーションをサポートするための仕様を定義します。 LVTTL 入力バッ

ファおよびプッシュプル出力バッファが使用されます。参照電圧 (VREF) またはボード終端電圧

(VTT) は必要ありませんが、 3.3V 出力ソース電圧 (VCCO) が必要です。

I2C - Inter-Integrated Circuit バス

マルチマスタインターフェイスで、複数のデバイスを単純な 4 ワイヤインターフェイスに接続で

きるようにします。 Philips 社により開発された規格で、低速 (100kb/s)、中速 (400kb/s)、および高

速 (3.4Mb/s) データレートをサポートします。外部プルアップ抵抗が必要なオープンドレイン出

力です。

DIFF_HSTL_I

DIFF_HSTL_III

DIFF_HSTL_IV

DIFF_HSTL_I_18

DIFF_HSTL_III_18

DIFF_HSTL_IV_18

擬似差動 HSTL JESD8-6 SRAM 差動ペア擬似差動ペア

DIFF_SSTL3_I

DIFF_SSTL3_II

DIFF_SSTL2_I

DIFF_SSTL2_II

DIFF_SSTL18_I

DIFF_SSTL18_II

DIFF_SSTL15_II

擬似差動 SSTL JESD8-9JESD79-2C JESD79-3

DDR、 DDR2、DDR3 SDRAM

差動ペア擬似差動ペア

表 1-1 : I/O 信号規格 (続き)





SMBUS - システム管理バス

Intel 社および SBS-IF により定義された規格で、一般的に使用される単純な電源へのインターフェ

イスです。 I2C に基づいており、 100kb/s までのデータレートをサポートします。 VTT = 3.3V に終

端された外部プルアップ抵抗を必要とするオープンドレイン出力です。

SDIO - SD メモリカードインターフェイス

3.3V アプリケーションで SD メモリカードの接続に使用されます。参照電圧 (VREF) またはボード

終端電圧 (VTT) は必要ありません。

MOBILE_DDR - 低消費電力 DDR

JEDEC 規格 JESD209A により定義された、1.8V LPDDR または Mobile DDR メモリで使用するた

めの低消費電力メモリバスインターフェイスです。 VREF および VTT は不要です。

HSTL - 高速トランシーバロジック

IBM が推進する 1.5V または 1.8V の汎用高速バス規格です。クラス I、 II、 III、および IV の 4 つのクラスがあります。この規格には、差動増幅入力バッファおよびプッシュプル出力バッファが必

要です。

DIFF_HSTL は、差動入力および擬似差動出力を組み合わせることによりサポートされます。

SSTL3 - 3.3V 用 SSTL (Stub Series Terminated Logic)

SSTL 規格は、日立および IBM が推進する汎用メモリバス規格 (JESD8-8) です。 1.8V ～ 3.3V の複数の電圧と、I および II の 2 つのクラスがあります。この規格には、差動増幅入力バッファおよび

プッシュプル出力バッファが必要です。

DIFF_SSTL3 は、差動入力および擬似差動出力を組み合わせることによりサポートされます。

SSTL2 - 2.5V 用 SSTL

SSTL 規格は、日立および IBM が推進する汎用メモリバス規格 (JESD8-8) です。 1.8V ～ 3.3V の複数の電圧と、I および II の 2 つのクラスがあります。この規格には、差動増幅入力バッファおよび

プッシュプル出力バッファが必要です。



JEDEC 規格 JESD79-2C で指定された 1.8V の汎用メモリバス規格です。 0.90V の参照電圧、1.8Vの入力/出力ソース電圧、0.90V の終端電圧が必要です。また、差動増幅入力バッファおよびプッシュ

プル出力バッファが必要です。高速 SDRAM インターフェイスに使用されます。



JEDEC 規格 JESD79-3 で指定された 1.5V の汎用メモリバス規格です。 0.75V の参照電圧、1.5V の入力/出力ソース電圧、 0.75V の終端電圧が必要です。また、差動増幅入力バッファおよびプッシュ

プル出力バッファが必要です。高速 SDRAM インターフェイスに使用されます。




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LVDS_25 - 低電圧差動信号

2.5V の VCCO から電源が供給されるバンクの TIA/EIA644 LVDS レベルを駆動するために使用さ

れる差動 I/O 規格です。ほかの差動信号規格と同様、 1 データビットが 2 つの信号ラインを介して

送信され、シングルエンドの I/O 規格に比べノイズ耐性が高いという特徴があります。 2 つの信号ラ

イン間の電圧幅はおよそ 350mV です。参照電圧 (VREF) やボード終端電圧 (VTT) を使用する必要

はありません。 1 入力または 1 出力とごにピンが 2 本必要です。 LVDS の入力には、 PCB 上の離散

抵抗を使用するか、 DIFF_TERM 属性を使用して内部終端を有効にすることにより、並列終端抵抗

を追加する必要があります。 LVDS の入力は任意の I/O バンクに配置できますが、 LVDS の出力は

I/O バンク 0 および 2 にのみ配置可能です。

LVDS_33 - 低電圧差動信号

3.3V の VCCO から電源が供給されるバンクの TIA/EIA644 LVDS レベルを駆動するために使用さ

れる差動 I/O 規格です。電気的には LVDS_25 と同じです。 LVDS の入力には、 PCB 上の離散抵抗

を使用するか、 DIFF_TERM 属性を使用して内部終端を有効にすることにより、並列終端抵抗を追

加する必要があります。LVDS の入力は任意の I/O バンクに配置できますが、LVDS の出力は I/O バンク 0 および 2 にのみ配置可能です。

BLVDS - バス LVDS

複数のデバイス間の双方向 LVDS 通信を可能にします。 36 ページの図 1-29 に示すような外部抵抗

終端が必要です。ほかの差動規格とは異なり、使用できるバンクに制限はありません。 BLVDS は、

差動入力と擬似差動出力の組み合わせによりサポートされます。

DISPLAY_PORT - DisplayPort 用の AUX CH

DisplayPort™ で DisplayPort デバイス間の接続を識別、コンフィギュレーション、管理するために

使用される 1Mb/s の差動信号規格です。 AUX CH は、メインリンク PHY を網羅しない専用差動ペ

アです。この双方向規格は、DisplayPort 仕様で定義された終端トポロジに接続される擬似差動出力

を使用します。

Mini-LVDS

シリアルのフラットパネル内部ソリューションで、タイミング制御ファンクションと LCD ソース

ドライバ間のインターフェイスとして機能します。Mini-LVDS の入力には、PCB 上の離散抵抗を使

用するか、 DIFF_TERM 属性を使用して内部終端を有効にすることにより、並列終端抵抗を追加す

る必要があります。 Mini-LVDS の入力は任意の I/O バンクに配置できますが、 Mini-LVDS の出力

は I/O バンク 0 および 2 にのみ配置可能です。

RSDS - 低振幅差動信号

トランスミッタの出力特性およびレシーバの入力を定義する信号規格です。フラットパネルのタイ

ミングコントローラと列ドライバ間のチップ間インターフェイスプロトコルも定義します。RSDSの入力には、PCB 上の離散抵抗を使用するか、DIFF_TERM 属性を使用して内部終端を有効にする

ことにより、並列終端抵抗を追加する必要があります。 RSDS の入力は任意の I/O バンクに配置で

きますが、 RSDS の出力は I/O バンク 0 および 2 にのみ配置可能です。

TMDS - 遷移時間最短差動信号

DVI および HDMI ビデオインターフェイスで使用される高速シリアルデータの送信技術で、外部

50Ω 抵抗で入力を 3.3V にプルアップする必要があります。TMDS の入力には並列入力終端抵抗は

不要で、任意の I/O バンクに配置できます。 TMDS の出力は、 I/O バンク 0 および 2 にのみ配置可

能です。




PPDS - ポイントトゥポイント差動信号

次世代 LCD の行ドライバおよび列ドライバへのインターフェイス用の差動規格です。PPDS の入力

には、PCB 上の離散抵抗を使用するか、DIFF_TERM 属性を使用して内部終端を有効にすることに

より、並列終端抵抗を追加する必要があります。 PPDS の入力は任意の I/O バンクに配置できます

が、 PPDS の出力は I/O バンク 0 および 2 にのみ配置可能です。

I/O タイミング解析

IOSTANDARD の設定により、 I/O ピンのタイミングが変化します。この調整は、Timing Analyzerで生成されるタイミング解析レポートに自動的に含められます。

プログラマブル I/O でタイミングパラメータを計測する場合、信号規格によりテスト条件が異なり

ます。データシートに各規格で使用するテスト条件が記載されています。

このセクションでは、Low ロジックレベル VL と High ロジックレベル VH 間で変化する信号の入

力タイミングを計測する方法を示します。規格によっては、入力スイッチしきい値を正しく設定す

るために、バイアス電圧をバンクの VREF ピンに適用する必要があります。入力信号の計測点 (VM)は、通常 VL と VH の中間です。

出力テストのセットアップでは、終端抵抗 RT の一端は終端電圧 VT に、もう一端は出力に接続され

ます。通常は、RT および VT には信号の反射を小限に抑えるために各規格に対して推奨される標

準値が使用されます。規格で通常終端が使用されない場合 (LVCMOS、LVTTL など) は、RT は接続

がオープンであることを示すために 1MΩに設定され、 VT は 0 に設定されます。入力で使用された

計測点 (VM) が出力にも使用されます。

CL (容量性負荷) は、出力と GND の間に接続されます。すべての規格の出力タイミングは、スピー

ド仕様およびデータシートに記載されているように、常に CL 値が 0 の場合に基づいています。ハイ

インピーダンスプローブ (1pF 未満) がすべての計測に使用されます。スピード仕様およびデータ

シートに記載された終的なタイミング値を算出する際には、テスト計測結果に影響するテスト

フィクスチャによる遅延は差し引かれます。

IBIS モデルを使用した負荷条件のシミュレーション

IBIS モデルを使用すると、アプリケーションのタイミング遅延を正確に予測できます。 IBIS モデル

で使用されるパラメータ (VREF、 RREF、および VMEAS) は、データシートのパラメータ (VT、 RT、

および VM) に直接対応しています。 IBIS モデルの VREF (終端電圧) を、表の VREF (入力スイッチ

しきい値) と混同しないように注意してください。 4 番目のパラメータ CREF は常に 0 です。 4 つの

パラメータで、出力テスト条件がすべて記述されます。 IBIS モデルは、ザイリンクス開発ソフト

ウェアおよび次のリンクから入手できます。

http://japan.xilinx.com/support/download/index.htm

アプリケーションの遅延は、特定の負荷条件に従って次のようにシミュレーションします。

1. 使用する信号規格を、データシートに示されたテストセットアップに出力ドライバを接続して

シミュレーションします。データシートのパラメータ値 VT、 RT、および VM を使用します。

CREF は 0 です。

2. VM への時間を記録します。

3. 同じ信号規格を、負荷のある PCB トレースに出力ドライバを接続してシミュレーションしま

す。 VREF、 RREF、 CREF、および VMEAS 値も含め適切な IBIS モデルを使用するか、負荷を表

す容量値を使用してください。

4. VMEAS への時間を記録します。

http://japan.xilinx.com/support/download/index.htm



UG381 (v1.3) 2010 年 3 月 15 日


5. 手順 2 と 4 の結果を比較します。適切な出力規格調整に遅延を加算または減算し、PCB トレー

スのワーストケースの遅延を算出します。

LVCMOS/LVTTL スルーレート制御および駆動電流

各 IOB にはスルーレート制御があり、 LVCMOS 出力および LVTTL 出力の出力スイッチエッジ

レートを設定します。スルーレートは SLEW 属性で制御され、 SLOW (デフォルト )、 FAST、また

は QUIETIO に設定できます。 QUIETIO ( 低のスルーレート ) に設定するとノイズと消費電力量

が小となり、スルーレートを高くするとタイミングが向上します。

表 1-2 に示すように、各 LVCMOS 出力および LVTTL 出力では、これに加えて大 7 つの異なる

駆動電流がサポートされます。各出力の駆動電流を調整するには、 DRIVE 属性を 2、 4、 6、 8、 12、16、または 24 のいずれかに設定します。 FPGA アプリケーションで特に指定のない限り、ソフト

ウェアのデフォルト値は IOSTANDARD は LVCMOS25、スルーレートは SLOW、出力駆動電流

は 12 mA です。

IOSTANDARD を設定できる回路図、HDL、制約ファイル、PlanAhead™ ツールのすべての方法で、

LVCMOS/LVTTL の DRIVE および SLEW オプションを指定できます。

出力駆動電流が高く、出力スルーレートが FAST に設定されている場合、通常 I/O パフォーマンス

が速になります。ただし、同じ設定で、PCB 上の短でないボードトレースに対して伝送ライン

効果が発生することがあります。各 IOB のスルーレートおよび駆動電流は個別に制御されます。アプリケーションのパフォーマンス要件を満たす範囲で、低のスルーレートおよび駆動電流を使用

してください。

表 1-2 : Spartan-6 FPGA の各 I/O 規格でサポートされる出力駆動電流

I/O 規格出力駆動電流 (mA)

2 4 6 8 12 16 24

LVTTL すべてすべてすべてすべてすべてすべてすべて

LVCMOS33 すべてすべてすべてすべてすべてすべてすべて

LVCMOS25 すべてすべてすべてすべてすべてすべてバンク

1、 3、 4、 5

LVCMOS18、LVCMOS18_JEDEC

すべてすべてすべてすべてすべてすべてバンク

1、 3、 4、 5


すべてすべてすべてすべてバンク

1、 3、 4、 5バンク

1、 3、 4、 5なし


すべてすべてすべてバンク

1、 3、 4、 5バンク

1、 3、 4、 5なしなし




同時スイッチ出力

高速で高駆動の出力を使用する場合、リードインダクタンスのため、パッケージでサポートされる

同時スイッチ出力 (SSO) の数は制限されます。高速で高駆動の出力は、アプリケーションで必要な

場合にのみ使用してください。

Spartan-6 FPGA データシートの同時スイッチ出力のセクションに推奨される SSO の大数が記載

されています。これらのガイドラインは、各出力信号規格に対して、スイッチノイズを安全なレベ

ルに保ったまま同方向に同時にスイッチできるユーザー I/O ピンの大数を示します。記述されて

いるテスト条件で上記のガイドラインに従うと、グランドバウンスや電源バウンスなしで FPGA を動作させることができます。

グランドバウンスや電源バウンスは、多数の出力が同時に同方向にスイッチすると発生します。すべての出力駆動トランジスタからの電流は、同相電圧レールに流れます。 Low から High に遷移す

ると VCCO レールに、 High から Low に遷移すると GND レールに流れます。このため過渡電流が

蓄積し、ダイパッドと電源またはグランドリターンの間に存在するインダクタンス全体の電圧に相

違が生じます。インダクタンスは、ボンディングワイヤ、パッケージリードフレーム、およびパッ

ケージ内のその他のすべての信号配線に関連しています。 PCB の浮遊インダクタンスやレシーバ

の容量負荷などの要因も、SSO のノイズレベルに影響を与えます。 SSO によって発生する電圧は内

部スイッチノイズのマージンに影響し、信号の質が低下します。

データシートには、各デバイス/パッケージの組み合わせに対する VCCO/GND ペア数が示されてお

り、各出力信号規格および駆動電流に対して、 I/O バンク内の VCCO/GND ペアあたり、同方向に同

時にスイッチ可能な大 SSO 数が示されています。これらのガイドラインは、パッケージスタイ

ル、スルーレート、および出力駆動電流別に示されています。 SSO 数は、 I/O バンクごとに指定さ

れています。各表の適切な値を乗算すると、I/O バンクで許容される SSO の大数を算出できます。

これらの SSO 大数を超えると、電源バウンスやグランドバウンスの増加、シグナルインテグリ

ティの低下、およびシステムジッタの増加を招きます。

推奨される SSO の大数は、FPGA がプリント基板にはんだ付けされており、適切なデザイン手法

が使用されている場合の値で、ソケットに取り付けられた FPGA にはリードインダクタンスが発

生するため適用されません。

クワッドフラットパッケージ (TQ) の方がリードインダクタンスが大きいため、大 SSO 数は

ボールグリッドアレイパッケージ (FG) よりも少なくなります。このため、同時スイッチ出力数が

多いアプリケーションでは、ボールグリッドアレイパッケージが推奨されます。

SSO の影響を低減するピン配置

デザインのピンを配置する場合、駆動電流の高い出力および同時スイッチ出力を、 SSO の影響を受

けやすい入力および出力 (特に非同期入力) から分離する I/O ピン配置を選択することが重要です。

HSTL および SSTL のクラス II、PCI 関連、駆動電流が 8mA を超える LVCMOS または LVTTL などが駆動電流の高い出力となります。 Spartan-6 FPGA データシートの同時スイッチ出力の表では、

これらの I/O 規格に対する VCCO/GND ペアあたりの SSO の大値は小さくなっています。影響を

受けやすい入力および出力はノイズに対するマージンが小さく、多くの場合、高速信号または並列

レシーバ終端により振幅が削減されている信号です。Spartan-6 FPGA の局所的な SSO ノイズは信

号ワイヤボンド間の距離に基づいているので、パッケージのはんだボールの位置ではなく、ダイの

エッジ周辺のダイパッドの位置に基づいて信号を分離する必要があります。SSO により発生する可

能性のあるノイズをさらに削減するには、出力を 1 つのエリアに集中させるのではなく、均等に分

配するようにします。バンク内の SSO は、できる限りバンク全体に分散します。可能であれば、SSOを複数のバンクに分配します。



UG381 (v1.3) 2010 年 3 月 15 日


ISE® ソフトウェアに含まれる PlanAhead™ ツールは、SSO の影響を低減するピン配置を達成する

のに役立ちます。 [Package] ウィンドウでパッケージピンをクリックすると、対応する IOBS また

は IOBM パッドが [Device] ウィンドウでハイライトされます。これらの IOBM および IOBS サイ

トタイプはダイパッドを表しており、ダイエッジ周辺の相対的な物理位置を示します。PlanAheadツールを使用することにより、高度なピン配置を使用してピンのダイパッドを分離できます。これ

は、駆動電流の高い出力および同時スイッチ出力のピンのダイパッドを、影響を受けやすい入力お

よび出力から分離することによりインプリメントされます。

SSO の影響は、仮想グランドピンおよび仮想 VCCO ピンを追加することによっても小限に抑える

ことができます。仮想グランドを作成するには、高の駆動電流でロジック 0 に駆動する出力ピン

を定義し、ボードのグランドに接続します。同様に、仮想 VCCO を作成するには、高の駆動電流

でロジック 1 に駆動する出力ピンを定義し、ボードの VCCO に接続します。

シングルエンド I/O の終端手法

ワイヤ伝送される電気信号の遅延は、伝送距離が短い場合は、立ち上がりおよび立ち下がりの時間

によって決まります。伝送ライン遅延は、インダクタンスや容量によって変化しますが、適切に設計

されたボードでは 1 インチあたり約 180ps です。

伝送ライン効果 (反射) は、立ち上がりおよび立ち下がりの時間が速い場合 (1.5ns)、通常 1.5 インチ

から現れます。終端が適切でない場合や終端されていない場合、伝送ラインのインピーダンスが変

化した場合、反射が発生し、長いトレースで遅延が大きくなる原因となります。システム速度が上昇

するにつれ、 I/O の遅延が制限要因となるため、伝送ラインの終端の重要性も増します。

伝送ライン効果の影響を減少させる終端方法は多数あります。出力終端の手法には次のものがあり

ます。

• なし

• 直列

• 並列 (分流)

• 直列および並列 (直列分流)

入力終端の手法には次のものがあります。

• なし

• 並列 (分流)

これらの終端手法は、どのように組み合わせてもかまいません。図 1-18 に、終端方法の組み合わせ

の標準的な例を示します。




図 1-19 ～図 1-28 に、HSTL 規格および SSTL 規格で使用できる終端手法の回路図の例を示します。

LVTTL、 LVCMOS、および PCI 規格では、終端は必要ありません。


図 1-18 : 入力および出力の標準的な終端方法


図 1-19 : HSTL Class I : 終端なし (左) と対称終端 (右)


図 1-20 : HSTL クラス II での終端

ug381_c1_18_051209

VTTVTT

VREF

VTT

VREF

VTT

VREF

VTTVTT

VREF

VREF

Z=50

Z=50

Z=50

Z=50

Z=50

Z=50

VREF = 0.75V

VCCO = 1.5V

HSTL Class I

VREF = 0.75V

VTT = 0.75V

50Ω

VCCO = 1.5V

Z = 50

ug381_c1_19_100209

HSTL Class II

50Ω

ug381_c1_20new_100209

VREF = 0.75V

VTT = 0.75V

50Ω

VTT = 0.75VVCCO = 1.5V

Z = 50

VREF = 0.75V

VCCO = 1.5V

Z = 5025Ω



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図 1-21 : HSTL クラス III での終端


図 1-22 : SSTL3 クラス I での終端


図 1-23 : SSTL3 クラス II での終端





VREF = 0.9V

VTT = 1.5V

50Ω

VCCO = 1.5V

Z = 50

HSTL Class III

ug381_c1_20_051209

50Ω

Z = 50

SSTL3 Class I

ug381_c1_22_051209

25Ω

VREF = 1.5V


50Ω

Z = 50

SSTL3 Class II

ug381_c1_23_051209

25Ω

VREF = 1.5V

VTT = 1.5V

50Ω


50Ω

Z = 50

SSTL2 Class I

ug381_c1_24_051209

25Ω

VREF

= 1.25V

VTT

= 1.25VV

CCO = 2.5V

50ΩZ = 50

SSTL2 Class II

ug381_c1_25_051209

25Ω50Ω

VREF = 1.25V

VTT= 1.25VVTT= 1.25VVCCO = 2.5V




差動 I/O 規格

差動規格では極性が互いに逆の信号ペアが使用されます。これらの規格には、同相信号除去などの

ノイズ除去特性があるので、非常に高い転送レートでデータを送信できます。このセクションでは、

Spartan-6 デバイスの差動信号伝送機能について説明します。

デバイス/パッケージの各組み合わせには、差動規格をサポートするように適化された I/O ペアが

あります。 PlanAhead ツールを使用してピンを配置する場合、[Package] ウィンドウで各パッケージ

ピンの内部名から差動ペアを判断できます。内部名は IO_Lxx_x という形式で、 I/O ピンを表す円

の上部に表示されます。 P および N の文字は、それぞれ非反転ラインおよび反転ラインを表します。

たとえば、内部名 IO_L43P_3 および IO_L43N_3 はバンク 3 のペア L43 を構成する非反転ライン

と反転ラインを表します。







50Ω

Z = 50

SSTL18 Class I

ug381_c1_26_051509

20Ω

VREF

= 0.9V

VTT

= 0.9VV

CCO = 1.8V

50ΩZ = 50

SSTL18 Class II

ug381_c1_27_051509

20Ω50Ω

VREF = 0.9V

VTT= 0.9VVTT= 0.9VVCCO = 1.8V

50Ω

Z = 50

SSTL15 Class II

ug381_c1_28_051509

VREF

= 0.75V

VTT

= 0.75VV

CCO = 1.5V



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TMDS_33 での終端

TMDS_33 規格には、図 1-29 に示すように、プルアップ抵抗が必要です。

BLVDS 出力の終端

BLVDS 出力には、図 1-30 に示すように外部終端が必要です。 Spartan-6 FPGA では、BLVDS 出力

をどのバンクにでも配置できます。入力には VCCO の制限はありませんが、出力では VCCO = 2.5Vのみがサポートされます。

IOB の電源電圧

IOB には、ユーザーデザインに応じて、 VCCINT、 VCCO、 VCCAUX の 3 つの主要 FPGA 電源レー

ルの組み合わせ、および場合によっては多目的 VCCO ピンから電源を供給できます。

VCCO は I/O バンクごとに 1 つあり、出力ドライバおよび一部の入力ドライバの電源となります。

VCCO ピンの電圧により、出力信号の電圧幅が決まります。すべての VCCO ピンをボード上の電源

レールに接続する必要があります。使用しないバンクの VCCO ピンは、使用可能な VCCAUX または

VCCO レールに接続します。

VCCINT は FPGA の内部ロジックの主要電源です。一部の入力ドライバにも電源を供給します。

VCCAUX は一部の I/O 回路などのさまざまな Spartan-6 FPGA ファンクションに使用する補助電源

ソースです。


図 1-29 : TMDS_33 I/O 規格に必要な外部入力抵抗

50ΩVCCO = 2.5V or 3.3VVCCAUX = 3.3V

VCCAUX = 3.3V

ug381_c1_29_110509DVI/HDMI cable

50Ω

3.3V

TMDS_33 TMDS_33

Bank 0

Bank 2

Bank 0 and 2Bank 0

Bank 2

Ba

nk

3

Ba

nk 1

Any Bank


図 1-30 : Spartan-6 FPGA の BLVDS I/O の外部終端抵抗

Z0 = 50Ω

Z0 = 50Ω140Ω

165Ω

165Ω

100Ω

VCCO = 2.5V VCCO

ug381_c1_30_051509

BLVDS_25 BLVDS_25

Bourns CAT16-LV4F12

Bourns

CAT16-PT4F4

0

2

3

10

2

3

1



IOB の電源電圧

すべての DC レベルを満たし、電源を正しく供給するため、一部の入力および出力回路では VCCAUX を正しい電圧レベルに制約する必要があります。 VCCAUX の電圧レベルは、 2.5V または

3.3V に設定できます。 Spartan-6 FPGA データシートの DC 入力レベルおよび出力レベルの表を参

照してください。 VCCAUX を正しいレベルにするには、 UCF で次のユーザー制約を設定します。

CONFIG VCCAUX = "<2.5/3.3>";

HSTL/SSTL VREF 参照電圧

HSTL 入力および SSTL 入力では、図 1-31 に示すように、参照電圧 (VREF) を使用して入力スイッ

チしきい値をバイアスします。各入力には、ボード終端電圧 (VTT) が関連付けられています。

参照電圧 VREF は、多目的 VREF ピンに接続できます。 1 つのバンク内の VREF 入力は、すべて同じ

電圧に接続する必要があります。そのため、 HSTL 入力および SSTL 入力は、同じ VREF 電圧が使

用されている場合 (VREF = 0.9V である SSTL 規格と HSTL 規格の 1.8V バージョンなど) のみ、同

じバンク内に含めることができます。

VREF はスイッチレベルを設定するので、 HSTL/SSTL 入力はどのバンクにでも配置できます。表

1-3 に、各 I/O 規格の VREF および VTT の値を示します。



表 1-3 : 各 I/O 規格での VREF および VTT の値

I/O 規格 VREF VTT

HSTL_I 0.75 0.75

HSTL_II 0.75 0.75

HSTL_III 0.9 1.5

HSTL_I_18 0.9 0.9

HSTL_II_18 0.9 0.9

HSTL_III_18 1.1 1.8

SSTL3_I 1.5 1.5

SSTL3_II 1.5 1.5

SSTL2_I 1.25 1.25

SSTL2_II 1.25 1.25

SSTL18_I 0.9 0.9

SSTL18_II 0.9 0.9

SSTL15_II 0.75 0.75

50Ω

Z = 50

SSTL2 Class I

ug381_c1_17_051209

25Ω

VREF

= 1.25V

VTT

= 1.25VV

CCO = 2.5V



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ESD 耐性

Spartan-6 FPGA I/O の回路は、 ESD (静電気放電) や過電圧により破損しないようデバイスパッド

を保護します。 ESD 耐量仕様は通常、人体モデル用です。詳細は、デバイス信頼性レポートに記載さ

れています。 Spartan-6 FPGA では、この保護回路に I/O 電圧範囲の制限はありません。

I/O 規格のバンクでの互換性

Spartan-6 FPGA では、複数の I/O 規格を 1 つのデバイス内で組み合わせて使用できます。出力の電

源には常に VCCO が使用されますが、VCCO の 5 つの値のいずれか 1 つで複数の規格を使用できま

す。また、入力を VCCO の電圧と一致させる必要がない場合もあります。 1 つのデバイスで複数の

VCCO レベルが使用できるため、柔軟性がさらに増します。

I/O の各バンクに個別の VCCO および VREF 電源があるので、ほかのバンクがどのように設定され

ているかにかかわらず、バンクに独自の VCCO および VREF レベルを供給できます。 VCCO は主に

I/O 出力バッファに電源を供給し、 VREF は HSTL および SSTL 入力に参照電圧を供給します。

VCCO ピンは専用の電源ピンであり、 PCB の電圧レールから常に電源を供給する必要があります。

VREF ピンは多目的ピンであり、通常の I/O ピンまたは VREF 電源ピンとして使用できます。バンク

で VREF から電源が供給されるピンを使用する場合 (SSTL または HSTL 規格など)、VREF ピンを使

用して FPGA の内部 VREF レールに参照電圧を供給できます。バンクで SSTL または HSTL 入力

が使用されない場合、バンク内の VREF ピンは通常の I/O ピンとして使用できます。表 1-4 に、VCCOおよび VREF の要件を示します。

シングルエンド I/O の互換性

表 1-4 に、特定の VCCO 電圧で組み合わせ可能なシングルエンド I/O 規格と、 I/O 規格が入力のみ

でサポートされているか、入力と出力の両方で使用できるかを示します。推奨される動作条件は、

Spartan-6 FPGA データシート (DS162) を参照してください。

表 1-2 に、LVSMOS の駆動電流に応じたバンクの制限が示されています。表 1-4 には、次の I/O 規格でバンク 1、 3、 4、および 5 に制限されているシングルエンド出力も示します。

• HSTL_II

• HSTL_II_18

• SSTL15_II

• SSTL18_II

表 1-4 : Spartan-6 FPGA のシングルエンド I/O 規格のバンクでの互換性

シングルエンド I/O 規格

VCCO 電源と I/O の互換性入力電圧要件

1.2V 1.5V 1.8V 2.5V 3.3V VREFボードの終端

電圧 (VTT)

LVTTL 入力入力入力入力入力/出力不要(1) 不要

LVCMOS33 入力入力入力入力入力/出力不要不要

LVCMOS25 入力(2) 入力(2) 入力(2) 入力/出力入力(2) 不要不要

LVCMOS18 入力入力入力/出力入力入力不要不要

LVCMOS18_JEDEC なしなし入力/出力なしなし不要不要

LVCMOS15 入力入力/出力入力入力入力不要不要




IOB の電源電圧

LVCMOS15_JEDEC なし入力/出力なしなしなし不要不要

LVCMOS12 入力/出力入力入力入力入力不要不要

LVCMOS12_JEDEC 入力/出力なしなしなしなし不要不要

PCI33_3/PCI66_3 なしなしなしなし入力/出力不要不要

I2C 入力/出力入力/出力入力/出力入力/出力入力/出力不要不要

SMBus 入力/出力入力/出力入力/出力入力/出力入力/出力不要不要

SDIO 入力入力入力入力入力/出力不要不要

MOBILE_DDR なしなし入力/出力なしなし不要不要

HSTL_I 入力入力/出力入力入力入力 0.75 0.75

HSTL_II(3) 入力入力/出力入力入力入力 0.75 0.75

HSTL_III 入力入力/出力入力入力入力 0.9 1.5

HSTL_I_18 入力入力入力/出力入力入力 0.9 0.9

HSTL_II_18(3) 入力入力入力/出力入力入力 0.9 0.9

HSTL_III_18 入力入力入力/出力入力入力 1.1 1.8

SSTL3_I 入力入力入力入力入力/出力 1.5 1.5

SSTL3_II 入力入力入力入力入力/出力 1.5 1.5

SSTL2_I 入力入力入力入力/出力入力 1.25 1.25

SSTL2_II 入力入力入力入力/出力入力 1.25 1.25

SSTL18_I 入力入力入力/出力入力入力 0.9 0.9

SSTL18_II(3) 入力入力入力/出力入力入力 0.9 0.9

SSTL15_II(3) 入力入力/出力入力入力入力 0.75 0.75

メモ :

1. 不要 : 入力操作には必要ありません。

2. VCCO が 2.5V でない場合に LVCMOS25 入力を使用するには、 VCCAUX を 2.5V に設定する必要があります。

3. シングルエンド I/O 出力はバンク 0 および 2 では使用できません。

表 1-4 : Spartan-6 FPGA のシングルエンド I/O 規格のバンクでの互換性 (続き)

シングルエンド I/O 規格

VCCO 電源と I/O の互換性入力電圧要件

1.2V 1.5V 1.8V 2.5V 3.3V VREFボードの終端

電圧 (VTT)



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差動 I/O 規格のバンクでの互換性

ほとんどの差動 I/O 規格は、 1 つのバンク内で組み合わせることができます (表 1-5 を参照)。 Spartan-6 FPGA では、出力ピンまたは双方向ピンに対して、バンク 0 および 2 で次の 2.5V 差動規

格のうち 2 つを使用できます。入力専用ピンには制限はありません。 2 つに制限されるのは、これら

の各規格で出力バッファに必要な内部バイアス電圧が若干異なるためです。これらの内部バイアス

電圧は、各バンクにあるプログラム可能な 2 つのバイアス電圧生成回路により供給されます。

• LVDS_25 出力

• MINI_LVDS_25 出力

• RSDS_25 出力

• PPDS_25 出力

Spartan-6 FPGA のバンク 0 および 2 では、次の 3.3V 差動出力のうち 2 つをサポートすることも可

能です。 2 つに制限されるのは、これらの各規格で出力バッファに必要な内部バイアス電圧が若干異

なるためです。これらの内部バイアス電圧は、各バンクにあるプログラム可能な 2 つのバイアス電

圧生成回路により供給されます。

• LVDS_33 出力

• MINI_LVDS_33 出力

• RSDS_33 出力

• PPDS_33 出力

• TMDS_33 出力

たとえば、オンチップ差動終端を使用する場合、 LVDS_25 出力、 RSDS_25 出力、および任意の差

動入力を組み合わせて使用できます。 1 つのバンクで LVDS_25 出力、 RSDS_25 出力、および

MINI_LVDS_25 出力を使用することはできません。ここにリストされているすべての差動規格は、

表 1-5 に示すように、入力としてはどのバンクでも使用できますが、出力としてはバンク 0 および

2 でのみ使用可能です。

表 1-5 : 差動 I/O 規格のバンクでの互換性

差動 I/O 規格 I/O タイプ VCCAUX VCCO 使用可能なバンク

BLVDS_25入力 2.5/3.3 任意すべて

出力 2.5/3.3 2.5 すべて

DISPLAY_PORT(AUXCH)

入力 2.5/3.3 任意すべて

出力 2.5/3.3 3.3 すべて

LVDS_25

入力または DIFF_TERM を設定した入力

2.5/3.3 任意すべて

出力 2.5/3.3 2.5 バンク 0、 2(1)

LVDS_33


2.5/3.3 任意すべて

出力 2.5/3.3 3.3 バンク 0、 2(1)



IOB の電源電圧

MINI_LVDS_25


2.5/3.3 任意すべて

出力 2.5/3.3 2.5 バンク 0、 2(1)

MINI_LVDS_33


2.5/3.3 任意すべて

出力 2.5/3.3 3.3 バンク 0、 2(1)

RSDS_25


2.5/3.3 任意すべて

出力 2.5/3.3 2.5 バンク 0、 2(1)

RSDS_33


2.5/3.3 任意すべて

出力 2.5/3.3 3.3 バンク 0、 2(1)

PPDS_25


2.5/3.3 任意すべて

出力 2.5/3.3 2.5 バンク 0、 2(1)

PPDS_33


2.5/3.3 任意すべて

出力 2.5/3.3 3.3 バンク 0、 2(1)

LVPECL_25入力 2.5/3.3 任意すべて

出力なしなしなし

LVPECL_33入力 3.3 任意すべて

出力なしなしなし

TMDS_33入力 3.3 任意すべて

出力 2.5/3.3 3.3 バンク 0、 2(1)

DIFF_HSTL_I/ I_18/ II/II_18/ III/ III_18 入力/出力 2.5/3.3 シングルエンド

規格と同じシングルエンド規格と同じ

DIFF_SSTL_15/18/2/3 入力/出力 2.5/3.3 シングルエンド


DIFF_MOBILE_DDR 入力/出力 2.5/3.3 シングルエンド


メモ :

1. バンク 0 および 2 では、 2.5V 差動規格である LVDS_25 出力、 MINI_LVDS_25 出力、 RSDS_25 出力、 PPDS_25 出力のうちの 2 つ、または 3.3V 差動規格である LVDS_33 出力、 MINI_LVDS_33 出力、 RSDS_33 出力、 PPDS_33 出力、 TMDS_33 出力のうちの 2 つがサポートされます。 I/O バンクのその他の制限が適用される場合もあります。

2. VREF はこれらの I/O 規格では使用されません。

表 1-5 : 差動 I/O 規格のバンクでの互換性 (続き)

差動 I/O 規格 I/O タイプ VCCAUX VCCO 使用可能なバンク



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I/O バンクの規則

I/O をバンクに割り当てる際は、 VCCO に関する次の規則に注意してください。

• バンクを使用しない場合でも、 FPGA 上のすべての VCCO ピンを接続する必要があります。

• 1 つのバンクに関連付けられている VCCO ラインは、すべて同じ電圧レベルに設定する必要が

あります。

• バンクの I/O に割り当てられたすべての規格で使用される VCCO レベルが一致している必要

があります。これはザイリンクス開発ソフトウェアでチェックできます。

• バンクに VCCO 要件がない場合は、 VCCO を 2.5V や 3.3V などの使用可能な電圧に接続しま

す。コンフィギュレーションモードによっては、追加の VCCO 要件があります。

バンクの入力に割り当てられている規格で VREF が使用されている場合は、次の規則にも従う必要

があります。

• すべての VREF ピンをバンク内で接続する必要があります。

• 1 つのバンクに関連付けられている VREF ラインは、すべて同じ電圧レベルに設定する必要が

あります。

• バンクの I/O に割り当てられたすべての規格で使用される VREF レベルが一致している必要が

あります。これはザイリンクス開発ソフトウェアでチェックできます。

VREF を使用して入力スイッチしきい値をバイアスする必要がない場合は、バンク内の VREF ピンす

べてをユーザー I/O または入力ピンとして使用できます。

振幅が大きな信号の使用

I/O 規格の VCCO との互換性とは別に、 VIN 入力電圧が大仕様を超えないよう注意する必要があ

ります。VIN 入力電圧は、VCCO に対して指定される場合もあります。Spartan-6 FPGA の VIN の大値は、 PCI 規格を除き、 VCCO とは関連していません (Spartan-6 FPGA データシートを参照)。

アプリケーションによっては、受信信号の電圧振幅が通常許容される I/O の電圧振幅より大きくな

る場合があります。もよくあるのは、 3.3V I/O 規格に設定されたピンで 5V 信号を受信する場合

です。振幅の大きい信号は、そのように設計されている場合と、オーバーシュートが原因である場合

があります。

Spartan-6 FPGA で信号の振幅が大きい規格をサポートする外部デバイスを駆動する必要がある場

合は、出力でも同様の状況が発生することがあります。 Spartan-6 FPGA の 3.3V での出力では、マー

ジンは小さくなりますが、ほとんどの 5V デバイスを直接駆動できます。同様に、LVCMOS25 専用

にコンフィギュレーションされた出力でも、ほとんどの 3.3V 外部デバイスを直接駆動できます。

このセクションでは、振幅の大きい信号をインターフェイスする場合のオプションを示します。いずれの場合でも、 Spartan-6 FPGA データシートに記載されている仕様 (特に VIN) に従う必要があ

ります。

変圧器

振幅の大きい信号をインターフェイスする場合は、変圧器を使用することをお勧めします。変圧器

は、 2 つの抵抗を使用する分圧器などの単純なものから、 PCI-to-PCI ブリッジなどの複雑なものま

でを使用できます。



IOB の電源電圧

オープンドレインのインターフェイス

外部デバイスの出力は、オープンドレイン出力としてコンフィギュレーションできます。プルアッ

プ抵抗を付けた出力を低電圧レールに接続することにより、信号の振幅を制限し、 FPGA のパワー

ダイオードがオンになるのを防ぐことができます (図 1-32 を参照)。

電源投入時およびコンフィギュレーション中のI/O ピン

このセクションで説明する I/O ピンのビヘイビアは、選択されているコンフィギュレーションモー

ドでは使用されない多目的 I/O ピンにも適用されます。

VCCINT (1.2V)、VCCAUX、および VCCO 電源は、どの順序でも適用できます。 FPGA でコンフィギュ

レーションが開始する前に、VCCINT、バンク 2 の VCCO、および VCCAUX がデータシートに示され

ている推奨低動作レベルに達している必要があります。この時点では、出力ドライバはすべてハ

イインピーダンスステートです。 VCCO バンク 2、VCCINT、および VCCAUX は、内部 POR (パワー

オンリセット ) 回路への入力となります。

HSWAPEN (コンフィギュレーション中プルアップ) 入力が Low になると、電源投入からコンフィ

ギュレーションの間中、ユーザー I/O ピンのプルアップ抵抗がイネーブルになります。 HSWAPEN がHigh になるとプルアップ抵抗がディスエーブルになり、 I/O がフロート状態になります。 HSWAPENにはウィークプルアップが含まれ、フロート状態のままであればデフォルトで High になります。

電源が供給されると、 FPGA でコンフィギュレーションメモリの初期化が開始します。同時に、

FPGA 内部で GSR (グローバルセット / リセット ) がアサートされ、非同期で IOB 記憶エレメントす

べてがデフォルトの Low ステートにリセットされます。

初期化が完了し、コンフィギュレーションが開始すると、INIT_B が High になり、コンフィギュレー

ションモードを判断するために M0 および M1 入力がサンプリングされます。その後、コンフィ

ギュレーションデータが FPGA に読み込まれます。コンフィギュレーション中 I/O ドライバは、プ

ルアップ抵抗の有無に関わらず、 HSWAPEN 入力で指定されているようにハイインピーダンスステートのままになります。

コンフィギュレーションが終了すると GSR ネットがディアサートされ、読み込まれたデザインで

SR 入力の極性が反転されていない限り、 IOB レジスタが Low ステートになります。


図 1-32 : FPGA の専用入力に接続された 3.3V のオープンドレイン出力

VOHIOH

Open-Drain

3.3V µP

VCCAUX = 2.5V

VCCO

Input

UG381_c1_31_111609

Well Bias

Floating N-Well

N–VDG+

PCIClamp

ESD

P

InputBuffer



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スタートアップ中に GTS (グローバルトライステート ) ネットがディアサートされてコンフィギュ

レーションが終了したことが示されると、ユーザーモードでのデザイン動作が開始します。 GTSネットがディアサートされるとユーザー I/O がすべてアクティブになり、未使用の I/O はすべてプル

ダウン (PULLDOWN) されます。 GTS をディアサートした後の未使用の I/O の終端方法を制御する

には、ビットストリーム生成ツール BitGen の UnusedPin オプションを PULLUP、PULLDOWN、ま

たは FLOAT に設定します。

デフォルトでは 1 クロックサイクル後に GWE (グローバルライトイネーブル) ネットが解放され、

RAM およびレジスタのステートが変化するようになります。ユーザーモードになると HSWAPENでイネーブルにされたプルアップ抵抗はユーザー設定に戻り、 HSWAPEN は汎用 I/O として使用で

きるようになります。

電源投入およびコンフィギュレーションプロセスの詳細は、『Spartan-6 FPGA コンフィギュレー

ションユーザーガイド』を参照してください。

コンフィギュレーション後の未使用 I/O ピン

ザイリンクス ISE 開発ソフトウェアでは、デフォルトで未使用の I/O ピンがすべて GND への内部

プルダウン抵抗が付いた入力ピンとしてコンフィギュレーションされます。

このデフォルトは、 BitGen の UnusedPin オプションで制御されます。



第 2 章

SelectIO ロジックリソース

概要

この章では、第 1 章「SelectIO リソース」で説明した I/O ドライバの前およびレシーバの後に配置

されるロジックについて説明します。

Spartan®-6 FPGA には、以前の Spartan FPGA に含まれるすべての基本的な I/O ロジックリソース

がすべて含まれています。これらのリソースは次のとおりです。

• 組み合わせ入力/出力

• トライステート出力制御

• レジスタ付き入力/出力

• レジスタ付きトライステート出力制御

• ダブルデータレート (DDR) 入力/出力

• DDR 出力トライステート制御

Spartan-6 FPGA では、上記に加え次のアドバンスアーキテクチャ機能もインプリメントされます。

• 詳細な遅延制御が可能な IODELAY2 プリミティブ

• NONE、 C0、および C1 出力 DDR モード

• NONE、 C0、および C1 入力 DDR モード

• 第 3 章「アドバンス SelectIO ロジックリソース」で説明されている ISERDES

• 第 3 章「アドバンス SelectIO ロジックリソース」で説明されている OSERDES

『Spartan-6 FPGA PCB Design Guide』 (UG393) に、ピン配置に役立つデザインチェックリストが

掲載されています。


http://japan.xilinx.com/support/documentation/spartan-6_user_guides.htm


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第 2 章 : SelectIO ロジックリソース

I/O インターフェイスタイル

Spartan-6 FPGA のすべての SelectIO™ リソースは、図 2-1 に示すように、 I/O インターフェイス

タイルにグループ化されています。

各 I/O 入力 (IOI) タイルでは、デバイスピンと信号を送受信する 2 つの I/O ブロック (IOB) が制御

されます。各 IOI には、 2 つのシングルエンド入力/出力用あるいは 1 つの差動入力または出力用の

回路と、インターコネクトブロックが含まれています。 IOI 内で 2 つの IOB を組み合わせると、高

速差動インターフェイス規格用の追加機能を使用できます。

シングルエンドモードでは、マスタ I/O ブロックでパッド (P) を駆動し、スレーブ I/O ブロックで

パッド (N) を駆動します。差動モードでは、 I/O ブロックのリソースを組み合わせて、1 つの I/O の2 倍までのレートでパラレルからシリアル、またはシリアルからパラレルへの変換を作成します。マ

スタ I/O がスレーブ I/O にカスケード接続され、データは LSB から順に出力されて下位データがス

レーブブロックに書き込まれます。

各 I/O 入力には、ラッチなしの I/O、ラッチ付き I/O、レジスタ付き I/O、または 2:1/3:1/4:1 のカスケー

ド可能な SerDes をサポートするのに必要な回路が含まれています (第 3 章「アドバンス SelectIO ロジックリソース」を参照)。 I/O 入力セルの SDR フリップフロップ/ラッチには、SR 入力があります。

その他すべてのフリップフロップには、非同期リセットのみがあります。

グローバルライトリセットの前に、すべてのフリップフロップ/ラッチは 0 にリセットされます (出力はトライステート )。すべてのフリップフロップは、立ち上がりエッジでトリガされます。


図 2-1 : I/O 入力タイル内の SelectIO ロジックリソース

Master OLOGIC

IOI Tile

Serializer (T)

Serializer (D)

Master ILOGIC

De-serializer

odelay

idelay

Slave OLOGIC

Serializer (T)

Serializer (D)

Slave ILOGIC

De-serializer

odelay

idelay

MasterIOB (P)

SlaveIOB (N)

HighSpeed

I/O Clocks

HighSpeed

I/O Clocks

UG381_c2_01_022310

FPGAInterconnect

Logic



I/O ロジックで使用可能なクロックリソース

ラッチ/レジスタのクロックは、グローバルクロック (GCLK) ネットワークまたは高速 I/O クロック

ネットワークから供給できます (『Spartan-6 FPGA クロックリソースユーザーガイド』を参照)。通常 GCLK 信号は、グローバルクロックネットワーク周波数の制限未満の低速から中速の出力レー

トでデータを出力します (Spartan-6 FPGA データシートを参照)。

入力および出力パスには、オプションで IODELAY プリミティブを追加できます。遅延量は、

IODELAY2 プリミティブを使用することによりプログラム可能です。遅延は固定または可変にで

きます。第 1 章「SelectIO リソース」を参照してください。典型的な遅延は、Spartan-6 FPGA デー

タシートに指定されています。

I/O ロジックで使用可能なクロックリソース

図 2-2 に、 SelectIO ロジックで使用可能なクロックリソースを示します。 I/O データのサンプリン

グおよびデータ転送は、外部データが受信クロックに対する DDR であっても、送信および受信共す

べて内部 SDR クロックに同期して実行されます。このため、各 I/O ロックにローカル周波数 2 逓倍

器が含まれ、必要な SDR サンプリングクロックまたは送信クロックを達成できるようになってい

ます。


図 2-2 : IOI ロジックのクロックリソース

( )

BUFPLL BUFPLL BUFG BUFG BUFIO2 BUFIO2

FF

IDDR2/2

ISERDESFF

3 ISERDES

FF

4 ISERDES

FF

4 OSERDES

FF

3 OSERDES

FF

ODDR2/2

OSERDESFF

FF

( )

ug381_c2_02new_011109



UG381 (v1.3) 2010 年 3 月 15 日


周波数 2 逓倍器は、DDR データのサンプリングまたは送信で使用する必要があり、2 つのクロック

入力を必要とします。これら 2 つのクロック入力には、次のものを使用できます。

• グローバルクロックと、それをローカル反転した反転クロック

• 180° の位相差がある 2 つのグローバルクロック

• 180° の位相差がある 2 つの I/O クロック

周波数 2 逓倍器には、グローバルクロックと I/O クロックなど、 2 種類のクロックを混合して使用

することはできません。周波数 2 逓倍器は各 I/O ロジックブロックに 1 つ含まれており、イネーブ

ルにした場合、その入力クロック信号は使用できなくなります。そのため、表 2-1 に示す双方向 I/O機能とクロックフィードバック接続が制限されます。特に外部クロック入力が対応する ILOGIC ブロックの DDR レジスタに供給されている場合、 DDR に必要な 2 逓倍器を使用することで、 DCMからの 2 つのオリジナルクロックのいずれかを BUFIO2FB を介して DCM にフィードバックする

ことはできなくなります。この場合、 DCM へのフィードバックはグローバルバッファから直接供

給する必要があります。

I/O ロジックのクロック構造では、グローバルバッファからの 2 つのクロックを使用可能です。こ

れらのクロックは非反転クロックまたは反転クロックとして使用するか (SDR 信号)、あるいはロー

カル周波数 2 逓倍器の入力として使用し、ローカル SDR サンプリングクロックを生成するか、

DDR 信号で必要な送信クロックを生成できます。1 つのグローバルクロックは、デバイスのすべて

のバンクにある I/O を同時に供給できます。

表 2-1 : 双方向 I/O で可能なクロック構造

出力

入力

SDR BUFPLL クロック

SDR1 つの BUFG

SDR1 つの BUFIO2

DDR1 つの BUFG

DDR2 つの BUFG

DDR2 つの BUFIO2

SDR BUFPLL

クロック

可能可能可能可能

I/O ロジックで 2 つの BUFG が使用されている

場合のみ可能

可能

SDR1 つの BUFG

可能可能可能不可能不可能不可能

SDR

1 つの BUFIO2

可能可能可能不可能不可能不可能

DDR

1 つの BUFG

可能不可能不可能

入力と出力で BUFG が共有

される場合のみ

可能

不可能不可能

DDR2 つの BUFG

I/O ロジックで 2 つの BUFG が使用されている

場合のみ可能

不可能不可能不可能

入力と出力で 2 つの BUFG が共有される場合

のみ可能

不可能

DDR

2 つの BUFIO2

可能不可能不可能不可能不可能

入力と出力で 2 つの BUFIO2 が共有される場合

のみ可能



ILOGIC2 リソース

I/O ロジックのクロック構造では、 BUFPLL を使用して PLL からの 2 つのクロックも使用できま

す。これらのクロックは内部では常に SDR であり、反転できません。外部 DDR 信号の場合、受信

クロックは PLL で 2 逓倍され、 PLL クロック信号が周波数 2 逓倍器で使用されることはありませ

ん。これらのクロック入力は、 SerDes を使用する場合、反転すると BUFPLL からの I/O ストロー

ブ信号に対するタイミングが無効になるので、反転できません。 BUFPLL からのクロックは、デバ

イスの 1 つの辺全体の I/O を駆動でき、各辺には BUFPLL が 2 つあります。

I/O ロジックのクロック構造では、BUFIO2 I/O クロックからの 2 つのクロックも使用できます。こ

れらのクロックは非反転クロックまたは反転クロックとして外部 SDR 信号に使用するか、あるい

はローカル周波数 2 逓倍器の入力として使用し、ローカル SDR サンプリングクロックを生成する

か、外部 DDR 信号で必要な送信クロックを生成できます。 BUFIO2 は、クロックを供給するデー

タピンとデバイスの同じ半分に存在する必要があります。これらのクロック入力は、周波数 2 逓倍

器を使用する場合は反転できません。また、SerDes で使用する場合も、反転すると BUFIO2 からの

I/O ストローブ信号に対するタイミングが無効になるので、反転できません。

入力 DDR I/O クロックは、周波数 2 逓倍器用の非反転クロックと反転クロックを生成するため、 2つの BUFIO2 クロックバッファを使用して配線する必要があります。一般的には、入力クロックで

は 2 つの 0 遅延の IODELAY2 プリミティブを使用して、データ遅延のバランスを取ります。差動

クロック信号の場合は、このバランスは問題となりません。シングルエンドのクロック信号では、ク

ロック信号は 2 つのクロック入力ピンを介して FPGA に入力する必要があります。このうち 1 つの

ピンはクロック信号を反転するようコンフィギュレーションし、 2 つの IODELAY2 プリミティブ

および 2 つの BUFIO2 クロックにアクセスできるようにします。

BUFIO2 または BUFPLL クロッキングにおいて入力パスまたは出力パスで SerDes を使用する場

合、 SerDes とのデータの送受信にグローバルクロックが必要です。 I/O ロジックに入力できるグ

ローバルクロックは 2 つのみなので、このグローバルバッファを使用すると、一部の双方向 I/O コンフィギュレーションのクロック機能が制限される場合があります。

表 2-1 に、双方向 I/O において入力および出力ロジックで混合可能なクロック構造を示します。


図 2-3 に、 ILOGIC2 プリミティブのブロック図を示します。


図 2-3 : ILOGIC2 のブロック図

DDLY2

DDLY

D

D Q0

Q1

Q0

DFBCFB0

CFB1

FABRICOUT

Q1CE

C0

SR

CE

C0

SR

ug381_c2_02_051109

C1C1



UG381 (v1.3) 2010 年 3 月 15 日


ILOGIC2 は次の動作をサポートします。

• エッジトリガ D 型フリップフロップ

• IDDR2 モード (NONE、C0、または C1) (入力 DDR の詳細は「入力 DDR プリミティブ」を参照)

• レベル認識ラッチ

• 非同期/組み合わせ

ILOGIC2 には対応する IOB からのデータ入力 D が 1 つ、クロック入力 C0 および C1 (常に 180°の位相差)、および共通のクロックイネーブル CE0 (未接続の場合はデフォルトでアクティブステート ) があります。 ILOGIC2 には SR ピンが 1 つあり、同期または非同期の SET または RESETにコンフィギュレーションできます。 ILOGIC2 では、IODELAY2 からの遅延データ DDLY および

DDLY2 も受信できます ( 「I/O 遅延の概要」を参照)。

出力では、FABRICOUT を使用して D または DDLY2 を送信します。 Q0 および Q1 は、 ILOGIC2レジスタの出力です。また、クロック入力を BUFIO2 および CFB0/CFB1 を介して BUFIO2FB に配線するための専用クロック出力ピン DFB もあります。詳細は、『Spartan-6 FPGA クロックリソースユーザーガイド』を参照してください。

次のセクションで、さまざまな ILOGIC2 リソースについて説明します。 ILOGIC2 リソース間の接

続は、ザイリンクスのソフトウェアで制御されます。

組み合わせ入力パス

組み合わせ入力パスは、入力ドライバから FPGA ロジックへの直接接続に使用します。次のような

場合、ソフトウェアで自動的にこのパスが使用されます。

• 入力データから FPGA のロジックリソースまでが直接接続 (レジスタなし) である場合

• [Pack I/O Register/Latches into IOBs] がオフに設定されている場合

入力 DDR プリミティブ

ILOGIC2 には専用 DDR レジスタがあり、 IDDR2 プリミティブをインスタンシエートすることに

より使用できます。

IDDR2 プリミティブ

図 2-4 に IDDR2 プリミティブのブロック図、表 2-2 に IDDR2 プリミティブのポート、表 2-3 にIDDR2 プリミティブのポート属性とデフォルト値を示します。


図 2-4 : IDDR2 プリミティブのブロック図

ug381_c2_03_031709

D

CE

Q0

Q1

IDDR2

C1C0

RS




IDDR2 は、C0 の立ち上がりエッジで入力データを Q0 に出力し、C1 の立ち上がりエッジ (通常は C0の立ち下がりエッジ) で入力データを Q1 に出力します。このデータが FPGA ロジックに転送されま

す。図 2-5 に、 NONE モードでの入力 DDR のインプリメンテーションとタイミングを示します。

表 2-2 : IDDR2 プリミティブのポート

ポート名機能説明

D 入力データ入力

C0 入力クロック入力

C1 入力 C0 と位相差が 180° の 2 番目のクロック入力

CE 入力クロックイネーブル

R入力

リセット。 R と S の両方を接続すると、ソフトウェアでエラーが発生

します。

S入力

セット。 R と S の両方を接続すると、ソフトウェアでエラーが発生し

ます。

Q1、 Q2 出力データ出力

表 2-3 : IDDR2 の属性

属性名設定可能な値デフォルト値説明

DDR_ALIGNMENT NONE、C0、 C1

NONE DDR 出力のアライメントモードを設

定します。

INIT_Q0 0、 1 0 Q0 の初期値。 INIT_Q0 と INIT_Q1 の値が異なる場合、ソフトウェアでエ

ラーが発生します。

INIT_Q1 0、 1 0 Q1 の初期値。 INIT_Q0 と INIT_Q1 の値が異なる場合、ソフトウェアでエ

ラーが発生します。

SRTYPE ASYNC、

SYNCSYNC セット / リセットの同期化タイプを設定

します。 ASYNC はすべてのモードで

使用可能で、SYNC は NONE モードで

のみ使用可能です。



UG381 (v1.3) 2010 年 3 月 15 日


デザインのある地点で、両方の信号を同じクロックドメイン (通常 C0) に送信する必要があります。

これは、高周波数で 50 % デューティサイクルの場合 1/2 クロックサイクル分しか時間がないため

困難です。 IDDR2 には、このクロックドメインの遷移を ILOGIC2 ブロック内で行うための専用パ

スが含まれています。

DDR_ALIGNMENT = C0 (または C1) の場合、信号 Q0 (Q1) は C1 (C0) で再度取り込まれ、イン

ターコネクト CLB ロジックにのみ供給されるので、出力が同じクロックドメインに保持されます。

図 2-6 に、インターコネクトロジックでクロック C0 (C1) のみを使用して受信データを処理する方

法を示します。


図 2-5 : DDR_ALIGNMENT = NONE の場合の入力 DDR

DD Q0Q

D Q1

To FPGALogic

C1C0

C0

C1

D

Q0

d + 1d

d + 2 d + 4 d + 6 d + 8d

d + 2 d + 3 d + 4 d + 5 d + 6 d + 7 d + 8

Q

Q1 d + 3d – 1 d + 5 d + 7d + 1

UG381_c2_04_051209




IDDR2 の VHDL および Verilog テンプレート

IDDR2 プリミティブのインスタンシエーションの VHDL および Verilog テンプレートは、ライブ

ラリガイドに含まれています。


図 2-6 : DDR_ALIGNMENT = C0 の場合の入力 DDR

D Q0D Q

D Q1

To FPGALogic

C0C1

C0

C1

D

Q0

d + 1d

d + 2 d + 4 d + 6 d + 8d

d + 2 d + 3 d + 4 d + 5 d + 6 d + 7 d + 8

Q D Q

Q1 d + 3d – 1 d + 5 d + 7d + 1

UG381_c2_05_121609



UG381 (v1.3) 2010 年 3 月 15 日


ILOGIC2 のタイミングモデル

このセクションでは、ILOGIC2 ブロック内のさまざまなリソースのタイミングについて説明します。

ILOGIC2 のタイミング特性

図 2-7 に、 ILOGIC2 レジスタのタイミングを示します。 IDELAY を使用する場合、 TIDOCK は TIDOCKD に置き換えられます。

クロックイベント 1

クロックイベント 1 の TICE1CK 時間前に、入力レジスタの CE 入力で入力クロックイネーブル信

号が High になり、入力レジスタでのデータ受信が可能になります。

クロックイベント 1 の TIDOCK 時間前に、入力レジスタの D 入力で入力信号が High になり、クロッ

クイベント 1 の TICKQ 時間後に入力レジスタの Q 出力に反映されます。


クロックイベント 4 の TISRCK 時間前に、SR 信号 (この場合は同期リセット ) が High になって入力

レジスタがリセットされ、クロックイベント 4 の TICKQ 時間後に IOB の Q 出力に反映されます。

ILOGIC2 のタイミング特性 (DDR)

図 2-8 に、 IDDR2 モードでの ILOGIC2 のタイミング特性を示します。 IDELAY を使用する場合、

TIDOCK は TIDOCKD に置き換えられます。この例では、 DDR_ALIGNMENT = NONE モードの

IDDR2 を使用しています。 C0 または C1 モードでもタイミングの説明は同じですが、Q0 と Q1 は両方とも C0 または C1 に同期します。


図 2-7 : ILOGIC2 入力レジスタのタイミング特性

1 2 3 4 5

CLK

D

CE

SR

Q

TICKQ TICKQ

TIDOCK

TICECK

TISRCK

ug381_c2_06_061209





クロックイベント 1 の TICECK 時間前に、両方の DDR 入力レジスタの CE 入力で入力クロックイネーブル信号が High になり、入力レジスタでのデータ受信が可能になります。 CE および D 信号は

2 つの DDR レジスタで共有されているため、これらの信号を C0 の立ち上がりエッジと立ち下がり

エッジの間でトグルするようにし、両方のクロックに対するレジスタのセットアップタイムを満た

すようにする必要があります。

クロックイベント 1 (C0 の立ち上がりエッジ) の TIDOCK 時間前に、両方のレジスタの D 入力で入

力信号が High になり、クロックイベント 1 の TICKQ 時間後に入力レジスタの Q0 出力に反映され

ます。


クロックイベント 4 (C1 の立ち上がりエッジ) の TIDOCK 時間前に、両方のレジスタの D 入力で入

力信号が High になり、クロックイベント 4 の TICKQ 時間後に入力レジスタ 2 の Q1 出力に反映さ

れます。


クロックイベント 9 の TISRCK 時間前に、R 信号 (この場合は同期リセット ) が High になり、クロッ

クイベント 9 の TICKQ 時間後に Q0 がリセットされ、クロックイベント 10 の TICKQ 時間後に Q1がリセットされます。


図 2-8 : IDDR2 モードでの ILOGIC2 のタイミング特性

1 2 3 4 5 6 7 8 9 10 11

TIDOCK

TICECK

TISRCK

TICKQ

TICKQ

TICKQ

TIDOCK

C0

C1

D

CE

R(Reset)

Q0

Q1

TICKQ

UG381_c2_07_0061209



UG381 (v1.3) 2010 年 3 月 15 日


表 2-4 に、Spartan-6 FPGA データシートに記載されている ILOGIC2 のスイッチ特性の機能および

制御信号を説明します。

メモ : DDLY のタイミング図とパラメータは、 D のタイミング図およびパラメータと同一です。

OLOGIC2 リソース

OLOGIC2 プリミティブは、出力データパスコンフィギュレーション用のブロックと、トライス

テート制御パスコンフィギュレーション用のブロックで構成されています。図 2-9 に、ブロック図

を示します。

出力パスおよびトライステートパスは、次のモードで個別にコンフィギュレーションできます。

• エッジトリガ D 型フリップフロップ

• DDR (NONE、 C0、または C1 アライメントモード )

• レベル認識ラッチ

• 非同期/組み合わせ

表 2-4 : ILOGIC2 のスイッチ特性

シンボル説明

セットアップ/ホールド

TICECK/TICKCE CE ピンの CLK に対するセットアップ/ホールド

TISRCK/TICKSR SR ピンの CLK に対するセットアップ/ホールド

TIODCK/TIOCKD D ピンの CLK に対するセットアップ/ホールド

組み合わせ

TIDI D ピンから O ピンまでの伝搬遅延 (遅延なし )

シーケンシャル遅延

TIDLO フリップフロップをラッチとして使用する場合の D ピンから Q0 ピンま

での遅延 (遅延なし)

TICKQ CLK から Q 出力までの遅延

TICEQ フリップフロップをラッチとして使用する場合の CE ピンから Q0 ピン

までの伝搬遅延

TRQ SR ピンから Q 出力までの遅延




OLOGIC2 ブロックには、ロジックインターコネクトからのデータ入力 D0 および D1、クロック入

力 C0 および C1 (常に 180° の位相差)、および共通のクロックイネーブル CE (未接続の場合はデ

フォルトでアクティブステート ) があります。

OLOGIC2 には SR ピンが 1 つあり、同期または非同期の SET または RESET にコンフィギュレー

ションできます。 OLOGIC2 リソース間の接続は、ザイリンクスのソフトウェアで制御されます。

組み合わせ出力データおよびトライステート制御パス

組み合わせ出力パスは、インターコネクトロジックから出力ドライバまたは出力ドライバ制御まで

の直接接続に使用します。このパスは、次のような場合に使用されます。

• インターコネクトロジックのロジックリソースから出力データまたはトライステート制御ま

でが直接接続 (レジスタなし ) である場合

• [Pack I/O Register/Latches into IOBs] がオフに設定されている場合

出力 DDR の概要 (ODDR2)OLOGIC2 には専用 DDR レジスタがあり、 ODDR2 プリミティブをインスタンシエートすること

により使用できます。 OLOGIC2 を使用する場合、DDR マルチプレクサ処理は自動的に実行されま

す。 MUX セレクト制御はクロックから生成され、手動制御は必要ありません。各 ODDR2 レジスタ

には、 2 つのクロック入力 (通常 180° の位相差) があります。

メモ : ODDR2 プリミティブをトライステート出力と共に使用する場合、 T 制御ピンでデータ出力

に使用する ODDR2 プリミティブと同じモードでコンフィギュレーションされた ODDR2 プリミ

ティブも使用する必要があります。


図 2-9 : OLOGIC2 のブロック図

D

CE

FF/LATCH

SR

Q QD0

D1

CE

C0

C1SR

OMUX

DOFFDDR

CE

SR

OFF3 OFF2

OFF1

QD

R

Q

UG381_c2_11_111209

SYNC/ASYNCINIT0/INIT1



UG381 (v1.3) 2010 年 3 月 15 日


ODDR2 プリミティブでは、次の動作モードを使用できます。

• NONE

• C0

• C1

次のセクションで、各モードについて説明します。

NONE

NONE モードでは、C0 および C1 クロック両方の立ち上がりエッジを使用し、それぞれ D0 および

D1 のデータを取り込みます。これら 2 つのデータビットは、DDR マルチプレクサを介して出力ピ

ンに送信されます。図 2-10 に、この機能を示します。

C0 - クロック C0 で入力を取り込み

C0 モードでは、クロック C0 の立ち上がりエッジで ODDR2 プリミティブからの両方のデータビッ

トが出力されます。このモードは、 DDR_ALIGNMENT 属性を使用してインプリメントされます。

C1 - クロック C1 で入力を取り込み

C1 モードでは、クロック C1 の立ち上がりエッジで ODDR2 プリミティブからの両方のデータビッ

トが出力されます。このモードは、 DDR_ALIGNMENT 属性を使用してインプリメントされます。


図 2-10 : DDR_ALIGNMENT = NONE の場合の ODDR2

C0

D0

D1

C1

D Q

Q

D

FromFPGALogic

C0

C1

Q

D0

d + 1d

d + 2 d + 4 d + 6 d + 8 d + 10d

d + 2 d + 3 d + 4 d + 5 d + 6 d + 7 d + 8

Q

D1 d + 3 d + 5 d + 7 d + 9d + 1

UG381_c2_12_052709




ODDR2 プリミティブ

図 2-11 に ODDR2 プリミティブのブロック図、表 2-5 に ODDR2 プリミティブのポート信号、表

2-6 に ODDR2 プリミティブの属性とデフォルト値を示します。

ODDR2 の VHDL および Verilog テンプレート

ODDR2 プリミティブのインスタンシエーションの VHDL および Verilog テンプレートは、ライブ

ラリガイドに含まれています。


図 2-11 : ODDR2 プリミティブ

表 2-5 : ODDR2 のポート信号

ポート名タイプ説明

D0 入力 FPGA ロジックからの入力データ

D1 入力 FPGA ロジックからの入力データ

C0 入力クロック入力

C1 入力 C0 との位相差が 180° の 2 番目のクロック入力

CE 入力クロックイネーブル

R 入力リセット。 R と S の両方が 1 に接続されていると、ソフトウェアでエラー

が発生します。

S 入力セット。 R と S の両方が 1 に接続されていると、ソフトウェアでエラーが

発生します。

Q 出力データ出力

表 2-6 : ODDR2 の属性


DDR_ALIGNMENT NONE、 C0、 C1 NONE DDR 出力のアライメントモード

を設定します。

INIT 0、 1 0 出力 Q の初期値。

SRTYPE ASYNC、 SYNC SYNC セット / リセットの同期化タイプ

を設定します。

UG381_c2_13_031909

D0

C1 Q

ODDR2

C0D1

CERS



UG381 (v1.3) 2010 年 3 月 15 日


OLOGIC2 のタイミングモデル

このセクションでは、 OLOGIC ブロック内のさまざまなリソースのタイミングについて説明しま

す。表 2-7 に、 Spartan-6 FPGA データシートに記載されている OLOGIC2 のスイッチ特性を示し

ます。

タイミング特性

図 2-12 に、 OLOGIC2 出力レジスタのタイミングを示します。


クロックイベント 1 の TOOCECK 時間前に、出力レジスタの CE 入力で出力クロックイネーブル信

号が High になり、出力レジスタでのデータ受信が可能になります。

クロックイベント 1 の TODCK 時間前に、出力レジスタの D 入力で出力信号が High になり、クロッ

クイベント 1 の TOCKQ 時間後に Q 出力に反映されます。

表 2-7 : OLOGIC2 のスイッチ特性

シンボル説明

セットアップ/ホールド

TODCK/TOCKD D1/D2 ピンの CLK に対するセットアップ/ホールド

TOOCECK/TOCKOCE CE ピンの CLK に対するセットアップ/ホールド

TOSRCK/TOCKSR SR ピンの CLK に対するセットアップ/ホールド

TOTCK/TOCKT T1/T2 ピンの CLK に対するセットアップ/ホールド

TOTCECK/TOCKTCE CE ピンの CLK に対するセットアップ/ホールド

クロックから出力

TOCKQ C ０から Q 出力までの遅延

TRQ SR ピンから Q 出力までの遅延


図 2-12 : OLOGIC2 出力レジスタのタイミング特性

1 2 3 4 5

C

D

CE

SR

Q

TOCKQ

TODCK

TOOCECK

TOSRCK

ug381_c2_14_051109





クロックイベント 4 の TOSRCK 時間前に、 SR 信号 (この場合は同期リセット ) が High になって出

力レジスタがリセットされ、クロックイベント 4 の TRQ 時間後に Q 出力に反映されます。

図 2-13 に、 DDR_ALIGNMENT = NONE モードでの OLOGIC2 ODDR レジスタのタイミングを

示します。


クロックイベント 1 の TOOCECK 時間前に、ODDR レジスタの CE 入力で ODDR クロックイネー

ブル信号が High になり、ODDR でのデータ受信が可能になります。 ODDR レジスタの CE 信号は

C0 の立ち上がりエッジと立ち下がりエッジの間でトグルするようにし、両方のクロックに対する

レジスタのセットアップタイムを満たすようにする必要があります。高速アプリケーションでは、

通常 CE 信号は High に固定されます。

クロックイベント 1 (C0 の立ち上がりエッジ) の TODCK 時間前に、 ODDR レジスタの D0 入力で

データ信号が High になり、クロックイベント 1 の TOCKQ 時間後に Q 出力に反映されます。


クロックイベント 2 (C1 の立ち上がりエッジ) の TODCK 時間前に、 ODDR レジスタの D1 入力で

データ信号が High になり、クロックイベント 2 の TOCKQ 時間後に Q 出力に反映されます (この

場合は Q 出力は変更なし )。


クロックイベント 9 (C0 の立ち上がりエッジ) の TOSRCK 時間前に、 SR 信号 (この場合は同期リ

セット ) が High になって ODDR レジスタがリセットされ、クロックイベント 9 の TRQ 時間後に

Q 出力に反映され (この場合は Q 出力は変化なし）、ODDR レジスタがリセットされてクロックイベント 10 の TRQ 時間後に Q 出力に反映されます (この場合は Q 出力は変化なし）。


図 2-13 : OLOGIC2 ODDR レジスタのタイミング特性

1 2 3 4 5 6 7 8 9 10 11

TODCK

TOOCECK

TODCK

TOSRCK

TRQ

C1

C0

D0

D1

CE

SR

QTOCKQ

ug381_c2_15_042409



UG381 (v1.3) 2010 年 3 月 15 日


図 2-14 に、 OLOGIC2 トライステートレジスタのタイミングを示します。


クロックイベント 1 の TOTCECK 時間前に、トライステートレジスタの TCE 入力でトライステー

トクロックイネーブル信号が High になり、トライステートレジスタでのデータ受信が可能になり

ます。

クロックイベント 1 の TOTCK 時間前に、トライステートレジスタの T 入力でトライステート信号

が High になり、クロックイベント 1 の TOCKQ 時間後にパッドが再びハイインピーダンスになり

ます。


クロックイベント 2 の TOSRCK 時間前に、 SR 信号 (この場合は同期リセット ) が High になり、ク

ロックイベント 2 の TRQ 時間後にトライステートレジスタがリセットされます。


図 2-14 : OLOGIC2 トライステートレジスタのタイミング特性

1 2 3 4 5

CLK

T1

TCE

SR

TQ

TOCKQ TRQ

TOTCK

TOTCECK

TOSRCK

UG381_c2_16_051209




図 2-15 に IOB DDR トライステートレジスタのタイミングを示します。この例では、

DDR_ALIGNMENT = NONE モードを使用しています。


クロックイベント 1 の TOTCECK 時間前に、トライステート ODDR レジスタの CE 入力でトライス

テートクロックイネーブル信号が High になり、トライステートレジスタでのデータ受信が可能に

なります。 ODDR トライステートレジスタの CE 信号は C0 の立ち上がりエッジと立ち下がりエッ

ジの間でトグルするようにし、両方のクロックに対するレジスタのセットアップタイムを満たすよ

うにする必要があります。

クロックイベント 1 (C0 の立ち上がりエッジ) の TOTCK 時間前に、トライステートレジスタの T0入力でトライステート信号が High になり、クロックイベント 1 の TOCKQ 時間後に Q 出力に反映

されます。


クロックイベント 2 (C1 の立ち上がりエッジ) の TOTCK 時間前に、トライステートレジスタの T1入力でトライステート信号が High になり、クロックイベント 2 の TOCKQ 時間後に Q 出力に反映

されます (この場合は Q 出力は変化なし )。


クロックイベント 9 (C0 の立ち上がりエッジ) の TOSRCK 時間前に、SR 信号 (この場合は同期リセッ

ト ) が High になってトライステートレジスタがリセットされ、クロックイベント 9 の TRQ 時間後

に Q 出力に反映され (この場合は Q 出力は変化なし)、トライステートレジスタがリセットされてク

ロックイベント 10 の TRQ 時間後に Q 出力に反映されます (この場合は Q 出力は変化なし)。


図 2-15 : OLOGIC2 トライステートレジスタのタイミング特性

1 2 3 4 5 6 7 8 9 10 11

TOTCK

TOTCECK

TOTCK

TOSRCK

TRQ

C0

C1

T0

T1

CE

SR

QTOCKQ

ug381_c2_17_051109



UG381 (v1.3) 2010 年 3 月 15 日


I/O 遅延の概要

Spartan-6 FPGA の各 IOB には、入力遅延または出力遅延としてコンフィギュレーション可能な遅

延ラインが含まれています。 Virtex-5 FPGA の構造とは異なり、Spartan-6 FPGA の遅延は温度や電

圧に対して調整されませんが、遅延をダイナミックに正しくキャリブレーションする機構が含まれ

ています。遅延ブロックは入力遅延または出力遅延として使用でき、双方向ピンが使用されている

場合は、 T ピンを制御することにより入力遅延と出力遅延とを切り替えることができます。この場

合、入力遅延および出力遅延は異なる値に設定できます。

図 2-16 に、遅延ラインの基本構造を示します。 8 ビットの遅延値により、 0 ～ 255 タップの遅延を

達成できます。この値の下位 3 ビットは、リングオシレータの開始点を制御します。オシレータは

入力信号が到着するとトリガされ、0 ～ 7 タップ後に 5 ビットカウンタにクロックを供給します。 5ビットカウンタは遅延ライン値の上位 5 ビットでプリセットされ、出力がブロックのプリセット値

になるまで 0 ～ 31 回ループします。このようにして、1 タップの精度で 255 タップまでの遅延を達

成します。リングオシレータの各タップの大遅延は、Spartan-6 FPGA データシート (DS162) に定義されています。小遅延はインプリメンテーションのタイミングフェーズ中に算出され、タイ

ミングレポートを作成すると参照できます。キャリブレーションベースのモード (VARIABLE_FROM_ZERO、VARIABLE_FROM_HALF_MAX、および DIFF_PHASE_DETECTOR) を使用す

る場合、小動作周波数 (FMINCAL) は 256 タップのフル遅延ブロックで達成される小遅延により

決定されます。

遅延ラインには、2 つの制限があります。 1 つ目は、信号の遅延は 1 ビット周期以下にする必要があ

るということです。この制限を超えると、ビットエラーが発生することがあります。 2 つ目は、エッ

ジの処理は次のエッジが到着するまでに完了する必要があるということです。顕著なジッタを含む

高速データストリームでは、エッジの処理が完了する前に次のエッジが到着することがあります。

1 つ目の制限は、遅延を入力ビット周期 (1UI) 未満にすることで回避できます。通常は、データのサ

ンプリングをアイの中心に揃えることができるように、遅延は 0.5UI に設定されます。 2 つ目の制限

は、図 2-17 に示すように各遅延ブロックに 2 つの遅延ラインに含まれるので、回避されます。

1 つの遅延ラインは正の入力遷移を遅延し、もう 1 つの遅延ラインは負の入力遷移を遅延します。遅

延値を調整する際は、両方のブロックを変更して正と負の変更が同等に遅延されるようにしてくだ

さい。


図 2-16 : 遅延ラインの構築ブロック

UG381_c2_08_051209

FPGA

5

3 5

8




I/O 遅延の概要

I/O 遅延モード

入力遅延または出力遅延は、次のいずれかのモードで動作させることができます。

• 出力遅延として FIXED モードで使用すると、遅延ステップ数がデザインの入力時に設定した

0 ～ 255 の固定値になります。

• 入力遅延として使用する場合、さまざまなモードが可能であり、IDELAY_TYPE 属性を使用し

て選択できます。

• DEFAUT モードは、入力遅延をデータ入力のホールドタイムが 0 になるような値に設定しま

す。このモードでは、入力クロックを適用する必要はありません。

• DIFF_PHASE_DETECTOR モードは、差動データ信号に使用します。このモードは、遅延ライ

ンを入力信号に使用する場合にのみ使用可能です。表 2-9 の IDELAY_TYPE を参照してくだ

さい。差動位相検出モードでは、常にマスタおよびスレーブ IODELAY2 の両方が使用されま

す。入力遅延値の変更時にデータ損失が発生しないようにするため、スレーブユニットにより

マスタユニットが完全に制御されます。

• FIXED モードでは、入力遅延がデザインの入力時に設定した 0 ～ 255 の固定の遅延タップ数

に設定されます。入力クロックを適用する必要はありません。このモードは、入力信号、出力

信号、または双方向信号の遅延に使用できます。遅延ラインの各方向に異なる FIXED 値を指定

できます (IDELAY_VALUE および ODELAY_VALUE)。

• VARIABLE_FROM_ZERO および VARIABLE_FROM_HALF_MAX モードは、キャリブ

レーションおよびリセットコマンド後の入力遅延動作を指定します。

VARIABLE_FROM_ZERO は、キャリブレーション後に遅延を 0 に設定し、その後遅延を 1 遅延タップごとにインクリメントできます (インクリメントした後はディクリメントも可能)。VARIABLE_FROM_HALF_MAX は、遅延値を 1 入力クロック周期に対応する大ステップ

数の 1/2 に設定し、その遅延値からインクリメントおよびディクリメント可能です。この機構

については、「I/O 遅延のキャリブレーションおよびリセット」を参照してください。これらの

モードは、遅延ラインを入力信号を遅延するために使用している場合にのみ使用可能です。


図 2-17 : 1 つの遅延ブロックで 2 つの遅延ラインを使用

UG381_c2_09_051209

FPGA

5

3 5

8

S-R

5

3 5

8



UG381 (v1.3) 2010 年 3 月 15 日


• COUNTER_WRAPAROUND 属性は、遅延プリミティブが大値 (入力ビット周期に対応する

遅延タップ数で定義) にインクリメントされた場合の動作を定義します。 WRAPAROUND に設定すると、大値にインクリメントされたときに遅延が 0 に戻ります。 STAY_AT_LIMIT に設定すると、インクリメントコマンドが無視され、遅延値は大値に保持されます。 COUNTER_WRAPAROUND を使用すると、入力遅延が UI (ビット周期) より長い場合にビッ

トエラーが回避されます。

I/O 遅延のキャリブレーションおよびリセット

キャリブレーション機構は各 IOB に組み込まれており、 IODELAY2 ブロックの個々の遅延に対す

る温度、電圧、プロセスの影響を補正します。この機構により、 IODELAY2 ブロックを既知の信号

に対してキャリブレーションできます。この機構では、 IODELAY2 ブロックに適用される I/O クロックが既知の信号として使用されます。キャリブレーションには、IODELAY2 プリミティブ上の

CAL および RST 入力ピンを使用します。

遅延ブロックに対してアクティブ High の CAL コマンドが発行されると、遅延ブロックは I/O クロック入力上の立ち上がりエッジ間の遅延ステップ数が算出される特別なモードになります。キャ

リブレーションには、グローバルクロックと I/O クロックの比によって、グローバルクロックの

12 ～ 20 サイクルかかります。この間 BUSY がアサートされ、ブロックのデータ出力は無効になり

ます。算出された値は遅延ブロックに保存され、アクティブ High の RST コマンドが受信された場

合にのみ読み込まれます。初の CAL 操作が実行され、 RST コマンドが受信されると、デザイン

入力時に指定された IDELAY_TYPE 属性の値によって、遅延が 0 または算出値の 1/2 (HALFMAX) になります。この後、CAL コマンドを定期的に発行できますが、初のキャリブレーション

シーケンスの後は RST コマンドを発行する必要はありません。

遅延ラインを HALF MAX 遅延に設定すると、入力遅延が入力クロックサイクルのちょうど 1/2 となり、入力データアイの中央でデータをサンプリングすることが可能になります。

キャリブレーションされても、遅延エレメントは温度および電圧によって変動します。

キャリブレーションの例

この例では、遅延タップの平均値は 80ps で、 250MHz (4,000ps) の I/O クロックが IODELAY2 に適用されます。キャリブレーションコマンドが発行されると、値 4,000 / 80 = 50 が内部的に戻され

ます。入力遅延が VARIABLE_FROM_HALF_MAX に設定されている場合、リセットコマンドの

後、入力遅延値は 25 タップ (入力クロック周期の 1/2) に設定されます。

遅延のアップデートと BUSY のタイミング

遅延ラインが新しい値でアップデートされると、図 2-18 に示すように、新しい値はすぐには適用さ

れません。アップデート中に有効なデータを受信することが必要なので、同期化が非常に重要です。

遅延値がアップデートされると BUSY 信号が High になり、同期化が進行中であることが示されま

す。 2 つの入力データ遷移が受信されるまで、 BUSY は Low になりません。 BUSY が Low になる

と、新しい値が有効になります。データ遷移がないと、 BUSY は長時間アサートされたままになり

ます。



I/O 遅延の概要


図 2-18 : 遅延のインクリメントまたはディクリメントの調整タイミング

BUSY

INCDEC

CE

Global Clock

UG381_c2_10_021210

表 2-8 : IODELAY2 のポートと定義


IDATAIN 入力 IOB からのデータ信号。

T 入力 OLOGIC2 または OSERDES2 からのトライステート入力信号。 Low の場合 IODELAY2 は出力遅延になり、 High の場合は入力遅延になります。

ODATAIN 入力 OLOGIC2 または OSERDES2 からのデータ入力信号。

CAL 入力 IODELAY2 キャリブレーションシーケンスを開始します。キャリブレーションシーケンス

には、GCLK の 8 ～ 16 サイクルかかります。キャリブレーションシーケンスが完了すると、

BUSY が Low になります。

IOCLK0 入力 I/O クロックネットワークからの入力。クロック 2 逓倍回路が使用されていない場合のプラ

イマリクロック入力です (DATA_RATE 属性を参照)。反転可能です。

IOCLK1 入力 I/O クロックネットワーク入力。クロック 2 逓倍回路が使用されている場合にのみ使用され

るセカンダリクロック入力です (DATA_RATE 属性を参照)。反転可能です。

CLK 入力グローバルクロックネットワーク入力。 FPGA ロジックインターコネクトドメインのク

ロックです。

INC 入力インクリメント /デクリメント信号。タップ設定をインクリメント /ディクリメントするために

使用します。 INC は、 CE が High にアサートされている場合にのみ High にアサートするよ

うにしてください。

CE 入力インクリメント /ディレクトリ信号のクロックイネーブル。

RST 入力 IODELAY2 を 0 または I/O クロック周期の 1/2 にリセットします。どちらの値にリセットす

るかは、 IDELAY_TYPE 属性で制御します。

BUSY 出力キャリブレーションの完了、または同期タップ遅延アップデートの完了を示す信号。

DATAOUT 出力 ILOGIC2 または ISERDES2 サイトの D ピンへの遅延されたデータ信号。

DATAOUT2 出力 PCI アプリケーションで使用するセカンダリ遅延。

TOUT 出力出力遅延として使用された場合の IOB への遅延されたトライステート信号。

DOUT 出力出力遅延として使用された場合の IOB への遅延されたデータ信号。



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表 2-9 : IODELAY2 属性

属性名値デフォルト値説明

IDELAY_VALUE 整数 : 0 ～ 255 0 入力遅延モードでの遅延タップ値を定義します。

IDELAY2_VALUE 整数 : 0 ～ 255 0 セカンダリ入力遅延モードでの遅延タップ値を

定義します。 IDELAY_MODE が PCI に設定さ

れている場合のみアクティブになります。

IDELAY_MODE 文字列 : NORMAL または PCI NORMAL 遅延モード設定を指定します。 PCI は、 PCI アプリケーション用です。入力遅延にのみ影響し

ます。

ODELAY_VALUE 整数 : 0 ～ 255 0 出力遅延モードでの遅延タップ値を定義します。

IDELAY_TYPE 文字列 : FIXED、 DEFAULT、VARIABLE_FROM_ZERO、

VARIABLE_FROM_HALF_MAX、

DIFF_PHASE_DETECTOR

DEFAULT 遅延のタイプを指定します。 FIXED : 固定入力遅延を有効にします。ブロッ

クにクロックを供給する必要はありません。 DEFAULT : ホールドタイムを 0 にします。

VARIABLE : インクリメント /ディクリメント

遅延モードを有効にし、キャリブレーションを

実行します。

VARIABLE_FROM_ZERO および VARIABLE_FROM_HALF_MAX : RST ピン

がアサートされたときのリセット動作を指定し

ます。

DIFF_PHASE_DETECTOR : オプションの位

相検出器を使用するためマスタおよびスレーブ

IODELAY2 および ISERDES2 をカスケード接

続します。

COUNTER_WRAPAROUND

文字列 : STAY_AT_LIMIT、WRAPAROUND

STAY_AT_LIMIT

大または小タップ数を超えた場合の動作を

指定します。タップ設定がインクリメントされ

たかディクリメントされたかによって異なりま

す。タップ数を常に正しい動作範囲内に保持で

きます。

DELAY_SRC 文字列 : IO、 ODATAIN、

IDATAINIDATAIN IODELAY2 入力のソースを指定します。

ODATAIN : OSERDES2 または OLOGIC2 から

の ODATAIN ピンが遅延のソースとなります。 IDATAIN : 入力ピンが遅延のソースとなります。

IO : T ( トライステート ) 入力によって、信号ソー

スが IDATAIN および ODATAIN の間で切り替

えられます。

SERDES_MODE 文字列 : NONE、 MASTER、

SLAVENONE IODELAY2 を ISERDES2 と共に使用する場合

に、 ISERDES2 がスタンドアロンか、カスケー

ド接続されたマスタまたはスレーブであるかを

示します。

SIM_TAP_DELAY 整数 : 20 ～ 100 50 シミュレーションのみの属性。シミュレーション

で標準タップ遅延の異なる値をテストできます。



第 3 章

アドバンス SelectIO ロジックリソース

ISERDES2 の概要

各 IOB には入力デシリアライザブロックが含まれており、ISERDES2 プリミティブを使用してデザ

インにインスタンシエートできます。 ISERDES2 を使用すると、 SerDes 比 1:1 (SDR モードのみ)、1:2、 1:3、および 1:4 のシリアル - パラレル変換が可能です。 SerDes 比は、データをキャプチャする

高速 I/O クロックと、それより低速のパラレルデータの処理に使用する内部グローバルクロックと

の比です。たとえば、 500MHz で動作するシングルレート I/O クロックで 500Mb/s でデータを受信

する場合、ISERDES2 により 4 ビットのデータが 1/4 のレート (125MHz) で FPGA ロジックに転送

されます。

差動入力を使用する場合、 2 つの IOB に関連付けられた 2 つの ISERDES2 プリミティブをカス

ケードして、 SerDes 比 1:5、 1:6、 1:7、および 1:8 を達成できます。

各 ISERDES2 には、パラレルデータをワードで揃えるロジックも含まれています。このロジック

は、 Bitslip 操作を実行する場合に必要です。

ISERDES2 のポートおよび属性

表 3-1 に、 ISERDES2 プリミティブのポートを示します。

表 3-1 : ISERDES2 のポートと定義


CLK0 入力I/O クロックネットワーク入力。オプションで反転可能です。クロック 2 逓倍回路が使用さ

れていない場合のプライマリクロック入力です (DATA_RATE 属性を参照)。

CLK1 入力I/O クロックネットワーク入力。オプションで反転可能です。クロック 2 逓倍回路が使用さ

れている場合にのみ使用されるセカンダリクロック入力です (DATA_RATE 属性を参照)。

CLKDIV 入力グローバルクロックネットワーク入力。 FPGA ロジックドメインのクロックです。

CE0 入力すべてのレジスタのクロックイネーブル入力。

BITSLIP 入力High の場合、Bitslip が実行されます。 Bitslip 操作は、カスケード接続されているかどうかに

かかわらず、どの DATA_WIDTH でも使用できます。

D 入力入力データ。 IODELAY2 ブロックにより遅延されたデータです。

RST 入力非同期リセットのみ。

IOCE 入力

BUFIO2 または BUFPLL CE から生成されたデータストローブ信号。 SerDes モードが選択

されている場合に、データキャプチャが I/O およびグローバルクロックに対して正しくタイ

ミングが揃えられるようにストローブします。 ISERDES2 に取り込まれます。



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第 3 章 : アドバンス SelectIO ロジックリソース

SHIFTIN 入力

マスタ /スレーブ I/O のカスケード入力信号。 DATA_WIDTH が 5 以上でマスタサイトおよ

びスレーブサイトの両方を使用する場合に使用されます。ブロックがマスタの場合、位相検

出モードでのデータ入力となります。ブロックがスレーブの場合、パラレルデータに変換す

るシリアルデータを送信します。

CFB0 出力PLL または DCM で生成されたクロックを BUFIO2FB を介して PLL または DCM にフィー

ドバックするためのフィードバックスルー配線。

CFB1 出力PLL または DCM で生成されたクロックを BUFIO2FB を介して PLL または DCM にフィー

ドバックするためのセカンダリフィードバックスルー配線。

DFB 出力IODELAY2 エレメントで遅延された入力クロックを BUFIO2 を介して DCM、PLL、または

BUFG に送信するためのフィードバックスルー配線。

SHIFTOUT 出力

マスタ /スレーブ I/O のカスケード出力信号。スレーブモードでは、スレーブからサンプリン

グされたデータを送信します。マスタモードでは、入力シフトレジスタの 4 段目からシリア

ルデータをスレーブに送信します。

FABRICOUT 出力 FPGA ロジックで使用するための非同期データ。

Q4、Q3、Q2、Q1 出力 FPGA ロジックへのレジスタを介した出力。

VALID 出力

マスタモードでの位相検出器の出力 (スレーブモードではダミー )。入力データにエッジが

ない (位相検出器で処理可能な情報がない) 場合、VALID 信号が Low になり、FPGA ロジッ

クで INCDEC 信号が無視されます。

INCDEC 出力マスタモードでの位相検出器の出力 (スレーブモードではダミー )。受信データが早くサン

プリングされたか遅くサンプリングされたかを FPGA ロジックに示します。

表 3-1 : ISERDES2 のポートと定義 (続き)




ISERDES2 の概要

表 3-2 に、関連する ISERDES2 属性をすべて示します。これらの属性を UCF、 VHDL、または

Verilog コードに適用する場合の詳細は、 ISE ソフトウェアマニュアルを参照してください。

ISERDES2 の動作

図 3-1 に、ISERDES2 に含まれるロジックを示します。シリアルデータは、通常 IODELAY2 ブロッ

クを介してピンから受信され、I/O クロックで 4 ビットシフトレジスタ (A) に入力されます。この

I/O クロックは、PLL またはローカルクロック 2 逓倍機構を介する入力データと同じ速度で動作し

ます。ダブルデータレート (DDR) 手法は必要ありません。

その後、I/O クロックと Bitslip クロックイネーブル信号を使用して、4 ビットのパラレルデータが

パラレルレジスタ (B) に転送されます。 B の出力は、ISERDES2 が NETWORKING モードの場合

は FPGA ロジックで使用可能になり、それ以外の場合は I/O クロックおよび入力 SerDes ストロー

ブ信号 IOCE を使用してレジスタセット C に送信されます。レジスタセット C の出力は

ISERDES2 が NETWORKING_PIPELINED モードの場合は FPGA ロジックで使用可能になり、そ

れ以外の場合はユーザーグローバルクロックドメインのレジスタセット D に送信されます。レジ

スタセット D の出力は、ISERDES2 が RETIMED モードの場合は FPGA ロジックで使用可能にな

ります。

表 3-2 : ISERDES2 ブロックの属性


DATA_RATE SDR、 DDR SDR

データレート設定。 SDR クロックは、BUFIO2クロック、BUFPLL クロック、またはグローバ

ルクロックから供給できます。 DDR クロック

は、 2 つの BUFIO2 クロック、あるいは 1 つま

たは 2 つのグローバルクロックから供給でき

ます。

DATA_WIDTH 2、 3、 4、 5、 6、 7、 8 2

データ幅。シリアル - パラレル変換器のパラレ

ルデータ出力幅を指定します。 5 以上の値を指

定する場合は、 2 つの ISERDES2 ブロックをカ

スケード接続する必要があります。この場合、マ

スタブロックおよびスレーブブロックの両方

に同じ値を設定する必要があります。

BITSLIP_ENABLE TRUE、 FALSE FALSE

BITSLIP 入力ピンにより制御される Bitslipファンクションをイネーブルまたはディスエー

ブルにします。スリップされるビット数は、

DATA_WIDTH の値よって決まります。ディス

エーブルにした場合、Bitslip CE は常にデフォル

ト値 (IOCE クロックイネーブルの 1 I/O クロッ

ク前) に保持されます。

SERDES_MODE NONE、 MASTER、 SLAVE NONE

ISERDES2 をそれのみで使用するか、 2 つの ISERDES2 ブロックをカスケード接続したとき

のマスタまたはスレーブとして使用するかを指

定します。

INTERFACE_TYPENETWORKING、

NETWORKING_PIPELINED、

RETIMEDNETWORKING 動作モードを選択し、 FPGA ロジック上でどの

パラレルデータを使用可能かを指定します。



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図 3-2 に示すように、 SerDes ストローブのタイミングにより、正しいロスなしのデータ転送が可能

になります。図 3-2 に示すタイミング図は、1:4 のデシリアル化を実行した場合のものです。正しく機

能させるには、 SerDes ストローブのタイミングが重要です。この信号は、 BUFIO2 または BUFPLLで生成されます。これらについては、『Spartan-6 FPGA クロックリソースユーザーガイド』で説明

されています。

表 3-3 に、さまざまな SerDes 比で有効な出力ピンを示します。

表 3-3 : 1 つの ISERDES2 プリミティブを使用した場合のデータ接続

入力 SerDes の係数 FPGA ロジックへの入力として使用するピン (MSB ～ LSB)

2 Q4、 Q3

3 Q4、 Q3、 Q2

4 Q4、 Q3、 Q2、 Q1



ISERDES2 の概要


図 3-1 : ISERDES ブロックに含まれるロジック

UG381_c3_01_021210

D

Bitslip Logic

IOCLK

Outputs to FPGA logic from B are used in NETWORKING modeOutputs to FPGA logic from C are used in NETWORKING + PIPELINED modeOutputs to FPGA logic from D are used in RETIMED mode

Input datafrom pin viainput delay

Q4

Q3

Q2

Q1

Cascade In

I/O Clock Enable(SerDes Strobe)

Bitslip enablefrom FPGA logic

Paralleldata inputsto FPGAlogic

Clock enablefrom FPGA logic

Global clock

Cascade Out

A B

C D

DCE

DCE

DCE

Q D

CE

D DCE

DCE

DCE

D DCE

DCE

DCE

D DCE

DCE

DCE



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NETWORKING モード

ISERDES2 を NETWORKING モードで使用している場合、 BITSLIP 機能はサポートされません。

NETWORKING_PIPELINED モード

IOCE イネーブルレジスタバンク (C) の出力が FPGA ロジックで使用可能になります。このモー

ドでは、 Bitslip 機能を使用できます。出力データは、グローバルクロックの立ち上がりエッジの

(n - 1.5) I/O クロック前に変化します。このタイミングが許容される場合は、 RETIMED モードと

比較してデータレイテンシの面で優れています。

RETIMED モード

終レジスタバンク (D) の出力が FPGA ロジックで使用可能になります。このレジスタには、グ

ローバルクロック入力にタイミングが揃えられたデータが含まれます。タイミングの問題は、SerDes比が次の場合にのみ発生します。

• 2:1 (=DDR) (I/O スピードが 500Mb/s に制限される場合)

• 3:1 (I/O スピードが 750Mb/s に制限される場合)

その他の SerDes 比では、データシートで指定されたデータレートがすべてサポートされます。このモードで Bitslip を使用する場合、問題は発生しません。

カスケード接続した場合の動作

シングルエンドまたは差動データ受信を使用する場合、正の入力ピンに関連付けられたマスタ

ISERDES2 を負の入力ピンに関連付けられたスレーブ ISERDES2 にカスケード接続できます。カスケード接続するには、マスタ ISERDES2 の SHIFTOUT ポートをスレーブ ISERDES2 の

SHIFTIN ポートに接続します。カスケード接続は、図 3-1 に示されています。

受信データは、前と同様フリップフロップの 4 つのバンクにアクセスできるようになっていますが、

カスケード接続した場合、各バンクは 8 個のフリップフロップで構成されます。 SerDes ストローブ

は、それに応じて BUFPLL または BUFIO2 属性を使用して変更します。これらは、カスケード接

続された 2 つの ISERDES2 の属性と一致させる必要があります。シングルエンドデータを受信す

る場合、このカスケード接続により近接するピンの同期入力ロジックが使用できなくなります。ピ

ンを非同期入力または出力として使用することは可能です。


図 3-2 : ISERDES のタイミング図 (4:1 デシリアル化)

Input Serial Data

Parallel Register A

Bitslip Input

Parallel Register B

SerDes Strobe IOCE

Parallel Register C

I/O Clock

Global Clock

Parallel Register D

UG381_c3_02_111309



ISERDES2 の概要

表 3-4 に、2 つのカスケード接続された ISERDES2 プリミティブを使用したデータ接続を示します。

Bitslip の動作

Bitslip 機能を使用して受信データのワードアライメントを調整できます。これには通常、受信フ

レーミング信号を使用するか、ビデオアプリケーションでインプリメントされるように受信クロッ

クの立ち上がりエッジに関連付けます。 Bitslip は、Bitslip レジスタ (B) に供給するクロックイネー

ブルのタイミングを変更することにより実行します。このタイミングは、『Spartan-6 FPGA クロッ

クリソースユーザーガイド』に説明されているように、初は BUFPLL または BUFIO2 から受

信されるメインの I/O クロックイネーブル信号に設定されています。

図 3-3 に示す例には、n 個の入力データラインと一定のパターン 0001 を含む 1 つのフレームライ

ンがあります。 1:4 のデシリアル化はすべてのラインで必要であり、受信されたフレームデータパターンが 0001 に一致したときに正しいフレーム化が達成されます。

表 3-4 : 2 つの ISERDES2 プリミティブをカスケード接続した場合のデータ接続

入力 SerDes の係数 FPGA ロジックへの入力として使用するピン (MSB ～ LSB)

5 マスタ (Q4、 Q3、 Q2、 Q1) およびスレーブ (Q4)

6 マスタ (Q4、 Q3、 Q2、 Q1) およびスレーブ (Q4、 Q3)

7 マスタ (Q4、 Q3、 Q2、 Q1) およびスレーブ (Q4、 Q3、 Q2)

8 マスタ (Q4、 Q3、 Q2、 Q1) およびスレーブ (Q4、 Q3、 Q2、 Q1)


図 3-3 : ISERDES ブロックの Bitslip 動作のタイミング図 (4:1 デシリアル化)

I/O

Bitslip

B

I/O Clock

Bitslip

4

Bitslip

()

Bitslip

4

Bitslip

()

Bitslip Bitslip

5

Bitslip Bitslip

5

01 0 0 1 0

0100 0100 0010 0010 0001

0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0

4

4

4

Bitslip IODELAY2 ISERDES2 Bitslip

0 IODELAY2 ISERDES2

n IODELAY2 ISERDES2

UG381_c3_03_061209



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Bitslip ステートマシンでは、フレームラインに入力される 4 ビットデータが 0001 と比較され、ワー

ドが正しくフレーム化されていない場合はすべての ISERDES2 レシーバラインに対して Bitslip コマ

ンドを発行します。ここに示す例では、初に受信されたフレーム化データは 0100 です。 Bitslip ステートマシンにより Bitslip コマンドが発行されて受信データが 0010 になり、もう 1 度 Bitslip コマ

ンドが発行されて必要なビットパターン 0001 を得ます。必要なビットパターンが検出されると、シ

ステムアーキテクチャによって 2 つの結果が得られます。論理的にはこれ以上の Bitslip コマンドは

必要ないのでステートマシンはディスエーブルにできますが、 Bitslip ステートマシンを継続して使

用すると、不正なフレーム化データが検出された場合にデータが破損していることがわかり、これに

対処することができます。

すべてのレシーバ ISERDES は Bitslip コマンドにより同じようにシフトされるので、入力データの

各 4 ビットワードはフレーミングパターンに正しく揃えられます。

Bitslip コマンドが受信されると、すべての ISERDES 内で Bitslip 機能が実行されます。これは、

Bitslip クロックイネーブルの繰り返し周期をコマンドごとに 1 回変更することにより達成されま

す。図 3-3 に示す例では、 I/O クロックの 4 サイクルごとに Bitslip クロックイネーブルラインが

High になり、後に受信される 4 つのシリアルデータがキャプチャされます。 Bitslip コマンドが受

信されると、 Bitslip クロックイネーブルが、 I/O クロックの 5 サイクルごと、コマンドごとに 1 回High になります。受信された後の 4 つのシリアルビットはキャプチャされますが、受信された 1つのデータビットは事実上破棄されます。一定のデータパターンを含むシリアルラインの場合、受

信データが 1 ビット右に回転されます。 Bitslip は、デシリアル化の係数 5:1、 6:1、 7:1、および 8:1用にマスタおよびスレーブ ISERDES2 がカスケード接続されている場合にも使用できます。その場

合、マスタおよびスレーブ ISERDES2 は確実に同期化されます。

Bitslip クロックイネーブルの前に受信された後のビットは、パラレルワードの上位ビットと

なります。

次に、 Bitslip ステートマシンの典型的な擬似コードを示します。

After resetIf input frame data ? required frame pattern thenBITSLIP <= ‘1’

Else BITSLIP <= ‘0’ BITSLIP_COMPLETE <= ‘1’

Wait one global clock cycleRepeat

位相検出器の概要

位相検出器は、IODELAY2 差動入力モードでのみ動作します。シングルエンド信号入力として使用

できますが (_P ピンのみ)、位相検出モードでは 2 つの IODELAY2 および 2 つの ISERDES2 プリ

ミティブが必要なので、信号入力に隣接するピンを同期入力には使用できなくなります。位相検出

器では、マスタおよびスレーブ ILOGIC ブロックのフリップフロップが使用されます。 GCLK に同

期した 2 つの出力があります。

• INCDEC : 遅延ライン値をインクリメント /ディクリメントする必要があることを示します。

• VALID : 1 つ以上の有効なエッジが検出されたことを示します。

位相検出器は、データの立ち上がり遷移および立ち下がり遷移の両方を使用します。遷移がない場

合は、調整信号は生成されません。




位相検出器では、入力サンプリングフリップフロップからの入力を使用します。

• S3 : マスタフリップフロップ出力

• S2 : マスタフリップフロップ出力を IOCLK の 1 クロックサイクルシフトした出力

• E3 : スレーブフリップフロップ出力

信号 S3 でエッジが検出されると、イベントが発生します。このイベントは、平均化カウンタのアッ

プデートを制御します。このカウンタは、長 IOCLK の 8 サイクル間サンプルを格納します。

E3 がアイの左側の場合は遅延ラインをインクリメント、 E3 がアイの右側の場合は遅延ラインを

ディクリメントする必要があります。位相検出器は E3 を S3 と比較し、直前の比較結果に基づいて

カウンタをインクリメントまたはディクリメントします。

位相検出器は、入力差動データでのみ使用可能です。この機構では、マスタおよびスレーブ入力遅延

エレメント両方を特別なモード (IDELAY_TYPE = DIFF_PHASE_DETECTOR) に設定し、マスタ

およびスレーブ ISERDES2 ロジックを使用します。

マスタ SerDes には、位相検出器をイネーブルにするためのビルトインロジックが含まれています。

これにより、受信データビットの位相をサンプリング I/O クロックに参照させることができ、サン

プリングがアイの中央より前または後で行われているかを判断できます。これを達成するため、ス

レーブ SerDes からマスタ SerDes へのカスケードパスがあり、マスタ SerDes からスレーブに取り

込まれた情報が位相検出器に転送されます。位相検出器の出力が有効になると、マスタおよびスレー

ブ入力遅延ブロックの遅延は適切に調整されます。

デシリアル化のデータおよび FPGA ロジックへの入力は、常にマスタ入力遅延から供給されます。

スレーブ入力遅延は、位相検出器ロジックを正しく機能させるためのものです。図 3-4 に、位相検出

器のトポロジを示します。


図 3-4 : 差動データ位相検出器のトポロジ

IODELAY2

P

N

ug381_c3_04_010710

BUSY CE INC CAL RST

VALIDINCDEC

ISERDES2

ISERDES2

FPGA

IODELAY2

IOCLKGlobal CLK

FPGA BUSY CE INC CALRST



UG381 (v1.3) 2010 年 3 月 15 日


位相検出器の動作は、データラインのステートに変化がある場合、各グローバルクロックサイクル

で VALID および INCDEC に出力されます。 VALID がアサートされている場合は 1 つ以上の遷移が

発生していることを示し、 INCDEC はデータがアイの中央でサンプリングされるように IODELAYを移動する方向を示します。 VALID がディアサートされている場合、データ遷移が発生していない

か、発生した遷移の数が後に発生した遷移の数と同じであるために発生した遷移が相殺されてし

まっていることを示します。

サンプリング機構および入力遅延エレメント (離散タップ) の特性により、サンプルポイントがアイ

のちょうど中央で発生するようにすることは事実上不可能なので、調整が不要な場合でも VALID および INCDEC 信号がアクティブになることがあります。遅延ラインをどのようにアップデート

するかは、ユーザーが判断してください。遅延ラインのアップデートは、すぐに行うか、平均化ス

テートマシンを使用します。たとえば、グローバルクロックの 1 サイクル間に発生した遷移が 1 つのみの場合、 VALID がアサートされます。

位相検出器のキャリブレーション機構

位相検出器は、入力遅延のキャリブレーション機能に依存しています。位相検出器を正しく機能さ

せるため、キャリブレーションを周期的に実行する必要があります。この機構は第 2 章の「I/O 遅延のキャリブレーションおよびリセット」で詳細に説明されており、同じコントローラステートマシンの一部です。位相検出器が使用されているかによって、キャリブレーションは多少異なる 2 つの方法で実行されます。

まずステートマシンによりマスタおよびスレーブ IODELAY2 エレメント両方に対して CAL コマン

ドが発行され、入力クロックを使用して各エレメントが MAX 値にキャリブレーションされます。こ

の時点では、その値は遅延ラインには読み込まれません。その後、マスタおよびスレーブ IODELAY2エレメント両方に対して RST コマンドが発行され、マスタ遅延が HALF MAX (入力データを直接ア

イの中央でサンプリングするのに適したもの) になり、スレーブ遅延が MAX になります。このモード

では、スレーブ遅延は常にマスタ遅延に HALF MAX を加えたものになります。

遅延ライン値が電圧および温度で変動した場合にデータが破損しないようにするため、ステートマシンでスレーブ遅延を定期的にキャリブレーションし直す必要があります。これには、CAL コマン

ドをスレーブ IODELAY2 に対してのみ発行してキャリブレーションします。この操作ではマスタ

遅延は変更されないので、データを受信し続けることができます。スレーブ IODELAY2 のみに対し

て CAL コマンドが発行されると、前と同様マスタの入力遅延に対応する値 (この操作では変更され

ていない) に HALF MAX を加えたものになります。デバイスの動作条件が変わると、MAX 値も変

化する可能性がありますが、スレーブ遅延がマスタ遅延にクロック周期の 1/2 を加えたものである

ことは変わりません。

この再キャリブレーション中、マスタ遅延は常に有効ですが、スレーブ遅延はランダムなものにな

るので、 BUSY ピンがコマンドの完了を示すまで位相検出器の出力は無効です。

このキャリブレーションと位相検出器を使用したマスタ遅延の動的な調整を組み合わせることによ

り、高ビットレートでもデータを正しく受信できます。




位相検出器の動作

前述のとおり、DIFF_PHASE_DETECTOR モードでは、マスタ入力遅延はキャリブレーション (CAL)コマンドおよびリセット (RST) コマンドの後に、入力遅延のキャリブレーションにより判断された入

力 I/O クロック周期の 1/2 に設定されます。この時点で、スレーブはマスタ入力遅延に入力 I/O クロッ

ク周期の 1/2 (HALF MAX) を加えたものに設定されます。キャリブレーションの完了後は、マスタ遅

延がインクリメントまたはディクリメントされると、新しい値に HALF MAX を加えた値がスレーブ

遅延ラインにプログラムされ、スレーブ遅延値が常にマスタ遅延値に HALF MAX を加えたものにな

ります。これにより、スレーブ遅延がオーバーフロー (> MAX) することがあります。これを正しく処

理するため、位相検出器には追加のフリップフロップが含まれており、スレーブ遅延が 1 クロック周

期よりも大きい場合に正しく動作するようマルチプレクスされます。

位相検出器は、マスタおよびスレーブ ISERDES からの 3 つの信号にアクセスします。

• マスタでサンプリングされたデータ (S3) (マスタ入力遅延ブロックで遅延されたデータ )

• この信号のレジスタを介した信号 (S2)

• スレーブでサンプリングされたデータ (E3) (スレーブ入力遅延ブロックで遅延されたデータ )

図 3-5 に、この回路の簡略図を示します。

スレーブでのサンプルの取り込みは、入力データ信号のスイッチポイントの近くで発生します。これは、スレーブ ISERDES2 入力のフリップフロップでメタステーブル状態が発生することがあるの

で、予測されるものです。メタステーブル状態は、回路の動作には影響しません。

S3 および S2 信号により入力データの変更が示され、E3 信号により信号が早くサンプリングされた

のか遅くサンプリングされたのかを判断できます。 E3 信号は S3 信号の 1/2 クロックサイクル後に

取り込まれ、2 つの値のうちいずれかになります。 E3 が S2 と同じである場合は S3 は早くサンプリ

ングされており、 E3 が S3 と同じである場合は S3 は遅くサンプリングされています。サンプリン

グがちょうどのタイミングで行われたことは示されないので、常に早いか遅いかに判断されます。

サンプリングが早い場合のタイミング図を図 3-6 に、サンプリングが遅い場合のタイミング図を図

3-7 に示します。


図 3-5 : 位相検出器の動作

UG381_C3_05_060509

S3

S2

I/O I/O

E3

FPGA

I/O

VALID

INCDEC



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カウンタは S3、S2、および E3 の比較結果によりインクリメントまたはディクリメントされ、グロー

バルクロックに同期して 0 にリセットされます。たとえば、SerDes 係数が 7 の場合、 I/O クロック

の 7 周期ごとにリセットされます。クロックが発生すると、この平均化カウンタが 0 以外の場合、

VALID がアサートされ、I/O クロックが入力データビットの中央になるようマスタ遅延を調整する

方向が INCDEC により示され、データが正しく受信されるようにします。

I/O サンプリングクロックは、入力クロックが DDR または分周されたものであっても常に信号デー

タレートクロックであり、ロジックはすべてこのクロックの立ち上がりレジスタに取り込まれます。

そのため、逓倍に PLL を使用している場合は、ダブルレートクロックで発生する可能性のある不正

確さ (デューティサイクルの歪みなど) は影響しません。入力 DDR クロックから BUFIO2_2CLK プリミティブを介してシングルレート I/O クロックを生成する場合は、 DDR クロックの入力歪みが

I/O クロックにジッタとして現れます。 DCM を 2 つのグローバルバッファと共に使用する場合

(CLK0 と CLK180 など)、クロックのグローバル分配に少しでも不一致があると、 I/O クロックに

ジッタとして現れます。


図 3-6 : サンプリングが早い場合の位相検出器の内部タイミングデータ (S3 ≠ S2、 E3 = S3)

I/O

S3

S2

I/O E3

UG381_C3_06_060509

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1


図 3-7 : サンプリングが遅い場合の位相検出器の内部タイミングデータ (S3 ≠ S2、 E3 = S3)

I/O

S3

S2

I/O E3

UG381_C3_07_060509

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1

Dn–1 Dn Dn+1

Dn-1 Dn Dn+1

Dn–1 Dn Dn+1




遅延のアップデートと BUSY のタイミング

各遅延エレメントには BUSY 出力があり、ディアサートされている場合は、遅延エレメントがキャ

リブレーションまたは遅延ラインタップ設定をインクリメント /ディクリメントするためのコマン

ドを受信できる状態であることを示します。

遅延ラインが新しい値でアップデートされると、図 3-8 のインクリメント /ディクリメントの例に示

すように、新しい値はすぐには適用されません。これは、アップデートプロセス中にも有効なデー

タが正しく受信されるようにする必要があるため、同期化が非常に重要だからです。遅延値がアッ

プデートされると、 BUSY 信号が High になって同期化が進行中であることが示され、入力データ

遷移が 2 つ受信されるまで Low になりません。 BUSY が Low になると、新しい値が有効になりま

す。データ遷移がないと、 BUSY は長時間アサートされたままになります。


図 3-8 : IODELAY 調整のタイミング

CE

INCDEC

BUSY

Global Clock

UG381_c3_08_043009



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図 3-9 に、位相検出器の動作の擬似コードを示します。

位相検出器のシミュレーション

IODELAY2 および ISERDES2 のデザイン入力モデルは個別のエンティティですが、シリコンでは

これら 2 つのユニットは密接に結合されています。そのため、スレーブ IODELAY2 からスレーブ

ISERDES2 へのネット遅延が特定の条件では不正になります。これはモデリングプロセスで発生

する回避できない問題ですが、マスタ ISERDES2 からの位相検出器の出力はシミュレーションおよ

びシリコンの両方で正確です。


図 3-9 : ステートマシンのダイアグラム例

UG381_C3_09_061209

BUSY?

CAL RST HALF MAXマスタ遅延 + HALF MAX = MAX

1マスタ遅延 + HALF MAX

マスタ遅延 + 新しい MAX の 1/2CAL

BUSY?



OSERDES2 の概要

OSERDES2 の概要

各 IOB には出力シリアライザブロックが含まれており、 OSERDES2 プリミティブを使用してデザ

インにインスタンシエートできます。 OSERDES2 を使用すると、 SerDes 比 1:1 (SDR モードのみ)、2:1、3:1、および 4:1 のパラレル - シリアル変換が可能です。SerDes 比は、データを送信する高速 I/Oクロックと、それより低速のパラレルデータの処理に使用する内部グローバルクロックとの比です。

たとえば、500MHz で動作する I/O クロックで 500Mb/s でデータを送信する場合、OSERDES2 によ

り 4 ビットのデータが 1/4 のレート (125MHz) で FPGA ロジックから転送されます。

差動入力を使用する場合、 2 つの IOB に関連付けられた 2 つの OSERDES2 プリミティブをカス

ケードして、 SerDes 比 5:1、 6:1、 7:1、および 8:1 を達成できます。

OSERDES2 のポートおよび属性

表 3-5 に、 OSERDES2 プリミティブのポートを示します。

表 3-5 : OSERDES2 のポート信号


CLK0 入力I/O クロックネットワーク入力。オプションで反転可能です。クロック 2 逓倍回路が使用され

ていない場合のプライマリクロック入力です (DATA_RATE 属性を参照)。

CLK1 入力I/O クロックネットワーク入力。オプションで反転可能です。クロック 2 逓倍回路が使用され

ている場合にのみ使用されるセカンダリクロック入力です (DATA_RATE 属性を参照)。

CLKDIV 入力グローバルクロックネットワーク入力。 FPGA ロジックドメインのクロックです。

IOCE 入力

BUFIO2 または BUFPLL CE から生成されたデータストローブ信号。 SerDes モードが選択さ

れている場合に、データキャプチャが I/O およびグローバルクロックに対して正しくタイミン

グが揃えられるようにストローブします。 OSERDES2 に取り込まれます。

D4、D3、D2、D1 入力データ入力。

OCE 入力データ入力用のクロックイネーブル。

RST 入力共有データ、トライステートリセットピン。非同期のみです。

T1、T2、T3、T4 入力トライステート制御入力。

TCE 入力トライステート入力用のクロックイネーブル。

SHIFTIN1 入力カスケードデータ入力信号 (マスタではダミー)。 DATA_WIDTH が 5 以上の場合に使用します。

SHIFTIN2 入力カスケードトライステート入力信号 (マスタではダミー )。 DATA_WIDTH が 5 以上の場合に

使用します。

SHIFTIN3 入力差動データ入力信号 (スレーブではダミー )。

SHIFTIN4 入力差動トライステート入力信号 (スレーブではダミー )。

TRAIN 入力

トレーニングパターンの使用をイネーブルにします。トレーニング機能により、信号のレシー

バのキャリブレーションに使用する固定の出力パターンを指定できます。このポートは、出力

が固定のパターンであるか、ピンからの入力データであるかを制御します。

OQ 出力パッドまたは IODELAY2 へのデータパス出力。

TQ 出力パッドまたは IODELAY2 へのトライステートパス出力。



UG381 (v1.3) 2010 年 3 月 15 日


表 3-6 に、関連する OSERDES2 属性をすべて示します。これらの属性を UCF、 VHDL、または

Verilog コードに適用する場合の詳細は、 ISE ソフトウェアマニュアルを参照してください。

SHIFTOUT1 出力カスケードデータ出力信号 (スレーブではダミー )。 DATA_WIDTH が 5 以上の場合に使用し

ます。

SHIFTOUT2 出力カスケードトライステート出力信号 (スレーブではダミー )。 DATA_WIDTH が 5 以上の場合

に使用します。

SHIFTOUT3 出力差動データ出力信号 (マスタではダミー )。

SHIFTOUT4 出力差動トライステート出力信号 (マスタではダミー )。

表 3-5 : OSERDES2 のポート信号 (続き)


表 3-6 : OSERDES2 ブロックの属性


DATA_RATE_OQ SDR、 DDR DDR

データレート設定。 SDR クロックは、BUFIO2 クロック、BUFPLL クロック、またはグローバルクロックから供給できます。 DDR クロックは、 2 つの BUFIO2 クロック、あるいは 1 つまたは 2 つの

グローバルクロックから供給できます。

DATA_RATE_OT SDR、 DDR、 BUF DDR

データレート設定。 SDR クロックは、BUFIO2 クロック、BUFPLL クロック、またはグローバルクロックから供給できます。 DDR クロックは、 2 つの BUFIO2 クロック、あるいは 1 つまたは 2 つの

グローバルクロックから供給できます。

DATA_WIDTH [2 ... 8] 2

データ幅。パラレル - シリアル変換器のパラレル

データ入力幅を指定します。 5 以上の値を指定す

る場合は、2 つの OSERDES2 ブロックをカスケー

ド接続する必要があります。この場合、マスタブロックおよびスレーブブロックの両方に同じ値を

設定する必要があります。

OUTPUT_MODE SINGLE_ENDED、

DIFFERENTIALSINGLE_ENDED

出力モードを指定します。シングルエンドおよび

差動出力規格の両方に対して常に

SINGLE_ENDED に設定します。

DIFFERENTIAL 設定は、 OSERDES2 を SLAVEモードで使用し、DIFF_SSTL18_I などの擬似差動

出力規格を駆動する場合のみにしてください。

SERDES_MODE NONE、MASTER、SLAVE NONE

OSERDES2 をそれのみで使用するのか、 2 つの OSERDES2 ブロックをカスケード接続したとき

のマスタまたはスレーブとして使用するのかを指

定します。

TRAIN_PATTERN [0 ... 15] 0 TRAIN ポートがアクティブのときに送信するト

レーニングパターンを指定します。



OSERDES2 の概要

OSERDES2 の動作

図 3-10 に、 OSERDES2 に含まれるロジックを示します。パラレルデータは FPGA ロジックから受

信され、グローバルクロックで 4 ビットシフトレジスタ (A) に入力されます。その後、 I/O クロッ

クと入力 SerDes ストローブ信号を使用して、 4 ビットのパラレルデータがパラレル入力、シリアル

出力のシフトレジスタ (B) に転送されます。このレジスタのデータは、この後 I/O クロックを使用し

てシリアルに出力ピンに送信されます。 SerDes 比が次の場合にのみタイミングが問題となります。

• 2:1 (DDR) : I/O クロックスピードが 500Mb/s に制限されます。

• 3:1 : I/O クロックスピードが 750Mb/s に制限されます。

その他の SerDes 比では、指定されるすべてのデータレートがサポートされます。

表 3-7 に、図 3-10 に示すインターコネクトピンと対応する OSERDES2 ポートピンを示します。

表 3-7 : IOSERDES2 をカスケード接続する際のインターコネクトピン

ピンの説明 OSERDES2 ポート名

D パラレルカスケード入力 SHIFTIN1

T パラレルカスケード入力 SHIFTIN2

D ピンカスケード入力 SHIFTIN3

T ピンカスケード入力 SHIFTIN4

D パラレルカスケード出力 SHIFTOUT1

T パラレルカスケード出力 SHIFTOUT2

D ピンカスケード出力 SHIFTOUT3

T ピンカスケード出力 SHIFTOUT4



UG381 (v1.3) 2010 年 3 月 15 日



図 3-10 : OSERDES ブロックに含まれるロジック

UG381_c3_10_021210

Parallel3-stateinputsfromFPGAlogic

DCE

D

DCE

DCE

D

T4

T3

T2

T1

CE

Global ClockI/O Clock

To Pin

3-state Data

OutputData

T Parallel Cascade In

Train(3)

T Pin Cascade In

T Parallel Cascade Out

T Pin Cascade Out

Clock Enable

ParalleldatainputsfromFPGAlogic

DCE

DCE

Train(2)

Train(1)

Train(4)

Train

DCE

D

D4

D3

D2

D1

CE

D

D

D

D

D Parallel Cascade Out

D

D Parallel Cascade In

D Pin Cascade In

D Pin Cascade Out

D

D

D

D

I/O Clock Enable(SerDes Strobe)

D



OSERDES2 の概要

SerDes ストローブのタイミングにより、正しいロスなしのデータ転送が可能になります。図 3-11 に示すタイミング図は、 4:1 のシリアル化を実行した場合のものです。正しく機能させるには、 SerDesストローブのタイミングが重要です。この信号は、 BUFIO2 または BUFPLL で生成されます。これ

らについては、『Spartan-6 FPGA クロックリソースユーザーガイド』で説明されています。

表 3-8 に、さまざまな SerDes 比で使用される FPGA ロジックからの有効なデータ入力ピンを示し

ます。トライステート機能が必要な場合、 T ピンは同じ規則に従います。

カスケード接続した場合の動作

差動データ送信を使用する場合、正の出力ピンに関連付けられたマスタ OSERDES2 を負の出力ピ

ンに関連付けられたスレーブ OSERDES2 にカスケード接続できます。カスケード接続するには、

マスタ OSERDES2 の SHIFTOUT ポートをスレーブ OSERDES2 の SHIFTIN ポートに接続しま

す。図 3-12 に、差動出力または擬似差動出力の場合のカスケード接続を示します。


図 3-11 : OSERDES のタイミング図 (4:1 シリアル化)

A

I/O

Serdes

B

UG381_c3_11_043009

表 3-8 : 1 つの OSERDES2 プリミティブを使用した場合のデータ接続 (シングルエンド信号転送)

出力 SerDes の係数 FPGA ロジックからの出力として使用するピン (MSB → LSB)

2 D2、 D1

3 D3、 D2、 D1

4 D4、 D3、 D2、 D1



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送信データは、前と同様フリップフロップの両方のバンクにアクセスできるようになっていますが、

カスケード接続した場合、各バンクは 8 個のフリップフロップで構成されます。 SerDes ストローブ

は、それに応じて BUFPLL または BUFIO2 属性を使用して変更します。

表 3-9 に、さまざまな SerDes 比で有効な出力ピンを示します。トライステート機能が必要な場合、

T ピンは同じ規則に従います。


図 3-12 : 差動出力を使用した場合に 8:1 としてコンフィギュレーションした OSERDES ブロック

表 3-9 : 2 つの OSERDES2 プリミティブをカスケード接続した場合のデータ接続

出力 SerDes の係数 FPGA ロジックからの出力として使用するピン (MSB → LSB)

5 マスタ (D1) およびスレーブ (D4、 D3、 D2、 D1)

6 マスタ (D2、 D1) およびスレーブ (D4、 D3、 D2、 D1)

7 マスタ (D3、 D2、 D1) およびスレーブ (D4、 D3、 D2、 D1)

8 マスタ (D4、 D3、 D2、 D1) およびスレーブ (D4、 D3、 D2、 D1)

ug381_c3_12_100209

T

T

OBUFDS

T

SHIFTIN4SHIFTOUT2

SHIFTOUT4SHIFTIN2

SHIFTIN4SHIFTOUT2

SHIFTOUT4SHIFTIN2

TQ

T

TCE

FPGA

D

D

D

SHIFTIN3SHIFTOUT1

SHIFTOUT3SHIFTIN1

SHIFTIN3SHIFTOUT1

SHIFTOUT3SHIFTIN1

OQ

D

Clock Enable OCE

FPGA

11

1



OSERDES2 の概要

トレーニング機能の概要

各 OSERDES2 にはトレーニング機能が含まれており、 OSERDES2 プリミティブのグローバルクロックに同期した TRAIN 入力を使用してイネーブルにします。

TRAIN 入力をアサートすると、 OSERDES2 プリミティブの TRAIN_PATTERN 属性を使用して

OSERDES2 から固定のビットパターン (設計中に指定) が送信され、入力パラレルデータが無視さ

れます。

この機能は、トレーニングパターンを一定の間隔で送信する必要のあるシステムで使用されます。



UG381 (v1.3) 2010 年 3 月 15 日



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Spartan-6 FPGA SelectIO リソース - Xilinx · 2019-10-13 · 日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。