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Esercitazione di Elettronica DigitaleProf. F. Iannuzzo - A.A. 2013/2014

STADI DI INGRESSO

IntroduzioneGli stadi di ingresso dei circuiti integrati sonocaratterizzati da una rete a resistore e diodi e da uncircuito Trigger di Schmitt. La prima parte delcircuito provvede a limitare le tensioni di ingressopericolosamente alte o basse. La seconda parteriduce le transizioni multiple del segnale a causadel rumore sovrapposto al segnale di ingresso.

Trigger di SchmittSi inizierà a progettare e simulare il comportamento del circuito Trigger di Schmitt. In figura èriportato il circuito, a cui mancano i dimensionamenti geometrici, e qui di seguito ne è riportato illistato.

a) Si rediga il seguente circuito SPICE, riconoscendone le parti essenziali. Si noti l’impiego dellakeyword .PARAM per definire dei parametri da cui dipende la simulazione. Si simuli lacaratteristica isteretica.

SCHMITT.CIR - Schmitt trigger used in input stages

* includes the library.LIB CMOS_0.05.lib

* technology-dependent parameters.PARAM LAMBDA = {50n}.PARAM LAMBDAQ = {pwr(LAMBDA,2)}

* design-dependent parameters.PARAM WA = {4*LAMBDA}.PARAM WB = {4*LAMBDA}.PARAM WC = {4*LAMBDA}

.PARAM WP = {10*LAMBDA}

* -------------------------------.subckt TRIGGER Vdd Vi VoMP Vo Vi Vdd Vdd pmos+ W={10 * LAMBDA} L={LAMBDA}+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}

MA Vo Vi 1 0 nmos+ W={2.5 * LAMBDA} L={LAMBDA}+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}

MB Vo 2 1 0 nmos+ W={2.5 * LAMBDA} L={LAMBDA}+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}

MC 1 Vi 0 0 nmos+ W={2.5 * LAMBDA} L={LAMBDA}+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}

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* auxiliary inverterMPn 2 Vo Vdd Vdd pmos+ W={10 * LAMBDA} L={LAMBDA}+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}

MNn 2 Vo 0 0 nmos+ W={2.5 * LAMBDA} L={LAMBDA}+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}

.ends* -------------------------------

* Main circuitXtrig 10 1 2 TRIGGER ; 10 is Vdd, 1 is Vi and 2 is Vo

Vdd 10 0 0.7V

* emulates a DC analysisVi 1 0 PWL 0s,0V 10ns, 0.7V, 20ns, 0V.TRAN 0 20ns 0 1ps

.PROBE

.END

Per visualizzare la caratteristica di ingresso-uscita, si cambi la variabile X in V(1), e sivisualizzi V(2).

b) Si noterà come la caratteristica di isteresi non è simmetrica rispetto a Vdd/2. Si studi unapossibile combinazione delle larghezze di canale di MA, MB e MC al fine di simmetrizzare almeglio la caratteristica [Suggerimento: cosa accade se si rende W(MC) sufficientemente grande?]

c) si implementi in Micro il layout del circuito, utilizzando la figura qui in alto come riferimento.

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d) si esporti la netlist SPICE e si risimuli il circuito, al fine di verificare la corrispondenza con leaspettative progettuali.

Completamento dello stadio di ingressoe) si completi lo stadio di ingresso, impiegando componenti tratti dalla libreria standard EVAL.lib.