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2015 年 6 月 Altera Corporation
WP-01253-1.0
© 2015 Altera Corporation. Alland STRATIX words and logosother countries. All other worddescribed at www.altera.com/specifications in accordance wat any time without notice. Altproduct, or service described hlatest version of device specificservices.
101 Innovation DriveSan Jose, CA 95134www.altera.com
ホワイトペーパー
Stratix 10 デバイス HyperFlex アーキテクチャで
実現する消費電力削減の最大化
Martin S. Won, Senior Member of Technical Staff, Altera Corporation
Stratix® 10 デバイスは、高性能 FPGA & SoC で利用可能な最新の消費電力削減手法を
設計者に提供します。Stratix 10 デバイスは、デバイス・レベルの幅広い機能とインテ
ルの低消費電力 14nm FinFET プロセスに加え、画期的な HyperFlex™ アーキテクチャ
を活用して他の FPGA & SoC では実現不可能な省電力を実現する独自の機能も提供
します。
はじめにStratix 10 FPGA & SoC は、SmartVID、よく使用される関数や浮動小数点 DSP 処理用
のハード IP ブロック、未使用ブロックのパワー・ゲーティング、低消費電力トラン
シーバ、超低電圧デバイス、超低スタティック消費電力デバイスといった、消費電力
を削減するための他にはない高度な機能と能力を提供します。加えて、Stratix 10 デバ
イスは業界をリードするインテルの 14nm トライゲート・プロセスで開発された唯一
の高性能 FPGA およびプログラマブル SoC であり、消費電力は業界最小です。デバイ
スおよびプロセス・レベルのこのような技術革新は、Stratix 10 デバイスの消費電力削
減において重要な役割を果たしています。これらの技術革新については、『ゼタバイ
ト時代の性能および消費電力要件にミートするアルテラの Generation 10 製品』などの
アルテラの他の資料をご覧ください。このホワイトペーパーでは、Stratix 10 ユーザー
に提供される、プログラマブル・ロジック業界で唯一の消費電力の削減に関するさら
なる利点を明らかにします。この機能は、以前のプログラマブル・ロジック・アーキ
テクチャの 2 倍の性能を実現する革命的な HyperFlex アーキテクチャを活用していま
す。
インテルの 14nm トライゲート・プロセスの利点と Stratix 10 HyperFlex アーキテク
チャを組み合わせることにより、設計者は最大 1 GHz のコア性能を実現できます。こ
のような性能レベルが得られるため、システム設計者は、クロック周波数を上昇させ、
データ・パス幅を狭めることによって、デザインで必要なコア・リソースの削減を選
択できます。この結果完成したデザインでは、元の実装と同じスループットを維持し
ながら、使用するデバイス・リソースを削減できます。最も単純な例として、この手
法を使用する設計者は、元の全体のスループットを維持しながら、デザインのクロッ
ク周波数を 2 倍にし、データ・パス幅を半分にすることができます (図 1 参照)。
図 1. デザインの Hyper-Folding によるリソース使用率の低下と消費電力の削減
X Gbps X GbpsX Gbps X Gbps
アプリケーション アプリケーション
Hyper-Folding 適用後Hyper-Folding 適用前
クロック = F MHz
クロック = 2xF MHzコア・リソース
(ロジック、RAM、DSP)
コア・リソース (ロジック、RAM、DSP) の削減
rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in s and logos identified as trademarks or service marks are the property of their respective holders as common/legal.html. Altera warrants performance of its semiconductor products to current ith Altera's standard warranty, but reserves the right to make changes to any products and services era assumes no responsibility or liability arising out of the application or use of any information, erein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the ations before relying on any published information and before placing orders for products or
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ページ 2 有線通信分野での消費電力削減：パケット光スイッチの例
デバイス・リソースの削減は、2 つの重要な方法で消費電力低減に寄与します。まず、
デバイス・リソースが減ると、デザインのスタティック消費電力が減り、多くの場合、
使用デバイスを元の計画よりも小型化できます。次に、より高い周波数でのデザイン
の動作の結果生じるダイナミック消費電力の増加を、デバイス・リソースの削減に
よって相殺できます。この原理は、ダイナミック消費電力に関する以下の式を当ては
めることで理解できます。
PowerDynamic = ½ CV2F
使用ロジック・リソースの減少によるダイナミック消費電力の削減はキャパシタンス
C の削減につながり、より高い F (周波数) による消費電力の増加が相殺されます。こ
の結果、クロック周波数を増加させながらデバイス・リソースを削減するこの手法
(「Hyper-Folding」) を利用することによって、最大 70 % のトータル消費電力の低減
という最も劇的な消費電力削減の達成が Stratix 10 デバイスで可能となります。この
ホワイトペーパーでは、通信およびデータ・センター業界で現在実装されている既存
の高性能 FPGA デザインの 4 つのアプリケーション例を紹介し、Hyper-Folding による
消費電力削減の分析と検討を行います。これら 4 つのデザインは、図 2 に示されてい
るように、情報通信技術 (ICT) インフラストラクチャ全体に広がっています。
図 2. Stratix 10 消費電力削減の恩恵を受けられる高性能アプリケーションは ICT インフラストラクチャ全体に存在
有線通信分野での消費電力削減：パケット光スイッチの例1 つ目の例は、有線通信のデザインです。このデザインは、複数の 10G リンクを集約
し、スイッチ・ファブリックによる処理のためにフォーマットおよび多重化を行うパ
ケット光スイッチ用の 2 ステージ MUX です。元のデザインは、10 チャネルの 11.181Gbps トランシーバ・リンク、10 チャネルの 12.5 Gbps トランシーバ・リンク、メイ
ン・プロセッサへの 1 つの PCIe Gen1 x4 リンクを備えた 1 個の Stratix V GX BB デバ
全国のデータ・センター
地域のデータ・センター
モバイル事業者のデータ・センター
エッジ・ルータ
ビデオ・サーバー
ウェブ・サーバー
アクセス・ルータ
eNode B
ノード B
4G/LTE
2G/3G
アクセス・ルータ
SGSNGGSN
進化したパケット・コア
モバイル・バックホール
パケット光スイッチCPRI スイッチ・
プロセッサ
データ・センター・サーバーのアクセラレーション
高性能コンピューティング用のホスト・バス・アダプタ
IP コア
SGWPGW
SBCビジネス／モバイル
VPN
MMEPolicyAAAHLRHSSQuote Billing
インターネット
2015 年 6 月 Altera Corporation Stratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
無線通信分野での消費電力削減：CPRI スイッチ・プロセッサの例 ページ 3
イスで構成されています。エンベデッド・メモリの使用率は約 90 %、ロジックの使
用率は 60 %、メイン・クロックは 350 MHz です。100°C のワースト・ケース動作条
件におけるこのデザインの消費電力は、47 ワットです。図 3 に、このデザインのブ
ロック図を示します。
図 3：パケット光スイッチ用 2 ステージ MUX
Hyper-Folding を適用すると、ロジック・エレメント・リソースが Stratix V GX BB デバイスよりも約 30 % 少ない Stratix 10 SX 065 に、このデザインを組み込むことが可能
になります。700 MHz (350 MHz の 2 倍) で動作することで、デザインの消費電力は 29ワット未満となり、適用前の実装のトータル消費電力を 40 % 削減できます。図 4 は、
Hyper-Folding を最大限活用して消費電力を削減した場合の、このデザインのトータル
消費電力の削減、およびコンポーネントの各電力エレメントで削減の内訳を示してい
ます。
図 4：有線光スイッチ・アプリケーションにおける Stratix 10 を使用した消費電力削減
無線通信分野での消費電力削減：CPRI スイッチ・プロセッサの例2 つ目の例は、モバイル通信の複数の低レイテンシ・データ・ストリームに対して処
理とスイッチングを行う無線インフラストラクチャのデザインです。24x24 CPRI スイッチ・プロセッサと呼ばれるこのデザインは、1 個の Stratix V GX AB デバイスを占
有しています。ロジック使用率は 80 % を超えており、48 チャネルの 10 Gbps データ・
ストリーム (in x 24、out x 24) を備え、245 MHz のメイン・クロックで動作します。
100°C のワースト・ケース動作条件における Stratix V バージョンのこのデザインの消
費電力は、48 ワットです。図 5 に、このデザインのブロック図を示します。
10 - 11.2G チャネル
10 - 12.5G チャネル
Forward Error Correction とパケット・インタフェースを備えた
2 ステージ OTN MUX
CFPSFP+QSFP
ファブリック・インタフェース
50
40
30
20
10
0
消費電力
(ワット)
Stratix V1 個の 5SGXBB -2L
デバイス
Stratix 1010SG065 -2L デバイス
スタティック
I/O
トランシーバ
コア・ダイナミック
消費電力を 40 % 低減
50 %
20 %
48 %
42 %
2015 年 6 月 Altera CorporationStratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
ページ 4 高性能コンピューティングにおける消費電力の削減：ホスト・バス・アダプタの例
図 5：無線インフラストラクチャのデザイン (24x24 CPRI プロセッサ・スイッチ )
Hyper-Folding を適用すると、このデザインを Stratix 10 GX 125 デバイスに組み込み、
491 MHz で動作させることができます。Stratix 10 デザインの消費電力は 25.3 ワット
で、適用前の実装の 50 % 近くトータル消費電力を削減できます。図 6 は、Hyper-Folding を適用した場合のこのデザインのトータル消費電力の削減を示しています。
図 6：無線インフラストラクチャ・アプリケーションにおける Stratix 10 を使用した消費電力削減
高性能コンピューティングにおける消費電力の削減：ホスト・バス・アダプタの例
3 つ目の例は、複数の NVME (Non-Volatile Memory Express) インタフェースを集約す
る高性能コンピューティング・デザインのホスト・バス・アダプタです。この基本デ
ザインは、3 つの NVME インタフェースと 1 つの PCIe Gen3 x16 インタフェースを備
えており、圧縮用の RAID エンジン、圧縮ブロック、そして 256 ビット AES 暗号化
回路と共にそれぞれ 2 個の Stratix V GX A5 デバイスに実装しています。各 Stratix V デバイスのロジック・エレメントの使用率は 80 % で、エンベデッド M20K メモリ・ブ
ロックの使用率は 75 % を超えています。このデザインでは、動作中に複数の圧縮ア
CPRI インタフェース
I/Q スイッチ
フォーマット変換 24 - 9.8G
CPRI チャネル
24 - 9.8G CPRI チャネル無
線
ベースバンド
CPRI インタフェース
イーサネット・スイッチ
外部コントローラ
コントローラ
GigE
50
40
30
消費電力 (ワット)
20
10
Stratix V1 個の 5SGXAB -2
デバイス
Stratix 101 個の 10SG125 -3X
デバイス
0
スタティック
I/O
トランシーバ
コア・ダイナミック
消費電力を 47 % 低減
37 %
55 %
56 %
43 %
2015 年 6 月 Altera Corporation Stratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
高性能コンピューティングにおける消費電力の削減：ホスト・バス・アダプタの例 ページ 5
ルゴリズムを実装するためのパーシャル・リコンフィギュレーションも使用されてい
ます。245 MHz で動作するこのデザインの消費電力は 61.5 ワットです。図 7 に、こ
のデザインのブロック図を示します。
図 7：高性能コンピューティング用のホスト・バス・アダプタ
Hyper-Folding を適用すると、このエンタープライズ・ストレージ・コントローラのデ
ザインを 1 個の Stratix 10 SX 125 デバイスに組み込むことができるようになります。
490 MHz で動作することで、デザインの消費電力は 29 ワット未満となり、適用前の
実装の 63 % トータル消費電力を削減できます。図 8 は、Stratix 10 デバイスに実装し
たこのデザインを前世代の実装と比較した場合のトータル消費電力の削減を示して
います。
Stratix V A5 FPGA
RAID エンジン
圧縮
AES 256 ビット暗号化
DDR3
PCIe Gen3 x16ホスト
NVME M.2 ドライブ
NVME M.2 ドライブ
NVME M.2 ドライブ
Stratix V A5 FPGA
RAID エンジン
圧縮
AES 256 ビット暗号化
DDR3
PCIe Gen3 x16ホスト
NVME M.2 ドライブ
NVME M.2 ドライブ
NVME M.2 ドライブ
2015 年 6 月 Altera CorporationStratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
ページ 6 データ・センターにおける消費電力削減：サーバーのアクセラレーション例
図 8：エンタープライズ・ストレージ・コントローラにおける Stratix 10 を使用した消費電力削減
データ・センターにおける消費電力削減：サーバーのアクセラレーション例
最後のアプリケーションは、データ・センター向けの高性能コンピューティング・ア
クセラレータです。このデザインでは、FPGA が PCI Express 経由でサーバー・ブレー
ド内のメイン・プロセッサと通信し、複数の 10 Gbps トランシーバ・チャネルを通し
てイーサネット・ストリームと対話します。Stratix V ベースの実装では、基本デザイ
ンが、それぞれ 8 つの 10 Gbps トランシーバ・チャネルと 1 つの PCIe Gen2 x8 インタ
フェースを備える 5 個の Stratix V GS D5 デバイスを占有しています。Stratix V GS D5デバイスを使用している理由は、Stratix V GS D5 デバイスがアルゴリズム・アクセラ
レーション・アプリケーションでよく行われる高性能 DSP 演算に対応するための多
数の乗算器を提供しているからです。システム内のアクセラレーション・アルゴリズ
ムを必要に応じてダイナミックに更新するための、パーシャル・リコンフィギュレー
ションも利用されています。各 Stratix V デバイスは 800 MHz で動作する DDR3x72 インタフェースも備えており、デザインのメイン・クロックは 250 MHz です。図 9 に、
このデザインのブロック図を示します。
70
消費電力を 63 % 低減
50
40
17 %
30消費電力 (ワット)
20
10
Stratix V2 個の 5SGX A5K -2S
デバイス
Stratix 101 個の 10SG125 -3X
デバイス
0
77 %
60 %
70 %スタティック
I/O
トランシーバ
コア・ダイナミック
60
2015 年 6 月 Altera Corporation Stratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
データ・センターにおける消費電力削減：サーバーのアクセラレーション例 ページ 7
図 9：データ・センターのサーバーのアクセラレーション・アプリケーション
Stratix V デバイスで実装し、最高許容接合部温度の 100°C で動作する場合、5 個のデ
バイスの合計消費電力はワースト・ケースで 150 ワットです。Stratix 10 バージョンで
は、DDR3 メモリ・インタフェースは、1333 Mbps で動作する 2 つの DDR4 x144 メモ
リ・インタフェースに置き換えられます。Hyper-Folding で実装して 500 MHz で動作
させると、このデザインを 1 個の Stratix 10 GX 220 デバイスに組み込み、消費電力を
45 ワット未満にし、トータル消費電力を 70 % 削減できます。これらの節減の大部分
は Hyper-Folding の効果によるものですが、それ以外に以下の点も節減に寄与してい
ます。
以下の要因によるダイナミック消費電力の削減
高度な 14nm トライゲート・プロセスによるデバイス・キャパシタンスの削減
SmartVID による、動作電圧の可能な最小レベルへの低減
業界最高のインタフェース性能を提供しながら FPGA リソースの使用率を低
減させるハード・メモリ・コントローラ
最高のアルゴリズム・アクセラレーション性能を提供しながら FPGA リソース
の使用率を低減させる浮動小数点 DSP 演算用のハード IP ブロック
Stratix V D5 FPGA
カスタマイズ可能なアルゴリズム・アクセラレーション・エンジン DDR3 (浮動小数点 DSP)DDR3
10G イーサネット x8
PCIe Gen2 x8CPU
Stratix V D5 FPGA
カスタマイズ可能なアルゴリズム・アクセラレーション・エンジン DDR3 (浮動小数点 DSP)DDR3
10G イーサネット x8
PCIe Gen2 x8CPU
Stratix V D5 FPGA
カスタマイズ可能なアルゴリズム・アクセラレーション・エンジン DDR3 (浮動小数点 DSP)DDR3
10G イーサネット x8
PCIe Gen2 x8CPU
Stratix V D5 FPGA
カスタマイズ可能なアルゴリズム・アクセラレーション・エンジン DDR3 (浮動小数点 DSP)DDR3
10G イーサネット x8
PCIe Gen2 x8CPU
Stratix V D5 FPGA
カスタマイズ可能なアルゴリズム・アクセラレーション・エンジン DDR3 (浮動小数点 DSP)DDR3
10G イーサネット x8
PCIe Gen2 x8CPU
他のサーバー
2015 年 6 月 Altera CorporationStratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
ページ 8 結論
メモリ・インタフェースを統合するインタフェースの削減と高性能化により実現
される I/O 消費電力の削減
ハイエンド FPGA & プログラマブル SoC の中で最小のトランシーバ消費電力
図 10 は、このデザインに Hyper-Folding を適用することで実現できるトータル消費電
力の削減と、コアのダイナミック消費電力、スタティック消費電力、I/O 消費電力、
およびトランシーバ消費電力の、各種デバイス・カテゴリーでの削減の内訳を示して
います。
図 10：データ・センターのサーバーのアクセラレーション・アプリケーションにおける Stratix 10 を使用した消費電力削減
結論Stratix 10 デバイスは、高性能 FPGA & SoC で利用可能な最新の消費電力削減手法を設
計者に提供します。Stratix 10 デバイスは、デバイス・レベルの幅広い機能とインテル
の低消費電力 14nm FinFET プロセスに加え、画期的な HyperFlex アーキテクチャを活
用してデザインに Hyper-Folding を適用し、他の FPGA & SoC では不可能な省電力を
実現する独自の機能も提供します。トータル消費電力に対する Hyper-Folding の効果
を 4 つの高性能アプリケーション例で解説し、この結果を表 1 にまとめました。
消費電力 (ワット)
Stratix V5 個の 5SGSD5 -2S
デバイス
Stratix 1010SG220 -2L デバイス
スタティック
I/O
トランシーバ
コア・ダイナミック
80 %
75 %
82 %
37 %
消費電力を 70 % 低減
0
20
40
60
80
100
120
140
160
2015 年 6 月 Altera Corporation Stratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
詳細情報 ページ 9
Hyper-Folding などのStratix 10 デバイスで利用できる多くの消費電力削減手法を活用
することにより、高性能 FPGA 実装の消費電力を適用前の最大 70 % 削減できるため、
設計者は現在の高性能アプリケーションで最小の消費電力を実現できます。
詳細情報 ホワイトペーパー：ゼタバイト時代の性能および消費電力要件にミートするアル
テラの Generation 10 製品https://www.altera.co.jp/content/dam/altera-www/global/ja_JP/pdfs/literature/wp/wp-01200-power-performance-zettabyte-generation-10_j.pdf
ホワイトペーパー：次世代システム要件に対応する新しい FPGA アーキテクチャ
および最先端の FinFET プロセス技術www.altera.com/content/dam/altera-www/global//ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf
ホワイトペーパー：Enabling Impactful DSP Designs on FPGAs with Hardened Floating-Point Implementationwww.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01227-enabling-dsp-designs-on-fpgas-with-hardened-floating-point.pdf
文書改訂履歴表 2 に、本資料の改訂履歴を示します。
表 1. Stratix 10 デバイスを使用した高性能アプリケーション例でのトータル消費電力削減のまとめ
アプリケーションStratix V デバイス
消費電力Stratix 10 デバイス
(HyperFolding 適用後 )
消費電力消費電力削減率
パケット光スイッチ用 2 ステージ MUX
1 x GX BB 47 W 1x GX 065 28.4 W 40 %
24x24 CPRI スイッチ・プロセッサ
1 x GX AB 48 W 1 x GX 125 25.3 W 47 %
高性能コンピューティング用のホスト・バス・アダプタ
2 x GX A5 61.5 W 1x GX 125 23 W 63 %
データ・センター・サーバーのアクセラレータ
5 x GS D5 150 W 1 x GX 125 44.8 W 70 %
表 2. 文書改訂履歴
日付 版 変更内容
2015 年 6 月 1.0 初版
2015 年 6 月 Altera CorporationStratix 10 デバイス HyperFlex アーキテクチャで実現する消費電力削減の最大化
![パケットの解析2019.5 第1 版 実験4 実験5 ＜パケット詳細部＞ パケット一覧部において、Info の列に[FIN,ACK]、[ACK]と連続で表記されている2つのパケットを探し、これらのパケット](https://img.pdfslide.tips/doc/110x75/5e67551ed3e63336ad713fec/ffffe-20195-c1-c-e4-e5-ioeffffecefi.jpg)
