항공우주시스템공학회 2020년도 춘계학술대회 SASE 2020 Spring Conference

고속 위성 데이터 수신을 위한 소형 저전력 대용량 저장장치 설계 및 개발

박태원1,†· 박상진2· 황기선3 윤지호4 1쎄트렉아이 우주기술 연구소

Design and Development of a Compact Low Power Mass Storage Device for

High Speed Satellite Data Receiving

Taewon Park1,†, Sangjin Park2, Kiseon Hwang4 and Jiho Yun4 1Satrec Initiative

초록 : 위성의 해상도가 증가함에 따라 고속 메모리의 사용이 요구된다. 하지만 위성용 대용량 저장장

치의 경우 공간적인 제약과 소모 전력의 증가 등으로 인하여 고속 데이터의 수신 및 처리의 난이도가

급속도로 증가하고 있다. 이에 해당 논문에서는 대용량 지원과 고속 데이터 처리를 위해 저장 매체로

DDR4 RDIMM을 채택하였으며 소형화, 저전력 그리고 신뢰성 향상을 위한 방안을 제안한다. 이 논문에

서 기술 된 보드는 2Tbit 용량을 가지며 유닛 기준으로 총 8Tbit의 용량을 가진다. 저궤도 위성 시스템

에 탑재를 목표로 개발중인 이 모듈은 1차 하드웨어 개발 및 시험이 완료되었으며 2차 하드웨어를 통

한 신뢰성 시험을 준비하고 있다.

Abstract : As the resolution of satellites increases, the use of high speed memory is required. However, due to spatial

constraints and increased power consumption, the difficulty of receiving and processing high-speed data increases in

satellite mass storage devices. In this paper, we use DDR4 RDIMM for high-speed data processing for mass storage

device and propose a method for miniaturization, low power and reliability improvement. The module is being developed

for the purpose of mounting on low orbit satellite systems. The development and testing of the 1st hardware has been

completed, and we are preparing for the reliability test through the 2nd hardware.

Key Words : Mass Memory Board, DDR4, RDIMM, Self Refresh, High Resolution Image

1. 서 론

†교신저자 ( Corresponding Author )

E-mail: twpark@satreci.com Copyright Ⓒ The Society for Aerospace System

Engineering

최근 전 세계적으로 소형 위성 개발에 관심이

고조되고 있다. 과거 중대형 위성 대비 제한적이던

성능을 상용 부품(Commercial off-the-shelf, COTS)을

사용하여 극복하고 있다. 고속 데이터 수신과

소형/저전력은 양립하기 어려운 사양이지만 두 가지

모두 만족하기 위한 위성용 저장장치 개발에 대해서

다루고자 한다.

기존에 개발된 영상자료처리장치(Image Data

Handling Unit, IDHU)는 대다수 인공위성용으로 특수

제작된 SDRAM 혹은 플래시 메모리를 기반으로

설계되었다. 하지만 지구관측용 고해상도 이미지 센서

데이터를 압축 과정 없이 수신하기 위해서는 데이터율

및 전력 소모량이 대폭 증가하게 되어 소형 위성의

메모리 소자로 사용하기에는 적합하지 않은 측면이

있다. 본 논문은 이러한 문제점을 해결하기 위해

DDR4 RDIMM을 사용하였고 상용 부품 사용으로

저하된 신뢰성을 향상 시키기 위한 방법을 제안하고자

한다

TA1-4

1

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2. 본 론

2.1 보드 구성

본 연구에서 설계한 저장장치 보드의 구성은 Fig.1

과 같다. 메인 프로세스로는 메모리 제어용 자일링스

FPGA와 외부 모듈과의 인터페이스 및 자일링스

FPGA의 Configuration을 위한 마이크로세미 FPGA가

있다. 메모리로는 이미지 데이터를 저장하기 위한

DDR4 RDIMM이 사용되었으며 DDR4 RDIMM의 Self

Refresh Exit 시 사용되는 보정 값을 보관하기 위해

MRAM을 사용하였다. 또한 기본(Primary) 채널과 보조

(Redundancy) 채널로 각각 입력되는 고해상도 이미지

센서 출력 중 하나를 선택하여 동일한 데이터를 2개의

채널로 분기해주는 CML X-Point 스위치가 있으며

DDR4 RDIMM이 Self Refresh 상태가 되었을 때 자일

링스 FPGA의 전원이 인가되지 않아도 RDIMM의 CLK

Enable과 Reset 상태를 유지시켜 주기 위해 MUX가

사용되었다. 보드의 부품 배치 Fig.2와 같으며 보드 사

이즈는 256mm x 198mm(WxH)이다.

2.2 유닛 구성

Fig. 1 Functional Configuration of HW

Fig. 2 PCB Configuration

Fig. 3 Unit Configuration

2

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전체 유닛의 구성은 Fig.3과 같다. 유닛 내 각 모듈

의 전원을 공급해주는 전원부, 위성 버스와 명령 및

상태 정보를 주고 받아 저장장치 보드를 제어해 주는

제어부가 있다. 그리고 DDR4 RDIMM이 적용된 저장부

는 총 5장의 보드로 구성되어 있으며 1장은 여분이다.

따라서 동시에 총 4장의 보드가 동작되며 유닛 전체

저장 용량은 8Tbit가 된다.

2.3 고속 데이터 수신

DDR4 RDIMM의 데이터율은 1600Mbps부터

3200Mbps의 속도를 가질 수 있다. 해당 보드의 경우

전력 최소화와 자일링스 FPGA의 입출력 속도 제한 등

으로 인하여 1333Mbps로 구현하였다. DDR4 RDIMM은

64비트의 데이터 버스와 8비트의 페리티를 가지며 이

론상 64비트 데이터 버스를 기준으로 최대 데이터율은

약 85Gbps에 이른다. CL, tRCD 및 tRP 등의 지연 시

간(Latency)과 버스트 길이 설정, 순차 및 비순차 등

의 메모리 접근 방법에 따라 실제 데이터율은 달라지

게 된다. 이 논문에서 기술 된 보드 설계의 경우 약

18Gbps까지 원시 데이터가 정상적으로 수신됨을 검증

하였다.

2.4 저전력 및 소형화 설계

1Tbit DDR4 RDIMM 2개를 사용하여 보드당 2Tbit 용

량을 구현 하였는데 이는 종래의 우주용 SDRAM 혹은

플래시 메모리를 사용하여 구현할 경우와 비교하여 약

38%의 공간을 절감할 수 있다.(당사 모델 기준) 이는

대용량 저장장치의 소형화 구현에 매우 용이하다.

Board PCB Area(W x H) Comment

DDR4 RDIMM 256 x 198 mm -37.8% Compare to NAND FLASH

NAND FLASH 285 x 286 mm Prediction Value

State PWR

Consumption Comment

IMG/DNL 24.8W

IDLE 20W

Self Refresh 6W -75.8% compare to IMG/DNL

또한 DDR4 RDIMM의 Self Refresh 기능을 통하여

DDR4 동작 상태 대비 약 76%의 전력 사용량을 줄일

수 있다. DDR4 RDIMM과 SRAM 타입의 자일링스

FPGA는 전력을 많이 소모하는 소자이다. 따라서 자일

링스 FPGA와 DDR4 RDIMM 입력 전원을 각각 분리하

여 DDR4 RDIMM Write와 Read가 모두 종료된 상태에

서는 자일링스 FPGA의 전원을 끄고 DDR4 RDIMM을

Self Refresh 상태로 진입하여 전력 사용량을 최소화

시킨다. Self Refresh 상태는 전력 소모를 최소화 시키

면서 비휘발성 소자인 DDR4에 저장된 데이터를 훼손

없이 보전할 수 있게 해준다. Self Refresh 진입 시

DDR4 RDIMM이 Power Down Mode로 진입하지 않도

록 CLK Enable과 RESET 핀 상태를 각각 Low와 High

로 유지시켜 줄 수 있도록 MUX를 사용한다. MUX의

선택 신호는 자일링스 FPGA 전원과 분리되며 RDIMM

전원을 사용하는 마이크로세미 FPGA를 통해 제어된다.

2.5 신뢰성 향상

아래에 기술될 신뢰성 향상 방안을 통해 우주환경에

서 상대적으로 취약한 상용 부품의 신뢰성을 개선 할

수 있다.

2.5.1 트랜시버 이중 설계

Figure.1을 통해 트랜시버 이중화 설계를 확인할 수

있다. 이미지 센서 두 개의 출력이 보드에 전달되며

CML X-Point 스위치에서 한 개의 이미지 센서가 선택

된다. 또한 CML X-Point 스위치는 선택된 이미지 센

서 출력을 두 개로 분기하여 자일링스 FPGA의 트랜시

버로 전달한다. 동일 신호를 전달받은 자일링스 트랜

시버 중 입력 데이터의 유효성을 확인하여 안정적인

트랜시버를 선택할 수 있다.

2.5.2 EDAC 적용

DDR4 RDIMM은 총 72비트의 데이터 폭을 가지며

이중 64비트가 데이터 비트로 사용되고 8비트가

페리티 비트로 사용된다. 이에 에러 보정을 위해

HSIAO(72,64)를 사용하였으며 아래 수식 (1) 의해

SEC-DED을 지원하도록 설계한다.

2𝑟 ≥ 𝑚 + 𝑟 + 1(𝑚 = 𝑑𝑎𝑡𝑎, 𝑟 = 𝑝𝑎𝑟𝑖𝑡𝑦) (1)

2.5.3 메모리 이중 설계

취득한 이미징 데이터의 신뢰성을 높이기 위해

DDR4 RDIMM #1과 #2의 이중화 구조를 적용하였다.

일반적으로 2Tbit를 순차적으로 모두 사용하지만 우주

궤도 상황에 따라 전체 용량을 1Tbit로 낮추고 이미징

시 동시에 두 개의 DDR4 RDIMM에 동일 데이터를

Write하고 다운로드 시 동일 데이터를 Read 하도록

한다. Read 시 양쪽 RDIMM의 EDAC 오류 여부를 확

인하여 오류가 없는 DDR4 RDIMM의 데이터를 선택할

수 있도록 한다. 해당 모드는 외부 명령을 통해 선택

할 수 있다.

2.5.4 SEM IP 적용

SEM IP(Soft Error Mitigation IP)는 자일링스

FPGA에서 제공하는 단일 비트 오류를 개선하기 위한

기능이다. SRAM 타입의 FPGA는 플래시 타입의

FPGA에 비해 방사선에 취약할 수 있기 때문에 FPGA

Table 2 Power Consumption Table

Table 1 Board Area Table

3

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내 Configuration Layer의 비트 오류를 모니터링하고

오류 발생 시 자동으로 복구하도록 하는 SEMP IP를

사용한다. 디바이스에 따라 적용할 수 있는 SEM IP의

버전이 다르며 지원하는 복구 기능과 오류 분류

등에서 차이가 있다. 본 논문에서 기술된 설계의 경우

SEM IP V3.1을 지원하며 ECC알고리즘이 적용된

'Correction by Repair'를 사용하였다. 단일 비트

오류와 연속되지 않은 멀티 비트 오류의 복구 기능이

있다.[1] SEM IP 적용 시 사용하는 로직 자원

사용량은 1%미만으로 확인된다.

SEM IP V3.1 적용 시 NYC sea level의 neutron flux

12.9 neutron/cm2/hr 테스트 환경에서 FIT가 약 3배

줄어드는 효과를 볼 수 있으며 Soft Error Event 중

99.9%가 복구 가능한 오류로 확인된다.[2]

2.5.5 자일링스 FPGA Configuration

자일링스 FPGA는 SRAM 타입으로 Configuration

용도의 메모리가 필요하다. Configuration 용도의

메모리는 우주 환경에 대한 신뢰성이 매우 중요하기

때문에 상용 부품을 사용하기 어렵다. 이에 유닛 내

제어부에 3D Plus사의 우주용 MRAM을 배치하고 해당

MRAM에 Configuration 파일을 저장한다. 3D Plus사의

MRAM 메모리 셀은 단일 비트 반전(Single Event

Upset, SEU)에 면역성을 가진다.[3] 또한 신뢰도를 더

높이기 위해 MRAM에 Configuration 데이터 저장 시

Hamming(30,24)를 적용하였다. 자일링스 FPGA의

전원을 재인가하면 제어부는 MRAM에 저장된

Configuration 데이터를 페리티와 함께 저장부에

전달하면 마이크로세미 FPGA가 수신하여 Slave

Configuration Mode로 설정된 자일링스 FPGA에

Configuration 절차를 수행한다.

3. 결 론

본 논문은 고속 위성 데이터 처리를 목적으로

DDR4 RDIMM 사용하였을 경우 소형화, 저전력 구현

및 신뢰성 향상 방안을 제시하였다. 이를 응용하여

다양한 변형 개발이 가능할 것으로 판단된다.

현재 1차 하드웨어의 문제점을 보완하여 2차

하드웨어를 개발하고 있으며 향후 온도, 열진공, 진동

등의 환경 시험과 방사선 시험을 진행할 예정이다.

참 고 문 헌

[1] “PG187 UltraScale Architecture Soft Error

Mitigation Controller v3.1”, Xilinx Inc., San Jose,

CA, May 22, 2019, pp. 5, 29

[2] Pierre Maillard, Michael Hart, Jeff Barton, Paula

Chang, Michael Welter, Robert Le, Restu Ismail,

Eric Crabill, “Single-event upsets characterization

& evaluation of Xilinx UltraScale™ Soft Error

Mitigation (SEM IP) Tool”, 2016 IEEE Radiation

Effects Data Workshop[REDW 2016], 2016, pp.

1~4

[3] “MRAM Modules Single Event Upset Immunity”, 3D

Plus Inc., Cedex, France, Oct, 2013, pp. 1~2

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