Tema de proiect nr. 10 Partea I Proiectarea i analiza dinamic n
SPICE a circuitului SDFFSR 1. S se dimensioneze tranzistoarele MOS
corespunztor tehnologiei date i s se scrie
netlist-ul SPICE al circuitului. (Netlist-ul se va scrie
ierarhic folosind subcircuite). 2. S se efectueze analiza
tranzitorie a circuitului pentru a pune n eviden funcionarea
sa.
La fiecare ieire a circuitului se va considera cte o capacitate
de sarcin. Valorile pentru tensiunea de alimentare VDD, timpii de
tranziie TR ai formelor de und de la intrri i, respectiv,
capacitile de sarcin CL se vor adopta n funcie de tehnologia impus
conform tabelului urmtor:
3. Determinai prin simulare parametric i folosind funcii int n
Probe dependena
timpilor de propagare a circuitului (de la intrarea de clock la
ieiri) n funcie de capacitatea de sarcin (CL), respectiv n funcie
de timpul de tranziie (TR) al formei de und al intrrii de clock. n
ambele analize parametrice variaia parametrilor se va face n
intervalul (0.5 ... 1.5)* val. adoptat conform tehnologiei.
Determinai i notai pe graficele obinute valorile ntrzierilor de
propagare corespunztoare valorilor adoptate pentru CL i TR.
Considernd c dependena timpilor de propagare n funcie de CL este de
forma:
tptotal = tpintrinsec + Kload*CL determinai pe baza graficelor
obinute valorile pentru tpintrinsec i Kload i completai un tabel de
felul urmtor (tpintrinsec corespunde valorii CL=0pF):
tpLH tpHL Descriere tpLHintrinsec Kload tpHLintrinsec Kload CK Q
CK QN 4. Determinai prin simulare parametrii de constrngere
SETUP_TIME, HOLD_TIME i
durata minim a pulsului MINPW pentru pinii de intrare specificai
n tabelul urmtor:
Pin intrare Parametru constrngere Durata interval [ns]
SETUP_TIME_LH CK SETUP_TIME_HL CK HOLD_TIME_LH CK D
HOLD_TIME_HL CK MINPW_HIGH CK MINPW_LOW
Tema proiect PACSAD
2
Pentru simulrile efectuate la fiecare din punctele 2, 3 i 4 se
vor prezenta schema de test, fiierul SPICE (.cir) i formele de und
sau caracteristicile reprezentative pe baza crora s-au determinat
parametrii cerui n tabele. Mai jos sunt prezentate descrierea,
schema bloc i tabelul de funcionare al circuitului.
Partea II: VHDL A. i) S se implementeze n VHDL un model
comportamental pentru circuitul proiectat i analizat dinamic n
Partea I. n cadrul modelului se vor defini si utiliza constante
generice pentru parametrii dinamici determinai prin simulare (timpi
de propagare clockieire, setup_time i hold_time). ii) S se
implementeze o entitate de test i s se simuleze modelul de la
punctul i)
Tema proiect PACSAD
3
B. Denumirea circuitului: Circuit de incrementare/decrementare
Descriere: Circuitul adun 1 sau scade 1 dintr-un numr de intrare A
rezultatul fiind SUM. Selecia dintre operaiile de
incrementare/decrementare se face cu semnalul de intrare INC_DEC (0
pentru incrementare,1 pentru decrementare). Dimensiunea semnalului
A se declara generic, width. n plus, circuitul va mai conine dou
porturi:
un port de ieire C care semnalizeaz cnd rezultatul depete
valoarea maxim, respectiv cnd trece la valoare negativ. n ambele
situaii, SUM va lua valoarea 0.
un port de intrare EN (enable), activ pe 1 logic care are rol de
activare a circuitului. Dac EN=0, atunci circuitul nu funcioneaz
iar ieirile sunt n starea de nalt impedan.
un port de intrare CLK (clock). Circuitul va efectua calculul
numai dup apariia unui front negativ al acestui semnal.
un port de intrare OEB (output enable), activ pe 0 logic, care
are rol de activare a porturilor de ieire. Dac OE=0, atunci la
ieiri pot fi furnizate rezultatele, altfel semnalele de la ieire
sunt n starea de nalt impedan.
Cerine: modelarea comportamental n VHDL a circuitului.
implementarea operaiilor de incrementare/decrementare cu ajutorul a
dou funcii
(increment i decrement), declarate ntr-un package. realizarea
unui program de test pentru width=8;.
