Tema4 El Mosfet

TEMA 4: EL TRANSISTOR MOSFET

Tema 4: El Transistor MOSFETINDICE 4.1 INTRODUCCION .................................................................................................. 4.2 ESTRUCTURA METAL-OXIDO-SEMICONDUCTOR..................................... 4.3 CARACTERISTICAS ESTATICAS DEL TRANSISTOR MOS......................... 4.3.1 MOS de enriquecimiento de canal N......................................................... 4.3.2 MOS de enriquecimiento de canal P ......................................................... 4.3.3 MOS de empobrecimiento de canal N ...................................................... 4.3.4 MOS de empobrecimiento de canal P ....................................................... 4.4 EL MOSFET COMO INVERSOR......................................................................... 4.4.1 Inversores NMOS........................................................................................ 4.4.2 Inversores CMOS........................................................................................ 4.5 EL MOSFET COMO AMPLIFICADOR................................................................ 4.6 COMPORTAMIENTO DINAMICO DEL MOSFET............................................ 4.7 BIBLIOGRAFIA ................................................................................................... 4-2 4-3 4-4 4-4 4-11 4-12 4-15 4-16 4-17 4-19 4-22 4-23 4-25

4-1


4.1 INTRODUCCION.En este tema se presenta un tipo de transistor cuyo funcionamiento est basado en el+ transporte de carga asociado a un nico tipo de portadores (e-o p ). Debido a ello, a veces son

conocidos con el nombre de transistores unipolares, a diferencia de los transistores bipolares (BJT) estudiados en el tema 3, en los que el transporte de carga se realiza mediante ambos tipos de portadores injectados a travs de las uniones PN polarizadas directamente. Desde el punto de vista fsico, el principio de funcionamiento se centra en la accin de un campo elctrico sobre cargas elctricas, provocando su desplazamiento y, por ende, la corriente elctrica. De ah su nombre genrico de: FET - Field Effect Transistor. Se ha desarrollado diversas estructuras de transistores FET, segn la tecnologa y/o necesidades. Las ms importante son las implementadas con tecnologas sobre Silicio (Si) como el JFET, o Junction FET, y el MOSFET, o Metal-Oxide-Semiconductor FET. En tecnologas de Arseniuro de Galio (AsG) se han implementado transistores MESFET o MetalSemiconductor FET. El desarrollo actual de las tecnologas de Silicio es muy elevado. No as en el caso de las de AsGa, que se encuentran an en fase de investigacin y experimentacin con un grado de fiabilidad relativo, y a veces no disponible comercialmente. La mayora de los CI actuales se realizan sobre tecnologas de Si. Dentro de ellas, el transistor MOSFET es ampliamente el ms utilizado sobre los dems (JFET) por poseer ciertas caractersticas que los hacen ventajosos, incluso en ocasiones respecto del transistor bipolar: 1.- El proceso de fabricacin es simple (menor nmero de pasos) 2.- Reducido tamao, que conducen a densidades de integracin elevadas. 3.- Se puede evitar el uso de resistencias, debido a que su comportamiento se puede modelar mediante tcnicas de circuito. 4.- Reducido consumo de energa (menor consumo de potencia). 5.- Pueden implementarse tanto funciones analgicas como digitales y/o mixtas dentro de un mismo chip. Estas caractersticas han impulsado el desarrollo y uso de los transistores MOSFET, siendo la mayora de los circuitos LSI y VLSI fabricados en tecnologas MOSFET ( memorias). P,

4-2


4.2 ESTRUCTURA METAL-OXIDO-SEMICONDUCTOR (MOS)La estructura MOS se compone de dos terminales y tres capas: Un SUBSTRATO de silicio, puro o poco dopado p o n, sobre el cual se genera una capa de OXIDO DE SILICIO (SiO2) que posee caractersticas dielctricas o aislantes. Por ltimo, sobre esta se coloca una capa de METAL (Aluminio o polisilicio), que posee caractersticas conductoras. En la parte inferior se coloca un contacto hmico, como se muestra en la Fig. 4.1 . GPuerta o Gate Metal Oxido Semiconductor p

vGB

B

Contacto hmico

pSubstrato o Body

B Fig. 4.1 Estructura MOS.

La estructura MOS actua como un condensador de placas paralelas en el que G y B son las placas y el xido el aislante. De este modo, cuando vGB=0, la carga acumulada es cero y la distribucin de portadores es aleatoria y correspondiente al estado de equilibrio en el semiconductor. Si vGB

>0, aparece un campo elctrico entre los terminales de puerta y

substrato. La regin semiconductora p se comporta creando una regin de empobrecimiento de cargas libres p+ (zona de deplexin), al igual que ocurriera en la regin P de una unin PN cuando estaba polarizada negativamente. Esta regin de iones negativos se incrementa con GB v . Al llegar a una cota de vGB, los iones presentes en la zona semiconductora de empobrecimiento no pueden compensar el campo elctrico y se provoca la acumulacin de cargas negativas libres (e-) atrados por el terminal positivo. Se dice entonces que la estructura ha pasado de estar en inversin dbil a inversin fuerte. El proceso de inversin se identifica con el cambio de polaridad del substrato debajo de la regin de puerta. En inversin fuerte, se forma as un CANAL de e libres en las proximidades del terminal de gate (puerta) y de huecos p extremo de la puerta. La intensidad de puerta, i , es G cero, puesto que en continua se comporta como un condensador (GB). Por lo tanto, podemos decir que la impedancia desde la puerta al substrato es prcticamente infinita e i G =0 siempre en esttica. Bsicamente, la estructura MOS permite crear un densidad de portadores libres suficiente para sustentar una corriente elctrica.4-3+

en el


G

G

vGB1

iones zona de empobrecimiento

vGB2

iones B

canal de e-

zona de empobrecimiento

B B(a)

p

p

B(b)

Fig. 4.2 Estructura MOS en inversin dbil (a) e inversin fuerte (b).

3.3 EL TRANSISTOR MOSFET. PRINCIPIOS BASICOS.A continuacin se distinguen varias estructuras MOS similares, de las cuales se analizar en ms detalle la denominada MOSFET de enriquecimiento de CANAL N, aunque el funcionamiento de todas ellas es similar, y se basan en el mismo principio de operacin. 4.3.1 MOSFET de enriquecimiento de CANAL N Se trata de una estructura MOS de cuatro terminales en la que el substrato semiconductor es de tipo p poco dopado. A ambos lados de la interfase Oxido-Semiconductor se han practicado difusiones de material n, fuertemente dopado (n+ ). S n+ G n+ D

p B Fig. 4.3 Estructura MOSFET de canal N. Los cuatro terminales de la estructura de la Fig. 4.3 son: G -- Puerta o Gate B -- Substrato o Body D -- Drenador o Drain S -- Fuente o Source

4-4


Los smbolos ms utilizados para su representacin a nivel de circuito se muestran en la Fig. 4.4 . El terminal B suele estar colocado a la tensin ms negativa (referencia o GND) por lo que se omite en algunos smbolos ( Fig. 4.4 (a) y (b)). De este modo se garantiza que los diodos de unin parsitos entre el sustrato y drenador y fuente respectivamente siempre estn polarizados negativamente. La flecha en el terminal de fuente nos informa sobre el sentido de la corriente. Observar que: iG =0 e i de esta estructura de transistor. D G (a) S G G (b) S (c) S D D BD =i .SA continuacin

se describe el principio de operacin

Fig. 4.4 Smbolos para el transistor MOSFET de canal N. Se considera la estructura MOS de la Fig. 4.5 . En ella aparecen diversas fuentes de tensin polarizando los diversos terminales: v GS, vDS. Los terminales de substrato (B) y fuente (S)se han conectado a GND. De este modo, vSB=0, se dice que no existe efecto substrato. vDS S n+

vGS

G n+

D

D vDS G vGS

S

p B Fig. 4.5 Estructura MOS polarizada. Se consideran ahora tres casos, segn los valores que tome la tensin vGS: 1) vGS = 0 Esta condicin implica que vGB=0,

puesto que v

SB=0.

En estas condiciones no existe

efecto campo y no se crea el canal de e debajo de la puerta. Las dos estructuras PN se

encuentran cortadas (B al terminal ms negativo) y aisladas. iDS = 0 aproximadamente, pues se alimenta de las intensidades inversas de saturacin. v GS = 0 i DS = 04-5

(4.1)


2) La tensin v GS crea la zona de empobrecimiento o deplexin en el canal. Se genera carga elctrica negativa en el canal debida a los iones negativos de la red cristalina (similar a la de una unin PN polarizada en la regin inversa), dando lugar a la situacin de inversin dbil anteriormente citada. La aplicacin de un campo elctrico lateral v DS > 0, no puede generar corriente elctrica iDS.3) La tensin v GS da lugar a la inversin del canal y genera una poblacin de e libres

debajo del oxido de puerta y p+ al fondo del substrato. Se forma el CANAL N o canal de+ electrones, entre el drenador y la fuente (tipo n ) que modifica las caracterstica elctricas

originales del sustrato. Estos electrones son cargas libres, de modo que en presencia de un campo elctrico lateral podran verse acelerados hacia D o S. Sin embargo, existe un valor mnimo de vGS

para que el nmero de electrones sea suficiente para alimentar esa

corriente es VTn, denominada TENSIN UMBRAL. Por lo tanto, se pueden diferenciar dos zonas de operacin para valores de vGS positivos: si vGS < VTn la intensidad iDS =0(en realidad solo es aproximadamente cero) y decimos que el transistor opera en inversin dbil. En ella, las corrientes son muy pequeas y su utilizacin se enmarca en contextos de muy bajo consumo de potencia. Se considerar que la corriente es siempre cero. De otro lado, si v GS >= VTn, entonces i DS distinto de cero, si v DS es no nulo. Se dice que el transistor opera en inversin fuerte. vDS vGS S n+ G n+ D S n+ Canal de e(b) B vGS G n+ vDS D

zona de empobrecimiento p B (a)

p

Fig. 4.6 (a) Polarizacin del canal en inversin dbil. (b) inversin fuerte.

Mientras mayor sea el valor de v

GS,

mayor ser la concentracin de cargas libres en elDS.

canal y por tanto, ser superior la corriente i

Al ser la intensidad i DS proporcional a v GS y

4-6


vDS, se puede estudiar la relacin paramtrica ( DS i , vDS) con vGS como parmetro. Se obtiene la curva de la Fig. 4.7 . En ella se aprecia cmo a partir de un valor dado de la tensin vDS,la

intensidad i DS permanece constante. Este efecto se puede explicar desde el punto de vista deconcentracin de e disponible en el canal. La Fig. 4.8 (a) ilustra la situacin que acontece

iDS SAT vGS > VTn

OHM

vDS[V] Fig. 4.7 Caracterstica de I-V del transistorMOS de canal N. cuando se aplica una tensin vDS

pequea a un transistor en inversin fuente. Al estar ms

positivamente polarizada la regin del drenador respecto del sustrato, la concentracin de e-se hace mayor en las cercanas de la fuente. Si se incrementa la tensin DS v por encima de un cierto nivel, la tensin en el drenador se eleva tanto que sita a la tensin V independiza prcticamente de vDS. vDS vGS S n+ Canal de e (a) B G n+ S D n+ Canal de e p B (b) n+ vDS vGS G DGD

por debajo del valor

umbral necesario para la existencia de canal de e .-A partir de ah la corriente de drenador se

p

Fig. 4.8 (a) Polarizacin en inversin fuerte: (a) regin hmica (b) regin de saturacin. iDS se incrementa con vDS

para pequeos valores de v

DS.

A partir de un cierto valor, este

comportamiento cambia, y se hace constante iDS. A la primera regin se la denomina REGION4-7


OHMICA, mientas que a la segunda, REGION DE SATURACION. Para diferentes valores de vGS, se pueden obtener la familia de curvas mostrada en la Fig. 4.9 . iDS OHMICA SATURACION vGS > VT

CORTE

vDS[V]

Fig. 4.9 Familia de curvas del transistor MOS de canal N. Se puede resumir los expuesto de la siguiente manera: - REGION DE CORTE: v GS = 0 i DS = 0 - REGION DE CONDUCCIN: v GS V T i DS 0 si v DS > 0 (4.3) (4.2)

Dentro de la regin de conduccin podemos identificar dos posibles situaciones para el MOS: - REGION HMICA: iDS aumenta con vDS, es decir, el MOSFET se comporta como un resistor (no lineal). - REGION DE SATURACIN: i DS es aproximadamente constante con v comporta como una fuente de intensidad tensin (vGS = cte). El lmite entre la regin hmica y de saturacin se cumple para: v GS V T = v DS4-8DS.

Se por

controlada

(4.4)


de tal forma que, - Para vDS < vGS - VTel transistor se encuentra en la regin hmica - Para vDS > vGS - VTel transistor se encuentra en la regin de saturacin Las expresiones correspondientes para la corriente drenador, obtenidas mediante el anlisis del transporte de carga desde la fuente hacia el drenador para las diferentes regiones de operacin, se muestran a continuacin, knW 2 - ---- ( 2 ( v GS V Tn ) v DS v DS ), i DS = ---2 L ohmica (4.5)

knW 2 - ---- ( v GS V Tn ) , i DS = ---2 L

saturaci on

(4.6)ox

siendo k n= n.Cox el parmetro de transconductancia. n es la movilidad de los e y C

la

capacidad por unidad de rea de la estructura MOS. Se suele deknir tambin= kn(W/L), que es un parmetro que depende tanto de la geometra como de los parmetros elctricos de la2 2 A/V tecnologa. Valores tpicos parak =n20-70 A/V / k =8-30 . W y L definen el rea del p

canal y pueden ser utilizadas por el diseador para ajustar las caractersticas del circuito a unas especificaciones dadas.

S

W

D

L Fig. 4.10 Area del canal de un transistor MOS de canal N. discusin de las ecuaciones del transistor MOS: (1) La expresin de la intensidad en la regin hmica, si vDS = vGS-VT. M1 se encuentra en SATURACION, luego knW 2 ) - ----( i DS = ---2 L v GS V Tn4-10

(4.10)


Si se tiene en cuenta conjuntamente la ecuacin: V soluciones para vDS:

DD

= i DS.RD + vDS, encontramos dos

vDS1= 5.55V , iDS1 = 1.89mA vDS2 = -2.88V lo cual es imposible. 4.3.2 MOSFET de enriquecimiento de CANAL P Responde a una estructura dual de la del MOS de canal N: intercambian la regiones dopadas n por regiones dopadas p y viceversa. En este caso el canal se forma gracias a la existencia de cargas positivas libres (huecos, p+). El funcionamiento es similar. Es necesario colocar el substrato a la tensin ms positiva, formndose el canal para valores de v G p+ p+ G n B(a) GB

(vGS)

negativo, atrayendo a cargas p+. La corriente de drenador-fuente, I SD, se origina si vDS < 0. S D S G D S B D(b)

S G D

Fig. 4.13 Estructura MOSFET de canal P (a) y smbolos (b).

Las curvas I-V caractersticas que se obtienen se muestran en la Fig. 4.14 . iSD OHM SAT VSG > ABS(VTp)

CORTE

vSD[V]

Fig. 4.14 Caractersticas de intensidad-tensin para un transistor PMOS.

4-11


4.3.3 MOSFET de empobrecimiento o deplexin de CANAL N La estructura MOS es similar a la de enriquecimiento. No obstante, durante el proceso de fabricacin se ha aadido una implantacin n+ en la regin del canal (definida por W y L). Estamodificacin permite incrementar el nmero de cargas negativas en el canal ( e ). De este modo

puede existir corriente entre el drenador y la fuente para valores de v G S n+Implantacin N+

GS

nulos e inclusive

negativos (equivalentes a la existencias de tensiones umbrales negativas). D D n+ G p B Fig. 4.15 Estructura MOS de canal N de empobrecimiento. Las caractersticasi DS, vDS son muy parecidas a las de los transistores de enriquecimiento, distinguindose tres regiones: iDS OHM SAT vGS > VTn iDS

S

CORTE (a)

vDS[V]

VTn (b)

vGS[V]

Fig. 4.16 Curvas i - CORTE:

DS

vs vDS (a) e i DS vs vGS (b).

vGS < VTn < 0 ---> iD = 0

- CONDUCCIN: vGS > VTn ---> iD > 0 si v DS > 0. en cuyo caso se pueden distinguir dos regiones de operacin Para vDS < vGS-VTn el transistor opera en la REGION OHMICA, en la que la intensidad responde a la ecuacin, I DSS 2 - ( 2 ( v GS V Tn ) v DS v DS ), i DS = ----------2 V Tn ohmica (4.11)

En ella, la funcionalidad de i DS=iDS(vGS, vDS, VTn) es la misma que para el transistor4-12


MOS de empobrecimiento. Se puede tomar /2 = I DSS/VTn . Asimismo, si vDS |VTp| entonces iD > 0 si v SD > 0. en cuyo caso se pueden distinguir dos regiones de operacin Para vSD < vSG - |VTp| el transistor se encuentra en la regin OHMICA, en la que la intensidad responde a la ecuacin, I DSS 2 - ( 2 ( v SG V Tp ) v SD v SD ), i SD = ----------2 V Tp MOS de empobrecimiento. Asimismo, si vSD VTy que el transistor se encuentre trabajando en la regin hmica, con lo cual v DS > 1. El funcionamiento como inversor del transistor NMOS se basa en sus caractersticas en conmutacin: paso de corte a zona hmica. Para el inversor NMOS con carga resistiva analizado en el ejemplo anterior, la variable a la entrada, considerada como binaria, (0, VDD -- VL,VH)se invierte a la salida (V ,V H ). La L realizacin de resistencias en circuitos integrados es4-16


tecnolgicamente compleja e imprecisa, no siendo una solucin eficiente (tamao elevado, precisin baja), de forma que en la prctica se emplean otros tipos de cargas equivalentes. A continuacin se analiza el funcionamiento de tales circuitos. En la Fig. 4.21 se muestra un inversor NMOS con carga resistiva.VDD RD =5K

iDS

OHM F

SAT

Vo

Vi G

DM1

OFF SAT A B C D

OHM

Vo

S (a) (b)

E F A vDS[V] (c) Vi

Fig. 4.21 Inversor NMOS con carga resistiva: Circuito (a). Polarizacin de las curvas de salida (b). Caracterstica de transferencia (c). Para diferentes valores de Vi ,el NMOS conmuta entre corte y hmica, siguiendo la trayectoria que va desde el punto A al F, cuando la entrada vara entre 0 y V transistor pasa por las regiones de corte, saturacin y hmica, por este orden. 4.4.1 Inversores NMOS. La dificultad de obtener resistencias integradas puede ser resuelta si se substituye por algn elemento de carga capaz de conservar la funcionalidad como inversor ( Fig. 4.22 ). Se puede tomar como carga un transistor de empobrecimiento de canal N, como se muestra en la Fig. 4.23 .VDDDD.

En ella, el

Elemento de carga ViV o M1

Fig. 4.22 Inversor NMOS con elemento de carga genrico.

4-17


VDD M2 V o M1

ID2

ISS

vGS2=0 vDS2

Vi

ID1

vDS1 Fig. 4.23 Inversor con carga de empobrecimiento. En la Fig. 4.23 se muestran algunos valores deGS1 v tomados para ilustrar la evolucin de la intensidad de drenador en M1, transistor de control o driver. La curva i queda definida por la tensin vGS2=0. D2-vDS2

para M2,

Para analizar el comportamiento se puede deducir las

siguientes relaciones topolgicas, V i = v GS 1 Vo V DD v DS 2 i D1 = i D2 v DS 1 = = (4.20) (4.21) (4.22)

De la expresin (4.21) se deduce que el comportamiento del transistor M2 se asemeja al de una lnea de carga (misma funcionalidad que una recta de carga) para el transistorM1. La solucin grfica demuestra que la trayectoria que siguen los puntos solucin del circuito obedecen a las que corresponderan a un inversor. En este caso, los puntos que visitan son diferentes a los encontrados con una resistencia de carga. La caracterstica de transferencia se aproxima mejor a la de un inversor ideal, ya que se reduce la anchura de la regin de transicin (Para un inversor ideal, la ganancia en la zona de transicin es infinita). A partir del punto A, los transistores cambian de regiones de operacin en funcin del valor de la entrada. Se puede demostrar que la los transistores recorren las siguientes regiones: REGION I: REGION II: REGION III: REGION IV: M1 OFF M1 SATURACION M1 SATURACION M1 OHMICA4-18

M2 OHMICA M2 OHMICA M2 SATURACION M2 SATURACION


hasta llegar al punto F. La determinacin de las diversas regiones se realiza mediante el anlisis del circuito y las ecuaciones de cada dispositivo. Se aprecia como para el cero lgico a la salida, el transistor M1 permanece en la regin hmica, con una tensin vDS1 e intensidad iD1 no nulas. Por esta razn, el consumo de potencia esttica, es decir, aquella potencia que se consume en estado de reposo (cuando no cambian las entradas del circuito) es finita. Este problema se puede resolver mediante la utilizacin de los denominados inversores CMOS. ID1 F*

E

*

OFF A* D*

SAT B*

OHM

C

*

B* A (a)*

vDS1

C* D* (b) E* F* Vi

Fig. 4.24 Solucin grfica para una carga de empobrecimiento (a) caracterstica de transferencia (b).

4.4.2 Inversores CMOS. Es un dispositivo integrado formado por un NMOS yun PMOS, ambos de enriquecimiento y realizados sobre la misma oblea. De Ah su nombre,CMOS (Complementary MOS). Utilizando esta tecnolga es posible disear un circuito inversor cuya disipacin de potencia en continua sea prcticamente nula. Es decir, solo consume potencia en los transitorios que representan cambios de estado a la salida. Por esta razn, la tecnologa CMOS se utiliza ampliamente en circuitos digitales, y en especial ventajosa para equipos de bajo consumo de potencia. As, por ejemplo, las memorias RAM mantenidas por bateras suelen ser CMOS para que cuando el ordenador se apague o no este el inversor con carga de empobrecimiento accediendo a ella, se mantenga la informacin con el menor gasto de potencia.

4-19


NMOS

PMOS

VDD MP

ViVo MN

(a)

(b)

Fig. 4.25 TecnologaCMOS. Transistores NMOS y PMOS (a). Inversor CMOS (b). En la Fig. 4.26 aparece un inversor CMOS. La tensin de ambas puertas es la misma e igual a la tensin de entrada, V i. Para los dos posibles valores lgicos de V i(0, 1 -- 0, V salida ha de corresponderse con los correspondientes valores Topolgicamente, se cumplir para cualquier valor de Vi : Vi v GSn = v DD v SGp = (4.23) (4.24) (4.25)DD)

la

complementados.

V DD = v GSn + v SGp i Dn = i Dp Se pueden diferenciar los siguientes casos extremos: A) Vi = 0: La tensin de puerta fuente se encuentra por debajo del valor umbral, V cortado. La corriente IDn=0. Adems, Tn,yMN

est

la tensin V

SGp

= -VDD < VTp, de modo que MP est

conduciendo, o al menos, tiene el canal p creado. Sobre la caracterstica deIDp-VSDp se dispone de una curva sobre la que es necesario determinar cul es el punto real de trabajo. En concreto, ya que I Dn = IDp = 0, la localizacin de las coordenadas sitan a la grfica en el punto A, para el que VSDp=0, y por lo tanto Vo= VDD.

Se puede resumir es estado en:

Para Vi = 0 => V o =V DD e iD = 0 en situacin estacionaria. B) Vi = V DD: El comportamiento en para este valor de la tensin de entrada es el dual que en el caso (A), intercambiando el estado de los transistores NMOS y PMOS. As, se cumplir que:SGp V =0,4-20


y MP est en corte, i Dp=0, y que vGSn=VDD, con lo que MN est conduciendo. La situacin de la polarizacin de MN se ilustra en la Fig. 4.26 (b), en la que el punto B es el punto solucin del circuito. La tensin de salida en este caso es V o =0. Para V i =VDD,V=0 o ei estacionaria. IDpVi = D

= 0 en situacin

IDn

Vi =

A

(a) Fig. 4.26 Polarizacin del PMOS y NMOS.

vDSp

B (b)

vDSn

De este modo, mediante los casos (A) y (B) hemos recorrido los puntos extremos de la caracterstica de un inversor, y se demuestra que este circuito es capaz de implementar dicha funcionalidad. La caracterstica de transferencia completa se muestra en la Fig. 4.27 . Para obtenerla es necesario modificar los valores de Vi entre 0 y VDD, y analizar la ruta que sigue V o en base al estado de los transistores para cada una de las tensiones de entrada. VoI II

III V IV

Vi

Fig. 4.27 Caracterstica de transferencia de un inversorCMOS. En ella, se distinguen las siguientes regiones de operacin: REGION I: REGION II: REGION III: REGION IV: REGION V: MN OFF MN SATURACION MN SATURACION MN OHMICA MN OHMICA MP OHMICA MP OHMICA MP SATURACION MP SATURACION MP OFF

La determinacin de la caracterstica de transferencia requiere la definicin de las regiones de operacin para ambos transistores en funcin de la tensin de entrada y la posterior resolucin de las ecuaciones correspondientes del circuito.4-21


4.5 EL MOSFET COMO AMPLIFICADOR.El funcionamiento del transistor MOS como amplificador est asociado al concepto de recta de carga y de polarizacin en un determinado punto de trabajo. Se supone el circuito de la Fig. 4.28 , en el que aparece una resistencia de carga, R D . La tensin de entrada V es i aplicadaVDD RD

Vi vi VI

V o M1

Fig. 4.28 Circuito amplificador. directamente a la puerta del transistor, de modo que v representa la recta de carga en el plano i ,vDVDD RDDS, GS

= VI. Adems, V DD= i D .R

D

+ vDS

que incluye a todos los puntos solucin del iDS

circuito, en funcin del valor de Vi . El punto de trabajo queda definido por v GS (V i ) ( Fig. 4.29 ) OHM Q SAT

(a) VI

Vi

Vo M1

(b) vDS[V]

Fig. 4.29 Recta de carga (a) y Polarizacin de M1 (b). Como se ha visto anteriormente, a partir de los puntos de la recta de carga se puede obtener la caracterstica de transferencia de un circuito inversor, pero tambin se puede hacer funciona a este circuito como amplificador de seal. Para ello, la polarizacin ha de hacerse en la regin de saturacin. El anlisis como amplificador requiere que, una vez se ha realizado la polarizacin del transistor (Q), se linealice el comportamiento en un entorno reducido de dicho punto. Para ello se substituye el MOS por su modelo en pequea seal. Modelo en pequea seal de un NMOS (esttica). Para obtener el modelo en pequea seal del transistor MOS se parte de las ecuaciones iD =(vGS,vDS),

en este caso, para la regin de saturacin,4-22


knW 2 - ---- ( v GS V Tn ) i D = ---2 L y las deriva: i D ---------v GS W - ( v V Tn ) k n ---L GS ----i = gm 2knW L D =

(4.26)

= (4.27)

Q

Para el clculo de la conductancia (resistencia de salida) se utiliza la expresin (4.8), i D ----------v DS I DS ------------------------------- I DS ( 1 + V DS ) g ds = (4.28) =

Q

Obtenindose el circuito equivalente de la Fig. 4.30 . En el que lam ges proporcional a (vGS -VT) en el punto de operacin. La puerta se encuentra aislada y se comporta como una fuente de intensidad controlada por tensin. ig g+

id d gm .vgs

vgs-

gds

is s Fig. 4.30 Modelo en pequea seal de un MOSFET.2 Para un transistor NMOS connk .W/L = 0.1mA/V ,y =0.01V-1 , los valores obtenidos para

el modelo en pequea seal en saturacin, correspondientes a las ecuaciones (4.27) y (4.28) son: gm =223.6 A/V y g =10 -5 -1, respectivamente. ds

4.6 MODELADO DINAMICO DEL MOSFET.Al igual que en los transistores bipolares, la existencias de condensadores parsitos en la estructura MOS origina el retraso en la respuesta del mismo cuando es excitado por una seal de tensin o intensidad externa. La carga/descarga de los condensadores parsitos requiere un determinado tiempo, que determina la capacidad de respuesta de los MOSFET a una excitacin. En la estructura y funcionamiento de estos transistores se localizan dos grupos de capacidades: 1) Las capacidades asociadas a las uniones PN de las reas de drenador y fuente. Son no4-23


lineales con las tensiones de las uniones. Se denominan Capacidades de Unin. 2) Las capacidades relacionadas con la estructura MOS. Estn asociadas principalmente a la carga del canal (iones o cargas libres) y varan notoriamente en funcin de la regin de operacin del transistor, de modo que no es posible, en general, considerar un valor constante de las mismas. Se denominan Capacidades de Puerta. De ellas, las capacidades de puerta suelen ser ms significativas, y dentro de ellas, la capacidad de puerta fuente (Cgs ) y de drenador-fuente (Cgd)

son en general las dominantes.

El anlisis dinmico de comportamiento de un transistor MOS es necesario realizarlo en dos contextos: 1) en el anlisis de circuitos en PEQUEA SEAL, donde adems del modelo esttico del MOS, se incluyen las capacidades parsitas. Es propio del comportamiento lineal del MOSFET, como por ejemplo en amplificacin. 2) En el anlisis de circuitos en GRAN SEAL, donde se analiza la conmutacin entre estados lgicos del transistor. En este caso, es necesario incorporar las capacidades parsitas al anlisis de las diferentes regiones de operacin que recorren los transistores (ruta dinmica) de estos circuitos. En el circuito de la Fig. 4.31 se muestra un inversor CMOS con una capacidad de carga C L . Se supone que C incluye tanto la L capacidad de carga del circuito como las capacidades parsitas ms importantes del mismo. La existencia de esta capacidad limita el tiempo mnimo necesario para realizar transiciones entre estados lgicos estables: cero y uno.VDD MP

ViVo MN

CL

Fig. 4.31 Inversor CMOS con carga capacitiva As, cuando se pasa de cero a uno en la entrada (0 a V DD) la salida no cambia instantneamente de uno a cero (V DD a 0), sino que emplea un cierto tiempo. Se puede suponer, para clculos simplificados, que MP adquiere instantneamente su estado final (CORTE), de forma que el transitorio a analizar contemplara el circuito de la Fig. 4.32 (a), con el transistor MN pasando de corte a saturacin y hmica, hasta que alcance la tensin 0 de salida. Durante este proceso se4-24


descarga el condensador C L . Algo simular puede suponerse para la transicin de uno a cero en la entrada. Si suponemos que MN se corta instantneamente, el circuito de la Fig. 4.32 (b) refleja la carga del condensador C inversor CMOS.VDDL

a travs de MP, que pasa de corte a saturacin y finalmente a

hmica. Los tiempos empleados en ambos transiciones limitan la velocidad de conmutacin del

Vi0

VDD

Vo MN

ViMP

CLV o

CL

(b) (a) Fig. 4.32 Circuitos equivalentes durante la conmutacin en la entrada: (a) 0 a 1 (b) 1 a 0.

4.7 BIBLIOGRAFIA.[SEDR91] [GHAU87] [SCHI93] A. S. Sedra and K. C. Smith: Microelectronic Circuits.Saunders Collegue Publishing, Third Edition. 1991. Ghausi, M.S.: Circuitos electrnicos discretos e integrados.Nueva editorial Interamericana, 1987. Schilling, D.L. and Belove.: Circuitos electrnicos discretos e integrados.3 edicin, McGraw-Hill, 1993.a

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