Bài tập kỹ thuật số (trích từ các đề thi cuối học kỳ)

Câu 1

Cho heä toå hôïp coù ngoõ vaøo bieåu dieãn 1 giaù trò x (soá nhò phaân 2 bit x1x0). Heä coù 3 ngoõ ra

a, b, c ñieàu khieån caùc thanh ñeøn töông öùng seõ saùng hoaëc taét (1 thì saùng, 0 thì taét) tuøy theo giaù

trò cuûa x. Ví duï: x = 0 thì saùng taát caû thanh ñeøn.

a. Thieát keá heä treân chæ baèng coång logic.

b. Thieát keá heä treân chæ baèng mạch giải mã (decoder) 2 4 vaø coång caàn thieát.

Câu 2

Cho boä so saùnh 3-bit (coù ngoõ ra tích cöïc cao) vaø boä MUX 2 1. Haõy thieát keá heä toå

hôïp tìm giaù trò lôùn nhaát trong 2 giaù trò 3-bit M (M2 M1 M0) vaø N (N2 N1 N0) ñeå choïn ñöa ñeán

ngoõ ra P (P2 P1 P0)

Câu 3

Söû duïng T.FF coù xung clock kích theo caïnh xuoáng, ngoõ vaøo Preset vaø Clear tích cöïc

logic 0 (tích cöïc thaáp), haõy veõ sô ñoà logic cuûa bộ ñếm noái tieáp (boä ñeám baát ñoàng boä) 3 bit

Q2Q1Q0 (Q0 laø LSB) coù chöùc naêng ñeám 4 ñeám xuoáng vôùi traïng thaùi ñaàu laø 110.

0 1 2 3

a

b

c

D0

D1

S

Y

Mux 21 A2

A1

A0

B2

B1

B0

A > B

A = B

A < B

Comparator Baûng hoaït ñoäng

S Y

0

1

D0

D1

Baûng hoaït ñoäng

EN X1 X0 Y0 Y1 Y2 Y3

0 x x

1 0 0

1 0 1

1 1 0

1 1 1

1 1 1 1

0 1 1 1

1 0 1 1

1 1 0 1

1 1 1 0

X0(LSB)

X1 Y0

Y1

Y2

Y3 EN

Gheùp noái tieáp boä ñeám naøy vôùi 1 T.FF nhö hình veõ. Haõy xaùc ñònh giaûn ñoà traïng thaùi

cuûa boä ñeám Q3Q2Q1Q0 vôùi giaù trò ñaàu laø 1010. (Giaûi thích ngaén goïn)

Câu 4

Thieát keá bộ đếm 3 bit coù daõy đếm 4, 2, 3, 6, 5, 1, 4, … söû duïng JK-FF coù xung clock

kích cạnh leân, ngoõ vaøo Preset vaø Clear tích cöïc cao. Caùc traïng thaùi khoâng coù trong voøng ñeám:

với trạng thaùi hiện tại laø 0 thì trạng thaùi keá tieáp laø 7, coøn vôùi trạng thaùi hiện tại 7 thì kế tiếp laø

0. Veõ theâm maïch khôûi ñoäng giaù trò ban ñaàu cho boä ñeám laø 5.

Câu 5

Cho maïch goàm MUX 4 1 vaø D-FF nhö hình veõ. Khaûo saùt tín hieäu Y vaø Q theo tín

hieäu CK vaø caùc ngoõ vaøo A, B. (Giaù trò ban ñaàu cuûa Q = 0)

MUX 4 1

D0

D1

D2

D3

S0 (LSB)

S1

Y D Q 1

0

B

A

CK

CK

A

B

Y

Q

T

ck

Q0

Q1

Q2

CK

Q

Q

Q3 1

Câu 6

Xaùc ñònh giaûn ñoà traïng thaùi cuûa heä tuaàn töï goàm 1 ngoõ vaøo X vaø 2 T-FF Q1, Q0 nhö

hình veõ

Câu 7

Cho maïch logic nhö hình veõ. Khaûo saùt daïng tín hieäu Y, Z, T theo tín hieäu A, B, C.

Bieát raèng giaù trò ban ñaàu ngoõ ra Q cuûa choát D vaø Flip Flop D ñeàu baèng 1.

A EN

D Q

Q

D

CK

Q

Q

B

C

Y

Z T

D

10

A

B

C

Y

Z

T

CK

Q

Q

T

CK

Q

Q

X

CK

Q0 Q1

Caâu 8:

Thieát keá heä toå hôïp coù nhieäm vuï nhaân 3 cuûa giaù trò A (A laø soá nhò phaân 2 bit A1A0, vôùi

A0 laø LSB). Keát quaû laø giaù trò M = 3xA coù 3 bit M2M1M0 (M0 laø LSB). Tuy nhieân neáu keát

quaû ñaày ñuû thì giaù trò M phaûi lôùn hôn 3 bit. Trong tröôøng hôïp naøy heä coù theâm 1 ngoõ ra I

(Invalid): I = 1 neáu keát quaû M lôùn hôn 3 bit vaø I = 0 trong tröôøng hôïp ngöôïc laïi. Trong tröôøng

hôïp I = 1 thì giaù trò M laø tuøy ñònh.

Caâu 9:

a. Cho maïch giaûi maõ (decoder) 2 4 coù ngoõ ra tích cöïc logic 1 (tích cöïc cao) vaø coù 1

ngoõ vaøo cho pheùp tích cöïc logic 1 nhö hình veõ. Haõy tìm bieåu thöùc cuûa töøng ngoõ ra vaø veõ sô ñoà

logic cuûa maïch giaûi maõ.

b. Cho haøm F (A, B, C, D) coù sô ñoà thöïc hieän baèng maïch giaûi maõ treân vaø coång logic

nhö hình veõ. Haõy tìm daïng chính taéc 1 cuûa haøm F (daïng chuaån 1).

A1 A0 I M2 M1 M0

X0

X1

E

Y0

Y1

Y2

Y3

E X1 X0 Y0 Y1 Y2 Y3

0 X X

1 0 0

1 0 1

1 1 0

1 1 1

0 0 0 0

1 0 0 0

0 1 0 0

0 0 1 0

0 0 0 1

X0

X1

E

Y0

Y1

Y2

Y3

X0

X1

E

Y0

Y1

Y2

Y3 1

D

B

A

C

F

Decoder2

Decoder1

Caâu 10:

Heä toå hôïp coù goàm coù: - Ngoõ vaøo: A0, A1, A2

- Ngoõ vaøo ñieàu khieån: X, Y

- Ngoõ ra: F0, F1, F2

Heä hoaït ñoäng theo 1 trong 4 chöùc naêng nhö sau:

X Y Chức năng Ngoõ ra: F0 F1 F2

0 0

0 1

1 0

1 1

Quay phaûi giaù trò ngoõ vaøo (A0, A1, A2)

Quay traùi giaù trò ngoõ vaøo (A0, A1, A2)

Dich phải giaù trò ngoõ vaøo (A0, A1, A2)

Dịch traùi giaù trò ngoõ vaøo (A0, A1, A2)

A2 A0 A1

A1 A2 A0

0 A0 A1

A1 A2 0

Thieát keá heä toå hôïp treân chæ söû duïng caùc MUX 4 1 (nhö hình veõ).

Caâu 11:

Söû duïng T.FF coù xung clock kích theo caïnh leân, ngoõ vaøo Preset vaø Clear tích cöïc

logic 0 (tích cöïc thaáp), thieát keá bộ ñếm noái tieáp (boä ñeám baát ñoàng boä) 3 bit Q2Q1Q0 (Q0 laø

LSB) coù chöùc naêng ñeám xuoáng, goàm 6 traïng thaùi vaø traïng thaùi ban ñaàu laø Q2Q1Q0 = 011.

Caâu 12:

Boä ñeám song song (boä ñeám ñoàng boä) ñöôïc thieát keá nhö hình veõ. Haõy xaùc ñònh giaûn ñoà

traïng thaùi cuûa boä ñeám naøy. Cho nhaän xeùt veà boä ñeám naøy.

Baûng hoaït ñoäng

S1 S0 F

0 0

0 1

1 0

1 1

D0

D1

D2

D3

D Q

Q CK Cl

D Q

Q CK Cl

D Q

Q CK Cl

QA QB QC

CK

RS

D0

D1

D2

S1

S0 (LSB)

F D3

Vôùi giaù trò ñaàu QA QB QC = 001, haõy hoaøn taát giaûn ñoà xung nhö hình veõ:

Câu 13

Söû duïng JK.FF coù xung clock kích theo caïnh leân, ngoõ vaøo Preset vaø Clear tích cöïc

logic 0 (tích cöïc thaáp), thieát keá bộ ñếm noái tieáp (boä ñeám baát ñoàng boä) 3 bit QAQBQC (QC laø

LSB) coù giaûn ñoà traïng thaùi nhö hình veõ.

Câu 14

Xaùc ñònh giaûn ñoà traïng thaùi cuûa heä tuaàn töï goàm 1 ngoõ vaøo X vaø 2 T-FF Q1, Q0 nhö

hình veõ

CK

QA

QB

QC

RS

0

0

1

111

000

0

001 010

011

QAQBQC

T

CK

Q

Q

T

CK

Q

Q

X

CK

Q0 Q1

Câu 15

Thaønh laäp baûng chuyeån traïng thaùi hoaëc giaûn ñoà traïng thaùi cuûa heä tuaàn töï kieåu

MOORE coù 1 ngoõ vaøo X vaø 1 ngoõ ra Z. Ngoõ ra Z chæ baèng 1 khi ngoõ vaøo X nhaän ñöôïc chuoãi

lieân tuïc 1, 1, 0, 1. Haõy ruùt goïn baûng traïng thaùi.

Câu 16

Ruùt goïn baûng traïng thaùi sau:

Câu 17

Cho heä tuaàn töï coù 1 ngoõ vaøo X vaø 2 ngoõ ra Z1, Z2. Heä coù 4 traïng thaùi A, B, C vaø D.

Vôùi pheùp gaùn traïng thaùi A: Q1Q2 = 10, B: Q1Q2 = 00, C: Q1Q2 = 10 vaø D: Q1Q2 = 11. Haõy

thieát keá heä baèng JK_FF vaø coång logic hoaëc D_FF vaø PLA. Bieát raèng khi xung clock vaøo coù

caïnh xuoáng heä seõ chuyeån traïng thaùi.

A

01 X = 1 B

11

D

10

C

00

0

0

0

0 1

1 1

TRAÏNG THAÙI

HIEÄN TAÏI

TRAÏNG THAÙI KEÁ TIEÁP NGOÕ RA

X = 0 X = 1 X = 0 X = 1

S1 S2 S3 0 0

S2 S4 S5 0 0

S3 S6 S7 0 0

S4 S4 S5 0 0

S5 S6 S7 0 0

S6 S4 S5 1 0

S7 S6 S7 0 0

Câu 18

Cho heä tuaàn töï coù löu ñoà maùy traïng thaùi (löu ñoà SM nhö hình veõ). Xaùc ñònh phöông

trình traïng thaùi keá cuûa caùc bieán traïng thaùi Q+

1, Q+

2 vaø phöông trình ngoõ ra Z1 Z2.

Câu 19

Hoaøn taát maõ VHDL thöïc hieän heä tuaàn töï sau:

LIBRARY ieee;

USE iee.std_logic_1164.all;

ENTITY FSM IS

PORT (clock, reset, x: IN std_logic;

z: OUT std_logic);

END FSM;

ARCHITECTURE behavior OF FSM IS

TYPE state IS (A, B);

SIGNAL pr_state, nx_state: state;

BEGIN

regst: PROCESS(clock, reset)

BEGIN

IF reset = ’1’ THEN pr_state <= A;

ELSIF (clock = ’1’ and clock’event) THEN

pr_state <= nx_state;

END IF;

END PROCESS;

...

0

0 1

S2 10 S1 11

Z1

S0 00 = Q1Q2

X

Z2

Z1, Z2

0 1 X

X

B

11 ZX

= 1

1A

01

1

x/z = 1/1 A B

0/1, 1/0

0/1

Câu 20

Moät maïch hoaùn ñoåi maïng 2 daây (2-input permutation network). Maïch coù 2 ngoõ vaøo a,

b; ngoõ vaøo ñieàu khieån c vaø 2 ngoõ ra x, y. Maïch coù hoaït ñoäng nhö sau:

- Neáu c = 0 thì x = a vaø y = b.

- Neáu c = 1 thì x = b vaø y = a.

Haõy vieát maõ VHDL (söû duïng phaùt bieåu Process) moâ taû hoaït ñoäng cuûa maïch.

Câu 21

Moät heä toå hôïp coù ngoõ ra Z laø soá nhò phaân 4 bit (z3 z2 z1 z0); coù chöùc naêng choïn 1

trong 4 maõ nhò phaân 4 bit ngoõ vaøo: M, N, P hoaëc Q phuï thuoäc 2 ngoõ vaøo ñieàu khieån x1 vaø x0.

Vieát maõ VHDL thöïc hieän maïch naøy söû duïng component MUX 4 1 coù khai baùo

ENTITY:

Gôïi yù: - Moãi ngoõ ra zi choïn 1 trong 4 ngoõ vaøo mi, ni, pi, qi.

- Caùc ngoõ vaøo vaø M, N, P, Q vaø ngoõ ra Z khai baùo kieåu STD_LOGIC_VECTOR.

Câu 22

Cho maïch logic nhö hình veõ.

s1 s0 y

0 0 d0

0 1 d1

1 0 d2

1 1 d3

ENTITY MUX4 IS

PORT (d0, d1, d2, d3: IN

STD_LOGIC;

s1, s0: IN STD_LOGIC;

y: OUT STD_LOGIC);

END MUX4;

x1 x0 Z = z3 z2 z1 z0

0 0 M = m3 m2 m1 m0

0 1 N = n3 n2 n1 n0

1 0 P = p3 p2 p1 p0

1 1 Q = q3 q2 q1 q0

Mux21

D0 X2

D1

S

Y

Mux21

D0

D1

S

Y

D

10

X1

X0

F

a. Xác định biểu thức của hàm F theo X2, X1, X0

b. Thiết kế hàm F chỉ bằng các bộ cộng bán phần (Half-Adder HA)

c. Thiết kế hàm F chỉ bằng IC74138 và các cổng AND 2 ngõ vào.

Câu 23

Söû duïng JK.FF coù xung clock kích theo caïnh leân, ngoõ vaøo Preset vaø Clear tích cöïc

logic 0 (tích cöïc thaáp), thieát keá bộ ñếm song song (boä ñeám ñoàng boä) 3 bit QAQBQC (QC laø

LSB) coù giaûn ñoà traïng thaùi nhö hình veõ. Vẽ thêm mạch reset với trạng thái đầu là 111.

Câu 24

Hệ tuần tự gồm 1 ngõ vào X và 1 ngõ ra Z có mạch logic như hình vẽ

111

100

001 110

010

QAQBQC

D1

CK

Q1

Q1

CK

D0 Q0

Q0

X

Z

CLK

a. Xác định giản đồ trạng thái của hệ (1,5 điểm)

b. Hãy chuyển lại mạch trên bằng D-FF và PLA. (1,0 điểm)

Câu 25

Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE có

2 ngõ vào X1X0 (biểu diễn giá trị X là số nhị phân 2 bit) và 1 ngõ ra Z. Ngõ ra Z chỉ bằng 1

khi ngõ vào có gía trị X lớn hơn giá trị của nó trước đó.

Ví dụ: X1X0 = 00, 10, 01, 01, 11, 00, 00, 10, 11, 00, …

Z = 0, 1, 0, 0, 1, 0, 0, 1, 1, 0,

Chú ý:

- Trạng thái reset coi như là trạng thái có giá trị vào X1X0 = 00 và ngõ ra Z = 0.

- Trạng thái reset đặt tên là S0, các trạng thái tiếp theo là S1, S2, …

Câu 26

Viết mã VHDL (sử dụng lệnh IF) mô tả mạch logic theo sơ đồ ở câu 21.

Câu 27

a. Cho mạch tổ hợp được mô tả bằng mã VHDL:

Hãy cho biết chức năng của mạch này và ý nghĩa của các ngõ vào/ngõ ra. Giải thích ngắn gọn.

LIBRARY ieee;

USE iee.std_logic_1164.all;

ENTITY Cau_6 IS

PORT ( w: IN STD_LOGIC_VECTOR(1 DOWNTO 0);

E: IN STD_LOGIC;

Y: OUT STD_LOGIC_VECTOR (0 TO 3);

END Cau_6;

ARCHITECTURE A OF Cau_6 IS

SIGNAL EW: STD_LOGIC_VECTOR (2 DOWNTO 0);

BEGIN

EW <= E & W;

WITH EW SELECT

Y <= ”0111” WHEN ”000”,

”1011” WHEN ”001”,

”1101” WHEN ”010”,

”1110” WHEN ”011”,

”1111” WHEN OTHERS;

END A;

b. Cho máy trạng thái được mô tả bằng mã VHDL:

Hãy vẽ giản đồ trạng thái của máy trạng thái này.

LIBRARY ieee;

USE iee.std_logic_1164.all;

ENTITY Cau_6 IS

PORT (

clock, reset, x: IN std_logic;

z: OUT std_logic);

END Cau_6;

ARCHITECTURE B OF Cau_6 IS

TYPE state IS (S0, S1, S2);

SIGNAL pr_state, nx_state: state;

BEGIN

regst: PROCESS (clock, reset)

BEGIN

IF reset = ’1’ THEN

pr_state <= S0;

ELSIF falling_edge(clock)

THEN pr_state <= nx_state;

END IF;

END PROCESS;

nx_out: PROCESS (x, ps_state )

BEGIN

CASE ps_state IS

WHEN S0 =>

IF x = ’0’ THEN

z <= ’0’;

nx_state <= S0;

ELSIF

z <= ’0’;

nx_state <= S1;

END IF;

WHEN S1 =>

IF x = ’0’ THEN

z <= ’1’;

nx_state <= S2;

ELSIF

z <= ’1’;

nx_state <= S1;

END IF;

WHEN S2 =>

IF x = ’0’ THEN

z <= ’0’;

nx_state <= S2;

ELSIF

z <= ’1’;

nx_state <= S1;

END IF;

END CASE;

END PROCESS;

END B;