ザイリンクス背景説明資料 UltraScale アーキテクチャ

テラビットおよびテラフロップスまでのフル ライン レートのスマート処理で数百 Gbps レベルのシステム性能を管理するには、革新的なアーキテクチャ レベルのアプローチが必要です。これには、各トランジスタやシステム ブロックの性能を向上したり、システム内のブロック数をスケーリングしたりするだけでは不十分です。次の図に示すような業界の次世代高性能アプリケーションの大容量データ フローとインテリジェント パケット、DSP、または画像処理に対応するため、通信、クロッキング、クリティカル パス、インターコネクトを根本的に改良することが不可欠です。

UltraScale™ アーキテクチャは、完全にプログラム可能なアーキテクチャに最先端の ASIC テクノロジを導入することで、これらの課題に対処します。スケーラビリティは、20nm プレーナから 16nm FinFET とさらに次のテクノロジに及び、また、モノリシックから 3D IC まで対応しています。UltraScale アーキテクチャは、システムの全体的なスケーラビリティを制限するスループットおよびレイテンシの制限を解消するだけではなく、先進的ノードでシステム性能の最大のボトルネックであるインターコネクトに直接対処します。

ザイリンクス UltraScale アーキテクチャ： 業界初の ASIC クラス All Programmable アーキテクチャ

大容量データ フローおよびスマート処理のためのボトルネックの解消

低レイテンシ/高スループット

効率的なデザイン クロージャ性能低下なく 90% 超の使用率を実現

通信インターコネクトは最大のボトルネック

クロッキング

クリティカル パス

インターコネクト

ASIC クラスのプログラマブル アーキテクチャの必要条件

ザイリンクス背景説明資料 UltraScale アーキテクチャ

UltraScale アーキテクチャは、これまでに例のないレベルのインテグレーションと機能を提供し、極めて要求の厳しいアプリケーションで ASIC クラスのシステム レベル性能を発揮します。大規模な配線容量に合わせて調整され、Vivado® デザイン ツールを用いて同時最適化された UltraScale アーキテクチャは、性能を低下させることなく前例のないレベルの使用率（90%超）を実現します。

ザイリンクス次世代アーキテクチャで お客様の次世代アーキテクチャを実現ザイリンクスの UltraScale アーキテクチャには、数百もの設計拡張が盛り込まれています。これらの拡張は、機能的にも、実行速度的にも、1 ワット当たりの性能的にも、これまでにない性能を持つシステムを設計チームが作成できるよう、相乗効果的に組み合わされています。

UltraScale アーキテクチャと Vivado Design Suite を組み合わせることで、次のような次世代のシステム レベルの機能が実現されます。

• 低レイテンシで数テラビットのスループットに対応する幅広バスに最適化された大容量データ フロー

• カスケード接続された高度に最適化されたクリティカル パスと内蔵の高速メモリにより、DSP とパケット処理におけるボトルネックを解消

• 固定小数点および IEEE 754 規格の浮動小数点演算の性能と効率性を飛躍的に向上する 27x18 ビットの乗算器とデュアル加算器を搭載した拡張 DSP スライス

• 第 2 世代 3D IC システム インテグレーションおよび、新しい 3D IC ワイド メモリに最適化されたインターフェイスのためのダイ間帯域幅の増加

• 複数領域の ASIC ライクなクロッキングは、極めて少ないクロック スキューと高性能なスケーラビリティで低電力クロック ネットワークを実現

• ASIC クラス 100G イーサネット、Interlaken IP コアおよび PCIe® IP コアのハードIPコア化によって、最適化された次世代メモリ インターフェイシングのサポートを含む、大容量 I/O およびメモリ帯域幅のレイテンシの劇的な短縮を実現

• 幅広い機能要素間の静的および動的電力ゲーティングの電力管理により、使用電力を著しく低減

• AES ビットストリーム復号処理および認証、キー難読化、安全なデバイス プログラミングに対する先進的なアプローチによる次世代のセキュリティ

• 配線密集はVivadoツールの同時最適化によって、性能低下やレイテンシ増加を発生させることなく 90% を超えるデバイス使用率を実現

システム設計者は、さまざまな問題を解決するために、これらのシステム レベルの機能を多様な組み合わせで使用できます。これを、大容量データパス デザインを概略化した次のブロック図で示します。

この図では、総データ レートが Tbps 単位のデータ ストリームが左右から出入りします。I/O 伝送は、数 Gbps の範囲で動作する高速 SerDes トランシーバーによって行われます。数 Gbps のシリアル ストリームがチップに入ると同時に、チップ上のリソースのデータ フロー、配線、処理性能に合わせてファン アウトする必要があります。これらの次世代システムで要求される過酷なデータ レートでは、クロック スキュー、配線用大容量バス、管理システムの電力について極めて難しい問題が発生することがあります。

• モノリシックから 3D IC まで• プレーナから FinFET まで• ASIC クラスの性能

ザイリンクス次世代アーキテクチャで お客様の次世代アーキテクチャを実現

次世代高性能ターゲット アプリケーションの例

スマートなアプリケーション アーキテクチャ

要件

大容量パケット処理400Gbps 超のワイヤスピード

大容量データ フロー5Tbps 超

大容量I/O およびメモリ帯域幅5Tbps 超

大容量DSP 性能7TMAC 超

受動アレイ

デジタルアレイ

能動素子

OTNネットワーキング

デジタル ビデオ

無線通信

レーダー

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ASIC ライクなクロッキングを実現する UltraScale アーキテクチャUltraScale アーキテクチャの、複数領域の ASIC ライクなクロッキングを実現する機能を使用することで、システム レベル クロックを実質的にダイのどこにでも、最適な場所に配置できるようになり、システム レベル クロック スキューが 50% も削減されます。クロック駆動ノードを機能ブロックの中央に配置し、リーフ クロック セル間のクロック スキューのバランスを取ることで、数ギガビットのシステム レベル性能を制限する最もクリティカルなボトルネックの 1 つが解消されます。UltraScale アーキテクチャの ASIC ライクなクロッキング機能により、クロック配置に関する制約がなくなるとともに、システム設計において多数の独立した高性能、低スキューなクロック源を使用できるようになります。これは、次世代デザインに不可欠な要素です。この点は、旧世代のプログラマブル ロジック デバイスにおけるクロッキング スキームから大きく改善された点の 1 つです。

次世代の配線：大容量データ フローの課題を解決Vivado ソフトウェア ツールを用いて同時最適化された UltraScale アーキテクチャの次世代インターコネクト機能は、プログラマブル ロジック配線における真のブレークスルーといえます。ザイリンクスは、大容量のデータ フロー、数ギガビットのスマートなパケット処理、低レイテンシの数テラビットのスループットを要求する次世代アプリケーションを理解し、対応することに注力しました。その分析によって明らかになったのは、このようなデータ レートでは、インターコネクトがシステム性能に対する最大のボトルネックになるということです。

次のたとえ話を考えてみてください。街の中心部にある混雑した交差点をイメージします。車は北から南、南から北、東から西、西から東へと流れています。曲がろうとしている車もあります。これらすべての車が、同時に動こうとすると、通常は大変な交通渋滞が発生します。では、同じような交差点として、うまく設計された最新の高速道路やドイツのアウトバーンのインターチェンジを思い浮かべてください。道路設計者は、交差点の 1 地点から別の地点までスムーズに車を導く専用の傾斜路（高速車線）を用意しています。車は、速度を落とすことなく通過できます。交通渋滞は発生しません。

ザイリンクスは、このような「高速車線」を UltraScale アーキテクチャに導入しました。これらの新しい高速経路は、必ずしも隣接していないが、特定のデザインによって論理的に接続されている近くのロジック素子間のデータを運びます。その結果、UltraScale アーキテクチャが管理できるデータ量が劇的に増加しました（上記右図を参照)。

UltraScale アーキテクチャによる配線効率は、配線の密集が根本的にすべて解消されます。結果は単純で、配置できるなら、配線できるのです。これは、性能低下なし、システム レイテンシの増加なしの 90% を超えるデバイス使用率についても同様です。

大容量データ フローの課題

急激な IP トラフィックの増加が押し上げるデバイス帯域幅とデータ フローの要件

クロック スキュー

システム電力

大容

量バ

ス

ロジック素子の増加によって不足する配線経路

配線経路数は N に比例して増加 ロジック素子数は N の 2 乗で増加

高速経路と分析的同時最適化によってギャップがなくなり、90% の使用率を達成

第 1 世代ロジック：4経路：2

第 2 世代ロジック：9経路：4

第 3 世代ロジック：16経路：6

追加された高速経路配線

ロジック素子O(N2)

UltraScale アーキテクチャにおける高速経路の効果

インターコネクトの経路O(N)

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次の 2 つのグラフは、UltraScale アーキテクチャと対応する Vivado Design Suite の改良点が、システム性能とデバイス使用率に与えた影響を示しています。UltraScale アーキテクチャは、競合他社の PLD アーキテクチャが使用率、性能、レイテンシ、デザイン ターゲットを実現するためにかかる配置配線時間を従来どおりにトレードオフするのに比べて、まったく新しいレベルの使用率と性能を実現しました。

左側のグラフの緑色の部分は、デザインの複雑性やデバイス使用率とは関係なく、システムが UltraScale デバイス内に配置できるならば配線できることを示しています。左側のグラフの灰色の部分は、Vivado Design Suite が競合他社のデザイン ツールと比べ、いかなる使用率においても 2 ～ 12 倍速く実行できることを示しています。両方のグラフの緑色の部分は、Vivado Design Suite が大規模で複雑なシステム デザインを高い使用率で配置配線できる唯一のツールであることを示しています。同時に、右側のグラフの灰色の部分は Vivado Design Suite が競合他社と比べ、いかなる使用率においても 25 %も高速なデザインを生成できることを示

しています。Vivado Design Suite は、大容量データ フローおよび配線を扱う UltraScale アーキテクチャの能力と組み合わせることで、競合他社の手が及ばないデザイン空間において、さらに優れたシステム性能を発揮できます。

UltraScale アーキテクチャの 3D インテグレーションがすべてを強化新しい Virtex® UltraScale および Kintex® UltraScale ファミリ製品は、ザイリンクスのこの第 2 世代 3D IC アーキテクチャにおいて、コネクティビティ リソースの数と、関連するダイ間帯域幅が格段に増加しています。配線および帯域幅の大幅な増加と、新しい 3D IC ワイド メモリに最適化されたインターフェイスにより、次世代アプリケーションにおいて極めて高い使用率でのターゲット性能を実現できます。

高速でスマートな処理を実現ノイズからより多くの信号を抽出したい、もっとリアルな画像を作成したい、または留まることを知らないパケット トラフィックの増加に対応したい、などの要求はすべて、スマート処理性能の要件の拡大につながっています。同時に、実現可能なことに現実的な制限を設ける、経済的な枠組みの中でこれらの性能需要に応える必要性も常にあります。一言で言えば、市場は、低コストでより高いシステム性能を求めています。これは電子産業における変わることのない傾向です。ザイリンクスの UltraScale デバイスは、このような極めて幅広い要求に応えるのに最適です。

クリティカル パスの最適化を伴う新しい 27x18 ビット乗算器とデュアル加算器により、固定小数点および IEEE 754 規格の浮動小数点演算の性能と効率性が飛躍的に向上しました。倍精度浮動小数点演算のリソース使用の効率性が 1.5 倍に向上し、DSP リソース数が改善されたことで、UltraScale アーキテクチャは、アプリケーションに最適な価格帯で、テラ MAC レベルの処理性能とインテグレーションを求める次世代アプリケーションに対応できるようになりました。

また、UltraScale アーキテクチャは、エラー訂正および制御機能（ECC）、巡回冗長チェック（CRC）、フォワード エラー訂正機能（FEC） を含む数百 Gbps の速度で行われるパケット処理機能でよく発生するクリティカル パスのボトルネックへの対処にも最適化されています。改良された DSP サブシステムと、100 GbE MAC および Interlaken インターフェイスのハードIPコア化、さらにはザイリンクスの SmartCore パケット処理およびトラフィック管理 IP により、最適なフォーム ファクターで数百 Gbps のライン速度でのパケット処理が実現されます。

UltraSCALE

UltraSCALE

Vivado と UltraScale アーキテクチャ

30% 40% 50% 60% 70% 80% 90%

20%

10%

配線の複雑さ

2x

2-4x

4-12x

ザイリンクス 7 シリーズ - All Programmable デバイス

30% 40% 50% 60% 70% 80% 90%

デバイス使用率デバイス使用率

• 同じ消費電力で 1 ～ 2 倍の速度メリット• 低レイテンシで 1.5 倍の総スループット• 上記の性能ターゲットで 90% を超える配線性

Vivado のみ

性能の優位性

UltraScale アーキテクチャは、性能劣化なく優れた使用率を実現

ザイリンクス背景説明資料 UltraScale アーキテクチャ

大容量 I/O およびメモリ帯域幅の実現UltraScale アーキテクチャは、高速 SerDes トランシーバーにおいて、性能の著しい向上と消費電力の削減を同時に達成します。Virtex UltraScale デバイスは、次世代の SerDes トランシーバーが 5Tbps を超えるシリアル システム帯域幅に対応できるようにします。ASIC クラスの SerDes トランシーバーは、旧世代の堅牢な自動適応等化機能（自動ゲイン制御、連続時間線形等化、判定帰還等化、およびスライディング DFE）はそのままに、旧世代デバイスの SerDes トランシーバーよりも優れた柔軟性を持ちます。ザイリンクスの自動適応等化では、ビット誤り率を検出不可能なレベル（10 17 未満）に抑えながら、UltraScale SerDes トランシーバーによって高速バックプレーンを数ギガヘルツの速度で直接ドライブできます。

ザイリンクスの UltraScale アーキテクチャは、チップ上に複数の DDR3/4 対応の SDRAM メモリ コントローラーとハードIPコアDDR 物理層（PHY）ブロックを統合することで、新境地のメモリ インターフェイシングを実現します。UltraScale デバイスには、次のものが含まれます。

• より多くの SDRAM コントローラー

• より大容量の SDRAM ポート

• より高速なメモリ ポート

ハードIPコアSDRAM 物理層 PHY ブロックにより、読み取りレイテンシがソフト IPコア PHY と比べて 30% 短縮されます。また、DDR4 SDRAM を制御できるため、外部メモリ消費量が 20% 以上削減されます。

オンチップ ブロック RAM（BRAM）の性能は、電力消費を低減しながらシステム内の他のプログラマブル ブロックの性能に適合するよう、アーキテクチャ的な変更が加えられました。新しいアーキテクチャ的機能の 1 つにより、追加のオンチップ配線やロジック リソースを使用することなく大規模な高速 RAM アレイおよび FIFO を効率的に作成できるようになりました。

UltraScale アーキテクチャは、次世代システムの システム レベルの電力要件に対応UltraScale アーキテクチャは、All Programmable ロジック ファミリのこれまでの各世代における著しいシステム レベルの電力低減を行ってきた実績の上に成り立っています。消費電力の少ない半導体処理と、シリコンおよびソフトウェア テクニックによって実現された優れた静的および動的ゲーティングを組み合わせることで、ザイリンクスの 7 シリーズ FPGA ファミリに対してシステム全体の電力が最大 50% 低減され、すでに低電力 All Programmable デバイスの筆頭となっています。

消費電力低減の結果、温度管理要件の緩和を伴う低い消費電力バジェットか、速度の向上という 2 つのうちいずれかが得られます。これらは次世代アプリケーションの高まる要求に対応する上で鍵となる 2 つの項目です。

UltraScale セキュリティで、IP を保護し、改ざんを防ぐ5 世代を超えてセキュリティ ソリューションを提供し進化させてきた経験に基づいて開発された UltraScale All Programmable アーキテクチャにより、デバイスに搭載された IP をさらに保護し、改ざんを防ぐ複数の拡張セキュリティ機能を統合することにより安全なソリューションを提供するザイリンクスの強みがさらに強化されます。UltraScale アーキテクチャには、AES ビットストリーム復号処理および認証への強固で先進的なアプローチ、キー難読化機能の追加、プログラミング中に外部から暗号化キーにアクセスできる機能の排除などといったセキュリティ上の改良点が含まれます。その結果、変化し続ける次世代セキュリティ要件に対応し、業界をリードするソリューションが実現されます。

現在の FPGA コアの静的および動的電力バジェット

トランシーバーの電力

7 シリーズ

I/O の電力

動的電力

50% 低減

50% 低減

50% 低減

50% 低減最大静的電力

FPGA の低い電力バジェット

システム性能の向上

総電力

UltraScale アーキテクチャによる最も低い総消費電力

ザイリンクス背景説明資料 UltraScale アーキテクチャ

UltraScale と Vivado による同時最適化 = 予測可能な成功極めて要求の厳しいアプリケーションで、性能を低下させることなく 90% という前例のない使用率を達成しながら、これまでにないレベルのインテグレーション、機能、ASIC クラスのシステム レベル性能を実現するには、業界唯一の SoC 強化設計環境が必要になります。

ザイリンクス 7 シリーズ デバイス ファミリに導入された Vivado Design Suite は、UltraScale アーキテクチャを含む次の 10 年の All Programmable デバイスのために一から開発された SoC 強化デザイン環境です。Vivado は、プログラマブル システムのインテグレーションとインプリメンテーションにおける重要な設計ボトルネックに対処し、競合他社の設計環境と比べて最大 4 倍の生産性メリットを実現します。

次世代デザインに向けて極限の性能、インテグレーション、および結果品質（QoR）の目的を達成するには、デバイスの配置配線にまったく新しいアプローチが必要です。従来の FPGA 配置配線ツールは、主要な配置最適化アルゴリズムとしてアニーリング法に頼っていました。アニーリング法は、密集度や総配線長などのグローバル設計メトリックを考慮しません。数テラビットの性能を実現するには、実質的にクロック スキューが「ゼロ」の幅広バスを必要とします。総配線長や密集度を考慮しないアニーリング法などの配置配線アルゴリズムは適切な選択ではありません。

Vivado Design Suite は、多変数のコスト関数を使用して最適な配置を見つけます。これにより、90% を超えるデバイス使用率においても、性能を低下させることなく、配線可能なソリューションを素早く見つけられます。結果のばらつきが非常に少ないにもかかわらず、実行時間が他のソリューションと比べて著しく短いため、業界で例を見ないレベルの性能およびデバイス使用率を達成しながら、より少ない繰り返し回数でデザイン クロージャに到達できます。

UltraScale アーキテクチャとプロセス テクノロジプロセス テクノロジは、いかなるチップ アーキテクチャにおいても重要な検討事項です。ザイリンクスの UltraScale アーキテクチャは、複数のプロセス テクノロジに対応して設計されています。ザイリンクスと TSMC が共同開発した 28nm HPL（低電力、高性能）プロセス テクノロジは、ザイリンクス 7 シリーズ All Programmable デバイスの大成功の主な要因でした。この両社のパートナーシップの経験をもとに、ザイリンクスと TSMC は、初代ザイリンクス UltraScale All Programmable デバイスのために 20nm 20SoC プレーナ プロセスを開発しました。2013 年にファースト シリコンを製造予定です。

ザイリンクスが UltraScale アーキテクチャを開発したもう 1 つの目的として、20SoC の後に続くプロセス ノード、つまり 16FinFET について、さらなる性能、機能、および消費電力削減を引き出すことがあります。ここでも、ザイリンクスと TSMC 両社有数のエンジニアの才能を結集したザイリンクス独自の「FinFAST」開発プログラムによって、ザイリンクス UltraScale アーキテクチャと Vivado Design Suite は、TSMC 16FinFET プロセス テクノロジに同時最適化されました。その結果、ザイリンクスと TSMC は、第 2 世代の UltraScale All Programmable デバイスのファースト シリコンを 2014 年に製造予定です。

ザイリンクス Vivado Design Suite

ザイリンクス背景説明資料 UltraScale アーキテクチャ

TAKE THE NEXT STEPザイリンクスの UltraScale アーキテクチャの詳細については、japan.xilinx.com/ultrascale をご覧ください。

ザイリンクス株式会社＜東京＞〒141-0032 東京都品川区大崎 1-2-2アートヴィレッジ大崎セントラルタワー 4FTEL : 03-6744-7777（代）＜大阪＞〒532-0003 大阪市淀川区宮原 3-4-30ニッセイ新大阪ビル 13FTEL : 06-6150-5515（代）http://japan.xilinx.com

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©Copyright 2013 Xilinx, Inc. All rights reserved. ザイリンクスの名称およびロゴ、Virtex、Spartan、ISE は米国およびその他各国のザイリンクス社の登録商標および商標です。その他すべての名称はそれぞれの所有者に帰属します。

Printed in Japan

まとめテラビットおよびテラフロップスまでのフル ライン レートのスマート処理で数百 Gbps レベルのシステム性能を管理するには、新しいアーキテクチャ レベルのアプローチが必要です。ザイリンクスは、次世代高性能システムのニーズに対応するため、次世代の UltraScale アーキテクチャと Vivado Design Suite を開発しました。UltraScale アーキテクチャは、前例のないレベルの使用率（90% 超）で、性能を低下させることなく、大容量 I/O およびメモリ帯域幅、大容量データ フロー、大容量 DSP およびパケット処理性能を要求する極めて厳しい次世代アプリケーションで、ASIC クラスのシステム レベル性能を実現します。

UltraScale アーキテクチャは、All Programmable アーキテクチャの最先端の ASIC アーキテクチャ的な拡張を業界で初めて適用したものです。スケーラビリティは、20nm プレーナから 16nm の FinFET とさらに次のテクノロジに及び、モノリシックから 3D IC まで対応しています。TSMC の最先端のテクノロジと Vivado の次世代デザイン スイートによる同時最適化により、ザイリンクスは、1.5 倍 ～ 2 倍の信頼性のあるシステム レベル性能およびインテグレーションの提供において 1 年先を行っています。これは、競合他社の 1 世代先を行っていることと同じです。