UltraScale GTH トランシーバーを使用した SMPTE …...GTH トランシーバーと SMPTE UHD-SDI LogicCORE IP を合わせて使用するための制御ロジックを含むモジュールを提供

XAPP1248 (v1.2) 2015 年 8 月 14 日 japan.xilinx.com 1

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、新情報につきましては、必ず新英語版をご参照ください。

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概要放送業界向けの映像機器には、 SMPTE (Society of Motion Picture and Television Engineers) SDI (Serial Digital Interface) 規格が広く使用されています。このインターフェイスは、放送局スタジオや映像制作会社で使用されており、非圧縮のデジタル映像と多重音声チャネルなどの埋め込まれた補助データを共に伝送します。UHD-SDI と総称される 6G-SDI および 12-SDIは、 SDI 規格の新拡張版で、 Ultra HD (超高細精度) ビデオフォーマットおよび高フレームレートの HD ビデオフォーマットを伝送するために、より広い帯域幅を提供します。

ザイリンクスの LogiCORE™ IP SMPTE UHD-SDI は、デバイス固有の制御機能を持たない一般的な UHD-SDI 受信/送信データパスです。このアプリケーションノートでは、完全な UHD-SDI インターフェイスを構築するために、 UltraScale™GTH トランシーバーと SMPTE UHD-SDI LogicCORE IP を合わせて使用するための制御ロジックを含むモジュールを提供します。また、ザイリンクス UltraScale FPGA KCU105 評価ボードを使用する SDI の設計例を紹介します。

はじめにザイリンクスの LogiCORE IP SMPTE UHD-SDI (以下、 UHD-SDI コアという ) は、 UltraScale GTH トランシーバーと接続することで、 SMPTE SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI 規格をサポートする SDI インターフェイスを実装できます。 UHD-SDI コアと GTH トランシーバーを接続して完全な SDI インターフェイスを実装するには、ロジックを追加する必要があります。このアプリケーションノートでは、この付加的な制御ロジックとインターフェイスロジックについて説明し、必要となる制御モジュールおよびインターフェイスモジュールを Verilog ソースコードで提供します。

この資料に出てくる SDI とは、 SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI を総称する SMPTE ファミリのインターフェイス規格のことです。

UltraScale™ GTH トランシーバーは、 12G-SDI を含むすべての SDI ビットレートに対応できます。 CPLL の利用によってビットレートが制限され、 -1 スピードグレードの場合は 3G-SDI、 -2 および -3 スピードグレードの場合は 6G-SDI となります。スピードグレードとパッケージの各組み合わせでサポートされる GTH トランシーバーの大ラインレートは、『Kintex UltraScaleアーキテクチャデータシート : DC 特性および AC スイッチ特性』 [参照 16] の「GTH トランシーバーのスイッチ特性」のセクションを参照してください。

デバイス固有の制御ロジックの主な機能は次のとおりです。

• GTH トランシーバーのリセットロジック

• 5 つの SDI 規格をサポートするために、 GTH RX/TX シリアルクロック分周器を動的に切り換える機能

• HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI 規格の 2 つの異なるビットレートをサポートするために、 TX の基準クロックを動的に切り換える機能

° 1.485Gb/s および 1.485/1.001Gb/s (HD-SDI モードの場合)

° 2.97Gb/s および 2.97/1.001Gb/s (3G-SDI モードの場合)



• 12G-SDI 規格の 2 つの異なるビットレートをサポートするために、 RX の基準クロックを動的に切り換える機能


• GTH RXDATA および TXDATA ポート幅を動的に切り替える機能

° 20 ビット RXDATA および TXDATA (SD-SDI、 HD-SDI、および 3G-SDI モードの場合)

° 40 ビット RXDATA および TXDATA (6G-SDI および 12G-SDI モードの場合)

アプリケーションノート : GTH トランシーバー、 UltraScale アーキテクチャ

XAPP1248 (v1.2) 2015 年 8 月 14 日

UltraScale GTH トランシーバーを使用した SMPTE SDI インターフェイスの実装著者 : Gilbert Magnaye、 John Snow

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1248&Title=UltraScale%20GTH%20%26%2312488%3B%26%2312521%3B%26%2312531%3B%26%2312471%3B%26%2312540%3B%26%2312496%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20SMPTE%20SDI%20%26%2312452%3B%26%2312531%3B%26%2312479%3B%26%2312540%3B%26%2312501%3B%26%2312455%3B%26%2312452%3B%26%2312473%3B%26%2312398%3B%26%2323455%3B%26%2335013%3B%20%28XAPP1248%29&releaseVersion=1.2&docPage=1

はじめに


• SD-SDI モードの場合にデータを回復させるデータリカバリユニット

• RX が整数フレームレート信号 (1.485Gb/s および 2.97Gb/s などのラインレート ) または分数フレームレート信号(1.485/1.001Gb/s および 2.97/1.001Gbs などのラインレート ) のいずれを受信しているかを判断する RX ビットレート検出機能

このアプリケーションノートでは、GTH トランシーバー用制御モジュールのインスタンス、GTH チャネルインスタンス、および UHD-SDI コアのインスタンス、およびそれらに必要な接続を含むラッパーファイルも提供しています。これを利用することで、 SDI インターフェイスを簡単に構築できます。

このアプリケーションノートで使用される用語については、「用語解説」を参照してください。図 1 の簡略ブロック図では、さまざまなコンポーネントを組み合わせて SDI インターフェイスを形成していることを示しています。

• UHD-SDI コアは、 Vivado® IP カタログから利用可能な SMPTE UHD-SDI コアを指しています。

• 制御モジュールとは、 GTH トランシーバーが SMPTE UHD-SDII コアを使用して SDI インターフェイスを実装する際に必要となるさまざまなデバイス固有の機能を実装するモジュールです。このアプリケーションノートでは、制御モジュールをソースコード形式で提供します。

• GTH Wizard IP は、 1 つの GTHE3_CHANNEL トランシーバーとそれに対応した制御モジュールを含む UltraScaleTransceiver Wizard モジュールです。このラッパーは、 Vivado IP カタログから利用可能な UltraScale FPGAs TransceiverWizard で生成されます。

• SDI Wrapper は、 UHD-SDI コア、 GTH ウィザード IP、および制御モジュールをインスタンシエートして相互接続するためのラッパーモジュールです。このアプリケーションノートでは、SDI Wrapper をソースコード形式で提供します。

• SDI Wrapper Support モジュールには、 1 つの GTH クワッドに対して SDI Wrapper インスタンスが 1 つとGTHE3_COMMON プリミティブが 1 つ含まれています。このラッパーは各クワッドに 1 つインスタンシエートし、QPLL クロック、基準クロック、ロック出力は、同じクワッドで違うチャネルにある SDI Wrapper へ接続する必要があります。 SDI アプリケーションで QPLL を使用しない場合、このラッパーは必要ありません。

図 1 について説明します。

1. オプションのオーディオエンベッダーは単独コアであり、 UHD-SDI コアには含まれていません。また、このアプリケーションノートでは説明していません。

X-Ref Target - Figure 1

図 1 :一般的な SDI RX/TX インターフェイスのブロック図



機能


機能UHD-SDI コアの製品ガイドには、UHD-SDI コアのすべての機能およびコアでサポートされる SMPTE 規格が記載されています。詳細は、製品ガイドを参照してください。また、製品ガイドでは、さまざまな SDI モードで動作するコアの入力/出力のタイミング図も示しています。

この資料では、多重化されていない SDI データストリームのことを「基本データストリーム」と呼びます。たとえば、HD-SDI 信号は 2 つの基本データストリーム (通常、 Y データストリームと C データストリーム) で構成されており、 10ビットの仮想 HD-SDI インターフェイスに多重化されます。同様に、 3G-SDI level A 信号も 2 つの基本データストリーム (データストリーム１とデータストリーム 2) で構成されており、10 ビットの仮想 3G-SDI インターフェイスに多重化されます。 3G-SDI level B 信号の場合は、各 HD-SDI 信号に Y データストリームと C データストリームがある 4 つの基本データストリームで構成されており、3G-SDI level B インターフェイスに集約されます。この 4 つの基本ストリームは、10 ビットの仮想 3G-SDI インターフェイスに多重化され、 4 ウェイインターリーブとなります。 6G-SDI と 12G-SDI では、１つのSDI インターフェイスで大 16 の基本データストリームをインターリーブが可能です。この資料では、 UHD-SDI コア名および UHD-SDI ラッパーのポート名で、これらのデータストリームを ds1 ～ ds16 としています。

UHD-SDI コアの TX および RX は、データストリーム入力/出力で多重化されていない基本データストリームのみを受信/送信します。データストリームの多重化/逆多重化は、 UHD-SDI コア内で実行され、コアの外で実行するものではありません。ただし、 SD-SDI は例外です。 ST 259 SD-SDI 規格は、 Y コンポーネントと C コンポーネントを両方伝搬するシングルデータストリームを定義します。これは、複数の EAV と SAV がインターリーブされていないため、 UHD-SDI コアでは基本データストリームと見なされます。

UHD-SDI コアは、ネイティブビデオフォーマットと基本データストリーム間のマッピングを行いません。ユーザーアプリケーションは、 UHD-SDI トランスミッターへ基本データストリームを送信する前に、これらのストリームに対して必要なビデオマッピングを行い、その後、 UHD-SDI レシーバーによって出力された基本ストリームからビデオイメージを再度構築する必要があります。SD-SDI と単一リンク HD-SDI 上のすべてのビデオフォーマット、および 3G-SDI level A の1080p 50、 59.94、 60Hz 4:2:2 YCBCR 10 ビットビデオの場合、これらのフォーマットのデータストリームと、 UHD-SDI コアへ入力または出力される基本データストリームに 1 対 1 となっているため、マッピングは必要ありません。これは、 2つの HD-SDI ビデオフォーマットが 1 つの 3G-SDI インターフェイスに集約されるデュアルストリームモードの 3G-SDIlevel B-DS にも当てはまります。デュアルリンク HD-SDI、 3G-SDI level B-DL、マルチリンク 3G-SDI、 6G-SDI、および12G-SDI の場合、基本データストリームに対するビデオフォーマットのマッピングが必要であり、これは UHD-SDI コアでは行われません。

6G-SDI の場合、 UHD-SDI コアは大 8 個の基本データストリームをサポートします。 12G-SDI の場合、 UHD-SDI コアは大 16 個の基本データストリームをサポートします。 SMPTE 6G-SDI および 12G-SDI のマッピングに関する資料では、

「データストリーム」という用語が、多重化されたデータストリームと多重化されていない (基本) データストリームの両方に対して使用されているため、各マッピング方法で使用される基本データストリーム数を判断する際は注意が必要です。伝送されるデータフォーマットによって、 6G-SDI インターフェイス上では 4 個または 8 個の基本データストリームがインターリーブされ、 12G-SDI インターフェイス上では 8 個または 16 個の基本データストリームがインターリーブされます。 16 ウェイインターリーブは、デュアルリンク 12G-SDI でのみ可能です。 UHD-SDI TX は、 tx_mux_pattern ポートを使用して入力でアクティブなストリーム数を把握する必要があります。 UHD-SDI RX は、入力される SDI 信号に含まれる基本データストリーム数を自動で判断し、それらのデータストリームを適切に逆多重化して、入力信号に含まれる基本データストリーム数を rx_active_stream ポートに示します。

UltraScale GTHトランシーバーを使用して SDI インターフェイスを実現

このセクションでは、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 13] を補足する内容を提供します。ここでは、 UHD-SDI アプリケーションに重要な GTH トランシーバーの機能および動作要件を中心に説明します。

GTH トランシーバーポートの命名は『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576) [参照 13]で使用されている規則に従います。この規則は、ポートのベース名にのみ使用します。 GTH ウィザードモジュールの作成に UltraScale FPGAs Transceiver Wizard を使用した場合、すべての入力ポートには、名前の後ろに _in が追加され、すべての出力ポートには _out が追加されます。たとえば、この資料で txpllclksel となっているポートは、 GTH ラッパー内での実際の名前は txpllclksel_in となります。





GTH トランシーバーを使用するアプリケーションでは、いくつかのクロックが必要です。データストリームにデータを追加したり削除してクロックを補正できない SDI プロトコルでは、アプリケーション内でクロックがどのように生成および使用されるかに細心の注意が必要です。GTH トランシーバーを駆動するには基準クロックが必要です。GTH トランシーバークワッドにある PLL (位相ロックループ) が基準クロックを使用して、各トランシーバーの受信部および送信部用のシリアルクロックを生成します。「GTH トランシーバーの基準クロック」で詳しく説明するように、 GTH トランスミッターのシリアルビットレートは、供給される基準クロックの整数倍となります。さらに、 SDI トランスミッターデータパスの入力に与えられるビデオデータレートは、 GTH トランスミッターで使用される基準クロック周波数と正確に一致する (または正確な整数倍となる ) 必要があります。したがって、送信されるビデオストリームのデータレートへ周波数が確実に固定するように、トランスミッターの基準クロックを生成する設計を行う必要があります。

UltraScale FPGAs Transceiver Wizard で GT IP を生成するときにトランスミッターのユーザークロッキングネットワークヘルパーブロックを有効化すると、GTH トランスミッターのクロッキングはこのブロックで管理されます。ヘルパーブロック内の BUFG_GT で txusrclk および txusrclk 出力が駆動され、その周波数は、 GTH トランスミッターの txdata ポートへ供給されるデータのワードレートと同じになります。 txusrclk および txusrclk は、シリアルクロックが PLL によってワードレートと等しくなるように分周されることで、GTH トランスミッター内で生成されます。トランスミッターのユーザークロッキングネットワークヘルパーブロックの詳細は、『UltraScale FPGAs Transceivers Wizard LogiCORE IP 製品ガイド』(PG182) [参照 15] を参照してください。

ただし、GTH レシーバーの基準クロックは入力される SDI 信号のビットレートと正確な関係を持つ必要はありません。これは、 GTH レシーバーのクロックデータリカバリ (CDR) ユニットが、大 ±1,250ppm ( 6.6Gbps)、つまり基準クロック周波数による設定どおりに公称ビットレートから ±200ppm (> 8.0Gbps) でビットレートを受信できるためです。このため、入力される SDI 信号と正確な周波数関係を持たないローカルのオシレーターでレシーバー基準クロックが生成可能になります。 GTH レシーバーは、入力される SDI ビットレートに周波数ロックされたリカバリクロックを生成します。これらのクロックは、GTH Wizard IP からレシーバーのユーザークロッキングネットワークヘルパーブロックの rxusrclk および rxusrclk2 ポートに出力され、 BUFG_GT で駆動されます。後ほど詳しく説明しますが、 rxusrclk と rxusrclk2 は、 SD-SDI信号を受信する場合を除いて、すべての SDI ラインレートを受信する際の真のリカバリクロックです。

SDI アプリケーションには、もう 1 つクロックが必要です。これはフリーランニングの固定周波数クロックであり、 GTHトランシーバーの DRP (ダイナミックリコンフィギュレーションポート ) 用クロックとして使用されます。通常、これと同じクロックが SDI Wrapper の制御モジュールに供給され、タイミング制御に使用されます。このクロックの有効な周波数範囲は UltraScale FPGAs Transceiver Wizard で示され、通常は 3.125 ～ 200MHz です。このクロックの周波数は、 SDI アプリケーションのその他のクロックやデータレートに対して特定の関係持つ必要はありません。 SDI モードを変更した際に、このクロックの周波数を変更しないでください。常に同じ公称周波数で動作する必要があります。また、 SDI アプリケーションが動作中は停止できません。このクロックは、デバイス内のすべての SDI インターフェイスで使用可能です。

rxusrclk および txusrclk の周波数は、 SDI モードや GTH トランシーバーの rxdata および txdata のポートの幅に依存します。この関係は、GTH トランシーバーのアーキテクチャによって固定されています。場合によって、データストリームのデータレートがクロック周波数よりも低くなることがあるため、 RX と TX はクロックイネーブルを使用して、データストリーム伝送データレートを調整します。表 1 に、各 SDI モードにおけるアクティブデータストリーム数、 rxdata/txdataポート幅、 rxoutclk/txoutclk 周波数、およびクロックイネーブルを示します。クロックイネーブルは、 2 データワードサイクルでクロックイネーブルがアサート中のクロック数として表わされます。つまり、 1/1 はクロックサイクルごとにクロックイネーブルがアサートされることを意味し、2/2 は 2 クロックサイクルに 1 回クロックイネーブルがアサートされ(50% デューティサイクル)、4/4 は 4 クロックサイクルに 1 回クロックイネーブルがアサートされること (25% デューティサイクル) を意味します。また、 5/6 は、 5 クロックまたは 6 クロックサイクルのいずれかに 1 回クロックイネーブルがアサートされ、平均すると 5.5 クロックサイクルに 1 回となります (クロックイネーブルのハイパルス間に 1 インスタンスの 5 クロックサイクル、それに続いてクロックイネーブルのハイパルス間に 1 インスタンスの 6 クロックサイクルが来るパターンが繰り返される )。





GTH トランシーバーの基準クロック

UltraScale GTH トランシーバーはクワッドに分けられています。各クワッドには 4 つの GTHE3_CHANNEL トランシーバープリミティブ、および 2 つのクワッド PLL (QPLL0 と QPLL1) を含む GTHE3_COMMON プリミティブが 1 つあります (図 2参照)。 QPLL0 および QPLL1 で生成されたクロックは、クワッド内の 4 つすべてのトランシーバーへ分配されます。各GTHE3_CHANNEL には、チャネル PLL (CPLL) と呼ばれる専用の PLL があり、そのトランシーバーの RX および TX へのみクロックを供給できます。クワッド内の各 RX と TX ユニットでは、クロックソースとして QPLL0 または QPLL1 のいずれかまたは両方を使用すべきか、または CPLL を使用すべきかを個別に設定できます。さらに、この RX/TX ユニットは、クロックソースを QPLL0、 QPLL1、 CPLL 間で動的に切り換え可能です。このコンフィギュレーションと動的切り換え機能は、 SDI アプリケーションに特に有効です。

重要 : CPLL と QPLL はそれぞれ、大ラインレートが 6.25Gbps および 16.375Gbps です。つまり、 QPLL は 12G-SDI まで対応できますが、 CPLL は 6G-SDI ラインレートまでしかサポートできません。 -1 スピードグレードの UltraScale GTH トランシーバーの場合、 CPLL の大ラインレートは 4.25Gbps であるため、サポートは大 3G-SDI に制限されることに留意してください。この制限があるのは -1 スピードグレードデバイスのみです。詳細は、『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892) [参照 16] の「GTH トランシーバーのスイッチ特性」のセクションを参照してください。

表 1 : クロック周波数とクロックイネーブルの要件

SDI モードアクティブな

データストリームRX/TXDATA ビット幅 RX/TXOUTCLK 周波数クロックイネーブル

SD-SDI 1 20 148.5MHz 5/6

HD-SDI 2 20 74.25 または 74.25/1.001MHz 1/1

3G-SDI A 2 20 148.5 または 148.5/1.001MHz 1/1

3G-SDI B 4 20 148.5 または 148.5/1.001MHz 2/2

6G-SDI 4 40 148.5 または 148.5/1.001MHz 1/1

6G-SDI 8 40 148.5 または 148.5/1.001MHz 2/2

12G-SDI 8 40 297 または 297/1.001MHz 2/2

12G-SDI 16 40 297 または 297/1.001MHz 4/4





一般的な UHD-SDI アプリケーションでは、 9 つの異なるビットレートをサポートするために GTH トランシーバーが必要です。

• 270Mb/s (SD-SDI の場合)

• 1.485Gb/s (HD-SDI の場合)

• 1.485/1.001Gb/s (HD-SDI の場合)

• 2.97Gb/s (3G-SDI の場合)

• 2.97/1.001Gb/s (3G-SDI の場合)


• 5.94/1.001Gb/s (6G-SDI の場合)


• 11.88/1.001Gb/s (12G-SDI の場合)

GTH トランシーバーの RX 部に含まれる CDR ユニットは、6.6Gb/s 未満の基準周波数から大 ±1250ppm のビットレートを受信できます。 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI には、正確に 1000ppm 異なる 2 つのビットレートがあります。 HD-SDI、 3G-SDI、および 6G-SDI の場合、 1 つの基準クロック周波数を使用して両方のビットレートを受信すること


図 2 : UltraScale GTH トランシーバーのクワッドコンフィギュレーション





が可能です。これと同じ基準クロック周波数で SD-SDI の受信も可能です。つまり、 12G-SDI を除くすべての SDI モードで必要な RX 基準クロック周波数は 1 つのみです。一方、 12G-SDI レートの場合は、 CDR ユニットの基準クロック周波数に対する許容誤差がわずか ±200ppm であるため、2 つの 12G-SDI ビットレートを受信するには 2 つの異なる基準クロック周波数が必要二なります。これらの 2 つの基準クロック周波数は通常、 148.5MHz で 11.88Gb/s を受信し、 148.5/1.001MHzで 11.88/1.001Gb/s を受信します。

このため、ほとんどの SDI アプリケーションでは、 2 つの基準クロックを GTH クワッドへ供給します。通常、 2 つの基準クロックの組み合わせは 148.5MHz と 148.5/1.001MHz です。このアプリケーションノートの説明ではこの 148.5MHz と148.5/1.001MHz 基準クロック周波数を使用します。

GTH トランシーバーの基準クロックソースは、アプリケーションによって異なります。レシーバーの基準クロックソースは、入力される SDI ビットレートと正確に一致する必要がないため、ローカルのオシレーターで対応できます。一方、GTH トランスミッターのラインレートは、常に基準クロック周波数の整数倍であるため、トランスミッターの基準クロック周波数は、送信されるデータのデータレートと正確な関係を持つ必要があります。ほとんどの場合、トランスミッターの基準クロックはゲンロック PLL で生成されるため、スタジオのビデオ基準信号から GTH トランスミッターラインレートを生成します。 SDI パススルー接続などの場合、トランスミッターラインレートは、 SDI 信号を受信している GTH レシーバーのリカバリクロックから生成されます。そのような場合、トランスミッターの基準クロックとして使用する前に、外部 PLL でリカバリクロックのジッターを軽減する必要があります。

一般的な UHD-SDI アプリケーションでは、 2 つの基準クロックが QPLL0 と QPLL1に接続されます。クワッド内の各トランシーバーの RX ユニットと TX ユニットは、その時点で必要なビットレートに従って PLL クロックを動的に切り替えます。PLL の TX および RX ユニットシリアルクロックソースの選択には、GTH txsysclksel および rxsysclksel ポートを使用します。図 3 に、この一般的な SDI アプリケーションのコンフィギュレーションを示します。図 3 では、インプリメンテーションで動的に使用されないマルチプレクサーを配線に置き換えており、クワッド間の基準クロック配線は表示していません。１つの 12G-SDI ビットレートのみサポートするアプリケーションでは、一方の基準クロックを CPLL へ接続し、もう一方を QPLL0/1 へ接続することができます。

また、各 GTH RX および TX ユニットには、選択したクロックを指定可能な 2 の累乗の整数値で分周するシリアルクロック分周器があります。これによって、たとえば、クワッド内のすべての RX ユニットは QPLL からの同じクロック周波数を使用しながらも、異なるシリアルクロック分周値を用いて異なるラインレートで動作できるようになります。 3G-SDI、6G-SDI、および 12G-SDI ビットレートは HD-SDI、 3G-SDI、および 6G-SDI ビットレートの 2 倍の速度となるため、この機能は SDI インターフェイスに非常に有効です。 270Mb/s SD-SDI の場合、 GTH トランシーバーは 11 倍のオーバーサンプリングテクニックによって 3G-SDI ラインレートで動作します。RX および TX ユニットでは、 2 の累乗値で指定した異なる 4 つの分周器を用いてクロックソースを分周できるため、基準クロック周波数を 2 つ使用するだけですべての SDI ビットレートの送受信が可能です。

RX および TX ユニットのシリアルクロック分周器の値は、RXOUT_DIV および TXOUT_DIV 属性を利用して DRP から動的に変更可能です。

図 3 に示すコンフィギュレーションは、ほとんどの SDI アプリケーションに適なソリューションです。その理由は、次のとおりです。

• レシーバーは、 QPLL0 と QPLL1 を使用してすべての SDI ビットレートを受信でき、基準クロックから生成されたシリアルクロックをクワッド内のすべてのレシーバーへ供給します。

• トランスミッターは、サポートされているすべての SDI ビットレートで送信するのに必要な 2 つのシリアルクロックを得るため、 QPLL0 と QPLL1 からのクロックを動的に切り換えることができます。

• クワッド内の 4 つのレシーバーと 4 つのトランスミッターは完全に独立しているため、それぞれ異なる SDI ビットレートで動作でき、ほかの RX や TX ユニットへ干渉することなくビットレートを動的に切り換えることも可能です。

• ゲンロック機能を搭載したアプリケーションでは、新のゲンロック PLL が同期基準入力信号から 2 つの基準クロック周波数を同時に提供できます。






1. GTH RX インターフェイスおよび内部ビット幅は、現時点での SDI モードとデータストリームのインターリーブパターンに応じて、 RX_DATA_WIDTH および RX_INT_DATAWIDTH DRP 属性を使用して動的に変更されます。

2. GTH TX インターフェイスおよび内部ビット幅は、現時点での SDI モードとデータストリームのインターリーブパターンに応じて、 TX_DATA_WIDTH および TX_INT_DATAWIDTH DRP 属性を使用して動的に変更されます。

SDI アプリケーションによっては、SDI トランスミッターが同じ公称ビットレートで送信していても、わずかに異なるビットレートで動作する場合があります。これは、各 TX のビットレートが、関連する SDI RX で受信される SDI のビットレートと正確に一致しなければならない SDI ルーターで見られます。同じ公称ビットレートで送信する 2 つのトランスミッターの実際のビットレートには、数 ppm の差があります。このようなアプリケーションは、各 TX ユニットが CPLLを排他的に使用できる UltraScale GTH のクワッドアーキテクチャによってサポートできますが、これには各 CPLL に専用の基準クロック周波数を供給する必要があり、その上、使用可能な GTH 基準クロック入力数には制限があります。基準クロック入力は各 GTH クワッドに 2 つずつあります。クワッドは上下クワッドからの基準クロックを使用できるため、デバイス内の複数の GTH クワッドに 5 つの異なる基準クロック周波数 (RX ユニットに 1 つ、 4 つの TX ユニットに 4 つ) を供給できますが、デバイス内の GTH TX すべてが独自の基準クロックを持つには、基準クロック入力数が足りません。このような場合、そのシリアルクロックの周波数から ± 数百 ppm で GTH TX をプルできる PICXO テクニックが非常に有効です。このため、各 SDI TX のビットレートが受信される SDI 信号のビットレートと個別にロックする必要があるアプリケーションでは、図 3 に示す一般的な基準クロックを利用して実装し、さらに PICXO テクニックを利用して各 GTH TXにそれぞれの SDI トランスミッターの正確なビットレートを設定します。このアプリケーションノートでは、 PICXO について説明していません。 PICXO の使用については、ザイリンクステクニカルサポートまでお問い合わせください。


図 3 : SDI 用の GTH 基準クロックのインプリメンテーション (一般的な場合)





リセット

GTH トランシーバーには、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 [参照 13] で説明されているとおり、非常に特殊なリセット要件があります。 GTH トランシーバーでは、 PLL のリセットと GTH トランシーバーのリセット (gttxreset および gtrxreset) を注意深く調整する必要があります。この調整は、UltraScale FPGAs Transceiver Wizard を使用して GTH トランシーバーを生成する際に、クロッキングネットワークとリセットコントローラーヘルパーブロックを有効にすると簡単になります。リセットコントローラーヘルパーブロックが、複雑な GTH トランシーバーのリセットシーケンスに対応するよう調整します。このアプリケーションノートで提供する制御モジュールは、すべての UHD-SDIコアコンフィギュレーションアップデート用のリセットアサーションを管理し、 GTH トランシーバーが確実かつ適切に動作するようにします。

GTH TX のリセット

UltraScale FPGAs Transceiver Wizard は、 GTH トランシーバーの TX 部をリセットするために 3 つの方法を提供します。

• gtwiz_reset_all_in : アクティブ High 信号であり、TX と RX 部の PLL、および GTH トランシーバーのアクティブなデータ方向をリセットするユーザー信号です。このリセットは、TX および RX GTH 部に影響を与えるため、通常はスタートコンディション中はアサートされます。

• gtwiz_reset_tx_pll_ および _datapath_in : アクティブ High 信号であり、 GTH トランシーバーの TX データ方向および関連する PLL をリセットするユーザー信号です。特に、 TX PLL の基準クロックが変更されたときには、このリセットが有用です。

• gtwiz_reset_tx_datapath_in : アクティブ High 信号であり、トランシーバープリミティブの TX データ方向をリセットするユーザー信号です。このリセット信号は、 tx_mode、 tx_m、および tx_mux_pattern ポートの少なくとも 1 つが変更されると、 SDI TX アプリケーションに対してアサートされます。

QPLL と CPLL を使用する場合、これらの 2 種類の PLL の動作周波数範囲は異なります。SDI アプリケーションでは、QPLLからのシリアルクロックは、 CPLL からのシリアルクロックの 2 倍の周波数となります。このため、 SDI Wrapper の tx_m入力ポートが変更されて、 2 つの PLL 間で GTH TX の動的切り替えが要求されるとき、トランスミッターが同じ SDI モードのままの場合には、TXOUT_DIV DRP 属性を介してシリアルクロック分周器を動的に変更する必要があります。たとえば、シリアルクロックソースとして QPLL を使用する 1.485Gb/s の HD-SDI ビットレートから、シリアルクロックソースとして CPLL を使用する 1.485/1.001 の HD-SDI ビットレートへ切り替える場合には、 txsysclksel ポートと TXOUT_DIVDRP 属性の両方を変更する必要があります。ただし、 SDI Wrapper の tx_mode 入力ポートで選択された SDI モードが tx_mポートと同時に変更される場合、シリアルクロック分周器の変更が必要とは限りません。たとえば、 CPLL を使用するHD-SDI モードから QPLL を使用する 3G-SDI モードへ変更する場合、CPLL から QPLL への変更ではシリアルクロック周波数が必然的に増加し、結果としてラインレートが 2 倍になるため、 Txrate ポートを変更する必要はありません。

tx_mode ポートは、 GTH トランシーバーのデータ幅に影響します。たとえば、 6G-SDI または 12G-SDI の場合、内部データ幅とインターフェイスデータ幅は 4 バイトと 40 ビットにそれぞれ変更する必要があります。ビットレートがより低い場合は、これらのパラメーターは 2 バイトおよび 20 ビットに設定されます。 UHD-SDI TX と GTH トランシーバーの TX部のデータ幅は常に一致する必要があります。これらは、 GTH トランシーバー内のインターフェイス幅と内部データ幅の設定に使用する RX_DATA_WIDTH および RX_INT_DATAWIDTH DRP 属性を変更して一致させることができます。

tx_mode と tx_m は、 SDI Wrapper の独立した入力ポートであるため、これらのポートの一方が変更された場合には、txsysclksel ポート、 TXOUT_DIV、 RX_DATA_WIDTH、および RX_INT_DATAWIDTH DRP 属性が動的に変更される前に、わずかなセトリング遅延が適用されます。この遅延によって、もう一方のポートが変更されるまでに短い時間が与えられるため、この間に TX 制御ロジックはこれらのポートおよび DRP 属性の変更が必要であるかを判断します。

SDI Wrapper には TX 部のリセット入力が 2 つあります。

• tx_rst_in : High にアサートされると、 UHD-SDI コアの SDI TX データパス、 TX コントローラーモジュール、およびGTH トランシーバーの TX 部をリセットします。

• gth_wiz_reset_tx_pll_and_datapath_in : High にアサートされると、 TX に関連する PLL をリセットしてから、 GTH トランシーバーの TX 部をリセットします。

GTH RX のリセット

TX 部と同様に、ユーザーアプリケーションでは、このセクションで説明したすべての RX リセットと動的変更動作が互いに干渉しないように SDI 制御モジュールによって慎重に調整されます。

UltraScale FPGAs Transceiver Wizard は、 GTH トランシーバーの RX 部をリセットするために 3 つの方法を提供します。





• gtwiz_reset_all_in : アクティブ High 信号であり、TX と RX 部の PLL、および GTH トランシーバーのアクティブなデータ方向をリセットするユーザー信号です。このリセットは、TX および RX GTH 部に影響を与えるため、通常はスタートコンディション中はアサートされます。

• gtwiz_reset_rx_pll_and_datapath_in : アクティブ High 信号であり、 GTH トランシーバーの RX データ方向および関連する PLL をリセットするユーザー信号です。特に、 RX PLL の基準クロックが変更されたときには、このリセットが有用です。

• gtwiz_reset_rx_datapath_in : アクティブ High 信号であり、トランシーバープリミティブの RX データ方向をリセットするユーザー信号です。このリセット信号は、 rx_mode、 rx_m、および rx_active_streams ポートの少なくとも 1 つが変更されると、 SDI RX アプリケーションに対してアサートされます。

CPLL および QPLL は、 6.6Gbps ビットレートに対して ±1250ppm の許容範囲があるため、 1 つの CPLL または QPLL でSD-SDI から 6G-SDI のすべてのビットレート (0ppm および 1000ppm) をサポートします。一方、 12G-SDI の場合は、 2 つのビットレートをサポートするために、 GTH トランシーバーの QPLL0 と QPLL1 の両方が必要になります。つまり、12G-SDI アプリケーションでは、 11.88Gbps から 11.88/1.001Gbps へ、またはその逆方向へ切り替える際に、 rxsysclksel を変更する必要があります。

SDI モード (SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI) を変更すると、 4 つの項目 (rxcdrhold ポート、イコライゼーションの有効化/無効化 (LPM および DFE)、 RXCDR_CFG 属性、 RXOUT_DIV、 RX_DATA_WIDTH、およびRX_INT_DATA_WIDTH 属性) を 1 つまたは複数を変更する必要があります。 RXCDR_CFG2、 RXOUT_DIV、RX_DATA_WIDTH、および RX_INT_DATA_WIDTH 属性は、 DRP を介して変更されます。 RX SDI モードが SD-SDI の場合は、 rxcdrhold ポートを High にアサートします。 LPM および DFE は、 SD-SDI の場合に無効に設定し、その他の SDI ラインレートの場合に有効に設定します。 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI へ切り替えて現在のラインレートにCDR を適化すると、 RXCDR_CFG2 属性が変更されます。 RXOUT_DIV 属性は、 GTH RX 用のシリアルクロック分周器を制御します。 GTH RX は、これらの 4 つのいずれかに動的変更された後、 GT Wizard の gtwiz_reset_rx_datapath_in ポートを使用してリセットする必要があります。 SDI モードの変更シーケンスでこれらの１つ以上が変更される場合は、すべての変更が行われた後に gtwiz_reset_rx_datapath_in を１サイクル間アサートする必要があります。

SDI Wrapper には RX 部のリセット入力が 2 つあります。

• rx_rst_in : High にアサートされると、 UHD-SDI コアの SDI RX データパス、 RX コントローラーモジュール、およびGTH トランシーバーの RX 部をリセットします。

• gth_wiz_reset_rx_pll_and_datapath_in : High にアサートされると、 RX に関連する PLL をリセットしてから、 GTH トランシーバーの RX 部をリセットします。

SDI アプリケーションの GTH PLL の使用例

このセクションでは、 SDI アプリケーションで使用される PLL およびトランシーバーの一般的なコンフィギュレーションについて説明します。すべてのコンフィギュレーションについて言及しているわけではありませんが、 PLL のリセット信号とロック信号の適切な接続については十分に説明しています。

SDI Wrapper には 4 つの固定パラメーターがあり、これらは QPLL からのシリアルクロックソース、または CPLL からのシリアルクロックソースを指定します。 PLL クロックの配線は、これらの属性で制御されません。これらは、適切な RXおよび TX シリアルクロック分周器の値を計算し、 TX の場合は、 rx_m および tx_m の現在の値に基づいて、 GTH WizardIP の rxpllclksel_in および txpllclksel_in を駆動する値を計算するために使用されます。これらの 4 つのパラメーターは、 2ビットバイナリ値で、次の説明のとおりに指定する必要があります。

• RXPLLCLKSEL_RX_M_0 パラメーターは、 rx_m が Low のときの GTH RX のクロックソースに基づいて、 2'b00(CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。

• RXPLLCLKSEL_RX_M_1 パラメーターは、 rx_m が high で rx_mode が 3'b110 (12G 11.88/1.001Gb/s) のときの GTH RXのクロックソースに基づいて、 2'b00 (CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。

• TXPLLCLKSEL_TX_M_0 パラメーターは、 tx_m が Low のときの GTH TX のクロックソースに基づいて、 2'b00(CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。

• TXPLLCLKSEL_TX_M_1 パラメーターは、 tx_m が High のときの GTH TX のクロックソースに基づいて、 2'b00(CPLL)、 2'b11 (QPLL0)、あるいは 2'b10 (QPLL1) に設定します。

RX クロックには 2 つのパラメーターがあり、SDI Wrapper の rx_m ポートを使用する 2 つの PLL クロックソース間の動的切り替えに対応します。 RXPLLCLKSEL_RX_M_0 は、 tx_m が Low のときに GT Wizard IP の rxpllclksel_in を駆動するために使用され、 RXPLLCLKSEL_RX_M_1 は、 rx_m が High で rx_mode が 3'b110 (12G-SDI /1.001) の場合に使用されます。 RX





PLL を動的に切り替えないアプリケーションでは、 RX PLL のクロックソースに従って、 RXPLLCLKSEL_RX_M_0 とRXPLLCLKSEL_RX_M_1 に同じ値を指定してください。

RX と同様、TX クロックには 2 つのパラメーターがあり、SDI Wrapper の tx_m ポートを使用する 2 つの PLL クロックソース間の動的切り替えに対応します。 TXPLLCLKSEL_TX_M_0 は、 tx_m が Low のときに txpllclksel_in を駆動するために使用され、TXPLLCLKSEL_TX_M_1 は、 tx_m が High のときに使用されます。TX PLL を動的に切り替えないアプリケーションでは、 TX PLL のクロックソースに従って、 TXPLLCLKSEL_TX_M_0 と TXPLLCLKSEL_TX_M_1 に同じ値を指定してください。

使用モデル 1 : クワッド内の 1 つのトランシーバーがアクティブで、 RX と TX は QPLL0/QPLL1 を動的に切り替える場合

図 4 に示すこの使用モデルでは、クワッド内にアクティブなトランシーバーが 1 つあり、 RX と TX シリアルクロックはQPLL0 または QPLL1 のいずれかで供給されます。この使用モデルは、両方の 12G-SDI ビットレートがサポートされている場合に推奨されるクロッキングです。

次の接続およびコンフィギュレーションが必要です。

• 基準クロック 148.5MHz および 148.35MHz を gth_qpll0_refclk_p/n_in および gth_qpll1_refclk_p/n_in ポートへそれぞれ接続します。

• gth_cpll_refclk_p_in と gth_cpll_refclk_n_in ポートは 0 に接続します。

• gth_drpclk_in は、 GTH Wizard IP の生成中に指定されたクロックに接続します。このアプリケーションノートでは27MHz です。

• gth_wiz_reset_tx_pll_and_datapath_in および gth_wiz_reset_rx_pll_and_datapath_in 入力ポートは、QPLL0 および QPLL1 への基準クロックソースが安定している場合のみ Low になる必要があります。

• SDI Wrapper Support の RXPLLCLKSEL_RX_M_0 パラメーターは、 2'b11 (QPLL0) に設定します。


• SDI Wrapper Support の TXPLLCLKSEL_TX_M_0 パラメーターは、 2'b11 (QPLL0) に設定します。


• 基準クロックの変更や中断によって QPLL0 をリセットしなければならない場合は、 SDI Wrapper Support のgth_qpll0_reset_in 入力をアサートします。



図 4 : PLL 使用モデル 1 およびモデル 2





使用モデル 2 : クワッド内の 1 つのトランシーバーがアクティブで、 RX が QPLL1 で TX が QPLL0 によってクロック供給される場合

図 4 に示すこの使用モデルでは、クワッド内にアクティブなトランシーバーが 1 つあり、GTH RX は QPLL1 でクロック供給され、 GTH TX は QPLL0 でクロック供給されます。

次の接続が必要です。

• 基準クロックを gth_qpll0_refclk_p/n_in および gth_qpll1_refclk_p/n_in ポートへそれぞれ接続します。



• gth_wiz_reset_tx_pll_and_datapath_in 入力ポートは、 QPLL0 への基準クロックソースが安定している場合のみ Low になる必要があります。

• gth_wiz_reset_rx_pll_and_datapath_in 入力ポートは、 QPLL1 への基準クロックソースが安定している場合のみ Low になる必要があります。







使用モデル 3 : クワッド内の複数のトランシーバーがアクティブで、 RX と TX は QPLL0/QPLL1 を動的に切り替える場合

図 5 に示すこの使用モデルには、クワッド内に複数のアクティブトランシーバーがあります。すべての GTH レシーバーは、QPLL からクロック供給されます。すべての GTH トランスミッターは、QPLL0 と QPLL1 で個別に切り替え可能です。このモデルは、図 3 に示す一般的な使用モデルに当てはまります。

この使用モデルでは、 SDI Wrapper Support が 1 つインスタンシエートされており、GTHE3 Common Primitive と関連する差動クロックバッファーを含みます。その他の SDI チャネル用に複数の SDI Wrapper ( 大 3 つ) がインスタンシエートされます。

この使用モデルは、クワッド内で複数のトランシーバーがアクティブで、いずれも SDI インターフェイスを実装している一般的な例です。クワッド内のアクティブな GTH RX および TX ユニットは、 QPLL0 または QPLL1 からのシリアルクロックを使用します。図 5 に、この使用例のモジュールを示します。

この使用モデルでは、 SDI Wrapper Support が QPLL0 および QPLL1 マスターとして指定され、 GTH Common Primitive のQPLL0RESET および QPLL1RESET ポートを制御します。 SDI Wrapper は QPLL リセットを制御しませんが、 SDI WrapperSupport の QPLL0/QPLL1 ロック出力をモニターします。


• 基準クロック 148.5MHz および 148.35MHz を gth_qpll0_refclk_p/n_in および gth_qpll1_refclk_p/n_in ポートへそれぞれ接続します。



• gth_wiz_reset_tx_pll_and_datapath_in および gth_wiz_reset_rx_pll_and_datapath_in 入力ポートは、QPLL0 および QPLL1 への基準クロックソースが安定している場合のみ Low になる必要があります。

• SDI Wrapper Support および SDI Wrapper の RXPLLCLKSEL_RX_M_0 パラメーターは、 2'b11 (QPLL0) に設定します。






• SDI Wrapper Support および SDI Wrapper の TXPLLCLKSEL_TX_M_0 パラメーターは、 2'b11 (QPLL0) に設定します。




• SDI Wrapper Support の qpll0/1_clk、 qpll0/1_refclk、および qpll0/1_lock 出力ポートは、 SDI Wrapper の対応するポートへ接続します。






図 5 : PLL 使用モデル 3 およびモデル 4





使用モデル 4 : 1 つのクワッド内で複数のトランシーバーがアクティブで、すべての RX が QPLL1 を使用し、すべての TX が QPLL0 を使用する場合

図 5 に示すこの使用モデルでには、クワッド内に複数のアクティブトランシーバーがあります。すべてのレシーバーは、QPLL1 からクロック供給されます。各トランスミッターは、 QPLL0 からのみクロック供給されます。


• 基準クロックを gth_qpll0_refclk_p/n_in および gth_qpll1_refclk_p/n_in ポートへそれぞれ接続します。



• gth_wiz_reset_tx_pll_and_datapath_in 入力ポートは、 QPLL0 への基準クロックソースが安定している場合のみ Low になる必要があります。








• SDI Wrapper Support の qpll0/1_clk、 qpll0/1_refclk、および qpll0/1_lock 出力ポートは、 SDI Wrapper の対応するポートへ接続します。

使用モデル 5 : クワッド内の 1 つのトランシーバーがアクティブで、 RX は QPLL1 を使用し、 TX は QPLL0/QPLL1 を動的に切り替える場合

図 6 に示すこの使用モデルでは、 QPLL が 1 つしか使用されないため、 TX および RX では 1 つの 12G-SDI ビットレートしかサポートされません。 6G-SDI の両方のビットレートおよびそれより低いラインレートは、TX および RX でサポートされます。TX は、QPLL1 と CPLL との間で切り替え可能ですが、RX は、 6.6Gbps のビットレートで許容誤差が ±1250ppmの QPLL1 を使用します。


• 1 つの基準クロックを gth_qpll1_refclk_p_in および gth_qpll1_refclk_n_in ポートへ接続します。

• 1 つの基準クロックを gth_cpll_refclk_p_in および gth_cpll_refclk_n_in ポートへ接続します。

• gth_qpll0_refclk_p_in および gth_qpll0_refclk_n_in ポートは 0 に接続します。


• gth_wiz_reset_tx_pll_and_datapath_in 入力ポートは、QPLL1 および CPLL への基準クロックソースが安定している場合のみ Low になる必要があります。




• SDI Wrapper Support の TXPLLCLKSEL_TX_M_0 パラメーターは、 2'b10 (QPLL1) または 2'b00 (CPLL) に設定します。

• SDI Wrapper Support の TXPLLCLKSEL_TX_M_1 パラメーターは、基準クロックの接続に応じて 2'b00 (CPLL) または2'b10 (QPLL1) のいずれかに設定する必要があり、 TXPLLCLKSEL_TX_M_0 では使用されません。






SDI 電気的インターフェイス

GTX トランシーバーから /GTH トランシーバーへ送信されるシリアル信号を SDI の電気的規格へ変換するには、外部にSDI ケーブルイコライザーとケーブルドライバーが必要です。

外部 SDI ケーブルイコライザーを使用し、シングルエンドの 75 SDI 信号を GTH トランシーバーのレシーバー入力信号要件に対応する 50 差動信号へ変換する必要があります。複数のメーカーが、それぞれに適切な SDI ケーブルイコライザーを提供しています。これらのケーブルイコライザーの差動出力は、同相電圧の差が生じるため、通常、 AC カップリングを用いて GTH レシーバー入力信号と接続する必要があります。図 7 に、標準的な SDI ケーブルイコライザーと GTHレシーバーのインターフェイス例を示します。

重要 : 外部 SDI ケーブルイコライザーと GTH RX のシリアル入力間の AC カップリングキャパシタの電気容量値は、 SDIパソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0F 以上の AC カップリングキャパシタが必要で、推奨値は 4.7F です。

GTH RX の差動入力には、ビルトインの差動終端があります。『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 [参照 13] で説明しているとおり、 SDI アプリケーションの GTH RX 入力の RX 終端使用モードは 3 が推奨されています。 SDI アプリケーションの場合、 GTH の内部プログラム可能な終端電圧は 800mV に設定します。



図 6 : PLL の使用モデル 5


図 7 : SDI ケーブルイコライザーと GTH レシーバー入力のインターフェイス





1. SDI ケーブルイコライザーと BNC コネクタ間のネットワークに関しては、 SDI ケーブルイコライザーのメーカーが提供する資料を参照してください。

同様に、 GTH トランスミッターの差動シリアル出力は、 SDI ケーブルドライバーの入力へ接続し、通常は AC カップリングを用いて接続します (図 8 参照)。ケーブルドライバーは、電気的特性が SDI 仕様を満たすように、 GTH トランスミッターからの差動信号をシングルエンド信号へ変換します。通常、 SDI ケーブルドライバーには、スルーレートを設定するためのスルーレート制御入力があります。 SD-SDI のスルーレート要件は、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDIのスルーレート要件とは大きく異なります。 SDI ケーブルドライバーのスルーレート制御入力は通常 FPGA で制御されますが、このアプリケーションノートでは、 12G-SDI FMC 拡張カードを使用してケーブルドライバーのスルーレートを内部制御しています。このアプリケーションノートで提供する制御モジュールは、その他の使用例で外部の SDI ケーブルドライバーで使用するためのスルーレート制御入力を生成します。

重要 : GTH TX シリアル出力と外部 SDI ケーブルドライバーの入力間の AC カップリングキャパシタの電気容量値は、SDIパソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0F 以上の AC カップリングキャパシタが必要で、推奨値は 4.7F です。


1. SDI ケーブルイコライザーと BNC コネクタ間のネットワークに関しては、 SDI ケーブルイコライザーのメーカーが提供する資料を参照してください。

SD‐SDI の考察

SD‐SDI の受信

270Mb/s ビットレートの SD-SDI は、 GTH RX でサポートされている低ラインレートよりも低くなります。 270Mb/s のSD-SDI を受信するには、 GTH RX を非同期オーバーサンプラーとして使用し、ビットトランザクションが行われる場所を問わずに 270Mb/s の 11 倍 (2.97 ギガサンプル/秒) で SD-SDI ビットストリームをサンプリングします。GTH RX のクロックデータリカバリ (CDR) ユニットが GTH トランシーバーの rxcdrhold 入力ポートを High にアサートし、基準クロックにロックします。これにより、CDR が低速な SD-SDI 信号にロックすることを防ぎ、 SD-SDI 信号のオーバーサンプリングをより一定して実行できます。

SD-SDI 信号を受信する際には、LPM (低電力モード ) の自動適応機能と DFE (判定帰還等化) を無効にする必要があります。低速ビットレートでの長いランレングスは、イコライザーに問題が生させます。 LPM の自動適応機能は、GTHE3_CHANNEL プリミティブの次のポートを High にアサートして無効化します。

• RXLPMGCOVRDEN

• RXLPMHFOVRDEN

• RXLPMLFKLOVRDEN

• RXLPMOSOVRDEN

• RXOSOVRDEN

DFE イコライゼーションは、 GTHE3_CHANNEL プリミティブの次のポートを High にアサートして無効化します。


図 8 : SDI ケーブルドライバーと GTH トランスミッター出力のインターフェイス





• RXDFEAGCOVRDEN

• RXDFELFOVRDEN

• RXDFETAP2OVRDEN

• RXDFETAP3OVRDEN

• RXDFETAP4OVRDEN

• RXDFETAP5OVRDEN

• RXDFETAP6OVRDEN

• RXDFETAP7OVRDEN

• RXDFETAP8OVRDEN

• RXDFETAP9OVRDEN

• RXDFETAP10OVRDEN






• RXDFEUTOVRDEN

UltraScale FPGAs Transceiver Wizard を使用する場合、GTH Wizard IP のこれらのポートはデフォルトで無効に設定されているため、手動で有効化する必要があります。これらのポートは、ポート名の末尾に「_in」が付加された形で [StructuralOptions] タブに表示されます。も容易な方法は、 GTH ラッパーの rxcdrhold_in ポートを GTH Wizard IP のこれらのポートへ接続することです。レシーバーが SD-SDI モードのとき、 rxcdrhold_in ポートは SDI 制御ロジックによって High に駆動されるため、この方法で接続されている場合、これらの 3 つのポートは High に駆動されます。

FPGA のプログラマブルロジックに実装されたデータリカバリユニット (DRU) は、 GTH RX でオーバーサンプルされたSD-SDI データを解析し、各ビットのも確実な値を決定して回復データを出力します。この DRU は UHD-SDI コアの一部ではなく、このアプリケーションノートの SDI 制御モジュールの一部として提供されています。

このアプリケーションノートで提供してする DRU については、ザイリンクスアプリケーションノート『20 ビット幅のオーバーサンプルデータをベースとするクロックおよびデータリカバリユニット』 [参照 18] で説明しています。このアプリケーションノートでは DRU の動作理論について説明していますが、 UHD-SDI リファレンスデザインで DRU の使用するために不可欠というわけではありません。

SMPTE ST 259 (SD-SDI 規格) では、 270Mb/s 以外のビットレートも定められています。DRU は、 270Mb/s シリアルデータの 11倍のオーバーサンプリングのみをサポートするために、 SDI 制御モジュールにインスタンシエートされていますが、その他の SD-SDI ビットレートをサポートする必要があるアプリケーションでは、 DRU を使用してこれらのビットレートも受信できます。この DRU は分数のオーバーサンプリング係数をサポートしているため、追加の RX 基準クロック周波数を使用しなくても 270Mb/s 以外の SD-SDI ビットレートを受信できます。 SMPTE ST 344 で指定されている 540Mb/sSD-SDI ビットレートは、 GTH トランシーバーでサポートされるラインレート範囲内であるため、 GTH RX でこれを受信する目的で DRU を使用する必要はありません。ただし、 DRU を使用せずに 540Mb/s ビットレートを受信するには、その他の SDI ビットレートで使用されているものとは異なる基準クロック周波数が必要です。このため、 DRU を使用して 5.5倍のオーバーサンプリングで 540Mb/s ST344 を受信した方が、標準の SDI 基準クロック周波数を使用できるので、より簡単な方法といえます。ザイリンクスでは、その他の SD-SDI ビットレートをサポートするサンプルデザインを提供していません。

DRU はリカバリクロックを提供しません。また、 GTH RX の CDR ユニットは、その基準クロックにロックされているため、 SD-SDI モードでは rxusrclk は入力されるビットレートにロックされません。 DRU は、出力で 10 ビットデータワードが有効であることを示すデータストローブ信号を生成します。 UHD-SDI コアは、このデータストローブ信号を使用してクロックイネーブルを生成します。これは 27MHz レートでアサートされ、 GTH からの rxusrclk クロックに対して通常5/6/5/6 のクロックサイクルリズムでアサートされます。SD-SDI 動作中の v_smpte_uhdsdi_rxtx ラッパーからの rx_ce_out信号は、 DRU のデータストローブ信号で生成されるため、同じリズムとなります。 DRU データストローブと rx_ce_sd 信号は、通常の 5/6/5/6 リズムから外れる場合があります。これは、実際の SD-SDI ビットレートと、 GTH RX が使用する PLLへ供給されるローカル基準クロックの周波数の間に発生したずれを DRU が補正するために生じるものです。

図 9 に、 SD-SDI 動作中の 27MHz rx_ce_out ポートを示したオシロスコープのスクリーンキャプチャを示します。画面中央の rx_ce_out の立ち上がりエッジでスコープがトリガーされています。スコープは無制限に継続するモードであり、数分





間分の波形を取ることができました。波形は温度で色分けし、信号のも標準的な位置を示す赤色から、極めてまれな位置を示す青色で表示されています。このスクリーンキャプチャの作成に用いられた SD-SDI 入力信号は、 GTH レシーバーで使用されるローカル基準クロックと非同期です。中心パルスの左側または右側のいずれかにある rx_ce_out 信号は、中心パルスから常に 5 または 6 クロックサイクルの間隔があります。これは、rx_ce_out 信号のリズムが 5/6/5/6 であるためです。

トレースの左右両端にある 2 つのパルスは、 5/6/5/6 リズムによって中心パルスから名目上 11 サイクルクロック離れています。この名目上の位置は、黄色と赤色のパルスでマークされています。一番右のパルスには、中心パルスの立ち上がりエッジから 11 サイクルクロックの位置を縦方向の黄色い破線カーソルで示しています。青色のパルスで両側を挟まれた黄色と赤色のパルスは、ローカルの基準クロックと入力される SD-SDI 信号の周波数差を補うために、DRU が rx_ce_out の周期を 10 クロックサイクルまたは 12 クロックサイクルのいずれかにする必要があることを表しています。

このアプリケーションノートの SD-SDI DRU は、生成済みの nidru_20_wrapper.vhd という名前のファイル内に暗号化された状態で提供されています。 DRU で使用される暗号化は、ほとんどの合成およびシミュレーションソフトウェアと互換性があります。

SD‐SDI の送信

SD-SDI の受信と同様に、低速な 270Mb/s SD-SDI ビットレートの送信は、GTH TX で直接サポートされていません。SD-SDI信号を送信するには、 GTH TX を 2.97Gb/s ラインレート用にコンフィギュレーションします。 UHD-SDI コアは送信される各ビットを 11 回複製するため、 UHD-SDI コアから出力されてGTH Wizard IP の gth_txn_out ポートへ入力されるデータには、各ビットが 11 回連続して複製されたものが含まれます。終的に GTH TX から出力される信号は、有効な 270Mb/sSD-SDI 信号となります。


図 9 : SD‐SDI クロックイネーブル信号のキャプチャ (オシロスコープ画面)





SD‐SDI リカバリクロックの生成

SD-SDI モードの場合、 CDR ユニットは SD-SDI ビットストリームではなく、基準クロックの周波数にロックされるため、GTH RX の rxusrclk は実際はリカバリクロックではありません。入力される SD-SDI ビットストリームのデータレートを示す唯一の信号は、 SDI Wrapper の 27MHz rx_ce_out 出力です。

一部のビデオアプリケーション、特に、SDI インターフェイス上に回復されたビデオデータを再送信する必要がないビデオアプリケーションでは、 rx_ce_out ポートがリカバリクロックとして十分機能します。通常、この信号は、 GTH RX レシーバーからの rxusrclk でクロック供給されているダウンストリームモジュール用のクロックイネーブルとして使用されます。 UHD-SDI コア内の SDI データパスはこのように機能しています (rx_ce_out ポートをクロックイネーブルとして使用)。

GTH TX を使用し、受信したビデオデータを SD-SDI 信号として再送信する場合は、低ジッターのリカバリクロックが必要です。リカバリクロックは、 GTH TX 向けにシリアルクロックを生成する PLL の基準クロックとして使用できるように、十分に低ジッターの必要があります。さらに、 GTH TX トランスミッターが 11 倍のオーバーサンプリングを実行して270Mb/s SD-SDI データを送信できるように、リカバリクロックの周波数は 148.5MHz となることが求められます。これには、外部に配置される低帯域幅の PLL を使用する必要があります。 UltraScale の MMCM ( ミックスドモードクロックマネージャー ) の帯域幅は広すぎるため、 SDI レシーバーから rx_ce_out ポートに現れる大量の低周波ジッターを適切に除去できません。このジッター除去には、 Texas Instruments 社製 LMH1983 および Silicon Labs 社製 Si5328 が効果的です。これらのデバイスは、 rx_ce_out ポートを 27MHz の基準クロックとして使用し、それを大 148.5MHz のいずれかまで逓倍できると同時にジッターも除去できます。終的にジッターが除去されたクロックは、 GTH TX の基準クロックとしての使用に適です。このアプリケーションノートで提供するパススルーデモでは、 SD-SDI モードで、このようにして Si5328を使用して 27MHz rx_ce_out ポートから GTH TX 用の 148.5MHz 基準クロックを生成しています。 HD-SDI、 3G-SDI、6G-SDI、または 12G-SDI のいずれかを再送信する場合は、同じ Si5328 を再プログラムして GTH RX の rxusrclk 出力からジッターを排除し、 HD-SDI の場合はその周波数を 2 逓倍して GTH TX 用に低ジッターの 148.5MHz 基準クロックを生成します。

もう 1 つの方法は、外部ゲンロック PLL を使用し、回復されたビデオデータからのビデオ同期信号にロックさせる方法です。ゲンロック PLL の出力が SD-SDI リカバリクロックとなります。

リカバリクロックは、外部のビデオ ASSP (Application-Specific Standard Product) デバイスの駆動に必要な場合があります。SD-SDI モードの場合、このようなクロックには 27MHz 周波数が必要で、 rx_ce_out ポートに現れる信号よりも低いジッターが求められますが、 GTH TX の基準クロックを生成する場合と同様に極端に低いジッターは必要ありません。前述のテクニックを使用することも可能ですが、外部コンポーネントを使用せずに FPGA 全体にリカバリクロックを生成する方が理想的です。 rx_ce_out ポートはジッターが大きすぎるため、 UltraScale MMCM の基準クロック入力として直接使用できませんが、図 10 に示すように、未使用 GTH TX トランスミッターを用いて SD-SDI リカバリクロックを生成する方法があります。

GTH Wizard IP の未使用 GTH TX の gtwiz_userdata_tx_in ポートへ制御モジュールの recclk_txdata ポートを接続します。GTHTX は、 SDI 入力信号を受信している GTH RX と同じ基準クロックを使用する必要があります。 rxusrclk は、 GT Wizard IPの gtrefclk0_in へ配線可能で、 txpllclksel_in は CPLL を使用するように設定する必要があります。 GTH TX は、エンコードなしで 20 ビットの gtwiz_userdata_tx_in ポートを使用する 2.97Gb/s ラインレート用にコンフィギュレーションします。

このようにコンフィギュレーションした場合、 GTH TX のシリアル出力は、入力される SD-SDI 信号へ周波数がロックされた 270MHz クロックとなります。つまり、これは SD-SDI の真のリカバリクロックとなります。 GTH TX のシリアル出力ピンは、CML 出力を正しく終端して LVDS へ転換することで、UltraScale FPGA のグローバルまたはリージョナルクロック LVDS 入力へ接続できます。さらに、 FPGA 内で必要とされる場合に 270MHz クロックを使用できます。たとえば、このクロックを 10 で分周し、内部/外部ビデオデータパスを駆動する 27MHz リカバリクロックを得ることが可能です。この信号は、十分ジッターが低いため、 MMCM の基準クロックとして使用できます。

DRU の recclk_txdata ポートは、 SDI 制御モジュールから SDI Wrapper の出力ポートへ接続されていません。ただし、この機能が必要な場合は、この出力ポートを追加するために SDI Wrapper を変更できます。





SD-SDI リカバリクロックの生成に使用される GTH TX は、SDI 用にコンフィギュレーションする必要はありませんが、エンコードなしで常に 2.97Gb/s で動作することが求められます。制御モジュールの recclk_txdata ポートから GTH Wizard IPの gtwiz_userdata_tx_in ポートへ送信されたデータ信号が、 GTH TX シリアル出力ピンに対して 270MHz クロックを生成します。生成されたクロックのエッジは、2.97Gb/s ラインレートの ± 1 ビット時間で移動し、出力信号の周波数が入力 SD-SDI信号のビットレートと正確に一致するように変更されます。このため、 GTH TX で生成された 270MHz クロックのサイクル間ジッターは、+/-337ps (2.97Gb/s の 1 ビット時間は 337ps) と GTH TX 出力信号に本来生じるジッターを合計した値となります。これを図 11 に示します。一番上のトレースは、 GTH TX で生成された 270MHz クロックです。画面中央のリカバリクロックの立ち上がりエッジでスコープがトリガーされています。トリガーポイントの左右いずれかのサイクルの立ち上がりエッジを観察すると、これらの立ち上がりエッジはそれぞれが明確に区別された立ち上がりポイントを示しているため、 ±337ps のサイクル間ジッターを容易に確認できます。図 11 の下にあるトレースは、もう 1 つの GTH TX で再送信されている SD-SDI です。


図 10 : GTH TX を使用して SD‐SDI リカバリクロックを生成





RX SDI モードの自動検出

UHD-SDI コアは、 GTH RX で受信する SDI 信号の SDI モード (SD、 HD、 3G、 6G、または 12G-SDI) を自動で判断できます。現時点で SDI 入力信号にロックされていないと判断された場合、 UHD-SDI コアは GTH の rxdata 出力ポートに適切なSDI データを確実に検出するまで 5 つの異なる SDI モードで GTH RX を順に制御します。これが検出されると、 UHD-SDIコアは rx_mode_locked_out ポートをアサートし、 GTH CDR が SDI 信号へロックしたことを示します。 sdi_mode_out ポートには RX がロックした SDI モードが示されます。

ここで注意すべき点は、 rx_mode_locked 信号は GTH RX が SDI 信号にロックしていることを UHD-SDI コアが認識しているか否かを示すにすぎません。単に、 UHD-SDI コアのモード検索ステートマシンが依然として正しい SDI モードを検索し続けているか否かを示すものです。このため、 rx_mode_locked を UHD-SDI RX のロックステータスを示すインジケーターと見なすことはできません。

GTH RX が入力 SDI 信号にロックしておらず、正しい SDI モードを決定するために UHD-SDI コアがアクティブに GTH RXを制御している場合、 rx_mode_locked 信号が一時的にアサートされる可能性があります。これは、入力されるデータが有効な SAV シーケンスとしてランダムに現れる場合に生じます。 SAV シーケンスが検出されると、 UHD-SDI コアはrx_mode_locked をアサートし、検索を一時停止して適切なデータが受信されるのを待ちます。しかし、特定のタイムアウト期間内に適切なデータが受信されない場合は、 rx_mode_locked 信号がネゲートされ、 SDI モード検索が再開します。

SDI モード検索アルゴリズムは、 UHD-SDI ラッパーの rx_mode_en_in ポートで有効化された SDI モードにロックしようとするだけです。この 6 ビットポートには、HD-SDI (bit 0)、SD-SDI (bit 1)、3G-SDI (bit 2)、6G-SDI (bit 3)、12G-SDI (11.88Gb/s(bit 4) の場合)、および 12G-SDI (11.88/1.001Gb/s (bit 5) の場合) を有効化するためのビットがあります。 GTH RX は、 2 つの12G-SDI ラインレートに異なる基準クロック周波数で設定する必要があるため、モード検索アルゴリズムは 2 つの12G-SDI ラインレートを異なる SDI モードと見なします。また、 rx_mode_en_in ポートには個別のイネーブルビットがあるため、 2 つの 12G-SDI ラインレートの一方のみをモード検索に含むように指定することできます。この方法は、 GTH


図 11 : GTH トランシーバーを使用して SD‐SDI リカバリクロックを生成





RX が 2 つの 12G-SDI ラインレートをスキャンするたびに QPLL の基準クロック周波数が頻変更されることが好ましくないアプリケーションで有効です。

rx_mode_en_in ポートは動的に変更可能です。ただし、 rx_mode_en_in ポートのビットを動的にクリアすることで無効化されるモードに UHD-SDI RX がすでにロックしている場合、UHD-SDI RX はそのモードへのロックが自動的に外されるわけではありません。UHD-SDI RX は、入力 SDI 信号が変更または UHD-SDI RX がリセットされるまで SDI モードにロックされたままになり、 SDI モード検索アルゴリズムに対して rx_mode_en_in ポートの新しい設定を使用して SDI モードを特定するように強制します。

UHD-SDI コアの自動 SDI モード検索アルゴリズムは無効にできます。このアルゴリズムは、 rx_mode_detect_en_in ポートが High の場合のみ有効になります。このポートが Low の場合、 rx_forced_mode_in ポートを使用して UHD-SDI RX に対してどの SDI モードで動作するかを指示する必要があります。 rx_mode_detect_en_in が Low に遷移し、 SDI モード検索アルゴリズムが無効の場合、 SDI RX は rx_forced_mode_in ポートで指定されたモードになり、 rx_mode_locked 出力は常に Highになります。したがって、 rx_mode_locked はロックインジケーターまたはこのモードのデータ有効インジケーターとして使用できません。モード検索アルゴリズムが無効の場合、 rx_forced_mode_in を動的に変更すると、 SDI 制御ロジックが新しい SDI モードの必要に応じて GTH RX の設定を動的に変更します。

RX のビットレート検出

UHD-SDI コアは、 GTH RX で受信する SDI 信号の SDI モード (SD-SDI、 HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI) を自動で判断できます。現時点で SDI 入力信号にロックされていないと判断された場合、UHD-SDI コアは GTH Wizard IP のgtwiz_userdata_rx_out 出力ポートに適切な SDI データを確実に検出するまで 5 つの異なる SDI モードで GTH RX を順に制御します。これが検出されると、 UHD-SDI コアは rx_mode_locked 出力をアサートし、 SDI 信号へロックしたことを示します。 rx_mode 出力ポートには RX がロックした SDI モードが示されます。 HD-SDI、 3G-SDI、および 6G-SDI モードの場合、GTX RX は整数フレームレートまたは分数フレームレートのいずれの SDI 信号を受信しているかを示しません。つまり、HD-SDI モードの 1.485Gb/s と 1.485/1.001Gb/s の違いを示すことができません。

しかし、 UHD-SDI コアが HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI モードの場合、入力 SDI 信号のビットレートがbitrate/1 または bitrate/1.001 (例: 6G-SDI の場合、5.94Gb/s または 5.94/1.001Gb/s) のいずれであるかを判断する方法がありません。そこで、このアプリケーションノートで提供する制御モジュールには、 1.485Gb/s と 1.485/1.001Gb/s、 2.97Gb/s と2.97/1.001Gb/s、 5.94Gb/s と 5.94/1.001Gb/s、 11.88Gb/s と 11.88/1.001Gb/s を区別できるビットレート検出器が含まれています。入力 SDI 信号のビットレートが bitrate/1 の場合、 SDI Wrapper の出力ポート rx_m_out は Low になります。一方、入力SDI 信号のビットレートが bitrate/1.001 の場合、 SDI ラッパー出力ポート rx_m_out が Low になります。

ビットレート検出回路を駆動するには、SDI Wrapper の rx_fxdclk_in 入力ポートに固定周波数クロックを供給する必要があります。このクロックの周波数は 10MHz 以上にすることを推奨します。 150Mhz 以上になると、ビットレート検出ロジック内でタイミングを満たすことが難しくなる可能性があります。 SDI Wrapper には、 FXDCLK_FREQ というパラメーターがあり、これは rx_fxdclk_in ポートへ接続されるクロック周波数の指定に使用されます。 FXDCLK_FREQ の値は、固定周波数クロックの周波数と同じに設定する必要があります (Hz)。

UltraScale に SDI インターフェイスを実装

UltraScale FPGA デザインに SDI インターフェイスを実装するには、次の手順を実行します。

1. Vivado IP カタログにある UltraScale FPGAs Transceiver Wizard を使用して GTH Wizard IP を生成します。

2. Vivado IP カタログから SMPTE UHD-SDI IP LogiCORE を生成します。

3. kugth_uhdsdi_wrapper_support、 v_smpte_uhdsdi_wrapper、およびこれらに関連するファイルをインスタンシエートします。

4. SDI インターフェイスに適切なタイミング制約を適用します。

GTH Wizard IP の生成

UltraScale FPGAs Transceiver Wizard を使用して、 GTH Wizard IP を生成します。

ウィザードで生成された GTH Wizard IP はラッパーレベルの階層構造となり、オプションで GTH TX/RX クロッキング、GTH リセット、およびデータ幅変更用の GTH COMMON インスタンスやヘルパーロジックが含まれます。UHD-SDI アプリケーションの場合、GTH Wizard IP にはすべてのヘルパーロジックが含まれることが推奨されます。GTH COMMON は、SDI Wrapper Support モジュールにすでにインスタンシエートされているため、 GTH Wizard IP に含める必要はありません。





GTH Wizard IP の各インスタンスは、特定の GTHE3_CHANNEL ロケーションに LOC 制約されるため、デザイン内の SDIチャネル数に応じて複数の GTH Wizard IP を生成する必要があります。また、 SDI Wrapper Support モジュールも必要に応じてインスタンシエートする必要があり、SDI インターフェイスを実装しているトランシーバーを含む各 GTH クワッドにSDI Wrapper Support モジュールを 1 つインスタンシエートする必要があります。CPLL のみ使用して GTH トランシーバーへクロック供給する場合は、 SDI Wrapper Support モジュールをインスタンシエートする必要はありません。ただし CPLLへ差動基準クロックを供給するために、 IBUFDS_G TE3 プリミティブのインスタンスをインスタンシエートする必要があります。このアプリケーションノートで提供する SDI デモアプリケーションでは、SDI Wrapper モジュールに複数の GTHWizard IP をインスタンシエートする方法の例を示します。

次のセクションでは、 Vivado IP カタログのウィザードを使用して GTH ラッパーを生成する手順について詳しく説明します。

Vivado プロジェクトで IP カタログを開きます。 UltraScale FPGAs Transceiver Wizard は、 Vivado IP カタログの上位の[FPGA Features and Design] フォルダー内の [IO Interfaces] フォルダーに含まれています。IP カタログ内のウィザードをダブルクリックして Wizard を起動します。

ウィザードのバージョン 1.5 には、 6G-SDI および 12G-SDI 用のプロトコルテンプレートは含まれていません。 HD-SDI と3G-SDI のプリセットで提供されますが、3G-SDI のプリセットを基準として使用します。ここでは、6G-SDI および 12G-SDIインターフェイスの実装に必要なすべての設定とポートを含む GTH ラッパーの生成方法について説明します。将来的にSDI テンプレートが GTH ラッパーに追加される予定です。

[Basic] タブが開くと同時にウィザードが起動します (図 12 参照)。タブの上部には [Component Name] というフィールドがあります。ここで入力した名前は、 GTH ラッパーファイル名、および GTH コンポーネント名として使用されます。この例では、コンポーネント名は v_smpte_uhdsdi_gtwiz_x0y16 です ( 「_x0y16」は GTHE3_CHANNEL の位置を示す）。


図 12 : UltraScale FPGAs Transceiver Wizard ‐ [Basic] タブ





[Transceiver configuration preset] のプルダウンメニューリストから [GTH:3G-SDI] プリセットを選択します。これで、3G-SDI動作用のすべての設定が完了です。このプリセットを基準として使用し、 6G-SDI および 12G-SDI アプリケーション向けにウィザードの設定を変更します。

Transmitter および Receiver セクションの [Line rate (Gb/s)] は、6G-SDI アプリケーションには 5.94、12G-SDI アプリケーションには 11.88 に設定できます。この例では、 Transmitter の [PLL type] で QPLL0 をデフォルトのクロックソースとして使用し、 Receiver では QPLL1 を使用しています。ただし、 SDI コントローラーモジュールが TX および RX の SDI 動作モードに応じて 2 つのクロックソースを動的に切り替えます。トランシーバーが 6G-SDI までの 2 つのビットレート、 12G-SDIの 1 つのビットレートのみサポートしている場合には、 TX または RX のいずれかのクロックソースとして CPLL を使用することも可能です。

TX および RX の [Reference clock (MHz)] 周波数を任意の値に設定します (通常 148.5MHz)。 [Encoding] は Raw に設定してください。

[User data width] および [Internal data width] ドロップダウンメニューは、使用する SDI インターリーブパターンに基づいて設定されます。通常、 6G-SDI および 12G-SDI アプリケーションの場合は 40 に設定されます。 GTH データ幅は、 SDI コントローラーが TX および RX の SDI 動作モードに基づいて 20 または 40 として動的に変更します。 GTH が SD-SDI、HD-SDI、および 3G-SDI のみサポートしている場合は、 [User data width] および [Internal data width] も 20 に設定できます。

[Buffer] は必ず Enable にして、 [TXOUTCLK source] と [RXOUTCLK source] にはそれぞれ TXOUTCLKPMA およびRXOUTCLKPMA を選択してください。

Receiver セクションの [Advanced] メニューでは、[Programmable termination voltage (mV)] が 800、[Equalization mode] が LPMになっていることを確認してください。

タブを切り替える場合は、[Component Name] の下部にあるタブをクリックします。すべてのタブで設定を完了するまでは、[OK] をクリックしないでください。 [OK] をクリックするとウィザードが終了します。


図 13 : UltraScale FPGAs Transceiver Wizard ‐ [Physical Resources] タブ





図 13 に示す [Physical Resources] タブに進みます。[Free-running and DRP clock frequency (MHz)] を設定します。この例では、27 に設定されています。

アクティブにするターゲット GTHE3_CHANNEL を選択し、各 GTH Wizard IP インスタンスに 1 つの CHANNEL のみが有効になっていることを確認してください。この例では、 RX ユニットは、 MGTREFCLK を基準クロックとして使用するQPLL1 を使用しています。TX ユニットは、MGTREFCLK1 を基準クロックとして使用する QPLL0 を使用しています。ウィザードは、 TX ユニットによる QPLL0 と QPLL1 間の動的な切り替えを直接的に制御しません。この動的切り替えは、 SDI制御モジュールで制御されます。ただし、 TX ユニットが QPLL0 と QPLL1 間を動的に切り替えるために、すべての PLLをアクティブにし、適切な接続を行った GTH ラッパーが構築されます。

図 14 の [Optional Features] タブは変更する必要がありません。 [Reset receiver elastic buffer on rate change] および [ResetTransmitter buffer on rate change] が Enable に設定されていることだけを確認してください。

図 15 に示す [Structural Options] タブに進みます。

[Simplify transceiver usage by organizing resources and helper blocks] セクションで、 [Include transceiver COMMON] を ExampleDesign に設定し、その他のオプションを Core に設定してください。

[Expose additional ports by functionality, for advanced feature usage] セクションの [All Ports] を展開表示します。[Inputs] の次のポートを有効にしてください。

• drpaddr_in

• drpclk_in

• drpdi_in

• drpen_in

• drpwe_in


図 14 : UltraScale FPGAs Transceiver Wizard ‐ [Optional Features] タブ





• gtrefclk0_in

• rxcdrhold_in

• rxdfeagcovrden_in

• rxdfelfovrden_in

• rxdfetap2ovrden_in














• rxdfeutovrden_in

• rxlpmgcovrden_in

• rxlpmhfovrden_in

• rxlpmlfklovrden_in

• rxlpmosovrden_in

• rxosovrden_in

• rxpllclksel_in

• txpllclksel_in

[Outputs] の次のポートを有効にしてください。

• cplllock_out

• drpdo_out

• drprdy_out

loopback_in, rxelecidlemode_in, txelecidlemode_in, txpostcursor_in and txprecursor_in などを含む一部のポートは、デバッグ用に有効できます。

loopback_in ポートを使用すると、 GTH TX で送信されたデータを同じトランシーバー内にある GTH RX へループバックする、さまざまなループバックモードを動的に選択できます。ループバックモードはデバッグには有用ですが、プロダクションアプリケーショでは一般に使用されません。

rxelecidlemode_in および txelecidlemode_in ポートを使用すると、消費電力を削減するために TX および RX を動的にアイドル状態にできます。

外部の SDI ケーブルドライバーに対して TX からの信号の整合性を向上させるために xpostcursor_in および txprecursor_inポートが必要な場合は、これらのポートをオンにできます。

[OK] をクリックして、次に [Generate] をクリックすると、 GTH ラッパーが生成されます。





SMPTE UHD‐SDI IP コアの生成

Vivado IP カタログを使用して、 SMPTE UHD-SDI コアを生成します。 SMPTE UHD-SDI コアは、 IP カタログの [Video &Image Processing] フォルダーにあります。

UHD-SDI コアは、ソースコードで提供され、あらかじめコンパイルされたコアではありません。 UHD-SDI コアが生成されると、 UHD-SDI コアのソースコードファイル (Verilog) を含むフォルダーが作成されます。

UHD-SDI コアの生成時に利用できるオプションは、RX 部分に EDH (エラー検出と処理) プロセッサ、およびコアがサポートする大ラインレートを含めるか否かです。

[Maximum Line Rate] の選択は、 IP で有効化される大 SDI データストリーム (DS) に影響します。 [3G-SDI] を選択すると4 つの DS が、 [6G-SDI] および [12G-SDI 8DS] を選択すると 8 つの DS が有効になり、 [12G-SDI 16DS] を選択すると 16 のDS が有効になります。


図 15 : UltraScale FPGAs Transceiver Wizard ‐ [Structural Options] タブ





UHD‐SDI ラッパーのインスタンシエート

このアプリケーションノートには、 SDI Wrapper Support (kugth_uhdsdi_wrapper_support.v) および SDI Wrapper(kugth_uhdsdi_wrapper.v) という、 2 つの主要 UHD-SDI ラッパーがあります (図 5 参照)。 QPLL0 および QPLL1 のいずれかまたは両方を使用する場合、 SDI Wrapper Support が必要で、各クワッドに 1 つインスタンシエートします。

SDI Wrapper Support と SDI Wrapper は、ユーザーデザインでインスタンシエートし、相互接続する必要があります。ここで提供する SDI ラッパーを使用せずに SDI インターフェイスを実装することも可能ですが、このラッパーは SMPTEUHD-SDI コア、制御モジュール、および GT Wizard IP の 1 つのチャネルを相互接続するため、これを使用した方が簡単になります。ラッパーを使用しない場合は、ユーザーがこれらの接続をすべて行わなければなりません。別の選択肢としてkugth_uhdsdi_<line rate>_norxedh_wrapper.v という SDI ラッパーファイルがあります。これは、 RX EDH プロセッサを含まない UHD-SDI コアを生成する場合に使用する必要があります。

リファレンスデザインには 24 個のラッパーファイルがあり、それらのインスタンシエーションや使用法は UHD-SDI コアのコンフィギュレーションに完全に依存します。リファレンスデザインでは、太字表記したものを使用しています。

SDI 4-Channel Wrapper (各クワッド )

• kugth_uhdsdi_12g_16s_4ch_wrapper.v

• kugth_uhdsdi_12g_16s_norxedh_4ch_wrapper.v

• kugth_uhdsdi_12g_8s_4ch_wrapper.v


図 16 : SMPTE UHD‐SDI IP





• kugth_uhdsdi_12g_8s_norxedh_4ch_wrapper.v

• kugth_uhdsdi_6g_4ch_wrapper.v

• kugth_uhdsdi_6g_norxedh_4ch_wrapper.v

• kugth_uhdsdi_3g_4ch_wrapper.v

• kugth_uhdsdi_3g_norxedh_4ch_wrapper.v

SDI Wrapper Support

• kugth_uhdsdi_12g_16s_wrapper_support.v

• kugth_uhdsdi_12g_16s_norxedh_wrapper_support.v

• kugth_uhdsdi_12g_8s_wrapper_support.v

• kugth_uhdsdi_12g_8s_norxedh_wrapper_support.v

• kugth_uhdsdi_6g_wrapper_support.v

• kugth_uhdsdi_6g_norxedh_wrapper_support.v

• kugth_uhdsdi_3g_wrapper_support.v

• kugth_uhdsdi_3g_norxedh_wrapper_support.v

SDI Wrapper

• ugth_uhdsdi_12g_16s_wrapper.v

• kugth_uhdsdi_12g_16s_norxedh_wrapper.v

• kugth_uhdsdi_12g_8s_wrapper.v

• kugth_uhdsdi_12g_8s_norxedh_wrapper.v

• kugth_uhdsdi_6g_wrapper.v

• kugth_uhdsdi_6g_norxedh_wrapper.v

• kugth_uhdsdi_3g_wrapper.v

• kugth_uhdsdi_3g_norxedh_wrapper.v

UHD-SDI コアのほかに、 SDI Wrapper は次のファイルをインスタンシエートします。

• kugth_uhdsdi_control.v

• kugth_uhdsdi_drp_control.v

• kugth_uhdsdi_drp_control_fsm.v

• kugth_uhdsdi_rx_control.v

• kugth_uhdsdi_tx_control.v

• sync_block.v

• uhdsdi_rate_detect.v

• bs_flex_v_1.vhd

• nidru_20_v_6.vhd

• nidru_20_wrapper.vhd

重要 :

1. SDI Wrapper には、 SMPTE UHD-SDI コアのインスタンスが 1 つ含まれます。生成時に UHD-SDI コアに与えられた名前が、 SDI Wrapper にコアがインスタンシエートされている場所で使用されるように、 SDI Wrapper を変更する必要があります。これは、 SMPTE UHD-SDI コアを生成する際にコンポーネント名 v_smpte_uhdsdi_rxtx を使用することで解決できます。

2. SDI チャネルが複数あるデザインの場合、SDI Wrapper には GTH Wizard IP の複数のインスタンスが含まれる可能性があります。 SDI Wrapper の XY_SITE ジェネリックを使用することで、特定の GTH Wizard IP がターゲットとなり、 Verilogの Generate 文で使用されます。各チャネルインスタンスを処理するには、 SDI Wrapper を変更する必要があります。





表 2 に、 SDI Wrapper のすべてのポートについて説明しています。このポートリストは UHD-SDI コアのポートリストと類似していますが、いくつか相違点があります。また、 GTH と SDI Wrapper の接続方法の例についても、このアプリケーションノートで提供する SDI アプリケーション例を参照してください。

一部の信号は、ビデオサンプル周期の数サイクル間アサートされるものとして説明されています。ビデオサンプル周期は、 SDI モードに応じて適切なクロック (txusrclk または rxusrclk) の異なるサイクル数が適用されます。 HD-SDI および3G-SDI level A モードの場合、サンプル周期は 1 クロックサイクル続きます。 SD-SDI モードの場合、サンプル周期は 5 または 6 クロックサイクル続き、クロックイネーブル (tx_sd_ce_in または rx_ce_out) がアサートされるクロックの立ち上がりエッジで開始および終了します。 3G-SDI level B モードの場合、 rx_ce_out ポートのアサートで制御され、サンプル周期は 2 クロックサイクル間となります。

このリストにあるほとんどの RX および TX ポートは、 SDI Wrapper にインスタンシエートされた UHD-SDI コアの同じ名前に「_in」または「_out」が追加されたポートへ直接接続されます。ビデオ信号およびビデオタイミング信号のタイミング図は、『SMPTE SD/HD/3G-SDI 製品ガイド』 (PG205) [参照 17] を参照してください。

表 2 : SDI Wrapper のポートリスト

ポート名 I/O 幅説明

受信ポート

rx_fxdclk_in 入力 1 SDI RX ビットレート検出機能用の固定周波数クロックです。

rx_rst_in 入力 1 同期リセット入力です。このリセットは gth_drpclk_in ポートに同期します。

rx_usrclk_out 出力 1 GTH rxusrclk クロック出力です。UHD-SDI コアの rx_clk ポートへ送信される信号でもあります。

rx_mode_detect_rst_in 入力 1 SDI モード検索機能のみリセットする同期リセットです。rx_usrclk_out の立ち上がりエッジで rx_mode_detect_rst_in が High に遷移すると、 SDI モード検出機能のみリセットされます。

rx_mode_en_in 入力 6 このポートには、 5 つの SDI モードの受信をそれぞれ有効にするためのビットがあります。

ビット 0 は HD-SDI モードを有効にする

ビット 1 は SD-SDI モードを有効にする

ビット 2 は 3G-SDI モードを有効にする

ビット 3 は 6G-SDI モードを有効にする

ビット 4 は 12G-SDI 11.88Gb/s モードを有効にする

ビット 5 は 12G-SDI 11.88/1.001Gb/s モードを有効にする

ビットが High に遷移すると、対応する SDI モードが有効になります。ビットが Low のとき、レシーバーはそのモードの入力 SDI 信号を検出しません。これらのビットで未使用 SDI モードを無効にすることで、モード変更時にレシーバーが入力信号へロックするまでの時間を短縮できます。

rx_mode_detect_en_in 入力 1 High の場合、SDI モード検出機能を有効にします。有効の場合、SDIモード検出機能は入力される SDI データストリームを検索してこれにロックするようレシーバーを制御します。無効の場合、ユーザーアプリケーションは、rx_forced_mode_in ポートを使用する際のSDI モードを SDI レシーバーへ伝える必要があります。





rx_forced_mode_in 入力 3 rx_mode_detect_en_in 入力が Low の場合は、自動の SDI モード検出機能が無効になり、レシーバーは rx_forced_mode_in ポートの値で指定された SDI モードで動作するようになります。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G 11.88Gb/s

110 = 12G 11.88/1.001Gb/s

rx_mode_out 出力 3 レシーバーの現在の SDI モードを示します。

000 = HD

001 = SD

010 = 3G

100 = 6G

101 = 12G 11.88Gb/s

110 = 12G 11.88/1.001Gb/s

レシーバーがロックされていない場合、正しい SDI モードを検索し、このポートの値が変更されます。その際、 x_mode_locked 出力は Low になります。レシーバーが正しい SDI モードを検出すると、rx_mode_locked 出力が High になります。

rx_mode_hd_out 出力 1 HD-SDI モードで RX がロックされると High になります。

rx_mode_sd_out 出力 1 SD-SDI モードで RX がロックされると High になります。

rx_mode_3g_out 出力 1 3G-SDI モードで RX がロックされると High になります。

rx_mode_6g_out 出力 1 6G-SDI モードで RX がロックされると High になります。

rx_mode_12g_out 出力 1 12G-SDI モード (いずれかのビットレート ) で RX がロックされるとHigh になります。

rx_mode_locked_out 出力 1 Low の場合、レシーバーは入力データストリームと一致する SDIモードを積極的に検索します。この間、 rx_mode_out ポートの値は頻繁に変化します。レシーバーが正しい SDI モードにロックすると、このポートの出力が High になります。

SDI モード検出機能が無効 (rx_mode_detect_en_in = Low) の場合は常に High になります。この場合、SDI レシーバーが入力される SDI 信号にロックしているか否かを判断する信頼性の高いインジケーターとしては使用できません。

表 2 : SDI Wrapper のポートリスト (続き)






rx_bit_rate_out 出力 1 v_smpte_uhdsdi_rate_detect.v モジュールのビットレート出力です。このポートに出力される信号は、UHD-SDI コアの rx_bit_rate ポートへ送信されます。

HD-SDI モードの場合

rx_m_out = 0 : ビットレート = 1.485Gb/s

rx_m_out = 1 : ビットレート = 1.485/1.001Gb/s

3G-SDI モードの場合 :









rx_t_locked_out 出力 1 レシーバーの伝送検出機能が SDI 信号の伝送フォーマットを識別すると High になります。

rx_t_family_out 出力 4 SDI インターフェイスで転送として使用されているビデオ信号のファミリを示す出力です。この出力は、 rx_t_locked が High の場合のみ有効です。このポートは、転送されている画像のビデオフォーマットを必ずしも認識するとは限らず、転送の特性のみを認識します。このポートのエンコードについては、表 3 を参照してください。

rx_t_rate_out 出力 4 転送のフレームレートを示す出力です。これは、実際の画像のフレームレートと同じになるとは限りません。この出力は、rx_t_locked が High の場合のみ有効です。このポートのエンコードについては、表 4 を参照してください。

rx_t_scan_out 出力 1 転送がインターレース (Low) またはプログレッシブ (High) のいずれかを示す出力です。これは、実際の画像のスキャンモードと同じになるとは限りません。この出力は、 rx_t_locked が High の場合のみ有効です。

rx_level_b_3g_out 出力 1 3G-SDI モードでは、入力信号が level B の場合は High にアサートされ、 level A の場合は Low にアサートされます。 rx_mode_3g が Highの場合のみ有効です。







rx_ce_out 出力 NUM_RX_CE RX クロックイネーブル出力であり、このクロックイネーブルの幅は NUM_RX_CE で決定されます。これらのクロックイネーブルは、すべての SDI モードで有効です。 SD モードの場合、 CE は標準的な5/6/5/6 のリズムでアサートされます。 HD および 3GA モードの場合、 CE は常に High になります。 3GB モードの場合、 CE には 50%のデューティサイクルがあります。 6G モードの場合のデューティサイクルは、その信号にインターリーブするデータストリーム数によって、 100% または 50% となります。 12G モードの場合のデューティサイクルは、その信号にインターリーブするデータストリーム数によって、 50% または 25% となります。このポートは、従来コアの rx_ce_sd および rx_dout_rdy_3g に取って代わるもので、これらの機能を兼ね備えて、すべての SDI モードに対応します。

rx_active_streams_out 出力 3 現在受信しているビデオフォーマットに対してアクティブなデータストリーム数を示します。 received.アクティブデータストリームの数は、 2^active_streams です。000 : 1 アクティブストリーム001 : 2 アクティブストリーム010 : 4 アクティブストリーム011 : 8 アクティブストリーム100 : 16 アクティブストリーム

rx_line_0_out 出力 11 データストリーム 1 からキャプチャしたライン数が出力されます。SD-SDI モードでは無効です。

rx_line_1_out 出力 11 データストリーム 3 からキャプチャしたライン数が出力されます。4 個以上のデータストリームがアクティブの場合のみ有効です。



rx_line_4_out 出力 11 データストリーム 9 からキャプチャしたライン数が出力されます。16 個のデータストリームがアクティブの場合のみ有効です。

rx_line_5_out 出力 11 データストリーム 11 からキャプチャしたライン数が出力されます。 16 個のデータストリームがアクティブの場合のみ有効です。



rx_st352_0_out 出力 32 データストリーム 1 からキャプチャされた ST 352 ペイロード ID のパケットデータバイトが出力されます。

rx_st352_0_valid_out 出力 1 rx_st352_0 が有効の場合に High になります。

rx_st352_1_out 出力 32 データストリーム 3 からキャプチャされた ST 352 ペイロード ID のパケットデータバイトが出力されます。 3G-SDI level A モードの場合は、データストリーム 2 からキャプチャされた ST 352 ペイロード ID のパケットデータバイトが出力されます。














rx_st352_5_out 出力 32 データストリーム 11 からキャプチャされた ST 352 ペイロード IDのパケットデータバイトが出力されます。






rx_crc_err_out 出力 16 これらの 16 ビットは、各データストリーム出力の CRC エラーを示します。ビット 0 がデータストリーム 1 の CRC エラーを示し、ビット 1 がデータストリーム 2 の CRC エラーを示します (その他も同様の規則)。特定ラインで CRC エラーが検出されると、エラーを含むラインを終了する EAV の後に後の CRC ワードがそのデータストリームポートに出力されてから数クロックサイクル後にそのデータストリームに対応する CRC エラービットがアサートされます。CRC エラービットは、 1 ラインタイム間アサートされた状態となります。これらのビットは SD-SDI モードでは無効です。

rx_ds1_out 出力 10 データストリーム 1 の出力です。 SD モードの場合、インターリーブされた Y/C データストリームとなります。 HD および 3GA モードの場合は、 Y チャネルとなります。 3GB モードの場合は、リンクA の Y チャネルとなります。 6G および 12G モードの場合は、データストリーム 1 となります。従来コアの rx_ds1a 出力ポートと同じです。

rx_ds2_out 出力 10 データストリーム 2 の出力です。 SD モードでは使用されません。HD および 3GA モードの場合は、 C ャネルとなります。 3GB モードの場合は、リンク A の C チャネルとなります。 6G および 12G モードの場合は、データストリーム 2 となります。従来コアの rx_ds2a出力ポートと同じです。

rx_ds3_out 出力 10 データストリーム 3 の出力です。 SD、 HD、および 3GA モードでは使用されません。 3GB モードの場合は、リンク B の Y チャネルとなります。 6G および 12G モードの場合は、データストリーム 3となります。従来コアの rx_ds1b 出力ポートと同じです。

rx_ds4_out 出力 10 データストリーム 4 の出力です。 SD、 HD、および 3G level A モードでは使用されません。 3G level B モードの場合は、リンク B の Cチャネルとなります。 6G および 12G モードの場合は、データストリーム 4 となります。

rx_ds5_out 出力 10 データストリーム 5 の出力です。 6G および 12G モードでのみ使用されます。










rx_ds9_out 出力 10 データストリーム 9 の出力です。 16 個のデータストリームがアクティブな場合に 12G モードでのみ使用されます。

rx_ds10_out 出力 10 データストリーム 10 の出力です。16 個のデータストリームがアクティブな場合に 12G モードでのみ使用されます。







rx_eav_out 出力 1 データストリーム出力ポートに EAV の XYZ ワードが現れると、High にアサートされます。

rx_sav_out 出力 1 データストリーム出力ポートに SAV の XYZ ワードが現れると、High にアサートされます。

rx_trs_out 出力 1 データストリーム出力ポートに EAV または SAV の 4 つの連続するワードが現れると、 High にアサートされます。

rx_edh_errcnt_en_in 入力 16 rx_edh_errcnt カウンターをインクリメントする EDH エラー条件を制御します。詳細は、表 5 を参照してください。 (1)

rx_edh_clr_errcnt_in 入力 1 High の場合、 rx_edh_errcnt カウンターをクリアします。エラーカウンターをクリアするために、 rx_ce_sd も High のときのクロックサイクルでこの入力ポートを High にする必要があります。 (1)

rx_edh_ap_out 出力 1 前のフィールド用に計算されたアクティブ画像 CRC が EDH パケットの AP CRC 値と一致していない場合に High にアサートされます。 (1)

rx_edh_ff_out 出力 1 前のフィールド用に計算されたフルフィールド CRC が EDH パケットの FF CRC 値と一致していない場合に High にアサートされます。(1)

rx_edh_anc_out 出力 1 補助データパケットチェックサムエラーが検出されると High にアサートされます。 (1)

rx_edh_ap_flags_out 出力 5 このポートには、も間近に受信した EDH パケットからのアクティブ画像エラーフラグビットが出力されます。このポートのエンコードについては、表 4 を参照してください。詳細は、表 6 を参照してください。 (1)

rx_edh_ff_flags_out 出力 5 このポートには、も間近に受信した EDH パケットからのフルフレームエラーフラグビットが出力されます。このポートのエンコードについては、表 4 を参照してください。詳細は、表 6 を参照してください。 (1)

rx_edh_anc_flags_out 出力 5 このポートには、も間近に受信した EDH パケットからの補助エラーフラグビットが出力されます。このポートのエンコードについては、表 4 を参照してください。詳細は、表 6 を参照してください。(1)







rx_edh_packet_flags_out 出力 4 このポートには、も間近に受信した EDH パケットに関連する 4 つのエラーフラグが出力されます。このポートのエンコードについては、表 5 を参照してください。詳細は、表 7 を参照してください。(1)

rx_edh_errcnt_out 出力 16 SD-SDI EDH エラーカウンターです。あるフィールドの間rx_edh_err_en ポートによって有効になったエラー条件が生じると、そのフィールドを 1 回インクリメントします。 (1)

rx_change_done_out 出力 1 GTH RX が初期化されている間、リセットされている間、または SDIモードが動的に変更されている間、この出力は Low になります。初期化、リセット、動的変更シーケンスが問題なく完了すると、 Highにアサートされます。この出力は gth_drpclk_in に同期します。

rx_change_fail_out 出力 1 通常モードでは、この出力は常に Low です。制御モジュールが GTHRX の初期化シーケンス、リセットシーケンス、または SDI モードの動的変更シーケンスを正常に終了できなかった場合にのみ Highになります。このようなエラーが発生すると、rx_change_fail_out portポートが High にアサートされ、 rx_change_fail_code_out ポートによってこのエラーの種類が示されます。エラーが生じた場合には、rx_rst_in および gth_wiz_reset_rx_pll_and_datapath_in を使用してGTH RX をリセットする必要があります。この出力は gth_drpclk に同期します。

rx_change_fail_code_out 出力 3 rx_change_fail ポートが High になると、rx_change_fail_code ポートはシーケンスエラーの種類を示します。このポートのエンコードについては、表 8 を参照してください。この出力は gth_drpclk_in に同期します。

送信ポート

tx_rst_in 入力 1 非同期のリセット入力です。High に遷移すると、トランスミッターがリセットされます。トランスミッター全体をリセットするには、tx_rst_in がアサートされているときに、 tx_ce_in, tx_sd_ce_in, andtx_edh_ce_i 入力が High の必要があります。

tx_usrclk_out 出力 1 GTH txusrclk クロック出力です。UHD-SDI コアの tx_clk ポートへ送信される信号でもあります。

tx_ce_in 入力 1 トランスミッターデータパスの主な部分のクロックイネーブル入力です。従来コアの tx_din_rdy ポートとほぼ類似しています。 SD、HD、および 3GA モードでは High の必要があります。 3GB モードの場合、 50% のデューティサイクルがあります。 6G および 12Gモードでは、 4 つのストリームがインターリーブされている場合には 100% のデューティサイクルがあり、 8 つのストリームがインターリーブされている場合は 50% のデューティサイクル、 16 すべてのデータストリームがインターリーブされている場合は 25% のデューティサイクルがあります。

tx_sd_ce_in 入力 1 SD-SDI モード用のクロックイネーブル信号です。SD-SDI モードの場合は、 5/6/5/6 のリズムでアサートされ、その他すべてのモードでは High の必要があります。

tx_edh_ce_in 入力 1 TX EDH プロセッサ用のクロックイネーブル信号です。SD-SDI モードの場合、 5/6/5/6 のリズムで tx_sd_ce と同じになる必要があります。 tx_sd_ce_in と位相が揃う必要があります。その他のモードの場合、この CE 信号を Low 駆動して、 EDH プロセッサで消費される電力を抑えることができます。







tx_mode_in 入力 3 トランスミッターの SDI モードを選択します。000 = HD001 = SD010 = 3G100 = 6G101 = 12G

その他の値は予約されています。

tx_m_in 入力 1 使用する基準クロックを選択します。通常、 0 ＝ 148.35MHz refclk、1 ＝ 148.5MHz refclk です。ただし、この区別は、 PLL の周波数や、表 2 の TXPLLCLKSEL_TX_M_0 および TXPLLCLKSEL_TX_M_1 パラメーターの値によって制御されます。

tx_insert_crc_in 入力 1 この入力が High の場合、 SD-SDI 以外のすべてのモードでトランスミッターが各ビデオラインに CRC 値を生成して挿入します。 Lowの場合は、 CRC 値の挿入は行われません。 SD-SDI モードの場合、この入力は無視されます。

tx_insert_ln_in 入力 1 この入力が High の場合、トランスミッターが各ビデオラインのEAV の後にライン番号を挿入します。すべてのアクティブデータストリームペアの tx_line_chX_in 入力ポートにライン番号を供給する必要があります。 Low の場合は、ライン番号の挿入は行われません。 SD-SDI モードの場合、この入力は無視されます。

tx_insert_st352_in 入力 1 この入力が High の場合、 ST 352 パケットがデータストリーム内に挿入されます。 Low の場合は、パケットは挿入されません。 3G、6G、および 12G モードでは、 ST 352 パケットが必ず必要ですが、HD および SD モードではオプションです。

tx_overwrite_st352_in 入力 1 この入力が High の場合、データストリーム内にすでに存在する ST352 パケットが上書きされます。 Low の場合は、既存の ST 352 パケットは上書きされません。

tx_insert_edh_in 入力 1 この入力が High の場合、 SD-SDI モードでトランスミッターがすべてのフィールドに EDH パケットを挿入します。 Low の場合は EDHパケットは挿入されません。 SD-SDI モード以外のすべてのモードの場合、この入力は無視されます。

tx_mux_pattern_in 入力 3 使用するデータストリームインターリーブパターンを指定します。 000 = SD、 HD、および 3G level A001 = 3G level B010 = 8 ストリームインターリーブ (6G および 12G モードの場合)011 = 4 ストリームインターリーブ (6G モードの場合)100 = 16 ストリームインターリーブ (12G モードの場合)

tx_insert_sync_bit_in 入力 1 6G および 12G モードの場合、このポートが High に遷移すると、ランレングス短縮のために同期ビット挿入機能が有効になります。ST2081 および ST 2082 規格へ準拠するには、同期ビットの挿入を有効にする必要があります。ただし、早期に実装した 6G-SDI および12G-SDI レシーバーは同期ビット挿入機能をサポートしていないことがあるため、このようなデバイスへ信号を送信する際はこのポートを Low に設定して同期ビットの挿入を無効にできます。

tx_line_0_in 入力 11 データストリーム 1 および 2 用の現在のライン番号です。














tx_st352_line_f1_in 入力 11 ST 352 パケットは、この入力ポートで指定したライン番号の HANCスペースに挿入されます。インターレースされたビデオの場合、この入力ポートはフィールド 1 のライン番号を指定します。プログレッシブビデオの場合、この入力はパケットが挿入されるフレーム内のラインのみ指定します。 HANC インターバル中、この入力値は常に有効の必要があります。 tx_insert_st352 が Low の場合、この入力は無視されます。

tx_st352_line_f2_in 入力 11 インターレースされたビデオの場合、この値が示すフィールド 2 のライン番号に ST 352 パケットが挿入されます。プログレッシブビデオの場合、 tx_st352_f2_en ポートを Low に駆動してこの入力ポートを無効にする必要があります。 HANC インターバル中、この入力値は常に有効の必要があります。 tx_insert_st352 またはtx_st352_f2_en のいずれかが Low の場合、この入力は無視されます。

tx_st352_f2_en_in 入力 1 この入力は、 tx_vpid_line_f2 で指定したラインへの ST 352 パケットの挿入を制御します。インターレースされたビデオの場合で、 ST352 パケットの挿入が有効の場合には、この入力が High に遷移する必要があります。プログレッシブビデオの場合で、 ST 352 パケットの挿入が有効の場合には、この入力が Low に遷移する必要があります。 ST 352 パケットの挿入が無効 (tx_insert_st352 = Low) の場合、このポートは無視されます。

tx_st352_data_0_in 入力 32 tx_insert_st352 が High にアサートされると、 4 つのデータバイトのST352 パケットがデータストリーム 1 に挿入されます。データバイトの順序は、 {byte4、 byte3、 byte2、 byte1} となります。

tx_st352_data_1_in 入力 32 tx_insert_st352 が High にアサートされると、 4 つのデータバイトのST352 パケットがデータストリーム 3 に挿入されます。3GA モードの場合、このポートはデータストリーム 2 の ST352 パケットへ挿入されるデータバイトを指定します。

tx_st352_data_2_in 入力 32 tx_insert_st352 が High にアサートされると、 4 つのデータバイトのST352 パケットがデータストリーム 5 に挿入されます。






tx_ds1_in 入力 10 データストリーム 1 の入力 : SD=Y/C、 HD=Y、 3GA=DS1(Y)、3GB=AY、 6G/12G=DS1

tx_ds2_in 入力 10 データストリーム 2 の入力 : HD=C、 3GA=DS2(C)、 3GB=AC、6G/12G=DS2

tx_ds3_in 入力 10 データストリーム 3 の入力 : 3GB=BY、 6G/12G=DS3

tx_ds4_in 入力 10 データストリーム 4 の入力 : 3GB=BC、 6G/12G=DS4

tx_ds5_in 入力 10 データストリーム 5 の入力 : 6G/12G=DS5










tx_ds9_in 入力 10 データストリーム 9 の入力 : 12G=DS9








tx_ds1_st352_out 出力 10 ST 352 パケット挿入モジュールから取得するデータストリーム 1(DS1) 出力のデータストリームです。このデータストリームが出力されると、この時点でアプリケーションがほかの ANC データを挿入できます。

tx_ds2_st352_out 出力 10 ANC 挿入用の DS2 出力のデータストリームです。















tx_ds1_anc_in 入力 10 アプリケーションの ANC インサーターからのデータストリーム 1(DS1) 入力です。このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。



tx_ds4_anc_in 入力 10 アプリケーションの ANC インサーターからのデータストリーム 4(DS4) の入力です。このポートは、 tx_use_anc_in ポートが High の場合のみ使用されます。



















tx_use_anc_in 入力 1 Low の場合、 ST352 パケット挿入機能から送信されるデータストリームが TX 出力チャネルへ内部送信されます。 High の場合、 TX出力チャネルが tx_ds[16:1]_anc_in ポートからデータストリームを受信します。

tx_ce_align_err_out 出力 1 この出力は、 SD-SDI モードの場合に tx_sd_ce 入力の 5/6/5/6 クロックサイクルリズムに問題があることを示します。 SD-SDI モードでは、 tx_sd_ce 信号は一定の 5/6/5/6 クロックサイクルリズムに従う必要があります。このリズムから外れると、 SD-SDI シリアルストリームが正しく生成されない可能性があります。このリズムが正しくない場合は、 tx_ce_align_err 出力が High に遷移します。このポートは、 SD-SDI モード、かつ tx_sd_bitrep_bypass が Low になっている場合にのみ有効です。

tx_slew_out 出力 1 外部 SDI ケーブルイコライザーのスルーレート信号を制御するための信号です。 TX のモードが SD-SDI の場合に High となります。その他のモードでは Low になります。







tx_change_done_out 出力 1 GTH TX が初期化されている間またはリセットされている間、あるいは GTH DRP レジスタや txsysclksel ポートが動的に変更されている間、この出力は Low になります。シーケンスが問題なく完了すると、 tx_change_done_out 出力が High にアサートされます。この出力は gth_drpclk_in に同期します。

tx_change_fail_out 出力 1 通常モードでは、この出力は常に Low です。制御モジュールが GTHTX の初期化シーケンス、リセットシーケンス、または GTH DRPや txsysclksel ポートの動的な変更シーケンスを正常に終了できなかった場合にのみ High になります。このようなエラーが発生すると、 tx_change_fail_out ポートが High にアサートされ、tx_change_fail_code ポートによってこのエラーの種類が示されます。tx_change_fail_out が High に遷移して、エラーが生じた場合には、tx_rst_in および gth_wiz_reset_tx_pll_and_datapath_in を使用してトランスミッター全体をリセットする必要があります。この出力は gth_drpclk_in に同期します。

tx_change_fail_code_out 出力 3 tx_change_fail ポートが High になると、tx_change_fail_code ポートはエラーの種類を示します。このポートのエンコードについては、表 9を参照してください。この出力は gth_drpclk_in に同期します。

DRP コントローラーのポート

drp_fail_out 出力 1 通常モードでは、この出力は常に Low です。制御モジュールが GTHDRP トランザクションを正常に終了できなかった場合にのみ Highになります。このようなエラーが発生すると、 drp_fail_out ポートがHigh にアサートされて、thedrp_fail_cnt_out ポートがインクリメントします。エラーが生じて drp_fail_out が High に遷移した場合は、gth_wiz_reset_all_in を使用して GTH 全体をリセットする必要があります。この出力は gth_drpclk_in に同期します。

drp_fail_cnt_out 出力 8 このポートは、エラーが生じた DRP トランザクション数を示します。

SDI Wrapper Support の GTH ポート

gth_wiz_reset_all_in 入力 1 PLL (位相ロックループ) およびトランシーバープリミティブのアクティブなデータ方向をリセットするユーザー信号です。 primitives.このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_tx_pll_and_datapath_in

入力 1 トランシーバープリミティブの送信データ方向および関連するPLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_rx_pll_and_datapath_in

入力 1 トランシーバープリミティブの受信データ方向および関連するPLL をリセットするユーザー信号です。トランシーバープリミティブ。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_txresetdone_out 出力 1 トランシーバープリミティブのトランスミッターリセットシーケンスが正しく完了したことを示すアクティブ High 信号です。この出力は tx_usrclk_out に同期します。

gth_wiz_rxresetdone_out 出力 1 トランシーバープリミティブのレシーバーリセットシーケンスが完了したことを示すアクティブ High の信号です。この出力は rx_usrclk_out に同期します。







gth_drpclk_in 入力 1 GTH への DRP クロックです。このポートは通常、 rx_fxdclk_in と同じクロックで駆動されます。

gth_qpll0_refclk_p_in 入力 1 このポートは、 MGTREFCLK0P または MGTREFCLK1P FPGA のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3プリミティブの I ピンを駆動します。

gth_qpll0_refclk_n_in 入力 1 このポートは、MGTREFCLK0N または MGTREFCLK1N のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3 プリミティブの IB ピンを駆動します。

gth_qpll0_reset_in 入力 1 GTHE3_COMMON プリミティブの QPLL0RESET ピンのアクティブHigh リセット入力です。

gth_qpll0_clk_out 出力 1 SDI Wrapper の gth_qpll0_clk_in ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL0OUTCLK ポートからのクロック出力です。

gth_qpll0_refclk_out 出力 1 SDI Wrapper の gth_qpll0_refclk_in ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QLL0OUTREFCLK ポートからのクロック出力です。

gth_qpll0_lock_out 出力 1 SDI Wrapper の gth_qpll0_lock_in ポートへ接続する必要があります。GTHE3_COMMON の QPLL0LOCK ポートから送信される、 QPLL0のロックを示すアクティブ High 出力です。

gth_qpll1_refclk_p_in 入力 1 このポートは、 MGTREFCLK0P または MGTREFCLK1P FPGA のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3プリミティブの I ピンを駆動します。

gth_qpll1_refclk_n_in 入力 1 このポートは、MGTREFCLK0N または MGTREFCLK1N のいずれかの FPGA 入力ポートへ接続する必要があり、 IBUFDS_GTE3 プリミティブの IB ピンを駆動します。

gth_qpll1_reset_in 入力 1 GTHE3_COMMON プリミティブの QPLL1RESET ピンのアクティブHigh リセット入力です。

gth_qpll1_clk_out 出力 1 SDI Wrapper の gth_qpll1_clk_in ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL1OUTCLK ポートからのクロック出力です。

gth_qpll1_refclk_out 出力 1 SDI Wrapper の gth_qpll1_refclk_in ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QLL1OUTREFCLK ポートからのクロック出力です。

gth_qpll1_lock_out 出力 1 SDI Wrapper の gth_qpll1_lock_in ポートへ接続する必要があります。GTHE3_COMMON の QPLL1LOCK ポートから送信される、 QPLL1のロックを示すアクティブ High 出力です。

gth_cpll_refclk_out 出力 1 このポートは、 SDI Wrapper の gth_cpll_refclk_in ポートへ接続することを目的としています。 IBUFDS_GTE3 プリミティブから送信されるクロック出力です。

gth_cpll_lock_out 出力 1 GTHE3_CHANNEL の CPLLLOCK ポートからのアクティブ High の周波数ロック出力です。

gth_rxn_in 入力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHRXN 差動入力へ接続されます。

gth_rxp_in 入力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHRXP 差動入力へ接続されます。

gth_txn_out 出力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHTXN 差動出力へ接続されます。

gth_txp_out 出力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHYXP 差動出力へ接続されます。







SDI Wrapper の GTH ポート

gth_wiz_reset_all_in 入力 1 PLL (位相ロックループ) およびトランシーバープリミティブのアクティブなデータ方向をリセットするユーザー信号です。 primitives.このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_tx_pll_and_datapath_in

入力 1 トランシーバープリミティブの送信データ方向および関連するPLL をリセットするユーザー信号です。このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_reset_rx_pll_and_datapath_in

入力 1 トランシーバープリミティブの受信データ方向および関連するPLL をリセットするユーザー信号です。 transceiver primitives.このアクティブ High の非同期信号を gth_drpclk_in の少なくとも 1 周期間パルスすると、プロセスが初期化されます。

gth_wiz_txresetdone_out 出力 1 トランシーバープリミティブのトランスミッターリセットシーケンスが完了したことを示すアクティブ High の信号です。この出力は tx_usrclk_out に同期します。

gth_wiz_rxresetdone_out 出力 1 トランシーバープリミティブのレシーバーリセットシーケンスが完了したことを示すアクティブ High の信号です。この出力は rx_usrclk_out に同期します。

gth_drpclk_in 入力 1 GTH への DRP クロックです。このポートは通常、 rx_fxdclk_in と同じクロックで駆動されます。

gth_qpll0_clk_in 入力 1 SDI Wrapper Support の gth_qpll0_clk_out ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL0OUTCLK ポートからのクロック入力です。

gth_qpll0_refclk_in 入力 1 SDI Wrapper Support の gth_qpll0_refclk_out ポートへ接続する必要があります。 GTHE3_COMMON プリミティブの QPLL0OUTREFCLKポートからのクロック入力です。

gth_qpll0_lock_in 入力 1 SDI Wrapper Support の gth_qpll0_lock_out ポートへ接続する必要があります。 GTHE3_COMMON の QPLL0LOCK ポートから送信される、 QPLL0 のロックを示すアクティブ High 出力です。

gth_qpll1_clk_in 入力 1 SDI Wrapper Support の gth_qpll1_clk_out ポートへ接続する必要があります。GTHE3_COMMON プリミティブの QPLL1OUTCLK ポートからのクロック入力です。

gth_qpll1_refclk_in 入力 1 SDI Wrapper Support の gth_qpll1_refclk_out ポートへ接続する必要があります。 GTHE3_COMMON プリミティブの QPLL1OUTREFCLKポートからのクロック入力です。

gth_qpll1_lock_in 入力 1 SDI Wrapper Support の gth_qpll1_lock_out ポートへ接続する必要があります。 GTHE3_COMMON の QPLL1LOCK ポートから送信される、 QPLL1 のロックを示すアクティブ High 出力です。

gth_cpll_refclk_in 入力 1 GTHE3_CHANNEL プリミティブの GTREFCLK 用のクロック入力です。通常、このポートは、 IBUFDS_GTE3 プリミティブからのクロックで駆動されます。

gth_cpll_lock_out 出力 1 GTHE3_CHANNEL の CPLLLOCK ポートからのアクティブ High の周波数ロック出力です。

gth_rxn_in 入力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHRXN 差動入力へ接続します。

gth_rxp_in 入力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHRXP 差動入力へ接続します。







表 2 の注記 1 : RX EDH プロセッサを含まないコアを生成した場合 (UHD-SDI コアの GUI で有効なオプション)、EDH プロセッサに関連する RX ポートはありません。UHD-SDI コアに RX EDH プロセッサが含まれない場合は、RX EDH プロセッサに対応するすべてのポートが含まれている kugth_uhdsdi_<line rate>_wrapper.v SDI ラッパーファイルを使用しないでください。代わりに、 kugth_uhdsdi_<line rate>_norxedh_wrapper.v SDI ラッパーファイルを使用してください。

表 3 に、 SDI ラッパーへ適用できるパラメーターを示します。

gth_txn_out 出力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHTXN 差動出力へ接続します。

gth_txp_out 出力 1 このポートは、GTHE3_CHANNEL プリミティブの GTHYXP 差動出力へ接続します。

表 3 : SDI ラッパーのパラメーターリスト

名称種類デフォルト説明

UHD-SDI GTH TX コントローラーのパラメーター

TXPLLCLKSEL_TX_M_0 バイナリ 2'b11 このパラメーターは、 tx_m_in が Low の場合、GTHE3_CHANNEL の txpllclksel ピンに適用される値を指定します。有効な値は、 2'b00 (CPLL)、 2'b11(QPLL0)、および 2'b10 (QPLL1) です。

TXPLLCLKSEL_TX_M_1 バイナリ 2'b10 このパラメーターは、 tx_m_in が High の場合、GTHE3_CHANNEL の txpllclksel ピンに適用される値を指定します。有効な値は、 2'b00 (CPLL)、 2'b11(QPLL0)、および 2'b10 (QPLL1) です。

UHD-SDI GTH RX コントローラーのパラメーター

RX_FXDCLK_FREQ 整数 27000000 SDI Wrapper の clk ポートの固定周波数を指定 (Hz) します。このクロックの公称周波数は、タイミングを満たすため、このクロックに依存する制御モジュールが正しく動作するように適切に指定します。

RXPLLCLKSEL_TX_M_0 バイナリ 2'b11 このパラメーターは、 3'b110 を除くすべてのrx_mode_out 値の場合に、 GTHE3_CHANNEL のrxpllclksel ピンに適用される値を指定します。有効な値は、 2'b00 (CPLL)、 2'b11 (QPLL0)、および 2'b10(QPLL1) です。

RXPLLCLKSEL_TX_M_1 バイナリ 2'b10 このパラメーターは、rx_m_out が High で rx_mode_outが 3'b11 の場合に、GTHE3_CHANNEL の rxpllclksel ピンに適用される値を指定します。有効な値は、 2'b00(CPLL)、 2'b11 (QPLL0)、および 2'b10 (QPLL1) です。

GTH Wizard IP のパラメーター

XY_SITE 文字列型 "x0y16" このパラメーターは、 FPGA 内における GTH WizardIP インスタンスの場所を指定します。







ビデオ伝送検出ポート

UHD-SDI コアの RX 部分には SDI 転送フォーマット検出回路があります。この回路では、SDI データストリームにおけるビデオ転送のタイミングを分析し、受信しているビデオフォーマットを判断します。この回路の動作は、 ST 352 ペイロード ID パケットの有無に依存しません。この回路は、画像フォーマットではなく転送フォーマットを判断します。これらは通常は同じですが、必ずしもそうとは限りません。たとえば、 3G-SDI level B-DL で 1080p 50Hz のビデオ転送が行われる場合、実際のビデオ転送は 1080i 50Hz となります (転送はインターレース方式で、画像はプログレッシブ方式)。

rx_t_family 出力ポートでは、 SDI 信号の転送におけるビデオフォーマットファミリを示す 4 ビットのコードを提供します。表 4 に、この出力ポートのエンコードを示します。また転送検出ユニットは、 SDI 転送の方式 (インターレースまたはプログレッシブ) も判断し、 rx_t_scan 出力ポートへレポートします。

転送検出回路は、 SDI 信号の転送レートも判断します。 rx_t_rate_out ポートで転送フレームレートを示します (表 5 参照)。フレームレートのエンコードは、 SMPTE ST 352 ビデオペイロード ID パケットの画像レートフィールドとして使用されるエンコードと同じです。ただし、 rx_t_rate_out は、画像レートではなく、転送フレームレートを示します。また、rx_t_rate_out ポートの値は、インターレース転送であっても常にフレームレートを示します。

注記 : SDI RX が SDI 信号にロックした後、転送フォーマット検出回路が転送フォーマットを認識するまでには、大で 2ビデオフレーム必要です。

表 4 : rx_t_family_out のエンコード

rx_t_family 転送ビデオフォーマットアクティブピクセル

0000 SMPTE ST 274 1920 x 1080

0001 SMPTE ST 296 1280 x 720

0010 SMPTE ST 2048-2 2048 x 1080

0011 SMPTE ST 295 1920 x 1080

1000 NTSC 720 x 486

1001 PAL 720 x 486

1111 不明

その他予約

表 5 : rx_t_rate_out のエンコード

rx_t_rate_out フレームレート

0000 なし

0010 23.98Hz

0011 24Hz

0100 47.95Hz

0101 25Hz

0110 29.97Hz

0111 30Hz

1000 48Hz

1001 50Hz

1010 59.94Hz

1011 60Hz

その他予約





SD‐SDI RX EDH プロセッサ

SDI レシーバーには、 SD-SDI モードでのレシーバーエラーを検出するために、 EDH プロセッサをオプションで含めることができます。 EDH プロセッサは、 SD-SDI データストリーム内の EDH パケットをアップデートしません。単にエラーをレポートし、そして各 EDH パケットからのエラーフラグをキャプチャするだけです。

EDH プロセッサには、エラーがあるフィールドの数をカウントする 16 ビットのカウンターがあります。現在のエラー数は、 SDI Wrapper の rx_edh_errcnt_out ポートに出力されます。カウンター値は、 rx_edh_clr_errcnt_in が High にアサートされるとクリアされます。ユーザーは、 rx_edh_errcnt_en_in ポートを使用し、このカウンターでカウントされるエラーの種類を指定できます。このポートには、 16 個の異なるエラータイプを有効/無効に設定するための 16 ビットがあります。High に設定されたビットに基づいて、対応するエラータイプがカウンターでカウントされるようになります。 Low に設定されたビットは、対応するエラータイプを無効にします。同じフィールドで複数のエラーが生じる場合、 EDH エラーカウンターは 1 つしかインクリメントしません。表 6 に、 rx_edh_errcnt_en_in ポートのビットのエンコードを示します。

ANC エラーは補助データパケット内のエラーを示し、 FF エラーはフルフィールド (Full Field) CRC で検出されるエラーを示し、AP エラーはアクティブ画像 (Active Picture) CRC で検出されるエラーを示します。EDH パケットチェックサムエラーは、 EDH パケット内でチェックサムエラーが生じたことを示します。

ANC、 FF、 AP それぞれのエラー条件には、 5 つの個々のエラーフラグがあります。これらのフラグが High にアサートされることで、エラー条件を示します。 EDH パケットの EDH、 EDA、 IDH、 IDA、および UES エラーフラグの詳細は、SMPTE RP 165 の資料を参照してください。

• EDH エラー : EDH プロセッサがフィールドで CRC エラー (ANC パケットのチェックサムエラー ) を検出すると、このエラー条件が生じます。たとえば、 FF EDH エラーフラグは、フルフィールド CRC でエラーが検出したことを示します。

• EDA エラー : 受信した EDH パケットの EDA または EDH フラグがアサートされると、このエラー条件が生じます。

• IDH エラー : このエラー条件は、 RX EDH プロセッサでサポートされていません。

• IDA エラー : 受信した EDH パケットの IDA または IDH フラグがアサートされると、このエラー条件が生じます。

• UES エラー : 受信した EDH パケットの UES フラグがアサートされると、このエラー条件が生じます。

表 6 : rx_edh_errcnt_en_in のビット

ビット番号エラー

0 ANC EDH エラー

1 ANC EDA エラー

2 ANC IDH エラー

3 ANC IDA エラー

4 ANC UES エラー

5 FF EDH エラー

6 FF EDA エラー

7 FF IDH エラー

8 FF IDA エラー

9 FF UES エラー

10 AP EDH エラー

11 AP EDA エラー

12 AP IDH エラー

13 AP IDA エラー

14 AP UES エラー

15 EDH パケットチェックサムエラー





エラーカウンターが有効の場合、これらがカウントされると同時に、検出された ANC EDH、 AP EDH、および FF EDH エラーも rx_edh_anc_out、 rx_edh_ap_out、および rx_edh_ff_out ポートのそれぞれのアサートによって示されます。つまり、rx_edh_anc ポートは、補助データパケットにチェックサムエラーが検出されるとアサートされます。 rx_edh_ap ポートは、計算されたアクティブ画像 CRC が EDH パケット内の AP CRC と一致していない場合にアサートされます。 rx_edh_ff_outポートは、計算されたフルフィールド CRC が EDH パケット内の FF CRC と一致していない場合にアサートされます。

RX EDH プロセッサも、 EDH パケットからの ANC、 AP、および FF エラーフラグを rx_edh_anc_flags_out、rx_edh_ap_flags_out、および rx_edh_ff_flags_out ポートにそれぞれ出力します。これらの出力ポートでは、後に受信したEDH パケットで生じたフラグを正確に反映します。したがって、これらは、エラーカウンターをインクリメントするための検出されたエラーや rx_edh_anc_out、 rx_edh_ap_out、および rx_edh_ff_out ポートの出力とは異なります。たとえば、rx_edh_ap_flags_out ポートの EDH フラグ (ビット 0) は、後に受信した EDH パケットで AP EDH フラグがセットされたことを示しますが、rx_edh_ap_out ポートは、EDH プロセッサでローカルに計算されたアクティブ画像 CRC が EDH パケットの AP CRC と一致していないことを示します。rx_edh_anc_flags_out、rx_edh_ap_flags_out、および rx_edh_ff_flags_out ポートはそれぞれ 5 ビット幅です。これら 3つすべてのエンコードは同じです (表 7 参照)。

また、RX EDH プロセッサは、EDH パケットのフォーマットやコンテンツに応じて 4 つのエラーフラグを生成します。これらのエラーフラグは、 rx_edh_packet_flags_out ポートに出力されます。表 8 に、このポートのエンコードを示します。

GTH の初期化とリセット、および変更シーケンスのエラーコード

GTH RX の初期化シーケンスまたはリセットシーケンス、あるいは RX SDI モードの動的変更を実行中にエラーが発生すると、 rx_change_fail_out ポートが High にアサートされてエラーコードが rx_change_fail_code_out ポートに出力されます。各シーケンスは、リトライカウンターで許容される大回数まで再実行された後にのみ、エラーで終了します。リトライ可能な大回数は、RX_RETRY_CNTR_MSB パラメーターまたは SDI Wrapper モジュールの v_smpte_uhdsdi_kugth_control.vジェネリックで指定したリトライカウンターのビット幅で制御されます。リトライの回数は次の式で求められます。

リトライ = 2 RX_RETRY_CNTR_MSB - 1

表 9 に、 rx_change_fail_out ポートのエンコードを示します。

表 7 : rx_edh_anc_flags_out、 rx_edh_ap_flags_out、および rx_edh_ff_flags_out ポートのエンコード


0 EDH

1 EDA

2 IDH

3 IDA

4 UES

表 8 : rx_edh_packet_flags ポートのエンコード


0 EDH パケットを確認できない

1 EDH パケットのユーザーデータワードにパリティエラーがある

2 EDH パケットにチェックサムエラーがある

3 EDH パケットにフォーマットエラーがある (無効なデータ数など)





rx_change_fail_out ポートが High に遷移するすべてのシーケンスエラーでは、 SDI Wrapper の GTH RX 制御ロジックがエラー状態で停止します。 GTH RX はそのまま SDI 信号を受信できますが、通常実行する SDI モードの動的変更は行いません。rx_change_fail_out の High 遷移で示されるエラーが生じた場合には、rx_rst_in および gth_wiz_reset_rx_pll_and_datapath_inを使用して GTH RX 全体をリセットする必要があります。この出力は gth_drpclk_in に同期します。エラーが繰り返される場合は、アプリケーションの設計に問題があると考えられます。

GTH TX の初期化シーケンスまたはリセットシーケンス、あるいは TX SDI モードの動的変更を実行中にエラーが発生すると、 tx_change_fail_out ポートが High にアサートされてエラーコードが tx_change_fail_code_out ポートに出力されます。各シーケンスは、リトライカウンターで許容される大回数まで再実行された後にのみ、エラーで終了します。リトライ可能な大回数は、TX_RETRY_CNTR_MSB パラメーターまたは SDI Wrapper モジュールの v_smpte_uhdsdi_kugth_control.vジェネリックで指定したリトライカウンターのビット幅で制御されます。リトライの回数は次の式で求められます。

リトライ = 2 TX_RETRY_CNTR_MSB - 1

表 9 : rx_change_fail_code_out ポートのエンコード

コード説明

0 予約

1 GTH トランシーバーの RXCDR_CFG2 属性を変更することが必要となる RX SDI モードの変更が要求されると、 v_smpte_uhdsdi_kugth_control モジュールがこの属性を変更するために DRP書き込みサイクルを実行しようとします。 v_smpte_uhdsdi_kugth_drp 制御モジュールが、書き込まれた RXCDR_CFG2 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

2 GTH トランシーバーの RXOUT_DIV 属性を変更することが必要となる RX SDI モードの変更が要求されると、 v_smpte_uhdsdi_kugth_control モジュールがこの属性を変更するために DRP書き込みサイクルを実行しようとします。 v_smpte_uhdsdi_kugth_drp 制御モジュールが、書き込まれた RXOUT_DIV 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

3 動的変更を実行中に DRP および GTH ポートに対する一連のシーケンスが完了した後、 GTHRX 部分をリセットするために GTH Wizard IP の gtwiz_reset_rx_datapath_in ポートがアサートされます。リトライ後に GTH Wizard IP の gtwiz_reset_rx_done_out ポートがアサートされない場合、このコードでシーケンスにエラーが発生します。

4 GTH トランシーバーの RXDATA_WIDTH 属性を変更することが必要となる RX SDI モードの変更が要求されると、 v_smpte_uhdsdi_kugth_control モジュールがこの属性を変更するためにDRP 書き込みサイクルを実行しようとします。 v_smpte_uhdsdi_kugth_drp 制御モジュールが、書き込まれた RXDATA_WIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

5 GTH トランシーバーの RXINT_DATAWIDTH 属性を変更することが必要となる RX SDI モードの変更が要求されると、v_smpte_uhdsdi_kugth_control モジュールがこの属性を変更するためにDRP 書き込みサイクルを実行しようとします。 v_smpte_uhdsdi_kugth_drp 制御モジュールが、書き込まれた RXINT_DATAWIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このエラーコードでシーケンスにエラーが発生します。

6 予約

7 予約





表 10 に、 tx_change_fail_code ポートのエンコードを示します。

SDI のタイミング制約

SDI Wrapper Support および SDI Wrapper では、 GTH 基準クロック (MGTREFCLK0/1P/N) と GTH DRP クロック用の FPGAIOB ポートの周期に対してのみ制約を適用する必要があります。

rxusrclk および txusrclk クロックは、大ターゲットラインレートに基づいて GTH Wizard IP 内で自動的に制約されるため、これ以上の制約を適用する必要はありません。一般的に、6G-SDI およびそれ以下の場合は 148.5MHz となり、12G-SDIの場合は 297MHz となります。

UHD-SDI ラッパーには、 SD-SDI モードの場合にデータを回復するための NI-DRU が含まれます。 NI-DRU は SD-SDI モードでのみ動作し、このモードでの RXOUTCLK の周波数は 148.5MHz です。 12G-SDI をサポートするアプリケーションの場合、 RXOUTCLK は 297MHz に制約され、 NI-DRU は 297MHz でのタイミングを満たしません。しかし、 NI-DRU はRXOUTCLK が 148.5MHz の場合のみアクティブとなるため、その必要はありません。 NI-DRU を 148.5MHz に制約し、 RXのその他の部分を 297MHz に制約することが可能です。サンプルデザインでは、次の 2 つの制約を使用しています。

set_property KEEP_HIERARCHY true [get_cells \ uhdsdi_demo/sdi_4ch_rxtx/genblk1[0].sdi_wrapper_support/sdi_wrapper/uhdsdi_kugth_ctrl/NIDRU]

create_generated_clock -name nidru_clk0 -source [get_pins -of [get_clocks rxoutclk_out[0]]] \

表 10 : tx_change_fail_code_out ポートのエンコード

コード説明

0 予約

1 GTH トランシーバーの TXDATA_WIDTH 属性を変更することが必要となる TX SDI モードの変更が要求されると、 v_smpte_uhdsdi_kugth_control モジュールがこの属性を変更するためにDRP 書き込みサイクルを実行しようとします。 v_smpte_uhdsdi_kugth_drp 制御モジュールが、書き込まれた TXDATA_WIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

2 GTH トランシーバーの TXINT_DATAWIDTH 属性を変更することが必要となる TX SDI モードの変更が要求されると、v_smpte_uhdsdi_kugth_control モジュールがこの属性を変更するためにDRP 書き込みサイクルを実行しようとします。 v_smpte_uhdsdi_kugth_drp 制御モジュールが、書き込まれた TXINT_DATAWIDTH 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このコードでシーケンスにエラーが発生します。

3 GTH トランシーバーの TXOUT_DIV 属性を変更することが必要となる TX SDI モードの変更が要求されると、 v_smpte_uhdsdi_kugth_control モジュールがこの属性を変更するために DRP書き込みサイクルを実行しようとします。 v_smpte_uhdsdi_kugth_drp 制御モジュールが、書き込まれた TXOUT_DIV 値とリトライ後の実際のコンテンツとの間に不一致を検出すると、このエラーでシーケンスにエラーが発生します。

4 動的変更を実行中に DRP および GTH ポートに対する一連のシーケンスが完了した後、 GTHWizard IP の gtwiz_reset_tx_datapath_in ポートがアサートされて、 GTH TX 部分がリセットされます。リトライ後に GTH Wizard IP の gtwiz_reset_tx_done_out ポートがアサートされない場合、このコードでシーケンスにエラーが発生します。

5 予約

6 予約

7 予約



SDI デモンストレーションの例


-divide_by 2 [get_pins \ uhdsdi_demo/sdi_4ch_rxtx/genblk1[0].sdi_wrapper_support/sdi_wrapper/uhdsdi_kugth_ctrl/NIDRU/ \Inst_dru/CLK]

次の制約で認識されるべきクロック名が合成で変更されないように、 NI-DRU モジュールに KEEP_HIERARCHY 制約が適用されています。この制約の get_cells 部分は、 SDI/GTH Control/NIDRU の NI-DRU へのパスを使用しています。サンプルデザインでは、 UHD-SDI ラッパーに SDI のインスタンス名が付けられています。このパスの SDI 部分をユーザーアプリケーションの UHD-SDI ラッパーのインスタンス名に変更してください。 KEEP_HIERARCHY 制約は、合成にのみ適用され、インプリメンテーションには適用されません。したがって、インプリメンテーションツールが実行する適化機能に影響を与えることはありません。

create_generated_clock 制約は、 NI-DRU 専用の階層クロックを作成します。これは、物理的に分離したクロックではありません。タイミング解析専用に使用される論理クロックです。 NI-DRU は、常に GTH の RXOUTCLK で駆動されます。この制約により、NI-DRU の CLK ポートへ接続されたクロックは GTH RXOUTCLK から派生しますが、その大周波数の半分になることがタイミングアナライザーに示されます。RXOUTCLK は 297MHz に制約されるため、NI-DRU は 148.5MHz に制約されます。

示されない限り、 Vivado はすべてのクロックが関連すると見なします。通常、 SDI Wrapper のさまざまなクロックは関連していないため、関連していないことを示すには制約が必要です。

これらの制約の設定例は、ここで提供する SDI アプリケーション例のタイミング制約ファイルを参照してください。

SDI デモンストレーションの例このアプリケーションノートでは、SDI デモンストレーションアプリケーションを紹介します。このデモンストレーションのソースコードは Verilog のみで提供しています。 Vivado を使用して、これらのデモンストレーションを構築する手順については、ソースコードが含まれている xapp1248.zip ファイル内の readme.txt ファイルをお読みください。生成済みのFPGA コンフィギュレーションファイルも両言語で提供されており、UltraScale FPGA KCU105 評価ボードにロードできます。これらのデモンストレーションを実行するには、 inrevium 社製 TB-FMCH-12GSDI FMC が必要です。これを KCU105ボードの FMC コネクタへ接続することで、 SDI ケーブルドライバーと SDI ケーブルイコライザーが提供されます。またこの FMC は、 GTH トランシーバーの基準クロックとして使用される SDI 特有のクロックソースも提供します。

SDI デモンストレーション

このデモンストレーションアプリケーションは KCU105 評価ボードを使用し、SDI RX と SDI TXインターフェイスを含みます。KC705 ボードの HPC FMC コネクタへ接続された Fidus 社製 12G-SDI FMC ボードが必要です。サンプルデザインには、テストパターンジェネレーターで駆動される UHD-SDI トランスミッターが 1 つあります。これは、SD-SDI、HD-SDI、3G-SDI (level A および B)、6G-SDI、および 12G-SDI 動作をサポートします。UHD-SDI トランスミッターは、Vivado AnalzyerVIO モジュールで制御します。サンプルデザインには、 UHD-SDI レシーバーも 1 つ含まれており、トランスミッターと同じモードで動作できます。UHD-SDI レシーバーのステータスは、Vivado Analzyer VIO モジュールで監視します。UHD-SDIレシーバーによるデータストリーム、ライン番号、およびビデオタイミング信号の出力は、Vivado Analyzer ILA モジュールに取り込まれて、 Vivado Analyzer ツールで解析できます。

SDI TX は、ビデオパターンジェネレーターで駆動されます。 SDI TX の SDI モード、ビデオフォーマット、およびビデオパターンは、Vivado ハードウェアマネージャーの Vivado VIO ウィンドウで選択できます。別の Vivado VIO ウィンドウを使用して、 SDI RX のステータスを監視できます。また、 SDI RX で受信したビデオデータは、 Vivado ILA ウィンドウに表示できます。

inrevium 社製 SDI FMC ボードには、 SDI インターフェイス用のコネクタが 5 つあります。右端にある 2 つのコネクタ (図 18) は、単方向のみの SDI インターフェイスです。一番右が CH0 TX で、その隣が CH0 RX です。これらは、このデモンストレーションで使用されるコネクタです。 2 つ目、 3 つ目、 4 つ目の SDI インターフェイスには、それぞれ 1 つのコネクタ (CH1、 CH2、 CH3) があり、これらは双方向インターフェイスで、 FMC カードの F_CHn_DIR ピンによって制御できます。

図 17 のデモンストレーションブロック図では、クワッド内の初の GTH トランシーバーへ接続される SDI チャネル 0 を示しています。





inrevium 社製 SDI FMC ボードには、 148.5MHz および 148.5/1.001MHz のオシレーターがあり、このデモンストレーションでは各トランシーバーへ送信される QPLL0 および QPLL1 に基準クロックを供給するためにそれぞれ使用しています。QPLL0 は 148.5MHz 基準クロックを使用し、QPLL1 は 148.5/1.001MHz 基準クロックを使用します。GTH トランスミッターは、すべての SDI ビットレートに対応できるように QPLL0 および QPLL1 からのシリアルクロックを動的に切り換えます。

inrevium 社製のボード上にある LMH1983 デバイスは、制御モジュールが必要とする DRP クロックと固定周波数クロックに使用される 27MHz クロックを UltraScale FPGA に提供します。

このデモでは、 SDI インターフェイスを大 4 つまで簡単に増加できるように 4 チャネル SDI ラッパー(kugth_uhdsdi_4ch_wrapper.v) が生成されており、このモジュールには SDI Wrapper Support が 1 つ、 SDI Wrapper が 3 つインスタンシエートされています。 Verilog の Generate 文に含まれるビデオジェネレーター、メイン、および RX Vivado VIOにより、チャネル数を簡単に増加できます。

クワッド SDI デモンストレーションの実行に必要なものは次のとおりです。

• ザイリンクス Kintex® UltraScale FPGA KCU105 評価キット

• inrevium/Fidus 社製 TB-FMCH-12GSDI SDI FMC

• HD-BNC から BNC への変換ケーブル (2 本)

• SDI 信号ソース

• SDI 信号シンク (SDI トランスミッターからの信号を表示する波形モニターまたはその他のデバイス)

• ザイリンクス Vivado ツール

inrevium 社製 SDI FMC ボードは、 KCU105 ボード上の FMC HPC コネクタへ接続します (図 18 参照)。


図 17 : UHD‐SDI サンプルデザインのブロック図





SDI トランスミッターを制御したり、 VIO ウィンドウでステータスや SDI レシーバーからの受信データを分析するには、Vivado ハードウェアマネージャーを使用します。 KCU105 ボードは、付属の USB JTAG ケーブルを用いて PC へ接続します。

Vivado ハードウェアマネージャーを使用して、このアプリケーションノートで提供する kcu105_uhdsdi_demo.bit というコンフィギュレーションファイルを KCU105 ボード上の Kintex UltraScale FPGA へロードします。この後、ハードウェア(LTX) コンフィギュレーションファイルが読み込まれて、 3 つの hw_vios と 1 つの hw_ila が自動的に開きます。このアプリケーションノートでは、 Vivado プロジェクトファイルが提供されているため、デフォルトの HEX やバイナリ表示ではなく、図 19 のように [hw_vios] タブが表示されます。次の手順に従って、 bit_files.xpr を開き、コンパイル済みビットストリームをダウンロードします。

コンパイル済みビットファイルを使用した FPGA のコンフィギュレーション

1. xapp1248.zip ファイルを解凍します。

2. UART USB ポートを使用して KCU105 へ接続します。

3. KCU105ボードに電源を投入します。


図 18 : KCU105 ボードと TB‐FMCH‐3GSDI2A ボードの接続





4. KCU105 システムコントローラーへ接続して、 VADJ を 1.8V に設定します。

1 つの microUSB コネクタが Zynq システムコントローラーの UART と UltraScale FPGA の UART の両方へのアクセスを提供することに留意してください。Windows デバイスマネージャーでは、CP210x に関連する強化された COM ポートがシステムコントローラーへ接続されるポートとなります。

ターミナルウィンドウ (115200、 8、 N、 1) を開いて、 COM ポートを KCU105 システムコントローラーと通信するように設定します。1 つの microUSB コネクタが Zynq システムコントローラーの UART と UltraScale FPGA の UART の両方へのアクセスを提供することに留意してください。 Windows デバイスマネージャーでは、 CP210x に関連する強化された COM ポートがシステムコントローラーへ接続されるポートとなります。

UART ターミナルが接続された後、 KCU105 に電源を再投入して、 UART ターミナルのシステムコントローラーメニューをリフレッシュします。システムコントローラーメニューで次のオプションを選択します。

4.FPGA メザニンカード (FMC) の設定を調節します。

次のメニューで、次を選択します。

4.FMC VADJ を 1.8V に設定します。

5. KCU105 ボード上の電源スイッチの近くに配置されている DS19 LED で VADJ のパワーグッド (正常動作) を見つけます。

6. JTAG USB ポートを使用して KCU105 へ接続します。

7. Vivado Tcl コンソールに次を順番に入力します。

a. cd <unzip_dir>\ready_for_download

b. source bit_files.tcl

8. プロジェクトをロードして FPGA のプログラミングが完了するまで待機します。

注記 : UHD-SDI RX がロックしていない場合は、 KCU105 ボードの電源スイッチ付近に配置されている DS19 LED で、FMCH ポートの VADJ 電圧が 1.8V (VADJ のパワーグッド ) であることを確認する必要があります。この LED が点灯していない場合、 KCU105 のシステムコントローラーの UART インターフェイスを介して VADJ の電圧を調整できます。

デモステータス LED

• GPIO_LED_0- RX は SD-SDI モードにロック

• GPIO_LED_1- RX は HD-SDI モードにロック

• GPIO_LED_2- RX は 3G-SDI モードにロック



• GPIO_LED_5- RX ビットレートインジケーター

• GPIO_LED_6- RX 変更完了インジケーター

• GPIO_LED_7- FMC 初期化完了





SDI トランスミッターで生成される信号を観察するために、 SDI 波形モニターまたはその他の SDI ディスプレイデバイスを CH0 TX の出力へ接続します。または、 SDI トランスミッター出力は、ケーブルを使用して inrevium 社製 FMC の CH0RX 入力へ接続できます。 inrevium 社製 SDI FMC ボードの SDI コネクタは、標準 BNC コネクタではないため、 HD-BNCコネクタを標準 BNC コネクタへ接続するにはアダプターケーブルが必要です。

各 SDI トランスミッターには VIO 制御ウィンドウが 1 つあります。図 20 に TX01 の VIO 制御ウィンドウを示します。

TX VIO ウィンドウにある初の 3 つのアイテムは、それぞれ後に実行された GTH TX 初期化シーケンスまたは動的変更シーケンスのステータスを示します。後のシーケンスが正常に完了した場合は、[Change Done] インジケーターが Highになります。シーケンスにエラーが発生した場合は、 [Change Fail] インジケーターが赤色になり、 [Change Failure Code] にエラーの原因が示されます (表 9 参照)。

tx_resetdone インジケーターは、 GTH Wizard IP の gth_wiz_txresetdone_out 出力ポートのステータスを示します。通常動作中、このインジケーターは High になります。

表 11 に示すように、 TX の [Bit Rate]、 [Video Format] および [SDI Mode] の組み合わせによって、 SDI トランスミッターで生成される SDI 信号のフォーマットが決定します。


図 19 : Vivado ハードウェアマネージャーのメインおよび CH0 VIO 画面


図 20 : SDI デモンストレーションの TX0 VIO 制御ウィンドウ





TX のビデオパターン値には、SDI TX を駆動するビデオパターンジェネレーターで生成されるビデオテストパターンを選択します。 HD-SDI および 3G-SDI モードの場合は、 3 つのテストパターンがあります。

• 0 = SMPTE RP 219 カラーバー

• 1 および 3 = SDI パソロジカルチェックフィールド

• 2 = 75% カラーバー

SD-SDI モードの場合は、 2 つのテストパターンがあります。

• 0 および 2 = SMPTE EG 1 カラーバー

• 1 および 3 = SDI パソロジカルチェックフィールド

表 1 に示す tx_mode_in 値のほかに、 TX_MODE を 3'b011 に設定して 3G-SDI Level B パターンを送信することも可能です。

それぞれの SDI レシーバーには、レシーバーのステータスをモニターするための VIO ウィンドウと、 SDI RX で受信したビデオデータを表示できる ILA ウィンドウがあります。図 21 に、 RX0 の VIO ウィンドウを示します。

RX VIO ウィンドウにある初の 3 つのアイテムは、それぞれ後に実行された GTH RX 初期化シーケンスまたは動的変更シーケンスのステータスを示します。後のシーケンスが正常に完了した場合は、[Change Done] インジケーターが Highになります。シーケンスにエラーが発生した場合は、 [Change Fail] インジケーターが赤色になり、 [Change Failure Code] にエラーの原因が示されます (表 9 参照)。

[RX Error] インジケーターは、 CRC または EDH エラーが検出された場合は High (赤色) になり、エラーが検出されていない場合は Low (灰色) になります。エラーの検出後、 [RX Error Clear] をクリックして手動でリセットされるまで、このインジケーターは赤色のままです。 [RX Error Count] は、カウンターが後にクリアされてから受信した CRC の数 (HD-SDI および 3G-SDI モードの場合) または EDH エラーの数 (SD-SDI モードの場合) を整数値で示します。エラーカウンターは、

表 11 : クワッド SDI デモンストレーションの TX ビデオフォーマットの選択

TX の

ビデ

オフ

ォー

マッ

ト

SD‐SDI

(SDI モー

ド = 1)

HD‐SDI (SDI Mode = 0)

3G‐SDI Level A

(SDI モード = 2)

3G‐SDI Level B

(SDI モード = 3)

6G‐SDI

(SDI モード = 4)

12G‐SDI

(SDI モード = 5)

TX Bit Rate = 0

TX Bit Rate = 1

TX Bit Rate = 0

TX Bit Rate = 1

TX Bit Rate = 0

TX Bit Rate = 1

TX Bit Rate = 0

TX Bit Rate = 1

TX Bit Rate = 0

TX Bit Rate = 1

0 NTSC 720p 50Hz

1 PAL 1080pSF

24Hz

1080pSF

23.98Hz

2 NTSC 1080i

60Hz

1080i

59.94Hz

3 PAL 1080i

50Hz

4 NTSC 1080i

30Hz

1080i

29.97Hz

1080i

60Hz

1080i

59.94Hz

1080i

30Hz

1080i

29.97Hz

2160p

30Hz

2160p

29.97Hz

2160p

60Hz

2160p

59.94Hz

5 PAL 1080p

25Hz

1080p

50Hz

1080p

25Hz

2160p

25Hz

2160p

50Hz

6 NTSC 1080i

24Hz

1080i

23.98Hz

7 PAL 720p 60Hz 720p

59.94Hz





[RX Error Clear] をクリックして手動でクリアできます。また、入力される SDI 信号がビットレートを変更して SDI RX が信号へ再ロックする必要がある場合は、エラーカウンターが自動的にクリアされます。ただし、エラーカウンターは新しい SDI 信号へロックするプロセスの早い段階で自動クリアされるため、 SDI RX が新しい SDI 信号へ完全にロックした時点でエラー数は通常 0 になりません。

RX が 3G-SDi Level B 信号を受信している場合、 [RX Level B] インジケーターは High (青色) となり、その他の場合は Low(灰色) となります。

[RX Bit Rate] には、受信する SDI 信号のビットレートが示されます。

[RX SDI Mode] は、表 1 に準じて rx_mode_out の現在の値を示します。

[SDI RX] が入力される SDI 信号にロックされると、 [RX Locked] ステータスが High (緑色) になり、ロックされていない場合は Low (灰色) になります。

GTH Wizard IP が GTH RX リセットシーケンスを完了すると、 [RX Reset Done] インジケーターが High (緑色) になります。

[RX Video Family]、 [RX Frame Rate Transport]、および [RX Scan Mode] は、検出されたビデオに関する情報を提供し、これらは表 1 を使用してデコードできます。

[ST 352 PID] (ST 352 ペイロード ID データバイト ) は、 4 データバイトの ST 352 ペイロード ID パケットです。これらはバイト 1 が左側、バイト 4 が右側にあり、 [ST 352 PID Valid] が緑色の場合のみ有効です。

[RX Controller Reset Button] は、 RX コントローラーモジュールのリセットルーチンを開始します。


図 21 : SDI デモンストレーションの RX ステータスウィンドウ



リファレンスデザイン


図 22 に、入力される 12G-SDI ストリームの ILA ウィンドウのスクリーンショットを示します。 ILA の使用法については『Vivado Design Suite チュートリアル : プログラムおよびデバッグ』 (UG936) [参照 14] を参照してください。

リファレンスデザインこのアプリケーションノートのリファレンスデザインは、次のリンクからダウンロードできます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=390742 (登録が必要)

ツールフローおよび検証

ここで示すチェックリストでは、リファレンスデザインで使用されるツールフローおよび検証手順を示します。


図 22 : Vivado ILA を使用して SDI デモンストレーションの RX データを表示

表 12 : リファレンスデザインの詳細

パラメーター説明

全般

開発者 Gilbert Magnaye、 John Snow

ターゲットデバイス GTH トランシーバー搭載の UltraScale デバイス

ソースコードの提供あり

ソースコードの形式 Verilog

既存のザイリンクスアプリケーションノート / リファレンスデザイン、 IP カタログ、サードパーティからデザインへのコード /IP の使用

あり。 Vivado IP カタログから生成される IP コア

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

なし

テストベンチの形式 N/A

使用したシミュレータ /バージョン N/A

SPICE/IBIS シミュレーションの実施 N/A

インプリメンテーション

使用した合成ツール/バージョン Vivado 2015.1


https://secure.xilinx.com/webreg/clickthrough.do?cid=390742


必要な環境


必要な環境

ハードウェア

• ザイリンクス Kintex UltraScale FPGA KCU105 評価キット

• inrevium/Fidus 社製 TB-FMCH-12GSDI SDI FMC

• HD-BNC から BNC への変換ケーブル (2 本)

• SDI 信号ソース

• SDI 信号シンク (SDI トランスミッターからの信号を表示する波形モニターまたはその他のデバイス)

ソフトウェア

• ザイリンクス Vivado Design Suite

リファレンスデザインの実行手順

SDI デモンストレーションのコンパイル

リファレンスデザインのコンパイルは 4 つの手順で実行し、約 30 分で完了します。コンパイルを開始するには、次の手順に従ってください。

1. xapp1248.zip ファイルを解凍します。

2. Vivado 2015.1 またはそれ以降のバージョンを開きます。

3. Vivado Tcl コンソールで、次を順番に入力します。

a. cd <unzip_dir>\xapp1248

b. source kcu105_uhdsdi_demo_script.tcl

4. プロジェクトのコンパイルが完了するまで待機します。

kcu105_uhdsdi_demo_script TCL は、 6 つの手順でビットストリーム生成を完了します。

1. プロジェクトを作成します。

2. RTL ソースをインポートします。

3. デザインの制約ファイルを追加します。

4. ザイリンクス IP を生成します。

a. tx_vio

使用したインプリメンテーションツール/バージョン

Vivado 2015.1

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム KCU105 および TB-FMCH-12GSDI ボード

表 12 : リファレンスデザインの詳細 (続き)



リファレンスデザインの実行手順


b. rx_vio

c. rx_ila

d. x0y16 用の GT Wizard IP (v_smpte_uhdsdi_gtwiz_x0y16)

5. inrevium 社製 12G-SDI FMC カードの制御用に IPI サブシステムを構築します。

6. コンパイルを実行します。

inrevium 社製 12G‐SDI FMC カードコントローラー

このアプリケーションノートでは、 FMC カードの I2C および SPI デバイスへのアクセスおよび制御を行うために、 IPI インテグレーターベースの FMC コントローラーを提供しています。コントローラーは、プロジェクト階層内に system_basicとしてインスタンシエートされており、 SPI、 IIC GPIO IP、および基本の MicroBlaze アプリケーションを実行するための基本 IP コンポーネントで構成されています。 GPIO の主な目的は、コンフィギュレーション中の FMC チャネル選択を可能にすることと、初期化完了ステートを示すことです。

初期化プロセスには 3 つの段階があり、初はクロックスイッチコンフィギュレーションで、 GTH に 148.35MHz および148.5MHz の基準クロックを供給するために、 2 つのオンボードクリスタルオシレーターを選択します。次に、出力範囲の設定、入力イコライゼーション係数の設定、 2 つの SDI ケーブルドライバー出力のうち 1 つをミュートするなど、ジェネリック SPI デバイス (ケーブルドライバー、イコライザー、リクロック回路) の初期化です。後に、シリコンバージョンに基づいた SPI デバイスの初期化です。FMC 用のケーブルイコライザーやリロック回路のメーカーである Macom 社は、エラッタを発行しています。エラーのない無償 SDI 受信には、シリコンバージョンごとに特別な SPI レジスタの初期化が必要です。現在のところ、 FMC コントローラーが記述された時点で考慮されたエラッタは、 235x4-ERR-001-A、23145-ERR-001-A、 23145-ERR-001-C、 23145-ERR-001-D、および M235x4-ERR-001-C です。

UART GUI インターフェイスを利用することで、 12G-SDI FMC カードを柔軟に制御できます。ユーザーは、次に示す GUIのインストラクションに従って、 FMC カードの I2C および SPI デバイスに対してレジスタ変更を実行できます。

------------------------- FIDUS Main Menu -------------------------

Select option 1 = Re-Init 2 = IIC Dev Select 3 = SPI CH0 Select 4 = SPI CH1 Select 5 = SPI CH2 Select 6 = SPI CH3 Select ?= help------------------>

FMC コントローラーの SDK プロジェクトを再コンパイル

kcu105_uhdsdi_demo_script.tcl スクリプトの実行完了後、 SDK 環境を準備する必要があります。これは、プロジェクトのハードウェア情報をエクスポートし、 SDK ソースコードをインポートすることで完了します。

1. ハードウェアのエクスポート : Vivado 2015.1 で [File] → [Export] → [Export Hardware] をクリックします。

a. [Export Hardware] のポップアップウィンドウで [Include bitstream] をオンにします。

b. エクスポート先を指定 : <unzip_dir>\xapp1248\srcs\fidus_fmc_ctlr\SW

2. ザイリンクス SDK 2015.1 を起動して [File] → [Launch SDK] をクリックします。

a. [Exported location] および [Workspace] を共に次のように指定します。

<unzip_dir>\xapp1248\srcs\fidus_fmc_ctlr\SW

b. SDK で新規のボードサポートパッケージを作成します ([File] → [New] → [Board Support Package])。プロジェクト名を「fidus_fmc_ctlr_bsp」と入力して、 [Finish] をクリックします。

c. [Board Support Package Settings] で [OK] をクリックします。



FPGA リソースの使用数


3. SDK ソースをインポートします。 SDK 2015.1 で [File] → [Import] をクリックします。

a. [Import] ポップアップウィンドウで、 [General] → [Existing Projects into Workspace] をクリックします。

b. [Next] をクリックします。

c. [Browse] をクリックして、対応するフォルダーを示していることを確認します。

<unzip_dir>\xapp1248\srcs\fidus_fmc_ctlr\SW

d. [OK] をクリックします。

e. [fidus_fmc_ctlr] がオンになっていることを確認します。

f. [Finish] をクリックします。

4. fidus_fmc_ctlr_bsp to fidus_fmc_ctlr を割り当てます。

a. SDK で、 fidus_fmc_ctlr フォルダーを右クリックします

b. [Change Referenced BSP] をクリックします。

c. [fidus_fmc_ctlr_bsp] を選択して [OK] をクリックします。

FPGA リソースの使用数表 13 に、 Kintex UltraScale GTH トランシーバーと接続する SDI インターフェイスに必要な FPGA リソースを示しています。リソース使用数には、 SDI Wrapper Support インスタンスの中に含まれるインターフェイスの実装に必要なすべてのモジュールが含まれます。ここには、一般的なコンフィギュレーションのリソース使用数を示します。

ここに示す結果は、 Vivado 2015.1 を使用して得た値です。

SDI レシーバーおよびトランスミッターインターフェイスデザインでは、 MMCM ( ミックスドモードクロックマネージャー ) を使用しません。また、ブロック RAM または DSP ブロックも必要ありません。

通常、 SDI TX と SDI RX それぞれにグローバルクロックまたはリージョナルクロックが 1 つ必要です。その他、 SDIWrapper にタイミング用として固定周波数のグローバルクロックが 1 つ必要です。この固定周波数クロックは、通常 GTHDRP クロックとしても使用されます。 FPGA に実装された SDI インターフェイスの数に関わらず、このような固定周波数のグローバルクロックは 1 つしか必要ありません。

表 13 : Kintex UltraScale GTH SDI インターフェイスに必要な FPGA リソース数

UHD‐SDI IP およびラッパーのコンフィギュレーションFF LUT メモリ LUT BUFG

大ラインレート UHD‐SDI コア

3G-SDI RX (EDH プロセッサあり ) 5658 6488 140 2

RX (EDH プロセッサなし ) 5245 5983 139 2

6G-SDI RX (EDH プロセッサあり ) 6386 6870 140 2

RX (EDH プロセッサなし ) 5973 6319 139 2

12G-SDI の 8 データストリーム

RX (EDH プロセッサあり ) 6387 7290 140 2

RX (EDH プロセッサなし ) 5974 6760 139 2

12G-SDI の 16 データストリーム

RX (EDH プロセッサあり ) 6851 7450 140 2

RX (EDH プロセッサなし ) 6438 6911 139 2



まとめ


制約

制約ファイルの例は、リファレンスデザインと共に提供されており、 SDI インターフェイスに必要なタイミングおよび配置の制約例として使用できます。タイミングに関して必要なのは、 GTH トランシーバーの基準クロック IOB ピンの周期制約と、 DRPCLK および SDI ラッパーの rx_fxdclk_in ポートで使用される固定周波数クロックの周期制約を適用することだけです。 GTH 基準クロックの制約では、これらのクロックの周期を 148.5MHz (通常、 150MHz に切り上げる ) に指定する必要があります。 GTH トランシーバーの I/O 配置およびクロックの制約は、各 GTH Wizard IP 内ですでに指定されています。

まとめこのアプリケーションノートでは、 SMPTE UHD-SDI コアと UltraScale GTH トランシーバーを使用して、 SMPTE SD-SDI、HD-SDI、 3G-SDI、 6G-SDI、および 12G-SDI 規格に準拠した SDI インターフェイスを実装する方法について説明しています。 SDI アプリケーションにトランシーバーを使用する際に欠かせない UltraScale GTH デバイス特有の制御ロジックについて解説し、また 2 つの SDI デモアプリケーションを用いて UltraScale FPGA における SDI インプリメンテーションについて詳しく説明しています。

用語解説表 14 に、このアプリケーションノートで使用する用語の定義を示します。

表 14 :用語の定義

名称説明

12G-SDI SMPTE ST 2082-1 規格の一般的な総称で、 12Gb/s シリアルデジタルインターフェイスの略です。

3G-SDI SMPTE ST 424 規格の一般的な総称で、 3Gb/s シリアルデジタルインターフェイスの略です。 3G-SDI は、ST 425-1 で定義された 3 つのマッピングモード (3G-SDI level A、level B-DL、および B-DS) をサポートしています。これらのマッピングモードの詳細は、 ST 425-1 を参照してください。

6G-SDI SMPTE ST 2081-1 規格の一般的な総称で、6Gb/s シリアルデジタルインターフェイスの略です。

補助 (ANC) データアクティブ画像データに使用されない SDI データストリームに組込まれたビデオ以外のデータです。 ANC データとして非常に一般的ものとしては、エンベデッドオーディオがあります。 ANC データは、 SMPTE ST 291-1 の定義に基づいて、補助データパケットにフォーマットする必要があります。

データストリーム SDI インターフェイスを通る実際のデータを指します。データストリームは、 SDI インターフェイスを通過する際、転送データ構造に従ってフォーマットする必要があります。

EDH SMPTE RP 165 で定義されている SD-SDI 用のエラー訂正およびハンドリングプロトコルです。

EAV (アクティブビデオの終了) SDI 準拠のデータストリームの場合、 EAV はデータストリームに特有な連続する 4ワードであり、ラインのアクティブ部分の終了や垂直帰線区間の開始をマーキングします。各ビデオラインは、 EAV の初のワードで開始すると考えられています。

HD-SDI SMPTE ST 292-1 規格の一般的な総称で、 1.5Gb/s シリアルデジタルインターフェイスの略です。



用語解説


インターレース (インターレース方式)

ビデオフレームが 2 つのシーケンシャルフィールドに分割された映像の走査方式です。フィールド 1 には奇数ラインが含まれ、フィールド 2 には偶数ラインが含まれます。フィールド 2 は、フィールド 1 の奇数ラインの間に表示されます。 2 つのフィールドは、半分のフレームタイム差で異なる画を示します。

リンク画像の帯域幅がシリアルデジタルインターフェイスの大帯域幅を超える場合は、シリアルデジタルインターフェイスを 2 つまたは 3 つ結合して画像を転送する帯域幅を拡大できます。複数リンクセットの各シリアルデジタルインターフェイスをリンクと呼びます。 SMPTE ST 372 では、 2 つの HD-SDI リンクを使用してより広帯域幅のビデオフォーマットを転送する方法を定義しています。 ST 425-x ファミリのマルチリンク 3G-SDI 規格は、現在 SMPTE が開発中です。 3G-SDI level B-DL 転送では、1 つの 3G-SDI インターフェイス上のデュアルリンク HD-SDI (ST 372) ペアを両方転送します。3G-SDI level B-DL で伝搬される 2 つのそれぞれの HD-SDI 信号に関しても依然としてリンクと呼びます。

ペイロード ID ビデオペイロード ID (VPID) とも呼ばれるペイロード ID は、SMPTE ST 352で定義される補助データパケットです。 4 つのデータワードを持つ ST 352 ペイロード ID パケットは、ビデオ画像の特性 (ビデオフォーマット、フレームレート、走査構造、色空間など) およびそのペイロードの転送に使用される SDI インターフェイスの種類を識別します。マルチリンクインターフェイスの場合、ペイロード ID には個々のリンクを区別するビットも含まれます。

プログレッシブノンインターレース映像走査方式です。プログレッシブフレームのすべてのラインは、同じ画に属します。

シリアルデジタルインターフェイス (SDI)

元来は、標準解像度のシリアルデジタルインターフェイス、SMPTE ST 259 規格を指します。HD-SDI、 3G-SDI、および ST 259 の登場により、混乱を避けるために SD-SDIと呼ばれるようになりました。ここでは、 SD-SDI、 HD-SDI、および 3G-SDI の言及には総称的な SDI を用いていますが、具体的に ST 259 について言及する場合は常にSD-SDI を使用しています。

SD-SDI SMTPE ST 259 規格の一般的な総称で、標準精細のシリアルデジタルインターフェイスの略です。

SMPTE Society of Motion Picture and Television Engineers (映画テレビ技術者協会) です。

SAV (アクティブビデオの開始) SDI 準拠のデータストリームの場合、 SAV はデータストリームに固有の連続する 4ワードであり、垂直帰線区間の終了やラインのアクティブ部分の開始をマーキングします。通常サンプル 0 と呼ばれる、ラインの初のアクティブビデオサンプルは SAVのすぐ後に続きます。

同期スイッチング(ポイント、インターバル、ライン)

SMPTE RP 168 では、同期ビデオソースの切り換えが可能なビデオフレームのポイントが定義されています。これは通常、同期スイッチングポイントと呼ばれていますが、実際はライン上の正確なポイントというより、区間やラインの一部として定義されます。同期スイッチング区間を含むラインを、同期スイッチングラインと呼ぶ場合があります。

トランスポートインターフェイスデータストリームのデータ組織です。トランスポートデータ層では、ビデオタイミング情報の伝送に使用される EAV や SAV を定義します。

タイミングリファレンス信号(TRS)

EAV シーケンスと SAV シーケンスの両方について言及する際に使用する一般的な用語です。

XYZ EAV と SAV の 4 番目のワードを XYZ ワードと呼びます。このワードには、ビデオタイミングを示す水平 (H) ビットとフィールド (F) ビットが含まれます。XYZ ワードには、 XYZ ワードのエラーを検出できる保護ビットも含まれています。

表 14 :用語の定義 (続き)

名称説明



参考資料


参考資料注記 :日本語のバージョンは英語版より古い場合があります。

次の資料は、 SMPTE (Society of Motion Picture and Television Engineers) のサイト (www.smpte.org) から入手できます。

1. RP 165 : 『Error Detection Checkwords and Status Flags for Use in Bit-Serial Digital Interfaces for Television』

2. SMPTE RP 168 : 『Definition of Vertical Switching Point for Synchronous Video Switching』

3. ST 259 : 『Television - SDTV Digital Signal/Data - Serial Digital Interface』

4. ST 291-1 : 『Television - Ancillary Data Packet and Space Formatting』

5. ST 292-1 : 『1.5 Gb/s Signal/Data Serial Interface』

6. ST 344 : 『Television - 540 Mb/s Serial Digital Interface』

7. ST 352 : 『Payload Identifier Codes for Serial Digital Interfaces』

8. ST 372 : 『Dual Link 1.5 Gb/s Digital Interface for 1920x1080 and 2048 x 1080 Picture Formats』

9. ST 424 : 『Television - 3 Gb/s Signal/Data Serial Interface』

10. ST 425-1 : 『Source Image Format and Ancillary Data Mapping for the 3Gb/s Serial Interface』

11. ST 2081-1 : 『6Gb/s Signal/Data Serial Interface - Electrical』

12. ST 2082-1 : 『12Gb/s Signal/Data Serial Interface - Electrical』

次の資料は、ザイリンクスのウェブサイト (japan.xilinx.com) から入手できます。

13. 『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576 : 英語版、日本語版)

14. 『Vivado Design Suite チュートリアル : プログラムおよびデバッグ』 (UG936)

15. 『UltraScale FPGAs Transceivers Wizard』 (PG182 : 英語版、日本語版)

16. 『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892 : 英語版、日本語版)

17. 『LogiCORE IP SMPTE UHD-SDI 製品ガイド LogiCORE IP 』 (PG205)

18. 『20 ビット幅のオーバーサンプルデータをベースとするクロックおよびデータリカバリユニット』 (XAPP1240 : 英語版、日本語版)

改訂履歴次の表に、この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示

される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律

が許容する大限の範囲で、 (1) 本情報は「現状有姿」、および全て受領者の責任で (with all faults) という状態で提供され、ザイリンクス

は、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、全ての

日付バージョン内容

2015 年 8 月 14 日 1.2 表 11 を更新。

2015 年 6 月 18 日 1.1 文書の修正。

2015 年 4 月 1 日 1.0 初版


http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=gtwizard_ultrascale;v=latest;d=j_pg182-gtwizard-ultrascale.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1240-k7-us-clk-data-recovery.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug576-ultrascale-gth-transceivers.pdfhttp://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pd

https://www.smpte.org/

http://japan.xilinx.com/support.html

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug576-ultrascale-gth-transceivers.pdfhttp://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2015_1/ug936-vivado-tutorial-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=gtwizard_ultrascale;v=latest;d=pg182-gtwizard-ultrascale.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=v_smpte_uhdsdi;v=latest;d=pg205-v-smpte-uhdsdi.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1240-k7-us-clk-data-recovery.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1240-k7-us-clk-data-recovery.pdf


法的通知


保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む

)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失ま

たは損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含

まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けて

いた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様

のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、

変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、

http://www.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照して下さい。 IP コアは、ザイリンクスが貴殿または貴社に付

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ルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケー

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