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概要
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検証の課題と最新のフォーマル検証
概 要 ● Verification Compilerを構成する検証テクノロジとして、あるいはスタンドアロン・ツールとして使用できる次世代スタティック / フォーマル検証ソリューション
● 検証パフォーマンスと容量が3 ～ 5倍向上するため、最新のSoCデザイン検証の効率と実効性が向上 ● 各種スタティック / フォーマル・テクノロジをシームレスに統合したソリューションが、業界最高レベルのテクノロジ、使い易さ、他に
無いデバッグ機能、シノプシスのDesign CompilerならびにIC Compilerのユースモデル（コマンド体系）やフローとの互換性を提供 ● 新しいスタティック / フォーマル・データモデル、データベース・アーキテクチャ、検証エンジンにより、比類なき検証精度を実現。誤っ
たバイオレーション情報を大幅に削減し、検証生産性の向上と短期間での検証終了を実現
シノプシスは先ごろ、包括的なフォーマル検証ソリューションVC Formal、最先端スタティック検証ソリューションのVC CDCならびにVC LPを発表しました。バグをより早期に、より短時間で、より正確に特定し、迅速にルートコーズ解析を実行する次世代検証テクノロジは、複雑なSoCの登場により増加している検証課題に対応します。VC Formalは、先進のプロパティ・チェック機能、シーケンシャル等価性チェック機能、コネクティビティ・チェック機能、フォーマル・カバレッジ解析機能を提供します。VC CDCは、RTL段階のSoC全体をチェックできるクロック・ドメイン・クロッシング
（CDC）チ ェ ッ ク 機 能 を 提 供 し ま す。VC LPは、Unified Power Format（UPF）に基づいて最先端デザインのローパワー検証を実行します。そして、次世代データベースと検証エンジンにより、従来比3 ～ 5倍の検証パフォーマンスと容量を実現します。
• 次世代フォーマル検証：VC Formal• 次世代スタティックCDCチェック：VC CDC（P6掲載）• 次世代ローパワー・スタティック・チェック：VC LP（P8掲載）
シノプシス、設計と検証の橋渡しをするVerification Compiler向けの次世代スタティック / フォーマル検証テクノロジを発表新しいフォーマル検証、クロック・ドメイン・クロッシング・チェック、ローパワー・スタティック検証製品により、複雑なSoC検証に対応した従来比3 ～ 5倍の検証パフォーマンスと容量、使い易さ、最先端デバッグ機能を提供
SoCデザインの複雑化が続く中、検証とデバッグを短期間で完了し、全体的なスケジュールを圧縮してスケジュールの予測性を高めるには、これまでとは違った新しい検証手法が必要です。次世代フォーマル検証ツールのVC Formalは、現在の最も複雑なSoCデザインの検証に対応する容量、速度、柔軟性を備えているほか、優れた解析、フィルタ、デバッグ手法も採用しており、短時間でルートコーズ解析が行えます。さらに、シミュレーション環境が完成する前の早期段階でVC Formalを利用すれば、全体的なスケジュールの短縮も可能です（図1）。
複雑なチップおよびシステムの検証は非常に困難なタスクであり、検証期間の短縮、予測性の向上、デバッグの迅速化につながる手法がエンジニアとマネージャの双方から強く求められています。この問題を解決する1つの方法として、設計サイクルのなるべく早い段階でバグを発見するというアプローチがあります。バグを早い段階で特定できれば、バグの選別、デバッグ、修正にかかる労力と時間とコストを抑えられます。そこで問題となるのが、シミュレーションでは見つけにくいバグ、つまり事前に想定するのが非常に困難なコーナーケースのシナリオで発生するバグをどのようにして見つけるかという点です。この問題を解決するのが形式（フォーマル）検証
VCスタティック / フォーマル・テクノロジ
インテリジェントな解析、レポート、デバッグ機能（最高の精度、誤検出の少ないレポート、統一されたデバッグ環境）
データベースとエンジンを刷新（パフォーマンスと容量が3 ～ 5倍に向上）
HW推論、言語サポート、Tclスクリプト（Design Compiler、PrimeTime、VCS共通の環境を拡張）
LintFormal LP CDC
手法です。形式検証手法では、ユーザーがシナリオを考えてバグをトリガしなくてもバグを見つけることができます。そして、業界をリードするデバッグ・ツールおよびメソドロジと組み合わせることにより、フォーマル検証本来の威力を存分に引き出すことができます。
スタティック / フォーマル検証特集
VC Formal 次世代フォーマル検証
図1. VC Formalによる次世代フォーマル検証
デザインRTL
ユーザー定義アサーション
ユーザー定義制約条件
VC Formalプロパティの証明に成功
VC Formalエンジン
限定的証明
プロパティ / カバレッジレポート
プロパティの証明に失敗
シミュレーション用アサーション
VC Formalでのデバッグ（回路図パス ブラウズを含む）
5
主な機能と利点
VC Formal
図5. シーケンシャル等価性チェック
リセット・シーケンス制約条件
エンジン制御
ゴールデンRTL 変更後のRTL
VC Formalシーケンシャル等価性チェック
VC Formalエンジン
デバッグカウンタの例
結果レポート
図2. 先進のデバッグ インターフェイス 図3. 対話型操作
COI解析
エンジン・サマリ
実行ステータス
図4. コネクティビティ チェック
VC Formalコネクティビティ・チェック
プロパティ / カバレッジレポート
接続あり
デザインRTL
ユーザー定義アサーション
ユーザー定義制約条件
VC Formalエンジン
VC Formalでデバッグ
接続なし
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集
形式検証手法は、単独またはシミュレーションと組み合わせてデザインを解析できます。プロジェクトのスケジュール終盤、あるいは実チップの製造後にデザインの不具合が見つかると、非常に長時間かつ困難なデバッグを強いられ、変更には膨大なコストがかかりますが、形式検証手法ならこうしたバグも早期段階で見つけることができます。設計サイクルの早い段階で形式検証手法を適用すると、機能の正しさや完全性といったRTLの問題を、シミュレーション・テスト環境の完成を待たずにいち早く見つけることができます。
シミュレーション環境が完成したら、形式検証手法とシミュレーションを組み合わせてさらに解析を実行することで、結果品質が向上します。SoCのコネクティビティの正しさと完全性を検証し、デザインの2つのバージョン同士、あるいはデザインとその高位C / C++モデルを比較して不一致部分を切り出すなどの手法を使用します。
設計および検証プロセスの適切な時点で形式検証手法を適用することにより、通常ならプロジェクトの終盤にならないと見つからない発見の困難なバグさえも、プロジェクトの非常に早い段階で発見できるようになります。この結果、デザインの品質が向上し、全体的なスケジュールも短縮され、予測性が向上します。
VC Formalは容量と処理性能を高めたフォーマル検証ソリューションで、クラス最高のアルゴリズム、メソドロジ、データベース、ユーザー・インターフェイスを備えています。このソリューションは、現在の最も困難な検証タスクに対応できるよう、まったくゼロから設計されており、現在の市場で最新かつ最高のフォーマル検証エンジンを搭載しています。
● アサーション・ベース検証SVA / PSLで記述したプロパティまたはアサーションを証明によって形式的に検証。シミュレーション環境が完成する前でも、想定されるデザインのすべてのアクティビティに対して動作を確認できます。高度なアサーション可視化、およびプロパティのブラウズ、グループ化、フィルタリング機能により、検証結果にも簡単かつ簡潔にアクセスできます。
● 先進のデバッグ回路図への値のアノテーションによるコネクティビティ・チェックなど、業界標準のRTLおよび波形表示ソリューションをベースにした先進のデバッグ・インターフェイス（図2）。
● 対話型操作アサーションと制約条件のリアルタイム編集、インクリメンタルなビルドと解計算、証明進捗フィードバックなどの機能を用意。再起動しなくてもVC Formalの動作を即座に理解、制御できます（図3）。
● SoCレベルのコネクティビティ・チェックフルチップSoCレベルでコネクティビティをチェック。柔軟な入力フォーマットにより、フロー統合も容易です。値のアノテーション、回路図ビュー、
ソースコード・ブラウザ、解析レポートなど、強力なデバッグ機能により、解析が短時間で完了します。接続に問題のある部分は自動でルートコーズ解析が行われるため、デバッグ時間が大幅に短縮します（図4）。
● シーケンシャル等価性チェック従来に比べ大幅に強化された次世代の等価性チェック・エンジンにより、これまでの一般的なフォーマル検証では扱えなかったブロックやデザインも比較が可能になりました。パワー・ゲーティング挿入後や合成リタイミング後でもデザインを比較できます（図5）。
図6. シノプシスの検証品質確認システムCertitudeとの統合
RTLCertitude
（フォルトを挿入） RTL
プロパティ +制約条件
VC Formal（証明）
少なくとも1つの証明に失敗
すべての証明に成功
フォーマル検証環境の抜け
● Certitudeとの統合Certitudeは、フォーマル検証環境の評価に役立つ貴重な情報を提供します。VC FormalとCertitudeを統合すると、フォーマルIPサインオフの一部としてフォーマル検証環境におけるプロパティ・カバレッジ測定値などの重要な情報が得られ、プロパティや制約条件の不足や誤りといったフォーマル検証環境の弱点を見つけることができます（図6）。
● フォーマル・スコアボードデータパス・デザインのデータ保全性を網羅的に検証。デザインを通過する間、データの消失、順序変更、破損、重複が発生しないことを確認します。
スタテ
ィック / フォーマル
検証
特集
6
まとめ独自の価値
クロック・ドメイン・クロッシング（CDC）スタティック検証の課題
概要
● 業界をリードするパフォーマンスと容量
・ パフォーマンスと容量が5倍以上向上し、大規模なデザインでも効率よく実行可能
● 導入から利用までが簡単
・ シノプシスのインプリメンテーション・ツールとの親和性が高いモデルとコマンドを採用。VC FormalのスクリプトはDesign CompilerのTclスクリプトとほぼ共通です
● 実行制御
・ グリッド表示、一時停止 / 再開、保存 / 復元などの機能を利用できます
● 回路図への値のアノテーションやルートコーズ解析などの優れたコネク ティビティ・チェック機能
・ 接続されていないネットのデバッグなど、大幅に改良された最先端のデバッグ
● エンジンの解析と制御
・ 実行中のエンジンの動作をリアルタイムに検査・制御でき、きわめて困難な形式的問題もより確実に収束します
現在のSoCには多くの機能が集積されており、先進のインターフェイス・プロトコルとロジック間の相互通信が非常に複雑になっています。使用するIPの増加、デザインの著しい大規模化、複雑なクロッキングなどの要因も重なって、クロック・ドメインをまたぐパスの数は爆発的に増大しています。検証工程の終盤でCDCのバグが見つかるとデバッグには大変な手間がかかります。さらに発見が遅れてリスピンや出荷済みチップの回収という事態に至ると、その経済的打撃は計り知れません。このため、CDCに関する問題を設計サイクルのなるべく早い段階で完全に見つけることが重要となってきます。
シノプシスのVC CDCは、フルチップRTLでSoCのCDC検証が可能な包括的ソリューションで、設計サイクルの早期段階でCDCの問題を見つけ、デバッグが行えます。
大規模なSoCデザインのCDC検証をフラットなフルチップ・レベルで実行するのは非常に困難です。このため、これまでは階層型またはブロック・ベースのメソドロジを採用せざるをえませんでした。しかしこの方法ではブロック間のデザインレベルのCDCバグを見逃してしまうリスクがあります。
CDC検証用にデザインを一からセットアップするのは大変な作業で、特にインプリメンテーション・フローとの整合性確保には非常に大きな手間がかかります。CDC検証のセットアップとインプリメンテーションのセットアップの整合性がとれていないと、実チップにバグが混入するおそれがあります。
前ページより続く
図1. クロック ドメインの色分け表示とロケータ
設計スタイルやメソドロジは設計チームごとに異なっており、それによってCDC検証に対するニーズも変わってきます。CDC検証が個々の設計スタイルに合わせてチューニングされていないと、不要な違反報告が過剰に発生する可能性があります。こうした不要な違反報告は、これまでユーザーが手作業でウェーバー処理を行っていましたが、これは手間がかかるだけでなくミスも発生しやすく、バグを取りこぼしてしまう危険があります。
ローパワー（LP）インプリメンテーションでは、専用のロジックを推論、合成する過程でCDCバグが混入することがあります。このため、CDC検証はローパワー・ロジックの推論と正確に一致させ、これらの問題をRTLレベルでいち早く捉える必要があります。
複雑なデザインの場合、CDCのデバッグには大変な手間がかかり、設計生産性が大きく低下します。このため、CDCの問題のルートコーズをすばやく簡単にピンポイントで特定してくれるソリューションが待ち望まれていました。
デザイン検証の効率を改善するため、高度なフォーマル検証手法の採用が急速に広がっています。VC FormalはSoCコネクティビティ・チェック、不定値Xの伝播、シーケンシャル等価性チェックなどの検証タスクを自動化しており、これまでよりもはるかに容易にフォーマル検証手法を導入できます。また、スクリプト環境とセットアップが共通化されているため、以前作成したスクリプトにいくつかの新しいコマンドを追加するか、GUI画面でマウスをクリックするだけで新しいフォーマル検証アプリケーションを追加、起動できます。業界標準のVCSシミュレーションおよびVerdiデバッグ・ソリューションと統合すれば、フォーマル検証本来の威力を存分に引き出すことができます。
設計および検証プロセスの適切な時点で次世代フォーマル検証を適用することにより、発見の難しいバグも検証スケジュールの非常に早い段階で捉えることができ、デザインの品質向上、全体的なスケジュールの短縮、予測性の向上につながります。
スタティック / フォーマル検証特集シノプシス、設計と検証の橋渡しをするVerification Compiler向けの次世代スタティック / フォーマル検証テクノロジを発表
VC CDC 次世代スタティックCDCチェック
7
主な機能と利点
独自の価値
図4. Design Compiler / IC Compilerライクなスクリプト
図3. SoCレベルのブロック間リコンバージェンス
R1
R2
CDC同期化回路
CDC同期化回路
ブロックA
ブロックB
ブロックC
チップの動作に影響するバグ
図2. NFF同期化回路のバリエーション
・ カスタム回路 カスタム FF 同期 INFO - SYNCMATCH _ NFF _ FULL ユーザー定義の同期化回路
・ 正しい回路 NFF 同期化回路 INFO - SYNCMATCH _ NFF _ FULL マルチ FF 同期化回路を検出
・ 不正な回路 ドメインをまたぐパス間のロジック WARN - SYNCMATCH _ NFF _ PARTIAL 組み合わせロジックを用いたマルチ FF 同期化回路
>set _ synchronizer-module M –sync _ output Q –type nff
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モジュール M
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● SDC（Synopsys Design Constraint）ベースのセットアップスタティックCDCチェックを行うには、クロック・リスト、非同期クロック・グループ、デザインに含まれる定数（スキャン・モードなど）、バウンダリ
（I/O）ポート・クロックの関係などの主要なパラメータを正確に指定する必要があります。VC CDCではこれらの情報がすべてSDCファイルから自動で抽出されるため、CDC検証環境を簡単かつ正確にセットアップできます。
● Design Compilerの合成環境を再利用VC CDCのデザイン読み込みとデザイン・クエリには、Design Compilerのスクリプトをそのまま再利用できます。このため、最小限の習熟期間で高度なCDCスタティック検証を実行できます。
● あらゆる同期化回路を検出VC CDCは、マルチ・フリップフロップ、データMux、ロジック・ベース、クロック・ゲーティング、ハンドシェイク、FIFOなど、現在のデザインで使用される同期化回路を、各種バリエーションを含めすべて自動で認識、識別します（図2）。
● 設計スタイルに基づく適応型の同期化回路検出VC CDCはタイプIエラー（バグの誤検出）を最小限に抑え、タイプIIエラー
（バグの見逃し）を完全に排除するなど、最高のCDCチェック精度を実現しています。CDCチェックにおけるバグの誤検出と見逃しの件数は、設計スタイルおよびメソドロジに基づくシノプシス独自の同期化回路検出コンフィギュレーション手法によって調整できます。
● SoC全体をフラットなRTLレベルでチェックできるパフォーマンスと容量VC CDCは他のツールに比べ3倍以上のパフォーマンスと容量を実現しており、非常に大規模な SoC も全体をフラットな RTL レベルで読み込んでチェックが行えます。このため、階層型のCDCツールやメソドロジでは見逃してしまう致命的なバグも確実に捉えることができます（図3）。
● ビジュアル・デバッグによるルートコーズ解析VC CDCは、すべての違反に関してそのルートコーズを回路図でピンポイントに特定します。このコンテキストに応じたガイダンスにより、問題を短時間で修正できます（図1）。
● 消費電力を考慮したCDCチェックローパワー・インプリメンテーションでは、合成後に新しいCDCパスが作成されます。VC CDCはVC LPの次世代ローパワー・スタティック・チェック・エンジンを利用して消費電力を考慮したCDCチェックを行い、合成後に作成されるCDCパスの問題を正確に予測します。このため、シノプシスのローパワー・フローとの親和性に優れ、高い相関性が得られます。
● 包括的なリセット検証VC CDCにはリセットの同期ディアサート、同期化回路の多段接続、リセット・コンバージェンスなどのチェックを含む完全なリセット検証の機能があります。
● 業界をリードするパフォーマンスと容量
・ きわめて大規模なSoCデザインもRTLレベルで効率よく検証・ 他のツールに比べ3 ～ 5倍の速度と容量
● 導入から利用までが簡単
・ シノプシスのインプリメンテーション・ツールとの親和性が高いモデルとコマンドを採用
・ VC CDCのスクリプトはDesign CompilerのTclスクリプトとほぼ共通（図4）
● レポート、フィルタ、ウェーバー機能
・ タグおよびメッセージ・ベースの非常に柔軟なフィルタおよびウェーバー機能により、CDC検証サインオフ・フローを短時間で効果的に完了
● CDCに最適化された強力なデバッグ
・ クロック・ドメインの色分け表示およびソースコード・ビューによるGUIベースのCDCデバッグ
・ 入れ子式の表現やCDCの問題箇所をピンポイントで特定するロケータなど、CDCに特化した独自の視覚的なガイダンス
現在最先端のSoCデザインは規模が膨大で、非常に多くの種類のクロック同士が複雑に関係しあっているため、CDC検証は困難を極めます。シノプシスのVC CDCは誤検出の少ない高精度かつ包括的なCDCチェックが可能で、現在のきわめて大規模で複雑なSoCの検証にも対応できる容量とパフォーマンスを備えています。VC CDCはすでに、業界を代表する大手企業各社の量産環境に導入されています。
まとめ
スタテ
ィック / フォーマル
検証
特集
8
ローパワー・デザインのスタティック検証に関する課題
VC LP
主な機能と利点
モバイル機器からサーバ、ネットワーク機器まで、現在の電子機器製品はほとんどが高度なパワー・マネジメントへの対応を求められており、多くのSoCデザインがローパワー設計手法を採用するようになっています。パワー・ゲーティング、リテンション、低Vddスタンバイ、DVS（Dynamic Voltage Scaling）など、電圧制御によってきめ細やかなパワー・マネジメントを実現する高度なローパワー手法の採用が急速に拡大しています。しかしローパワー・デザインは通常のデザインとはアーキテクチャや動作が異なるため、検証は指数関数的に複雑になります。こうした複雑さに対処しながら検証目標を完全に達成するには、ネイティブなローパワー・シミュレーションおよび高度なローパワー・スタティック検証 / サインオフが必要です。
設計意図に忠実な先進のローパワー・デザイン・フローでは、フローの各工程が完了するたびにローパワー・デザインのインプリメンテーションとビヘイビアを迅速かつ完全にチェックする必要があります。また、ローパワーに関する致命的なバグを設計フローの早期段階で効果的に取り除くには、違反の解析、デバッグ、修正を簡単に効率よく行えることも条件となります。
ローパワー SoCデザインは複数のパワー・ドメインに分割され、それぞれを1つまたは複数のローパワー設計手法で制御します。このため、パワー・ドメインの数が増えると検証は指数関数的に複雑になります。また、電源に対する要求は厳しさを増しており、複数の電源電圧を使用することが必須となっていることや、ローパワー・デザインには通常複数の動作モードがあり、各モードが1つまたは複数のパワー・ステートに対応していることも検証の複雑さを押し上げる要因となっています。ローパワー・デザインを完全に検証するにはすべてのパワー・ドメイン、すべての電源電圧の組み合わせ、すべてのパワー・ステートおよびモードを検証するだけでなく、デザインがある動作モードから別の動作モードへ移る際のパワー・ステートの遷移とそのシーケンスの検証も必要となります。これらの非常に複雑なシナリオのいずれかにバグが1つあるだけで、チップの機能に不具合が生じる可能性があります（図1）。
ローパワー設計手法では、設計フローのさまざまな工程で新しいデザイン要素が追加されます。ローパワー設計の原則に違反したアーキテクチャ設計上のバグは、RTLレベルでも存在することがあります。通常、アイソレーション・セルは自動的に合成されます。合成完了後にリテンション・レジスタ接続を検証した後、配置配線後にも再度検証する必要があります。マルチVddデザインでは、電源ピンとグランド・ピンを所定の電源レールに適切に接続する必要があります。これらすべてのケースでインプリメンテーションとビヘイビアの正しさを正確に検証するには、ローパワー・スタティック・チェックは設計フローのあらゆる工程を網羅して動作する必要があります。
VC LPはマルチVddに対応したローパワー・スタティック・ルール・チェッカで、IEEE 1801 UPFで記述されたローパワー設計意図を明確に理解し、UPFローパワー設計意図が正確にインプリメントされ正しく機能していることを確認します。VC LPは充実したレポート、フィルタ、ウェーバー機能を備えており、きわめて複雑なローパワー検証サインオフ・フローも短期間で簡単に完了できます。VC LPには、ローパワー・デバッグを効率的かつ効果的に実行できる機能が用意されています。また、VC LPはVC CDCおよびVC Formalとの完全な統合も可能です。操作性、レポートおよびデバッグ機能はこれら3製品でほぼ共通しており、3つの製品をすべて使用する場合でもデザインの読み込みとセットアップは1回だけで済みます。
● ローパワー設計意図の整合性チェックUPFに対してシンタックスとセマンティクスのチェックを実行し、インプリメンテーション前にUPFの整合性を確認します。UPFに誤りが含まれていると、ローパワー・デザインを正しくインプリメントすることはできません。UPFの整合性をチェックすることにより、ローパワー・インプリメンテーションの基盤となる設計意図が構文的にも意味論的にも正しいことを確認します。
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シノプシス、設計と検証の橋渡しをするVerification Compiler向けの次世代スタティック / フォーマル検証テクノロジを発表スタティック / フォーマル検証特集
report_lpでレポートを解析
図1. VC LPフローにおけるチェック、レポート、ウェーバー
使いやすいコンソールからセットアップ / 実行
修正 ウェーバー（修正不要）
修正が必要な違反かどうかを容易に判定できるサマリ・ビュー
洗練された新しいツールを用いて違反をデバッグ
永続的なレポート用データベース
概要
VC LP 次世代ローパワー・スタティック・チェック
9
独自の価値
まとめ
図3. Design Compiler / IC Compilerライクなスクリプト
図4. VC LPの入れ子式回路図ビュー図2. 違反の圧縮
例 ： 「ゼロISO」ストラテジ
PD1
PD1
PD2
PD2
N64ビット
ISOデバイスなし
OFF ON
128件の関連違反
64件のISO_POLICY_MISSING違反64件のISO_INST_MISSING違反
新機能 ： 1件の代表的な違反
N［0］でISO_POLICY_MISSING
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● アーキテクチャ・チェックパワー・アーキテクチャのルールに違反している信号をRTLレベルでグローバルにチェックします。VC LPはデザイン全体を検証し、各種電力モードにおけるデザイン内のクリティカルな信号ネットワークをチェックします。これらのチェックにより、機能上の不具合の原因となるコネクティビティ関連のバグを設計サイクルの早期段階で見つけることができます。
● 構造チェックとパワー / グランド（PG）チェックアイソレーション・セル、パワー・スイッチ、レベルシフタ、リテンション・レジスタ、常時オン・セルの挿入と接続を、合成から配置配線までインプリメンテーション・フロー全体にわたってチェックします（図2）。
● 機能チェックアイソレーション・セルとパワー・スイッチの機能的な正しさをチェックします。業界標準のIEEE 1801 UPFで記述したローパワー設計意図をきわめて正確にサポートしており、量産実績も豊富です。
● 階層型のパワー・ステート解析多数のパワー・ドメインを含むデザインでは、階層型パワー・ステート・テーブルの自動導出機能が役立ちます。VC LPはローパワー設計意図を理解し、多数のパワー・ステートを種類別に分類してごくわずかなパワー・ステートに落とし込みます。このため、すべてのパワー・ステート、遷移、シーケンスを指定して検証する手間が省けます。
● 複雑なパワー・ステート・テーブルのデバッグ階層型パワー・ステート解析と関連して、VC LPには生成された複雑なパワー・ステート・テーブルをユーザーが理解し、必要に応じてデバッグもできる機能があります。
● 業界をリードする性能と容量
・ 他のツールに比べ3 ～ 5倍の速度と容量を実現しており、非常に大規模なSoCもRTLとネットリストの両方のレベルで効率よくチェックを実行できます
● 導入から利用までが簡単
・ シノプシスのインプリメンテーション・ツールとの親和性が高いモデルとコマンドを採用
・ VC LPはDesign CompilerのすべてのTclクエリ・コマンドに加え、デザインに含まれるローパワー・オブジェクト専用のTclクエリ / デバッグ・コマンドもサポート
・ これらのクエリ・コマンドを使用してカスタム・チェックの作成が可能（図3）
● レポート、フィルタ、ウェーバー機能
・ タグおよびメッセージ・ベースの非常に柔軟なフィルタおよびウェーバー機能により、ローパワー検証サインオフ・フローを短時間で効果的に完了（図1）
● ローパワーに最適化した強力なデバッグ
・ 主要なローパワー・オブジェクトを特定するロケータ、複雑な回路図のパスをデバッグするためのカスタム・ラベル、回路図の任意のオブジェクトの詳細を調べるためのプロパティ・ウィンドウなど、強力な回路図機能を備えたGUIベースのローパワー・デバッグ
・ 違反メッセージはすべてUPF、回路図、ソースコード・ビューでのクロスプローブが可能
・ VC LPのGUI環境では、階層型インスタンスを入れ子式の回路図で表現する機能など、ローパワーに特化した視覚的なガイダンスを利用可能（図4）
ますます複雑化が進むシステムレベルのパワー・マネジメント方式をサポートするため、高度なローパワー設計手法の採用が急速に拡大しています。電圧制御をベースにしたきめ細やかなローパワー設計手法では、インプリメンテーションおよび検証フロー全体にわたって徹底的なバリデーションとチェックが必要です。VC LPの包括的なローパワー・スタティック・ルール・チェックは非常に複雑なローパワー設計意図も正確に理解し、しかもきわめて大規模なSoCデザインにも対応できる容量とパフォーマンスを備えています。VC LPはすでに、業界を代表する大手企業各社の量産環境に導入されています。
スタティック / フォーマル検証ソリューション：http://www.synopsys.com/JP2/Tools/Verification/static-formal-verification詳細はウェブサイトにも掲載中！
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