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VHDL, FPGA 를 이용한 소리인식 스위치 (Matched Filter 사용 ). 서상호 , 정선민 전자정보공학부 정보통신공학전공. 목 차. VHDL, FPGA 소개 Matched Filter 전체 구조 내부 구조 Simulation 결과 참고문헌. VHDL 소개. VHDL 이란 ? VHDL(VHSIC Hardware Description Language) 1980 년대 초부터 미 국방성에 사용하기 시작한 새로운 HDL(Hardware Description Language) 이다 . - PowerPoint PPT Presentation
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VHDL, FPGA 를 이용한 소리인식 스위치(Matched Filter 사용 )
서상호 , 정선민전자정보공학부 정보통신공학전공
목 차 VHDL, FPGA 소개
Matched Filter
전체 구조
내부 구조
Simulation 결과
참고문헌
VHDL 소개 VHDL 이란 ?
VHDL(VHSIC Hardware Description Language) 1980 년대 초부터 미 국방성에 사용하기 시작한 새로운 HDL(H
ardware Description Language) 이다 . 상위의 동작 레벨에서부터 하위의 게이트 레벨까지
하드웨어를 기술하고 설계하도록 하는 CAD 업계 및 IEEE 표준언어
VHDL 의 장점 VHDL 은 매우 넓은 범위의 Design 을 가능하게 해 준다 . VHDL 은 특정 Simulator, Technology, Manufacturing 및 Proce
ss 와 무관하다 .
FPGA 소개 FPGA 란 ?
FPGA(Field-Programmable Gate Array) 중간 개발물 형태의 집적 회로 (IC)
FPGA 의 장점 사용 중 설계 사항이 바뀌면 새롭게 바뀐 논리 회로를
FPGA 소자에 입력하여 , 바뀐 논리 회로로 작동 불확실한 미래의 설계 변경에 대비하는 회로 설계 방법
VHDL Modeling디지털회로 스팩정의
HDL Coding
기능 시뮬레이션Functional Simulation시뮬레이션 벡터
시뮬레이션 성공
시뮬레이션 결과비교
HDL Code 합성 및 배치배선
타이밍 시뮬레이션Timing Simulation
FPGA 다운로드및 테스트
Yes
Yes
No
No
PXA255- FPGA
FPGA Mode
디지털회로 스팩정의
HDL Coding
기능 시뮬레이션Functional Simulation시뮬레이션 벡터
시뮬레이션 성공
시뮬레이션 결과비교
HDL Code 합성 및 배치배선
타이밍 시뮬레이션Timing Simulation
FPGA 다운로드및 테스트
Yes
Yes
No
No
PXA255- FPGA
디지털회로 스팩정의
HDL Coding
기능 시뮬레이션Functional Simulation시뮬레이션 벡터
시뮬레이션 성공
시뮬레이션 결과비교
HDL Code 합성 및 배치배선
타이밍 시뮬레이션Timing Simulation
FPGA 다운로드및 테스트
Yes
Yes
No
No
PXA255- FPGA
FPGA Mode
Matched Filter Filter 란 ?
특정한 주파수에 따른 필터 LPF, HPF, BPF
Matched Filter 란 ? 일반적인 필터와는 다른 특수한 목적에 맞는 필터 결과 값은 일반적으로 1 or 0 예 ) 기린 모양의 문은 기린만을 통과 시킨다 .
Matched Filter Matched Filter 의 출력
Matched Filter
A matched filter is a linear filter designed to provide the maximum signal-to-noise power ratio at its output for a given transmitted symbol waveform.
dffSEN
E
N
S
T
2
0
|| where, 2
max2
0
2
i
T
a
N
S
H (f))()( tnts 0nai
PSD=No/2
PSD=No/2
Matched Filter2
2 20
20
( ) ( )
( ) ( ) ( )
( )2
j fi
Y x
a H f S f e df
G f df G f H f df
NH f df
Thus
dffHN
dfefSfH
N
SfTj
T
20
2
2
)(2
)()(
Matched Filter
The equality holds if
; k -> constant * -> complex conjugate
dxxfdxxfdxxfxf2
2
2
1
2
21 )()()()(
)()( 21 xkfxf
dffSdffHdfefSfH fTj 22
2
2 )()()()(
dffSNN
S
T
2
0
)(2
2
0
2or max where the energy of the input signal s(t) is ( )
T
S EE E S f df
N N
Matched Filter
Maximum holds TN
S
* 20( ) ( ) ( ) j fTH f H f kS f e
or
elsewhere 00 )(
)()( 2*1
TttTks
efkSFth fTj
Matched Filter Correlation realization of the Matched filter
- Casual filter can be described in the time Domain as the convolution
tdthrthtrtz
0*
elsewhere
tTksth Tt0
0
0 0
0
τ [ ( τ)] τ τ [ τ] τ
(τ) (τ) τ
t t
T
z t r s T t d r s T t d
when t T r s d
z(t)
z(t)
전체 구조
SignalSignalinin
LEDLEDOnOn
A/DConverter
12
ShiftRegiste
rModuleUnit Delay
FilterModule
Adderand
Multiplier
Filter OutModule
AdderAnd
Compare
ClockModule
12000-Counter for
1KHz
Clock12MHz
Clock1KHz
…. Yn
Int
Int
ALTERACyclone
EP1C6Q240C8
PXA255-FPGA
Reset
내부 구조 Data Input 과 Shift Register 및 Filtering
Shift Register Module Filter Module Filter Out Module
Reg
Reg
Reg
Reg
Coeff0
Coeff1
Coeff2
Coeff3
Coeff00
Data
Adder
Reset
MatchingYes
No
Loop Led On
Yn
Clock
Simulation 결과
Simulation 결과 ( 계속 )
결론 및 고찰
참고 문헌 박 세 현 , 『디지털 시스템 설계를 위한 VHDL 기본과 활용』 , 도서출판 그린 , 1998 이 재 민 , 『 VHDL 과 PLD 를 사용한 디지털 시스템 설계 실습』 , 홍릉과학출판사 , 2000 동 성 수 유 영 태 강 석 규․ ․ , 『 VHDL 을 이용한 디지털 회로 설
계』 , 동일출판사 , 2003 James H. McClellan Ronald W.Schafer, Mark A.Yoder, ․ 『 Signal Processing First, Pearson Education International, 2000 FPGA design, VHDL development http://www.asicfpga.com/, 『 ASIC & FPGA 』
