Virtex-5 FPGA コンフィギュレーションユーザーガ …...Virtex-5 FPGA コンフィギュレーション年ガイド japan.xilinx.com UG191 (v3.5) 2008 10 月 29 日Xilinx

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必ずご参照ください。

Virtex-5 FPGA コンフィギュレーションガイド

UG191 (v3.5) 2008 年 10 月 29 日

Virtex-5 FPGA コンフィギュレーションガイド japan.xilinx.com UG191 (v3.5) 2008 年 10 月 29 日

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UG191 (v3.5) 2008 年 10 月 29 日 japan.xilinx.com Virtex-5 FPGA コンフィギュレーションガイド

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2006 年 4 月 14 日 1.0 初版リリース

2006 年 5 月 12 日 1.1 誤字を訂正し、文書全体の記載をより明瞭化。

第 1 章 : 表 1-1、表 1-2、表 1-9、表 1-11 を修正。

第 2 章 : ビットスワップ (バイトスワップ規則) 全体を更新。 78 ページの「ページモー

ドのサポート」を更新。

第 8 章 : 161 ページの「マルチブートビットストリーム間のパディング」セクションを

追加。

第 9 章 : 「POST_CRC 制約」セクションを追加。

2006 年 7 月 31 日 1.2 第 1 章 :

• コンフィギュレーションファイルの情報をまとめるため、第 2 章から「コンフィギュ

レーションデータファイル」および「PROM ファイルの生成」、第 6 章から「ビット

ストリームの概要」をこの章に移動。

• 27 ページの「デバイスの電源投入 (手順 1)」セクションを更新し、「すべての専用入

力ピンは VCC_CONFIG LVCMOS レベルで動作します」と記載。

• 「パケットタイプ」セクションを第 1 章から第 6 章へ移動。

• 「ビットのスワップ」および「パラレルバスのビット順」セクションを「PROM ファ

イルの生成」の下に移動。

• 「コンフィギュレーションシーケンス」セクションを作成し、「設定 (手順 1 ～ 3)」、「ビットストリームの読み込み (手順 4 ～ 7)」、および「スタートアップ (手順 8)」セク

ションを移動。

第 2 章 :

• 表 2-1 にメモ 2 を追加。表 2-8 の RCMD を更新。

• 「コンフィギュレーションクロック (CCLK) のボードレイアウト」を「BPI (Byte Peripheral Interface) パラレルフラッシュモード」の次に移動。

• クロックマネージメントテクノロジ (CMT) をデジタルクロックマネージャ (DCM) に置換 (ユーザーガイド全体)。

第 7 章 :

• 表 7-9 の上の段落を修正。

2006 年 9 月 6 日 2.0 表 1-2、表 1-4 および表 1-13 を更新。

2006 年 10 月 12 日 2.1 第 1 章 : 表 1-4 および表 1-13 に XC5VLX85T の情報を追加。表 1-10 のプログラムレイ

テンシ値を更新。

第 3 章 : 図 3-6 の VCCINT 値を更新。

第 6 章 : 図 6-1 および表 6-6 に System Monitor のピン情報が含まれるように更新。

第 9 章 : 第 9 章「リードバック CRC」にパーシャルリコンフィギュレーションアプリ

ケーションの情報を追加。

2007 年 2 月 1 日 2.2 21 ページの表 1-4 (LX220T および SXT デバイスを追加)、32 ページの表 1-13 (LX220T および SXT デバイスを追加)、 65 ページの「ABORT ステータスワード」、 119 ページの

表 6-5 (CBC 値)、 144 ページの「コンフィギュレーションメモリの読み出し手順 (SelectMAP)」 (手順 13 および 14)、 125 ページの表 6-8 (ブロックタイプ) を更新。



2007 年 7 月 5 日 2.3 図 2-3、図 2-4 のメモ、「シリアルデイジーチェーンのガイドラインおよび考慮事項」、

図 2-21 および図 2-22 のメモ、「コンフィギュレーションメモリのフレーム」 (表 6-1 を含

む)、表 6-10、図 6-9、「コンフィギュレーションメモリの読み出し手順 (SelectMAP)」、表 7-2、および表 7-6 を更新。

2007 年 7 月 31 日 2.4 全般 : PROG_B を PROGRAM_B に変更。

第 1 章 : 「デバイス ID の確認 (手順 5)」セクション (表 1-13 を含む) を更新。

第 2 章 : 図 2-13 を更新。

第 3 章 : 表 3-3 に TAP コントローラのステートの説明を追加。

第 4 章 : 「STARTUP_VIRTEX5」セクションを更新。

2007 年 10 月 10 日 2.5 第 1 章 : 「コンフィギュレーションモードおよびピン」を更新。

第 2 章 : 図 2-17、「シリアルデイジーチェーン」セクション、「SelectMAP リコンフィ

ギュレーション」セクションを更新。

第 4 章 : 表 4-3 を更新。

第 5 章 : 「逓倍値と分周値の変更」を更新。

第 6 章 : 表 6-7 を更新。

第 7 章 : 表 7-1 と関連のテキストを更新。表 7-2 を更新。

2007 年 12 月 11 日 2.6 免責事項および商標情報を更新。

第 1 章 : 表 1-3、表 1-4、表 1-10、および表 1-13 を更新。

第 2 章 : 図 2-22 および表 2-9 のメモを更新。

第 4 章 : 「ICAP_VIRTEX5」セクションを更新。

第 6 章 : 表 6-1 を更新。

第 8 章 : セクション名「フォールバックリコンフィギュレーション」を「フォールバッ

クマルチブート」に変更。

2008 年 2 月 1 日 2.7 ユーザーガイド全体でマイナーなテキスト編集。

第 1 章 : 「コンフィギュレーションモードおよびピン」で M2、 M1、および M0 モードピンの設定情報を更新。「デバイスの電源投入 (手順 1)」セクションを更新。

第 2 章 : 図 2-23 を更新。

第 3 章 : 「IEEE 1149.1 を使用した Virtex-5 デバイスのバウンダリスキャン」セクショ

ンを更新。

2008 年 3 月 31 日 3.0 「このユーザーガイドについて」を更新。

FXT デバイスを追加。

第 1 章 : 表 1-3 および表 1-13 を更新。

第 3 章 : 「IEEE 1149.1 を使用した Virtex-5 デバイスのバウンダリスキャン」および「命

令レジスタ」セクションを更新。表 3-2 および表 3-3 を更新。

第 6 章 : 表 6-1 を更新。



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2008 年 4 月 25 日 3.1 第 1 章 : 表 1-4 および表 1-13 を更新。

第 2 章 : 「SelectMAP リコンフィギュレーション」および 73 ページの図 2-22 のメモを

更新。

第 6 章 : 表 6-1 および「ブロック RAM の内容」を更新。

第 7 章 : 表 7-3 を更新。

2008 年 7 月 11 日 3.2 第 1 章 : 表 1-4 のメモ、「SelectMAP コンフィギュレーション用の PROM ファイル」、お

よび「パワーオンシーケンスに関する注意事項」を更新。

第 2 章 : 「高パフォーマンス Platform Flash XL SelectMAP コンフィギュレーション」セ

クション (図 2-7 および図 2-8 を含む)、「パワーオンシーケンスに関する注意事項」を追

加。図 2-5 および図 2-9 を更新。図 2-3、図 2-4、図 2-9、図 2-13、および図 2-20 のメモ

を更新。「BPI (Byte Peripheral Interface) パラレルフラッシュモード」 (図 2-22 およびメ

モを含む) を更新。

第 3 章 : 表 3-4 を更新。

第 4 章 : 表 4-4 を更新。

第 6 章 : 表 6-1、表 6-11 を更新。

第 8 章 : 「フォールバックの概要」を更新。

2008 年 9 月 3 日 3.3 第 1 章 : 「暗号化キーの読み込み」を更新。

第 3 章 : 表 3-3 を更新。

第 4 章 : 「FRAME_ECC_VIRTEX5」を更新。

第 5 章 : 表 5-2 を更新。

第 6 章 : 「コマンドレジスタ (CMD)」を更新。

第 9 章 : 「リードバック CRC」および「POST_CRC 制約」の冒頭の段落を更新。

2008 年 9 月 23 日 3.4 第 1 章 : 表 1-4、表 1-13 に TXT プラットフォームを追加。

第 2 章 : 図 2-9、図 2-12、および図 2-15 を更新。

第 6 章 : 表 6-1 に TXT プラットフォームを追加。

2008 年 10 月 29 日 3.5 第 2 章 : 図 2-9 のメモを更新。

第 4 章 : 「STARTUP_VIRTEX5」を更新。

第 8 章 : 「ビットストリームに組み込まれた IPROG」への相互参照を更新。





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このユーザーガイドについて

ユーザーガイドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

オンライン資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

第 1 章 : コンフィギュレーションの概要

コンフィギュレーションモードおよびピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

コンフィギュレーションデータファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

ビットストリームの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

バス幅の自動検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

同期ワード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

PROM ファイルの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

シリアルデイジーチェーン用の PROM ファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

SelectMAP コンフィギュレーション用の PROM ファイル . . . . . . . . . . . . . . . . . . . . . . . . . . 24

SPI/BPI コンフィギュレーション用の PROM ファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

ビットのスワップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

パラレルバスのビット順 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

コンフィギュレーションシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

設定 (手順 1 ～ 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

デバイスの電源投入 (手順 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

コンフィギュレーションメモリのクリア (手順 2、初期化) . . . . . . . . . . . . . . . . . . . . . 28

モードピンの読み込み (手順 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

コンフィギュレーションの遅延 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

ビットストリームの読み込み (手順 4 ～ 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

同期化 (手順 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

デバイス ID の確認 (手順 5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

コンフィギュレーションデータフレームの読み込み (手順 6) . . . . . . . . . . . . . . . . . . . 34

CRC (Cyclic Redundancy Check) (手順 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

スタートアップ (手順 8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

ビットストリーム暗号化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

AES について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

暗号化されたビットストリームの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

暗号化キーの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

暗号化されたビットストリームの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

ビットストリームの暗号化および内部コンフィギュレーションアクセスポート (ICAP) . . 39VBATT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

目次


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UG191 (v3.5) 2008 年 10 月 29 日

目次R

第 2 章 : コンフィギュレーションインターフェイス

シリアルコンフィギュレーションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

シリアルコンフィギュレーションデータのクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

マスタシリアルコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

スレーブシリアルコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

シリアルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

混在シリアルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

シリアルデイジーチェーンのガイドラインおよび考慮事項 . . . . . . . . . . . . . . . . . . . . 46

ギャングシリアルコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

SelectMAP コンフィギュレーションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

単一デバイスの SelectMAP コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

高パフォーマンス Platform Flash XL SelectMAP コンフィギュレーション . . . . . . . . 52

プラットフォームフラッシュ PROM の SelectMap コンフィギュレーション . . . . . . 53

マイクロプロセッサを使用した SelectMAP コンフィギュレーション . . . . . . . . . . . . . 54

複数デバイスの SelectMAP コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

パラレルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

ギャング SelectMAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

SelectMAP データ読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59CS_B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

RDWR_B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

CCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

BUSY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

継続的な SelectMAP データの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

断続的な SelectMAP データの読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

SelectMAP の ABORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

コンフィギュレーションの ABORT シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

リードバックの ABORT シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

ABORT ステータスワード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

ABORT 後にコンフィギュレーションまたはリードバックを再開 . . . . . . . . . . . . . . . . 66

SelectMAP リコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

SelectMAP データの順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

SPI コンフィギュレーションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

パワーオンシーケンスに関する注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

SPI シリアルデイジーチェーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

BPI (Byte Peripheral Interface) パラレルフラッシュモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

パワーオンシーケンスに関する注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

ページモードのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

コンフィギュレーションクロック (CCLK) のボードレイアウト . . . . . . . . . . . . . . . . . . . . . . . . . 79

第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

JTAG コンフィギュレーション/ リードバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

完全な初期コンフィギュレーションまたはリコンフィギュレーション . . . . . . . . . . . . . . . . 83

パーシャルリコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

リードバック - タイプ 1 : ブロック RAM フレームなし . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

リードバック - タイプ 2 : ブロック RAM フレームあり . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85



目次R

IEEE 1149.1 を使用した Virtex-5 デバイスのバウンダリスキャン . . . . . . . . . . . . . . . . . . . . . . . 86

テストアクセスポート (TAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

TAP コントローラ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

バウンダリスキャンアーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

バウンダリスキャンレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

命令レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

BYPASS レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

識別 (IDCODE) レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

JTAG コンフィギュレーションレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

USERCODE レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

USER1、 USER2、 USER3、 USER4 レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

Virtex-5 デバイスでのバウンダリスキャンの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

バウンダリスキャンを使用したコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . 95

バウンダリスキャンを使用したリコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . 99

IEEE 1532 を使用した Virtex-5 デバイスのバウンダリスキャン . . . . . . . . . . . . . . . . . . . . . . . . 100

ISC モーダルステート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

スタートアップおよびシャットダウンシーケンス (JTAG) . . . . . . . . . . . . . . . . . . . . . . . . . 101

JTAG を使用した場合のコンフィギュレーションフロー . . . . . . . . . . . . . . . . . . . . . . . . . . 102

第 4 章 : ユーザープリミティブ

BSCAN_VIRTEX5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

CAPTURE_VIRTEX5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

ICAP_VIRTEX5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

FRAME_ECC_VIRTEX5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

USR_ACCESS_VIRTEX5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

STARTUP_VIRTEX5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

第 5 章 : ダイナミックリコンフィギュレーションポート (DRP)ファンクションブロックのダイナミックリコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . 111

背景 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

FPGA ファブリックポートについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

逓倍値と分周値の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

第 6 章 : コンフィギュレーションの詳細

コンフィギュレーションメモリのフレーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

コンフィギュレーションレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

パケットタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

タイプ 1 パケット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

タイプ 2 パケット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

タイプ 1 パケットレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

CRC レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

FDRI レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

FDRO レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

MASK レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120



UG191 (v3.5) 2008 年 10 月 29 日

目次R

LOUT レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

MFWR レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

CBC レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

IDCODE レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

AXSS レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

CSOB レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

コマンドレジスタ (CMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

制御レジスタ 0 (CTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

制御レジスタ 1 (CTL1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

フレームアドレスレジスタ (FAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

ステータスレジスタ (STAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

コンフィギュレーションオプションレジスタ 0 (COR0) . . . . . . . . . . . . . . . . . . . . . . 127

コンフィギュレーションオプションレジスタ 1 (COR1) . . . . . . . . . . . . . . . . . . . . . . 130

ウォームブートの開始アドレスレジスタ (WBSTAR) . . . . . . . . . . . . . . . . . . . . . . . 131

ウォッチドッグタイマレジスタ (TIMER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

ブート履歴ステータスレジスタ (BOOTSTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

ビットストリームの構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

デフォルト設定での初期コンフィギュレーションプロセス . . . . . . . . . . . . . . . . . . . . . . . . 133

フレームのアドレス指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

フレームビット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

フレームアドレス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

行アドレス (上部/下部インジケータを含む) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

メジャーアドレス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

マイナーアドレス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

ブロックタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

インターコネクトおよびブロックコンフィギュレーション . . . . . . . . . . . . . . . . . . . . 139

ブロック RAM の内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

インターコネクトおよびブロックの特別なフレーム . . . . . . . . . . . . . . . . . . . . . . . . . . 140

第 7 章 : リードバックおよびコンフィギュレーションの検証

リードバックのためのデザイン設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

リードバックコマンドシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

SelectMAP インターフェイスからコンフィギュレーションレジスタへの

アクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

コンフィギュレーションレジスタの読み出し手順 (SelectMAP) . . . . . . . . . . . . . . . . . . . . 143

コンフィギュレーションメモリの読み出し手順 (SelectMAP) . . . . . . . . . . . . . . . . . . . . . . 144

JTAG インターフェイスからコンフィギュレーションレジスタへのアクセス . . . . . . . . . . 146

コンフィギュレーションレジスタの読み出し手順 (JTAG) . . . . . . . . . . . . . . . . . . . . 147

コンフィギュレーションメモリの読み出し手順 (1149.1 JTAG) . . . . . . . . . . . . . . . . 149

コンフィギュレーションメモリの読み出し手順 (1532 JTAG) . . . . . . . . . . . . . . . . . 152

リードバックデータの検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

リードバックキャプチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156



目次R

第 8 章 : リコンフィギュレーションおよびマルチブート

フォールバックマルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

フォールバックの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

フォールバックの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

マルチブートビットストリーム間のパディング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

IPROG リコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

ICAP_VIRTEX5 を使用する IPROG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

ビットストリームに組み込まれた IPROG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

フォールバックおよび IPROG リコンフィギュレーション用のステータスレジスタ . . . . . . . . . 165

ウォッチドッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

FPGA の EOS (End of Startup) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

ユーザー操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

第 9 章 : リードバック CRCPOST_CRC 制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

POST_CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

POST_CRC_SIGNAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

構文例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172POST_CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

POST_CRC_SIGNAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

索引 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173



UG191 (v3.5) 2008 年 10 月 29 日

目次R



R

このユーザーガイドについて

このユーザーガイドでは、 Virtex®-5 FPGA のコンフィギュレーションについて説明します。

Virtex-5 FPGA ファミリの新の資料は、 http://japan.xilinx.com/virtex5 から参照できます。

ユーザーガイドの内容

• 第 1 章「コンフィギュレーションの概要」

• 第 2 章「コンフィギュレーションインターフェイス」

• 第 3 章「バウンダリスキャンおよび JTAG コンフィギュレーション」

• 第 4 章「ユーザープリミティブ」

• 第 5 章「ダイナミックリコンフィギュレーションポート (DRP)」

• 第 6 章「コンフィギュレーションの詳細」

• 第 7 章「リードバックおよびコンフィギュレーションの検証」

• 第 8 章「リコンフィギュレーションおよびマルチブート」

• 第 9 章「リードバック CRC」

その他の資料

次の資料もhttp://japan.xilinx.com/virtex5 からダウンロードできます。

• 『Virtex-5 ファミリ概要』

Virtex-5 ファミリの機能および製品の概略について説明しています。

• 『Virtex-5 FPGA Data Sheet: DC and Switching Characteristics』

Virtex-5 ファミリの DC 特性およびスイッチ特性を示します。

• 『Virtex-5 FPGA User Guide』

このユーザーガイドには、次の内容が含まれます。

♦ クロックリソース

♦ クロックマネージメントテクノロジ (CMT)

♦ 位相ロックループ (PLL)

♦ ブロック RAM

♦ コンフィギャブルロジックブロック (CLB)

♦ SelectIO™ リソース

♦ SelectIO ロジックリソース

♦ アドバンス SelectIO ロジックリソース


http://japan.xilinx.com/virtex5

http://japan.xilinx.com/virtex5


UG191 (v3.5) 2008 年 10 月 29 日

このユーザーガイドについてR

• 『Virtex-5 FPGA RocketIO GTP Transceiver User Guide』

Virtex-5 LXT および SXT プラットフォームで使用可能な RocketIO™ GTP トランシーバにつ

いて説明しています。

• 『Virtex-5 FPGA RocketIO GTX Transceiver User Guide』

Virtex-5 FXT および TXT プラットフォームで使用可能な RocketIO GTX トランシーバについ

て説明しています。

• 『Virtex-5 FPGA Embedded Tri-Mode Ethernet MAC User Guide』

Virtex-5 LXT、SXT、FXT、および SXT プラットフォームで使用可能な専用トライモードイー

サネット MAC (メディアアクセスコントローラ ) について説明しています。

• 『Virtex-5 FPGA Integrated Endpoint Block for PCI Express Designs User Guide』

Virtex-5 LXT、 SXT、 FXT、および TXT プラットフォームで使用可能な PCI Express® デザ

イン用の Endpoint ブロックについて説明しています。

• 『Virtex-5 FPGA XtremeDSP Design Considerations User Guide』

XtremeDSP™ スライスについて説明しています。 DSP48E スライスを使用するリファレンス

デザインも含まれています。

• 『Virtex-5 FPGA System Monitor』

Virtex-5 デバイスで利用可能な System Monitor の機能について説明しています。

• 『Virtex-5 FPGA Packaging and Pinout Specification』

デバイス/パッケージの組み合わせおよび大 I/O 数の表、ピン定義、ピン配置表、ピン配置

図、機械的図面、熱仕様が記載されています。

• 『Virtex-5 FPGA PCB Designer's Guide』

PCB およびインターフェイスレベルでデザインを決定する際の方法に焦点を当てた Virtex-5デバイスの PCB デザイン情報を記載しています。

• 『Embedded Processor Block in Virtex-5 FPGAs Reference Guide』

Virtex-5 FXT プラットフォームで使用可能なエンベデッドプロセッサブロックについて説明

しています。

• 『Platform Flash XL High-Density Storage and Configuration Device』

Platform Flash XL は、業界高のパフォーマンスを持つコンフィギュレーションおよび保存

デバイスです。高パフォーマンスの Virtex-5 FPGA コンフィギュレーション用に適化されて

おり、使い方も簡単です。

• 『Platform Flash XL Configuration and Storage Device User Guide』

Platform Flash XL の機能を説明し、サポートされる一般的なコンフィギュレーションモード

の設定、およびプログラムファイルを生成して間接的にデバイスをインシステムプログラム

するのに必要なソフトウェアフローを示します。



その他のリソースR

その他のリソース

追加の資料は、次の Web サイトから参照できます。

http://japan.xilinx.com/literature

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポート

のウェブケースを開く場合は、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support

表記規則

この文書では、次の表記規則を使用しています。各規則について、例を挙げて説明します。

表記規則使用箇所例

Courier フォントシステムが表示するメッセージ、プロンプト、プログラムファイルを表示します。

speed grade: - 100

Courier フォント ( 太字 )

構文内で入力するコマンドを示します。

ngdbuild design_name

イタリックフォントユーザーが値を入力する必要のある構文内の変数に使用します。

ngdbuild design_name

二重 / 一重かぎかっこ『』、「」

『』はマニュアル名を、「」はセクション名を示します。

詳細は、『開発システムリファレンスガイド』の「PAR」を参照してください。

角かっこ [ ]

オプションの入力またはパラメータを示しますが、 bus[7:0] のようなバス仕様では必ず使用します。また、 GUI 表記にも使用します。

ngdbuild [option_name] design_name

[File] → [Open] をクリックします。

中かっこ { }1 つ以上の項目を選択するためのリストを示します。

lowpwr ={on|off}

縦棒 |選択するリストの項目を分離します。

lowpwr ={on|off}

縦の省略記号...

繰り返し項目が省略されていることを示します。

IOB #1: Name = QOUT’ IOB #2: Name = CLKIN’...

横の省略記号 . . . 繰り返し項目が省略されていることを示します。

allow block block_name loc1 loc2 ... locn;

http://japan.xilinx.com/literature


http://japan.xilinx.com/support


UG191 (v3.5) 2008 年 10 月 29 日

このユーザーガイドについてR

オンライン資料

この文書では、次の規則が使用されています。

表記規則使用箇所例

青色の文字文書内の相互参照を示します。

詳細は、「その他の資料」を参照

してください。

詳細は、第 2 章の「シリアルコンフィギュレーションデータの

クロック」を参照してください。

赤色の文字ほかの文書への相互参照を示します。

『Virtex-5 データシート』の

図 2-5を参照してください。

青色の下線付き文字ウェブサイト (URL) へのハイパーリンクです。

新は、 http://japan.xilinx.com から入手できます。


Virtex-5 FPGA コンフィギュレーションユーザーガイド japan.xilinx.com 17UG191 (v3.5) 2008 年 10 月 29 日

R

第 1 章

コンフィギュレーションの概要

コンフィギュレーションモードおよびピン

Virtex®-5 デバイスは、アプリケーション固有のコンフィギュレーションデータであるビットスト

リームを内部メモリに読み込むことによって、コンフィギュレーションされます。ザイリンクス

FPGA のコンフィギュレーションメモリは揮発性であるため、デバイスへの電源投入ごとに、コン

フィギュレーションを行う必要があります。ビットストリームは、専用のコンフィギュレーション

ピンからデバイスに読み込まれます。これらのコンフィギュレーションピンは、次のようなコン

フィギュレーションモードでインターフェイスとして機能します。

• マスタシリアルコンフィギュレーションモード

• スレーブシリアルコンフィギュレーションモード

• マスタ SelectMAP (パラレル) コンフィギュレーションモード (x8 と x16 のみ)

• スレーブ SelectMAP (パラレル) コンフィギュレーションモード (x8、 x16、 x32)

• JTAG/バウンダリスキャンコンフィギュレーションモード

• マスタ SPI (シリアルペリフェラルインターフェイス) フラッシュコンフィギュレーション

モード

• マスタ BPI-Up (バイトペリフェラルインターフェイスアップ) フラッシュコンフィギュレー

ションモード (x8 と x16 のみ)

• マスタ BPI-Down (バイトペリフェラルインターフェイスダウン) フラッシュコンフィギュ

レーションモード (x8 と x16 のみ)

コンフィギュレーションモードについては、第 2 章「コンフィギュレーションインターフェイス」

で詳しく説明します。これらのモードは、コンフィギュレーション専用のモード入力ピン M[2:0]のレベルを設定することによって選択します。 M2、 M1、および M0 モードピンは、プルアップ抵

抗またはプルダウン抵抗を使用するか、直接グランドまたは VCC_CONFIG に接続して、一定の

DC 電圧レベルにする必要があります。コンフィギュレーション中およびコンフィギュレーション

後にモードピンをトグルしないでください。モードピンの設定オプションは、 41 ページの表 2-1を参照してください。

「マスタ」および「スレーブ」という表現は、コンフィギュレーションクロック (CCLK) の方向を

示します。

• マスタコンフィギュレーションモードでは、 CCLK は内部オシレータから駆動され、 BitGen-g ConfigRate オプションを使用して必要な周波数で動作させます。詳細は、『開発システム

リファレンスガイド』の「BitGen」セクションに記載されています。コンフィギュレーション

後は、 persist オプションがオンになっている場合または SEU 検出が使用されている場合以外

は CCLK はオフになり、 CCLK ピンは弱いプルアップによりトライステートになります。

• スレーブコンフィギュレーションモードでは、 CCLK は入力です。


18 japan.xilinx.com Virtex-5 FPGA コンフィギュレーションユーザーガイド

UG191 (v3.5) 2008 年 10 月 29 日

第 1 章 : コンフィギュレーションの概要R

JTAG/バウンダリスキャンコンフィギュレーションインターフェイスは、モードピンの設定に関

わらず、常に使用可能です。このコンフィギュレーションモードでは、その他のすべてのモードが

無効となり、コンフィギュレーションインターフェイス間の競合が回避されます。

コンフィギュレーションピンには、コンフィギュレーション専用ピン (表 1-1) と多目的ピン (表 1-2) があります。多目的ピンは、コンフィギュレーションピンとしてだけでなく、コンフィギュ

レーション後にユーザー I/O として機能します。コンフィギュレーション専用ピンは、コンフィ

ギュレーション後もその機能を保持します。

Virtex-5 のビットストリームの生成時にコンフィギュレーション制約を設定できます。一部の制約

は、コンフィギュレーションの動作に影響を与えます。設定可能な制約の詳細は、『制約ガイド』を

参照してください。

表 1-1 : Virtex-5 コンフィギュレーション専用ピン

ピン名タイプ(1) 説明

M[2:0] 入力コンフィギュレーションモードを指定するモードピン。 INIT_B の立ち上がり

エッジで読み込まれます。

CCLK 入力または出力 JTAG を除くすべてのコンフィギュレーションモードのコンフィギュレーション

クロック。詳細は、「コンフィギュレーションクロック (CCLK) のボードレイア

ウト」を参照してください。

D_IN 入力シリアルコンフィギュレーションモードのシリアルデータ入力。

DOUT_BUSY 出力シリアルコンフィギュレーションモードでは、デイジーチェーンコンフィギュ

レーションのデータ出力として動作し、SelectMAP モードでは、BUSY 出力とし

て動作します。

DONE 双方向、

オープンドレイン、

またはアクティブ

コンフィギュレーションの完了を示すアクティブ High の信号。

0 = FPGA コンフィギュレーション未完了

1 = FPGA コンフィギュレーション完了

ソフトウェア設定は、『開発システムリファレンスガイド』の「BitGen」を参照


INIT_B 双方向、

入力/出力、

オープンドレイン

モードピンが読み込まれる前は入力として使用され、 Low に保持することによ

りコンフィギュレーションを遅延させることができます。コンフィギュレーショ

ン中は双方向ピンとなります。

モードピンが読み込まれた後は、オープンドレインのアクティブ Low 出力で、

コンフィギュレーション中の CRC エラーまたはコンフィギュレーション後の

リードバック CRC エラーの有無を示します (CRC が有効の場合)。

0 = CRC/IDCODE エラー (DONE が Low)、またはリードバック CRC エラー (DONE が High、リードバック CRC が有効の場合)1 = CRC エラーなし、コンフィギュレーションの初期化完了

PROGRAM_B(2) 入力アクティブ Low の非同期フルチップリセット。



コンフィギュレーションモードおよびピンR

HSWAPEN 入力コンフィギュレーション前の弱い I/O プルアップ抵抗を無効にする場合に使用さ

れるアクティブ High 入力。

0 = コンフィギュレーション前の弱い I/O プルアップ抵抗が有効

1 = コンフィギュレーション前の弱い I/O プルアップ抵抗が無効

コンフィギュレーション前およびコンフィギュレーション中、弱いプルアップ抵

抗が付きます。このピンは必ず接続し、プルアップ抵抗を有効または無効にする

必要があります。弱いプルアップを使用した場合は、確実に 1 になるとは限りま

せん。

TDI 入力テストデータ入力 (Test Data In)。すべての JTAG 命令およびデータレジスタの

シリアル入力。 TAP コントローラのステートおよび現在の命令によって、特定の

操作において TDI ピンがデータを供給するレジスタが決定されます。ピンが駆動

されていないときにロジック High にするため、 TDI には内部プルアップ抵抗が

あります。 TDI のデータは、TCK の立ち上がりエッジで JTAG レジスタに供給さ

れます。

TDO 出力テストデータ出力 (Test Data Out)。すべての JTAG 命令およびデータレジスタの

シリアル出力。TAP コントローラのステートおよび現在の命令によって、特定の操

作において TDO ピンにデータを供給するレジスタ (命令またはデータ ) が決定され

ます。 TDO のステートは TCK の立ち下がりエッジで変化し、命令またはデータを

デバイスで送信している場合にのみアクティブになります。 TDO はアクティブドライバ出力です。

TMS 入力テストモードセレクト (Test Mode Select)。 TCK の立ち上がりエッジで、 TAPコントローラのステートのシーケンスを決定します。ピンが駆動されていないと

きにロジック High にするため、 TMS には内部プルアップ抵抗があります。

TCK 入力テストクロック (Test Clock)。 JTAG のテストクロックピンです。 Virtex-5 デバ

イスの TAP コントローラと JTAG レジスタは、このクロックに同期して動作し

ます。

CS_B 入力アクティブ Low のチップセレクトで、 SelectMAP データバスを有効にします

(59 ページの「SelectMAP データ読み込み」を参照)。

0 = SelectMAP データバスは有効

1 = SelectMAP データバスは無効

RDWR_B 入力 SelectMAP データバスの方向を指定します (59 ページの「SelectMAP データ読

み込み」を参照)。

0 = 入力 (コンフィギュレーションデータの書き込み)1 = 出力 (コンフィギュレーションデータの読み出し)

RDWR_B 入力は、 CS_B がディアサートされているときのみ変更でき、それ以外

の場合に変更すると ABORT が発生します (63 ページの「 SelectMAP の ABORT」を参照)。

メモ :

1. タイプに「双方向」と記載されている場合、ピンは任意の条件下で双方向に機能します。コンフィギュレーションモードによって入力または出力のどちらとして機能するかが異なるピンは、タイプに「入力または出力」と記載されています。

2. PROGRAM_B のパルスによって JTAG TAP ステートマシンがリセットされることはありません。この動作は、 Virtex-4 デバイスとは異なります。

3. すべての JTAG およびシリアルコンフィギュレーションピンは、それぞれ専用の VCC_CONFIG 電源がある専用バンクにあります。

表 1-1 : Virtex-5 コンフィギュレーション専用ピン (続き)

ピン名タイプ(1) 説明



UG191 (v3.5) 2008 年 10 月 29 日


表 1-2 : Virtex-5 の多目的コンフィギュレーションピン

ピン名BPI-Up/

BPI-Down SelectMAP

モードSPI

I/O

バンク説明

ADDR[25:16] ADDR[25:16] 1 BPI アドレスバス出力。

ADDR[15:0] ADDR[15:0] D[31:16] RCMD[7:0]

1 BPI アドレスバス出力。スレーブ SelectMAP モードでは、

SelectMAP データの I/O です。 FS[2:0] = 001 の場合、SPI読み出しコマンドストラッピングにより RCMD[7:0] が入力されます (ADDR[7:0] とマルチプレクス)。 SPI での

読み出しコマンドストラッピングでは、 INT_B の立ち上

がりエッジで読み込まれます。

RS[1:0](1) RS[1:0] 2 リビジョンセレクト出力。

FCS_B FCS_B FCS_B 2 BPI および SPI フラッシュのチップセレクト出力。

FOE_B FOE_B MOSI 2 BPI フラッシュの出力イネーブル、FPGA からの SPI データ

出力。

FWE_B FWE_B 2 BPI フラッシュの書き込みイネーブル。

CSO_B CSO_B CSO_B 2 パラレルデイジーチェーンのチップセレクト出力。

D[7:0] D[7:0] D[7:0] FS[2:0] 2 BPI データ入力、SelectMAP データ入力/出力。SPI フラッ

シュのタイプを選択する信号です。 D[2:0] が FS[2:0] にな

ります。

D[15:8] D[15:8] D[15:8] 4 BPI データ入力、 SelectMAP データ入力/出力。

メモ :

1. RS[1:0] は、 SelectMAP モード以外のモードでコンフィギュレーションエラーが検出された場合、またはウォッチドッグタイマイベンントが発生した場合に、アクティィブに 0 に駆動されます。ユーザー I/O として使用する場合、これがユーザーロジックに影響する場合があります。 RS[1:0] ピンを使用する場合は、ユーザーモードでは出力のみに制限する必要があります。

2. すべての多目的ピンは、そのバンクに関連付けられた電源を持つ I/O バンクにあります。



コンフィギュレーションデータファイルR

コンフィギュレーションデータファイル

ザイリンクスのデザインツールでは、コンフィギュレーションデータファイルをさまざまな形式

で生成できます (表 1-3 を参照)。 BitGen ツールは、 PAR 後の NCD ファイルをコンフィギュレー

ションファイルまたはビットストリームに変換します。 PROM ファイル生成ツールである

PROMGen は、複数のビットストリームファイルを 1 つの PROM ファイルに変換します。さまざ

まな形式の PROM ファイルが生成可能であり、 PROM で使用する必要はありません。これらは任

意の場所に保存でき、読み込む方法も選びません。

ビットストリームの概要

Virtex-5 のビットストリームには、FPGA コンフィギュレーションロジックへのコマンドおよびコ

ンフィギュレーションデータが含まれます。表 1-4 に、各 Virtex-5 デバイスの標準的なビットスト

リームの長さを示します。

表 1-3 : ザイリンクスのコンフィギュレーションファイルの形式

ファイル

拡張子ビットスワップ (1) ザイリンクスソフト

ウェアツール(2) 説明

BIT ビットスワップなし BitGen

(デフォルトで生成)

バイナリコンフィギュレーションデータファイルには、

FPGA へのダウンロードが不要なヘッダ情報が含まれて

います。プログラムケーブルを使用して iMPACT からデバ

イスをプログラムする場合に使用されます。

RBT ビットスワップなし

BitGen

(-b オプションの

設定時に生成)

BIT ファイルと等価の ASCII ファイルで、テキストヘッダ

および 0 と 1 で構成されています (コンフィギュレーションビットごとに 8 ビット )。

BIN ビットスワップなし

BitGen (-g binary:yes

オプションの設定時

に生成) または PROMGen

ヘッダ情報がないバイナリコンフィギュレーションデータファイル。 BIT ファイルと類似しています。カスタムコン

フィギュレーションソリューション (マイクロプロセッサな

ど) またはサードパーティの PROM をプログラムする場合

に使用されます。

MCS

EXO

TEKビットスワップ

PROMGen または iMPACT

コンフィギュレーションデータのほかにアドレスおよび

チェックサム情報が含まれる ASCII PROM ファイル形式。主にデバイスプログラマおよび iMPACT で使用されます。

HEX ユーザーが指定 PROMGen または

iMPACT

コンフィギュレーションデータのみを含む ASCII PROM ファイル形式。主にカスタムコンフィギュレーションソリューションに使用されます。

メモ :

1. ビットスワップの詳細は、「ビットのスワップ」を参照してください。

2. BitGen および PROMGen の完全な構文は、『開発システムリファレンスガイド』を参照してください。

表 1-4 : Virtex-5 ビットストリームの長さ

デバイスコンフィギュレーションビットの総数(1)

XC5VLX30 8,374,016

XC5VLX50 12,556,672

XC5VLX85 21,845,632

XC5VLX110 29,124,608



UG191 (v3.5) 2008 年 10 月 29 日


Virtex-5 ビットストリームは、次の 3 つのセクションで構成されます。

• 「バス幅の自動検出」

• 「同期ワード」

• 「FPGA コンフィギュレーション」 (第 6 章「コンフィギュレーションの詳細」を参照)

XC5VLX155 41,048,064

XC5VLX220 53,139,456

XC5VLX330 79,704,832

XC5VLX20T 6,251,200

XC5VLX30T 9,371,136

XC5VLX50T 14,052,352

XC5VLX85T 23,341,312

XC5VLX110T 31,118,848

XC5VLX155T 43,042,304

XC5VLX220T 55,133,696

XC5VLX330T 82,696,192

XC5VSX35T 13,349,120

XC5VSX50T 20,019,328

XC5VSX95T 35,716,096

XC5VSX240T 79,610,368

XC5VFX30T 13,517,056

XC5VFX70T 27,025,408

XC5VFX100T 39,389,696

XC5VFX130T 49,234,944

XC5VFX200T 70,856,704

XC5VTX150T 43,278,464

XC5VTX240T 65,755,648

メモ :

1. Virtex-5 デバイスはすべて 128Mb Platform Flash XL でコンフィギュレーションできます。

2. 標準的なビットストリーム長を示します。 Compress などの BitGen オプションによっては、ビットストリーム長が変わる場合があります。

表 1-4 : Virtex-5 ビットストリームの長さ (続き)

デバイスコンフィギュレーションビットの総数(1)



ビットストリームの概要R

バス幅の自動検出

すべてのビットストリームの開始部分には、バス幅の自動検出パターンが挿入されます。これは、

パラレルコンフィギュレーションモードで、自動的にコンフィギュレーションバス幅を検出する

ために使用されます。このパターンは、同期ワードの前にあるため、シリアルコンフィギュレー

ションモードでは無視されます。

パラレルコンフィギュレーションモードの場合、バス幅はコンフィギュレーションロジックに

よって自動的に検出されます。バス幅検出パターンは、ビットストリームの前にあります。コンフィ

ギュレーションロジックでは、パラレルバスの下位 8 ビットのみがチェックされ、受信したバイ

トシーケンスによって、自動的に適切な外部バス幅に切り替えることができます。表 1-5 に、バス

幅検出パターンが挿入されたビットストリームの例を示します。「パラレルバスのビット順」で説

明しているように、 FPGA データピンではビットがスワップされています。

ザイリンクス ISE® Bitstream Generator (BitGen) ツールで生成されるすべてのコンフィギュレー

ションビットストリーム (BIT または RBT ファイル) には、バス幅の自動検出パターンが含まれて

おり、検出が実行されていることはユーザーからは見えないようになっています。モードピンをマ

スタシリアル、スレーブシリアル、 JTAG、 SPI モードのいずれかに設定している場合、検出パ

ターンはコンフィギュレーションロジックで無視されます。

x8 バスの場合、コンフィギュレーションバス幅の検出ロジックでは、初に D[0:7] 上の 0xBB、

次に 0x11 が検出されます。 x16 バスの場合は、初に D[0:7] 上の 0xBB、次に 0x22 が検出されま

す。 x32 バスの場合は、初に D[0:7] 上の 0xBB、次に 0x44 が検出されます。

0xBB 直後のバイトが 0x11、 0x22、または 0x44 以外の場合、バス幅のステートマシンがリセット

され、有効なシーケンスが検出されるまで 0xBB を検索します。その後、適切な外部バス幅に切り

替わり、同期ワードの検索を開始します。

同期ワード

特別な同期ワードを使用し、コンフィギュレーションロジックを 32 ビットワードに揃えることが

できます。同期ワードが検出されるまで、 FPGA ではパケット処理は実行されません。パラレルコンフィギュレーションモードでは、同期ワードの前にバス幅が検出される必要があります。

表 1-5 : バス幅検出パターン

D[24:31] D[16:23:00] D[8:15] D[0:7] [コメント ]

0xFF 0xFF 0xFF 0xFF

0x00 0x00 0x00 0xBB バス幅パターン

0x11 0x22 0x00 0x44 バス幅パターン

0xFF 0xFF 0xFF 0xFF

0xFF 0xFF 0xFF 0xFF

0xAA 0x99 0x55 0x66 同期ワード

... ... ... ... ...

表 1-6 : 同期ワード

31:24 23:16 15:8 7:0

0xAA 0x99 0x55 0x66



UG191 (v3.5) 2008 年 10 月 29 日


PROM ファイルの生成

PROM ファイルは、 PROMGen のユーティリティを使用し、ビットストリームファイルから生成

されます。 PROMGen へは、コマンドラインから直接アクセス、または iMPACT のファイル生成

モードを使用して間接的にアクセスできます。 PROMGen の完全な構文は、『開発システムリファ

レンスガイド』を参照してください。また、 iMPACT の詳細は、 ISE ソフトウェアの資料を参照し

てください。 PROM ファイルは、 PROM プログラム用にビットストリームを再フォーマットする

ために使用するか、シリアルデイジーチェーン用にビットストリームファイルを結合するために

使用します ( 「シリアルデイジーチェーン用の PROM ファイル」を参照)。

シリアルデイジーチェーン用の PROM ファイルデイジーチェーンは、個別の BIT ファイルを単に結合するだけではプログラムできないため、シ

リアルデイジーチェーンのコンフィギュレーションデータには、特別なファイル形式が必要とな

ります。複数のビットストリームから PROM ファイルを生成する場合は、 PROMGen (または

iMPACT) を使用して特別な形式のファイルを生成します。 PROM ファイルの生成には、

PROMGen の -n、 -u、 -d オプションまたは iMPACT の File Generation Wizard を使用し、複数

のビットストリームを指定します。詳細は、ソフトウェアの資料を参照してください。

PROMGen は、下位デバイスのコンフィギュレーションデータを上位デバイスのコンフィギュレー

ションパケットの中にネストし、ビットストリームを再フォーマットします。複数のビットスト

リームを上位デバイスに送信してチェーンをプログラムすると、初のデバイスはコンフィギュ

レーションされますが、その後のデータは無視されてしまいます。

SelectMAP コンフィギュレーション用の PROM ファイル

MCS ファイルは、ザイリンクスコンフィギュレーション PROM (SelectMAP モードの単一 FPGAをプログラム) のプログラムにも頻繁に使用されます。カスタムコンフィギュレーションソリューションの場合、未加工のデータ形式 BIN および HEX ファイルがも簡単に使用できる

PROM ファイル形式です。これら以外のファイル形式が必要な場合は、アプリケーションノート

XAPP502 『Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAPMode』を参照してください。

SelectMAP コンフィギュレーション用の複数のコンフィギュレーションビットストリームが 1 つのメモリデバイスにある場合、それらのビットストリームを 1 つのシリアルデイジーチェーン

PROM ファイルに結合しないでください。ターゲットのメモリデバイスは、BIN または HEX ファ

イルでプログラムする必要があります。複数の個別データストリームを持つ PROM ファイルが 1つ必要な場合は、 iMPACT を使用し、ターゲットをパラレル PROM にして適切なデータストリー

ム数を選択して生成します。または、 PROMGen のコマンドラインからアクセスしてファイルを

生成することも可能です。詳細は、 PROMGen ソフトウェアの資料を参照してください。

Platform Flash XL ベースの SelectMAP コンフィギュレーションでは、iMPACT ソフトウェアを使

用して MCS PROM ファイルを生成します。このファイルを生成する際、ターゲット PROM デバ

イスとしてザイリンクス XCF128X デバイスを選択します。 PROM ファイルの生成方法は、

『Platform Flash XL Configuration and Storage Device User Guide』 (UG438) を参照してください。

SPI/BPI コンフィギュレーション用の PROM ファイル

PROMGen の -d および -u オプション、あるいは iMPACT の File Generation Wizard を使用して

サードパーティのフラッシュデバイス対応の PROM ファイルを作成できます。出力には、使用し

ているサードパーティプログラマでサポートされている形式を選択してください。 BPI デバイス

によっては、 PROM ファイルをプログラムする際にエンディアンをスワップさせる必要がありま

す。詳細は、フラッシュデバイスベンダーの資料を参照してください。

http://japan.xilinx.com/support/documentation/virtex_application_notes.htm

http://japan.xilinx.com/support/documentation/configuration_proms_user_guides.htm



PROM ファイルの生成R

ビットのスワップ

ビットスワップとは、バイト内でビットをスワップすることです。 MCS、 EXO、 TEK 形式の

PROM ファイルは常にビットスワップされますが、HEX 形式の場合はユーザーオプションで指定

できます。ビットストリームファイル (BIT、 RBT、 BIN) でビットがスワップされることはありま

せん。

HEX ファイルにはコンフィギュレーションデータのみが含まれますが、その他の形式の PROMファイルには、 FPGA にはダウンロードされないアドレスおよびチェックサム情報が含まれます。

このアドレスおよびチェックサム情報は、サードパーティのデバイスプログラマが使用するもの

で、 PROM にはプログラムされません。

図 1-1 に、 2 バイトのデータ (0xABCD) のビットスワップを示します。

各バイトの MSB は、データの方向に関係なく D0 ピンに配置されます。

• ビットスワップしたデータでは、右端のビットが D0

• ビットスワップしていないデータでは、左端のビットが D0

ビットスワップが必要かどうかは、アプリケーションによって異なります。ビットスワップは、マ

スタシリアル、マスタ SelectMAP、または BPI PROM ファイルで可能です。

パラレルバスのビット順

従来の SelectMAP x8 モードの場合、コンフィギュレーションデータは CCLK の 1 サイクルで 1バイトを読み込み、各バイトの MSB ( 上位ビット ) が D0 ピンに出力されます。この D0 = MSB、

D7 = LSB という規則はほかのデバイスには該当しませんが、すべてのザイリンクス FPGA には共

通して適用されます。ビットスワップの規則は、Virtex-5 BPI-Up および BPI-Down x8 モードにも

該当します (25 ページの「ビットのスワップ」を参照)。

Virtex-5 デバイスでは、このビットスワップの規則は x16 および x32 バス幅にも適用され、デー

タは各バイト内でスワップされます。 Virtex-4 SelectMAP x32 モードでは、ビットはスワップされ

ません。

図 1-1 : ビットスワップの例

UG191_c2_22_050106

:

:

:

:

SelectMAP :

��

��

A B C D

��

��

D 5 B 3

SelectMAP :



UG191 (v3.5) 2008 年 10 月 29 日


表 1-7 および表 1-8 に、ビットストリーム内の同期ワード例を示します。この例では、スレーブ

SelectMAP、マスタ SelectMAP、 BPI-Up、および BPI-Down モードなどのパラレルコンフィギュ

レーションモードを使用する場合に、 FPGA データピンに現れることが予想されるデータを示し

ています。

コンフィギュレーションシーケンス

コンフィギュレーションモードによって、そのインターフェイスは異なりますが、 Virtex-5 デバイ

スをコンフィギュレーションする際の基本的な手順は、すべてのモードで同一です。図 1-2 に、

Virtex-5 デバイスのコンフィギュレーションプロセスを示し、この後のセクションで各手順を詳細

に説明します。説明する手順は、図中で灰色で示します。

初の 3 つの手順で、Virtex-5 デバイスが初期化され、モードピンを読み込むことによりコンフィ

ギュレーションモードが判断されます。

設定 (手順 1 ～ 3)設定プロセスは、すべてのコンフィギュレーションモードで同じです (図 1-3 を参照)。

設定手順は、デバイスを適切にコンフィギュレーションするために非常に重要です。デバイスの電

源投入、コンフィギュレーションメモリのクリア、モードピンの読み込みが実行されます。

表 1-7 : 同期ワードのビットスワップ例

同期ワード [31:24](1) [23:16] [15:8] [7:0]

ビットストリーム形式 0xAA 0x99 0x55 0x66

スワップしたビット 0x55 0x99 0xAA 0x66

メモ :

1. [31:24] は、ビットスワップ後に 0xAA から 0x55 に変化します。

表 1-8 : x8、 x16、 x32 モードでの同期ワードのデータシーケンス例

CCLK サイクル 1 2 3 4

x8 モードの D[7:0] ピン 0x55 0x99 0xAA 0x66

x16 モードの D[15:0] ピン 0x5599 0xAA66

x32 モードの D[31:0] ピン 0x5599AA66

図 1-2 : Virtex-5コンフィギュレーションプロセス

ID CRC

UG191_c1_01_050406

1 2 3 4 5 6 7 8



コンフィギュレーションシーケンスR

デバイスの電源投入 (手順 1)

Virtex-5 デバイスのコンフィギュレーションには、 VCC_CONFIG (VCCO_0)、 VCCAUX、 VCCINT ピンに電源が必要です。電源投入シーケンスの要件はありません。

すべての JTAG およびシリアルコンフィギュレーションピンは別々の専用バンクにあり、各バン

クに専用の VCC_CONFIG 電源 (VCC_CONFIG = VCCO_0) があります。多目的ピンは、バンク 1、 2、および 4 にあります。すべての専用入力ピンは、 VCC_CONFIG LVCMOS レベルで動作します。アクティブな専用出力ピンはすべて LVCMOS_12F 規格に設定され、VCC_CONFIG 電圧レベルで動作

します。

多目的 I/O を使用するすべてのモードで、 VCCO_X を適切な電圧に接続してコンフィギュレーショ

ンデバイスの I/O 規格を一致させる必要があります。コンフィギュレーション中、ピンは

LVCMOS_12F となります。

電源投入の際には、 1.0V のソースを VCCINT ピンに供給してください。 RS[1:0] を使用しない場合

は、 JTAG またはシリアルモードを使用して Virtex-5 デバイスをコンフィギュレーションする際

に、 I/O 電圧電源 (VCCO) に電源を供給する必要はありません。それ以外の場合は、 VCCO_2 に電源

を供給してください。表 1-9 にコンフィギュレーションに必要な電源を示し、表 1-10 に電源投入の

タイミングを示します。

図 1-3 : デバイスの電源投入 (手順 1)

表 1-9 : コンフィギュレーションに必要な電源

ピン名値単位説明

VCCINT 1.0 V 内部コア電源

VBATT(1) 1.0 ～ 3.6 V 暗号化キーのバッテリ電源

VCC_CONFIG 1.5、1.8、 2.5、 3.3

V コンフィギュレーションバンクの電源 (VCCO_0)

VCCAUX 2.5 V コンフィギュレーションロジックと FPGA のその他

の機能用の補助電源

VCCO_1 VCCO_2VCCO_4

V 多目的コンフィギュレーションピンの出力電源

メモ :

1. VBATT は、ビットストリームの暗号化を使用する場合にのみ必要です。

UG191_c1_02_050406

1 2 3 4 5 6 7 8

ID CRC



UG191 (v3.5) 2008 年 10 月 29 日


図 1-4 に、電源投入時の波形を示します。

VCCINT は、指定された立ち上がり時間内で、単調に増加させる必要があります。このように電源投

入できない場合は、システムの電源が VPOR に到達するまで、 INIT_B ピンまたは PROGRAM_Bピンを Low に保持し ( 「コンフィギュレーションの遅延」を参照) 、コンフィギュレーションの開

始を遅延させてください。

コンフィギュレーションロジック電源入力 (VCC_CONFIG) と補助電圧入力 (VCCAUX) は、POR (パワーオンリセット ) 回路へのロジック入力として使用されます。これらの電源のいずれかが指定さ

れたレベル以下になった場合、 POR を再びトリガできます。

コンフィギュレーションメモリのクリア (手順 2、初期化)

表 1-10 : 電源投入のタイミング

説明シンボル

プログラムレイテンシ TPL

POR (パワーオンリセット ) TPOR

CCLK 出力の遅延 TICCK

プログラムパルス幅 TPROGRAM

メモ :

1. 電源投入時のタイミング特性は、データシート DS202 『Virtex-5 FPGA Data Sheet: DC and Switching Characteristics』を参照してください。

図 1-4 : デバイスの電源投入タイミング

UG191_c1_03_072407

VCCINT TPOR

TPL

TICCK

PROGRAM_B

INIT_B

CCLK

VALIDM0 M1 M2*

( )

*

図 1-5 : 初期化 (手順 2)

UG191_c1_04_050406

1 2 3 4 5 6 7 8

ID CRC

http://japan.xilinx.com/support/documentation/virtex-5_data_sheets.htm




コンフィギュレーションメモリは、デバイスへの電源投入後、 PROGRAM_B ピンの Low パルス

後、 JTAG JPROGRAM 命令または IPROG コマンド後、あるいはフォールバックリコンフィギュ

レーションシーケンス中に初期化されます。この間、コンフィギュレーション専用ピンおよび

JTAG ピン以外の I/O は、ハイインピーダンス状態です。初期化中、 INIT_B は内部で Low に保持

され、電源投入時には TPOR 後に (図 1-4)、その他の場合は TPL 後に解放されます。 INIT_B が外部

から Low に保持されると、ピンが解放されるまで初期化プロセスのその時点の状態で待機します。

PROGRAM_B の短 Low パルス時間は、TPROGRAM タイミングパラメータによって決定します。

PROGRAM_B ピンは必要なだけアクティブ (Low) に保持でき、PROGRAM_B が解放された後コ

ンフィギュレーションメモリが 2 回クリアされます。

モードピンの読み込み (手順 3)

INIT_B ピンが High になると、 M[2:0]、 FS[2:0]、 RCMD[7:0] ピンが読み込まれ、マスタモード

の場合は CCLK の駆動が開始します。 FS[2:0] および RCMD[7:0] は、 SPI モードでのみ使用され

ます (表 1-2 を参照)。デバイスはこの時点で、コンフィギュレーションクロックの立ち上がりエッ

ジでコンフィギュレーションデータ入力ピンの読み込みが開始します。

コンフィギュレーションの遅延

Virtex-5 デバイスでは、次の 2つの方法でコンフィギュレーションを遅延させることができます。

• 初期化中に INIT_B ピンを Low に保持する方法 (図 1-4 を参照)。一度 INIT_B が High になる

と、その後に INIT_B を Low にしても、コンフィギュレーションを遅延させることはできま

せん。

• PROGRAM_B ピンを Low に保持する方法。

表 1-11 に、初期化およびコンフィギュレーションの遅延に関連する信号を示します。

図 1-6 : モードピンのサンプル (手順 3)

UG191_c1_05_050406

1 2 3 4 5 6 7 8

ID CRC



UG191 (v3.5) 2008 年 10 月 29 日


ビットストリームの読み込み (手順 4 ～ 7)ビットストリームの読み込みプロセスは、すべてのコンフィギュレーションモードで類似していま

す。主な違いは、コンフィギュレーションロジックへのインターフェイスです。これらの違いに関

する詳細は、第 2 章「コンフィギュレーションインターフェイス」で説明します。

ビットストリームの読み込みでも重要な手順は、バス幅の自動検出 (SelectMAP および BPI モー

ドの場合、「バス幅の自動検出」を参照)、同期化、デバイス ID の確認、コンフィギュレーション

データの読み込み、 CRC チェックです。各手順で、コンフィギュレーションビットストリームの

異なる部分を使用します。

表 1-11 : 初期化およびコンフィギュレーションの遅延に関連する信号

信号名タイプアクセス (1) 説明

PROGRAM_B 入力 PROGRAM_B ピンを介して

外部からアクセス可能

グローバルな非同期チップリセット。 Low に保持

することによりコンフィギュレーションを遅延で

きます。

INIT_B 入力、出力、

または


INIT_B ピンを介して外部か

らアクセス可能

モードピンが読み込まれる前は入力であり、 Lowに保持することによりコンフィギュレーションを

遅延できます。

モードピンが読み込まれた後は、オープンドレイ

ンのアクティブ Low 出力で、コンフィギュレー

ション中の CRC エラーまたはコンフィギュレー

ション後のリードバック CRC エラーの有無を示

します。

0 = CRC エラー

1 = CRC エラーなし (外部プルアップが必要)

INIT_COMPLETE ステータス (2) Virtex-5 ステータスレジスタ

を介してアクセス可能な内部

信号

INIT_B 信号が内部で解放されているかどうかを示

します。

MODE_STATUS[2:0] ステータス Virtex-5 ステータスレジスタ


信号

ステータスが読み込まれたときのモードピンの値

を示します。

FS_STATUS[2:0] ステータス Virtex-5 ステータスレジスタ


信号

INIT_B が High にアサートされたときの FS[2:0]ピンの値を示します。

メモ :

1. Virtex-5 ステータスレジスタについては、 125 ページの表 6-9 を参照してください。 JTAG を使用してデバイスのステータスレジスタにアクセスする場合の詳細は 148 ページの表 7-5 を、 SelectMAP を使用したアクセスの詳細は表 7-1 を参照してください。

2. タイプがステータスの場合は、それに対応するピンを持たない、内部にあるステータス信号です。




同期化 (手順 4)

BPI-Up、 BPI-Down、スレーブ SelectMAP、およびマスタ SelectMAP モードでは、バス幅が初

に検出される必要があります ( 「バス幅の自動検出」を参照)。スレーブシリアル、マスタシリアル、

SPI、および JTAG モードでは、バス幅検出パターンは無視されます。バス幅検出シーケンスの次

に、 32 ビットの特別な同期ワード (0xAA995566) がコンフィギュレーションロジックに送信され

る必要があります。同期ワードは、デバイスにコンフィギュレーションデータが送信されてくるこ

とを知らせ、内部のコンフィギュレーションロジックがコンフィギュレーションデータに揃うよ

うにします。「バス幅自動検出」シーケンスを除き、コンフィギュレーション入力ピンに供給され

る同期ワードより前のデータはすべて無視されます。

BitGen ソフトウェアで生成されたすべてのコンフィギュレーションビットストリーム (BIT ファ

イル) には、バス幅検出パターンと同期ワードが共に含まれており、同期が行われていることは通

常ユーザーからは見えないようになっています。表 1-12 に同期化に関連した信号を示します。

図 1-7 : 同期化 (手順 4)

UG191_c1_06_050406

1 2 3 4 5 6 7 8

ID CRC

表 1-12 : 同期に関連する信号

信号名タイプ編集モード説明

DALIGN ステータス SelectMAP インターフェイスで ABORT シーケン

ス中にのみ使用可能 (64 ページの「コンフィギュ

レーションの ABORT シーケンス」を参照)

デバイスが同期されているかどうかを

示します。

IWIDTH ステータス Virtex-5 ステータスレジスタを介してのみアクセス

される内部信号(1)検出されたバス幅を示します。

00 = x101 = x810 = x1611 = x32

ICAP が有効な場合、この信号はコン

フィギュレーション完了後に ICAP 幅を示します。

メモ :

1. Virtex-5 ステータスレジスタについては、表 6-9 を参照してください。 JTAG を使用してデバイスのステータスレジスタにアクセスする場合の詳細は表 7-5 を、 SelectMAP を使用したアクセスの詳細は表 7-1 を参照してください。



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デバイス ID の確認 (手順 5)

デバイスの同期後、コンフィギュレーションデータフレームを読み込む前に、デバイス ID を確認

する必要があります。デバイス ID の確認によって、 XC5VLX50 用のビットストリームで

XC5VLX30 がコンフィギュレーションされるなど、別のデバイス用にフォーマットされたビット

ストリームでコンフィギュレーションされることがなくなります。

コンフィギュレーション中に ID エラーが発生すると、デバイスではフォールバックリコンフィギュ

レーションが実行されます (159 ページの「フォールバックマルチブート」を参照)。

デバイス ID チェックは、ビットストリームに組み込まれており、 ID 確認が行われていることは通

常ユーザーからは見えないようになっています。表 1-13 に Virtex-5 デバイスの ID コード、表 1-14に ID 確認に関連する信号を示します。この場合のデバイス ID チェックは、JTAG IDCODE レジス

タを介してではなく、コンフィギュレーションロジックへのビットストリーム内にあるコマンドに

よって実行されます。

Virtex-5 JTAG ID コードレジスタのフォーマットは、次のとおりです。

vvvv:fffffff:aaaaaaaaa:cccccccccc11

v = リビジョン

f = 7 ビットのプラットフォームコード (0010101 = XC5VLXT、 0010100 = XC5VLX、

0010111 = XC5VSXT、および 0011001 =XC5VFXT)a = アレイの行数と列数の合計

c = 会社コード

図 1-8 : デバイス ID の確認 (手順 5)

表 1-13 : Virtex-5 デバイス ID コード

デバイス

ID コード (16 進数)

リビジョンコードプラットフォーム、アレイ、

および会社コード

XC5VLX30 メモ 1 を参照 286E093

XC5VLX50 メモ 1 を参照 2896093

XC5VLX85 メモ 1 を参照 28AE093

XC5VLX110 メモ 1 を参照 28D6093

XC5VLX155 メモ 1 を参照 28EC093

XC5VLX220 メモ 1 を参照 290C093

XC5VLX330 メモ 1 を参照 295C093

XC5VLX20T メモ 1 を参照 2A56093

XC5VLX30T メモ 1 を参照 2A6E093

XC5VLX50T メモ 1 を参照 2A96093

UG191_c1_07_050406

1 2 3 4 5 6 7 8

ID CRC




XC5VLX85T メモ 1 を参照 2AAE093

XC5VLX110T メモ 1 を参照 2AD6093

XC5VLX155T メモ 1 を参照 2AEC093

XC5VLX220T メモ 1 を参照 2B0C093

XC5VLX330T メモ 1 を参照 2B5C093

XC5VSX35T メモ 1 を参照 2E72093

XC5VSX50T メモ 1 を参照 2E9A093

XC5VSX95T メモ 1 を参照 2ECE093

XC5VSX240T メモ 1 を参照 2F3E093

XC5VFX30T メモ 1 を参照 3276093

XC5VFX70T メモ 1 を参照 32C6093

XC5VFX100T メモ 1 を参照 32D8093



XC5VTX150T メモ 1 を参照 4502093

XC5VTX240T メモ 1 を参照 453E093

メモ :

1. バージョンコードの値は 0x0 ～ 0xF です。

表 1-14 : デバイス ID 確認に関連する信号


ID_Err ステータス Virtex-5 ステータスレジ

スタを介してのみアクセ

スされる内部信号

ビットストリームで指定されたデバ

イス ID と実際のデバイス ID の不一

致を示します。

メモ :


表 1-13 : Virtex-5 デバイス ID コード (続き)

デバイス

ID コード (16 進数)

リビジョンコードプラットフォーム、アレイ、

および会社コード



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コンフィギュレーションデータフレームの読み込み (手順 6)

同期ワードが読み込まれてデバイス ID が確認されると、コンフィギュレーションデータフレーム

が読み込まれます。通常、このプロセスはユーザーからは見えないようになっています。詳細は、

第 6 章「コンフィギュレーションの詳細」を参照してください。

CRC (Cyclic Redundancy Check) (手順 7)

コンフィギュレーションデータフレームの読み込み時に、コンフィギュレーションデータパケッ

トから CRC 値が算出されます。データフレームの読み込み後、コンフィギュレーションビットス

トリームによりデバイスに対して CRC を確認する命令が発行され、その後正しい CRC 値が送信さ

れます。デバイスによって算出された CRC 値がビットストリーム内の正しい CRC 値と一致しない

場合は、 INIT_B が Low になり、コンフィギュレーションが中断されます。 CRC チェックは、デ

フォルトでコンフィギュレーションビットストリームに含まれていますが、これは無効にできます

( 『開発システムリファレンスガイド』の「BitGen」を参照)。 CRC チェックを無効にすると、誤っ

たコンフィギュレーションデータフレームが読み込まれ、デザインで不適切な動作が実行された

り、デバイスの破損を引き起こす可能性があります。

FPGA がマスタとなっているモードでのコンフィギュレーション中に CRC エラーが発生すると、

フォールバックリコンフィギュレーションが実行されます (159 ページの「フォールバックマルチ

ブート」を参照)。 BPI-Up、 BPI-Down、および SPI モードのコンフィギュレーションで、フォール

バックリコンフィギュレーションに失敗した場合、 BPI/SPI インターフェイスを再同期化するに

は、 PROGRAM_B ピンにパルスを送信し、コンフィギュレーションプロセスを初から再実行す

る必要があります。 JTAG インターフェイスは応答しており、デバイスも有効ですが、 BPI/SPI インターフェイスは動作できない状態にあります。 SelectMAP モードの場合は、 PROGRAM_B ピン

に Low パルスを送信するか、 ABORT シーケンスを開始することによって再同期化できます (第 2章の「SelectMAP コンフィギュレーションインターフェイス」を参照)。

Virtex-5 デバイスでは、 32 ビットの CRC チェックが使用されます。 CRC チェックは、コンフィ

ギュレーションビットストリーム送信の際に発生するエラーを検知するよう設計されていますが、

すべてのエラーを検知できない可能性もあります。ダブルクロッキングのようなクロックエラー

により、 32 ビットのビットストリームパケットとコンフィギュレーションロジック間の同期が失

われる場合があります。同期が失われると、それに続くすべてのコマンド (CRC チェックのコマン

図 1-9 : コンフィギュレーションデータフレームの読み込み (手順 6)

UG191_c1_08_050406

1 2 3 4 5 6 7 8

ID CRC

図 1-10 : CRC (Cyclic Redundancy Check) (手順 7)

UG191_c1_09_050406

1 2 3 4 5 6 7 8

ID CRC




ドを含む) が認識されません。このような状況では、CRC が無視されて DONE が Low、INIT_B がHigh になるため、コンフィギュレーションが完了しなくなります。 BPI モードでは、アドレスカウンタで終的にオーバーフローまたはアンダーフローが発生してラップアラウンドが起こり、こ

れによってフォールバックリコンフィギュレーションがトリガされます (159 ページの「フォール

バックマルチブート」を参照)。

スタートアップ (手順 8)

コンフィギュレーションフレームの読み込み後、スタートアップシーケンスの開始命令がビット

ストリームからデバイスに発行されます。スタートアップシーケンスは、 8 フェーズ (フェーズ

0 ～ 7) のシーケンシャルステートマシンで制御されます。このスタートアップシーケンスでは、

表 1-15 に示すタスクが実行されます。

スタートアップイベントの順序 (EOS のアサートを除く ) は、 BitGen オプションの設定によって、

プログラム可能です ( 『開発システムリファレンスガイド』を参照)。表 1-15 はスタートアップイベントの一般的な順序を示しますが、これらの順序はユーザーがプログラムできます (ただし、EOSのアサートは常に後)。スタートアップオプションのガイドラインは、第 2 章「コンフィギュレー

ションインターフェイス」を参照してください。表 1-16 に、デフォルト設定でのスタートアップ

イベントを示します。

図 1-11 : スタートアップシーケンス (手順 8)

表 1-15 : スタートアップイベントにおいてユーザーが選択可能なサイクル

フェーズイベント

1 ～ 6 DCM がロック状態になるまで待機する (オプション)

1 ～ 6 DCI が一致するまで待機する (オプション)

1 ～ 6 GWE (グローバルライトイネーブル) をアサートし、RAM およびフリップフロップ

を変更可能にする

1 ～ 6 GTS (グローバルトライステート ) を無効にし、 I/O を有効にする

1 ～ 6 DONE ピンを解放する

7 EOS (End Of Startup) をアサートする

表 1-16 : スタートアップイベントのデフォルト BitGen シーケンス

フェーズイベント

5 GTS を無効にし、 I/O を有効にする

4 DONE ピンを解放する

6 GWE をアサートし、 RAM とフリップフロップの状態を変更可能にする

7 EOS をアサートする

UG191_c1_10_050406

1 2 3 4 5 6 7 8

ID CRC



UG191 (v3.5) 2008 年 10 月 29 日


適切な BitGen オプションを使用すると、スタートアップシーケンスで DCM がロックするまで、

または DCI が一致するまで待機させることができます。これらのオプションにより、 DCM のロッ

クあるいは DCI の一致のいずれか、またはその両方が完了する前に、 DONE、 GTS、および GWEがアサートされないように設定されます。

DONE 信号は、スタートアップシーケンスによりユーザーが指定したサイクルで解放されますが、

実際に DONE ピンが High になるまで、スタートアップシーケンスは続行されません。デフォルト

では、 DONE ピンはオープンドレインの双方向信号です。 DONE ピンが解放されると、 Low に駆

動されなくなり、ピンがハイインピーダンスになります。この場合に DONE ピンをロジック Highに駆動するには、外部プルアップ抵抗が必要です。表 1-17 にスタートアップシーケンスに関連し

た信号を示し、図 1-12 に波形を示します。

表 1-17 : スタートアップシーケンスに関連する信号


DONE

双方向(2)DONE ピンまたは

Virtex-5 ステータスレジスタ

コンフィギュレーションが完了したことを示します。外部から

Low に保持し、スタートアップをほかの FPGA と同期させるこ

とができます。

Release_DONE

ステータスVirtex-5 ステータス

レジスタ

デバイスで DONE ピンの Low 駆動を停止したかどうかを示しま

す。ピンを外部から Low に保持した場合、 Release_DONE と実

際の DONE ピン上の値が異なる可能性があります。

GWE グローバルライトイネーブル (GWE)。ディアサートされると、

FPGA の CLB、 IOB フリップフロップ、およびその他の同期エ

レメントが無効になります。

GTS グローバルトライステート (GTS)。アサートされると、コンフィ

ギュレーションピンを除く、すべての I/O ドライバが無効になり

ます。

EOS EOS (End of Startup)。コンフィギュレーションおよびスタート

アッププロセスの完全な終了を示します。

DCI_MATCH すべての DCI (デジタル制御インピーダンス) コントローラの内

部抵抗が、外部の参照抵抗と一致していることを示します。

DCM_LOCK すべての DCM (デジタルクロックマネージャ ) がロック状態に

なったことを示します。デフォルトでは、アサートされています。

ビットストリームの生成時に DCM で LOCK_WAIT オプション

が使用され、LockCycle オプションも使用されるとアクティブに

なります。

メモ :


2. デフォルトではオープンドレイン出力であり、 BitGen の drivedone オプションの設定によりドライバとして機能します。



ビットストリーム暗号化R

ビットストリーム暗号化

Virtex-5 デバイスには、オンチップ AES (Advanced Encryption Standard) 復号化ロジックがあり、

デザインの高い安全性を実現しています。外部の者がビットストリームを不正に入手したとして

も、暗号化キーを知らなければ、ビットストリームが解読されることもデザインが複製されること

もありません。暗号化された Virtex-5 デザインのコピーまたはリバースエンジニアリングは不可能

です。

Virtex-5 の AES システムは、ソフトウェアベースのビットストリーム暗号化および暗号化キーを

格納する専用メモリを使用するオンチップのビットストリーム復号化から構成されます。ザイリン

クス ISE ソフトウェアを使用して、暗号化キーおよび暗号化されたビットストリームを作成しま

す。 Virtex-5 デバイスでは、専用の RAM 内に暗号化キーを格納しますが、この RAMは外部接続

された小さなバッテリによってバックアップされています。暗号化キーは、 JTAG インターフェイ

スを介してのみデバイスにプログラムできます。一度プログラムされると、 JTAG またはその他の

方法によって、暗号化キーをデバイスから読み出すことはできません。

コンフィギュレーション実行中、 Virtex-5 デバイスで入力されるビットストリームの復号化が実行

されます。 Virtex-5 AES 暗号化ロジックでは、 256 ビットの暗号化キーを使用します。

オンチップの AES 復号化ロジックは、ビットストリームの復号化以外の目的には使用できません。

AES 復号化ロジックはユーザーデザインでは使用できず、コンフィギュレーションビットスト

リーム以外のデータを復号化するために使用することは不可能です。

AES について

Virtex-5 の暗号化システムは、 AES (Advanced Encryption Standard) 暗号化アルゴリズムを使用し

ます。 AES は、 NIST (National Institute of Standards and Technology) および米国商務省が認証す

る公式規格です (http://csrc.nist.gov/publications/fips/fips197/fips-197.pdf)。

Virtex-5 の AES 暗号化システムは 256 ビットの暗号化キー (NIST で指定される代替の 128 ビット

および 192 ビットのキーはインプリメントされない) を使用し、一度に 128 ビットのデータブロッ

クを暗号化または復号化します。 NIST によると、 256 ビットキーの場合、キーの組み合わせは

1.1 x 1077 とおりあります。

AES のような対称暗号化アルゴリズムでは、暗号化と復号化に同一のキーが使用されます。した

がって、データの安全性はキーの安全性に依存しています。

図 1-12 : コンフィギュレーション信号のシーケンス (デフォルト設定でのスタートアップの場合)

POR

INIT_B

DONE

GWE

GTS

EOS

CCLK

UG191_c1_11_080305


http://csrc.nist.gov/publications/fips/fips197/fips-197.pdf


UG191 (v3.5) 2008 年 10 月 29 日


暗号化されたビットストリームの作成

ザイリンクス ISE ソフトウェアで提供されている BitGen を使用すると、暗号化されたビットスト

リームおよび暗号化されていないビットストリームを作成できます。 AES 暗号化ビットストリー

ムには、 BitGen の入力として 256 ビットキーを指定します。これにより、 BitGen で暗号化された

ビットストリームファイル (BIT) および暗号化キーファイル (NKY) が生成されます。

BitGen のコマンドおよび構文は、『開発システムリファレンスガイド』を参照してください。

暗号化キーの読み込み

暗号化キーは、 JTAG インターフェイスを介してのみ Virtex-5 デバイスに読み込みが可能です。ザイリンクス ISE ソフトウェアで提供されている iMPACT ツールでは、NKY ファイルを入力として

指定でき、サポートされているザイリンクスのプログラムケーブルを使用して、 JTAG を介してデ

バイスにキーをプログラムします。

キーをプログラムする際、IEEE 1532 仕様に記載されているように、ISC_PROGRAM_SECURITY命令によりデバイスが特別なキーアクセスモードになります。このモードでは、暗号化キーおよび

コンフィギュレーションメモリを含むすべての FPGA メモリがクリアされます。キーがプログラ

ムされると、キーアクセスモードは解除され、いかなる方法でもデバイスからキーを読み出すこ

とはできず、キーを再プログラムするにはデバイス全体を初期化する必要があります。このキーアクセスモードは通常ユーザーからは見えないようになっています。

暗号化されたビットストリームの読み込み

デバイスに適切なキーをプログラムすると、暗号化されたビットストリームを使用したデバイスコンフィギュレーションが可能になります。このようなコンフィギュレーション後は、BitGen の設定

に関わらず、 JTAG または SelectMAP リードバックによって、コンフィギュレーションメモリを

読み出すことはできません。

デバイスに暗号化キーが取り込まれた状態のとき、暗号化されていないビットストリームでデバイ

スをコンフィギュレーションできます。この場合、キーは無視されます。また、暗号化されていな

いビットストリームを使用したコンフィギュレーション後は、リードバックが可能です (BitGen のSecurity 設定で設定可能な場合)。この場合でも、デバイスから暗号化キーを読み出すことはできず、

Virtex-5 の暗号化システムを無効にしようとする「トロイの木馬」ビットストリームの使用を防止

できます。

暗号化が、コンフィギュレーションの方法に影響を与えることはありません。すべてのモード (シリ

アル、 JTAG、または任意の x8 パラレルモード ) で、すべてのコンフィギュレーションソリュー

ション (PROM、 System ACETM コントローラなど) からコンフィギュレーションビットストリー

ムを供給できます。 x16 および x32 バス幅では、暗号化されたビットストリームはサポートされて

いません。コンフィギュレーションのタイミングおよび信号送信は、暗号化の影響を受けません。

暗号化されたビットストリームを使用した場合、外部コンフィギュレーションインターフェイスを

使用したパーシャルリコンフィギュレーションはできないため、必ずデバイス全体をコンフィギュ

レーションしてください。コンフィギュレーション後にリコンフィギュレーションするには、

PROGRAM_B ピンをトグルするか、電源を再投入するか、または JPROGRAM 命令を発行する必

要があります。暗号化をオンにすると、フォールバックリコンフィギュレーションおよび IPROGリコンフィギュレーション (159 ページの「フォールバックマルチブート」を参照) が無効となり

ます。リードバックは、 ICAP プリミティブを使用して実行できます ( 「ビットストリームの暗号化

および内部コンフィギュレーションアクセスポート (ICAP)」を参照)。 VBATT または VCCAUX が保持されていれば、これらのイベントによってキーがリセットされることはありません。



ビットストリーム暗号化R

暗号化されたビットストリーム内のキーとデバイスに格納されたキーが一致しない場合、コンフィ

ギュレーションは完了せず、 INIT ピンが Lowになり、 DONE ピンが Low のままになります。

ビットストリームの暗号化および内部コンフィギュレーションアクセスポート (ICAP)

内部コンフィギュレーションアクセスポート (ICAP) プリミティブを使用すると、ユーザーロジッ

クで Virtex-5 コンフィギュレーションインターフェイスにアクセスできます。 ICAP インターフェ

イスは SelectMAP インターフェイスと類似していますが、コンフィギュレーション後のリード

バックの制限は ICAP インターフェイスには該当しません。ビットストリームの暗号化を使用した

場合でも、ICAP インターフェイスを介してリードバックを実行できます。 ICAP インターフェイス

をユーザー I/O に配線しない限り、ICAP を使用することで Virtex-5 AES 暗号化システムが外部か

ら侵害されることはありません。

デザインの安全性を懸念される場合には、次のことを避けてください。

• ICAP インターフェイスからユーザー I/O への配線

または

• ICAP プリミティブのインスタンシエーション

その他のコンフィギュレーションインターフェイスと同様、ICAP インターフェイスからキーレジ

スタにアクセスすることはできません。

VBATT

暗号化キーメモリセルは揮発性であり、その内容を保持するには、電源が継続して投入されてい

る必要があります。通常の動作中、これらのメモリセルの電源は補助電圧入力 (VCCAUX) ですが、

VCCAUX を切断すると、キーを保持するために VBATT 電源入力が使用されます。 VBATT にはほと

んど電流が流れないため (nA 程度)、この電源には小さなボタン電池が適しています。バッテリの

使用可能期間については、データシート DS202 『Virtex-5 FPGA Data Sheet: DC and SwitchingCharacteristics』の VBATT DC 特性およびバッテリの仕様書を参照してください。 100nA 未満の負

荷では、バッテリの使用可能期間はそれ自体の寿命にのみ依存します。

VBATT に電流は流れないため、VCCAUX から電源を供給中に切断できます。 VCCAUX を切断した場

合、 VBATT は暗号化キーの保持以外には使用できません。




UG191 (v3.5) 2008 年 10 月 29 日




R

第 2 章

コンフィギュレーションインターフェイス

Virtex®-5 デバイスには、6 つのコンフィギュレーションインターフェイスがあります。表 2-1 に示

すように、各インターフェイスは 1 つ以上のコンフィギュレーションモードおよびバス幅に対応し

ます。

シリアルコンフィギュレーションインターフェイス

シリアルコンフィギュレーションモードの場合、 CCLK の 1 サイクルごとに 1 コンフィギュレー

ションビットを読み込むことにより、 FPGA がコンフィギュレーションされます。

• マスタシリアルモードでは、 CCLK は出力です。

• スレーブシリアルモードでは、 CCLK は入力です。

図 2-1 に、 Virtex-5 の基本的なシリアルコンフィギュレーションインターフェイスを示します。

シリアルモードで FPGA をコンフィギュレーションする場合、次の 4 つのモードがあります。

• マスタシリアルコンフィギュレーション

• スレーブシリアルコンフィギュレーション

• シリアルデイジーチェーンコンフィギュレーション

• ギャングシリアルコンフィギュレーション

表 2-1 : Virtex-5 コンフィギュレーションモード

コンフィギュレーションモード M[2:0] バス幅 CCLK の方向

マスタシリアル(2) 000 1 出力

マスタ SPI(2) 001 1 出力

マスタ BPI-Up(2) 010 8、 16 出力

マスタ BPI-Down(2) 011 8、 16 出力

マスタ SelectMAP(2) 100 8、 16 出力

JTAG 101 1 入力 (TCK)

スレーブ SelectMAP 110 8、 16、 32 入力

スレーブシリアル 111 1 入力

メモ :

1. パラレルコンフィギュレーションモードのバスは、コンフィギュレーションロジックによって自動的に検出されます。

2. マスタコンフィギュレーションモードでは、 CCLK ピンが Virtex-5 の内部コンフィギュレーションロジック用のクロックソースです。内部コンフィギュレーションロジックのダブルクロッキングを回避するため、 Virtex-5 CCLK 出力ピンで反射が起きないようにする必要があります。詳細は、「コンフィギュレーションクロック (CCLK) のボードレイアウト」セクションを参照してください。



UG191 (v3.5) 2008 年 10 月 29 日

第 2 章 : コンフィギュレーションインターフェイスR

表 2-2 で、シリアルコンフィギュレーションインターフェイスのピンについて説明します。

図 2-1 : Virtex-5 FPGA のシリアルコンフィギュレーションインターフェイス

表 2-2 : Virtex-5 FPGA のシリアルコンフィギュレーションインターフェイスピン

ピン名タイプ専用または

多目的説明

M[2:0] 入力専用コンフィギュレーションモードを決定する

モードピン。

CCLK 入力または

出力専用

JTAG を除く、すべてのコンフィギュレーショ

ンモードのコンフィギュレーションクロックソース。

D_IN 入力専用シリアルコンフィギュレーションデータ入力

で、 CCLK の立ち上がりエッジに同期します。

DOUT_BUSY 出力専用デイジーチェーンの下位デバイスのシリアルデータ出力。

DONE

双方向、


または

アクティブ

専用

コンフィギュレーションの完了を示すアクティ

ブ High の信号。



ソフトウェア設定については、『開発システムリファレンスガイド』の「BitGen」を参照して

ください。

INIT_B

入力または

出力、


専用

モードピンを読み込む前は入力で、 Low に保持

することによってコンフィギュレーションを遅

延させることができます。

モードピンを読み込んだ後は、オープンドレイ

ンのアクティブ Low 出力になり、コンフィギュ

レーション中の CRC エラーの有無を示します。

0 = CRC エラー

1 = CRC エラーなし

PROGRAM_B 入力専用アクティブ Low の非同期フルチップリセット。

DOUT

DONE

CCLK

PROGRAM_B

INIT_B

D_IN

M[2:0]

UG191_c2_01_072407



シリアルコンフィギュレーションインターフェイスR

シリアルコンフィギュレーションデータのクロック

図 2-2 に、スレーブ/マスタシリアルモードの Virtex-5 への、コンフィギュレーションデータのク

ロックシーケンスを示します。

次に、図 2-2 について説明します。

1. ビット 0 は、初のバイトの MSB です。たとえば初のバイトが 0xAA (1010_1010) の場

合、ビット 0 = 1、ビット 1 = 0、ビット 2 = 1 となります。

2. マスタコンフィギュレーションモードの場合、矢印で示すように、 CCLK はモードピンの読

み込みが完了するまで遷移しません。

3. スレーブシリアルモードの場合、 CCLK はフリーランニングになります。

マスタシリアルコンフィギュレーション

図 2-3 に示すように、マスタシリアルモードでは、ザイリンクスのコンフィギュレーション PROMから FPGA をコンフィギュレーションできます。

図 2-2 : シリアルコンフィギュレーションのクロックシーケンス

PROGRAM_B

INIT_B

CCLK

DONE

D_IN

CLK (2)

CCLK

UG191_c2_02_072407

BIT 0(1) BIT 1 BIT n BIT n+1

BIT n-63BIT n-64 DOUT /

D_IN

図 2-3 : マスタシリアルモードのコンフィギュレーション

Xilinx Platform Flash PROM

Virtex-5MasterSerial

DATA DOUT

INIT_B

D_IN

CCLK

PROGRAM_B

DONE

M2

M0 M1

CLK

CF

CE

RESET/OE

PROGRAM_B UG191_c2_03_041808

(2)(1)

(7)

(7)

4.7 kΩ330Ω4.7 kΩ



UG191 (v3.5) 2008 年 10 月 29 日



1. DONE ピンは、デフォルトでは外部プルアップ抵抗が必要なオープンドレイン出力です。この

ピンにはプログラム可能なアクティブドライバがあります。これを使用するには、 BitGen でDriveDONE オプションを有効にしてください。

2. INIT_B ピンは、双方向オープンドレインピンで、外部プルアップ抵抗が必要です。

3. シリアルコンフィギュレーションでは、BitGen のスタートアップクロックを CCLK に設定す

る必要があります。

4. この図の PROM は、 1 つまたは複数のザイリンクス PROM を示します。複数のザイリンクス

PROM をカスケード接続すると、コンフィギュレーションデータの格納容量を拡大できます。

5. BIT ファイルは、PROM に格納する前に PROM ファイルに変換する必要があります。詳細は、

「PROM ファイルの生成」を参照してください。

6. 一部のザイリンクス PROM では、リセットピンの極性がプログラム可能です。この設定では、

RESET をアクティブ Low に設定してください。

7. CCLK ネットにはテブナン並列終端が必要です。詳細は、79 ページの「コンフィギュレーショ

ンクロック (CCLK) のボードレイアウト」を参照してください。

8. マスタシリアルモードのコンフィギュレーションは、 Platform Flash XCFS および XCFPPROM でのみ使用可能です。

スレーブシリアルコンフィギュレーション

スレーブシリアルコンフィギュレーションは、通常、シリアルデイジーチェーン接続した複数デ

バイスをコンフィギュレーションするとき、または外部マイクロプロセッサ/CPLD から単一デバイ

スをコンフィギュレーションするときに使用します。スレーブシリアルコンフィギュレーション

で考慮すべき点は、 CCLK の方向を除いて、マスタシリアルコンフィギュレーションと同様です。

CCLK は外部のクロックソースから駆動する必要があります。

シリアルデイジーチェーン

デバイスをシリアルデイジーチェーン接続すると、単一コンフィギュレーションソースから複数

の Virtex-5 デバイスのコンフィギュレーションが可能になります。シリアルデイジーチェーンで

は、デバイスは D_IN ピンでコンフィギュレーションデータを受信し、 DOUT ピンから受信した

コンフィギュレーションデータを下位デバイスへ伝搬します。コンフィギュレーションデータ

ソースにも近いデバイスを上位デバイス、ソースからも遠いデバイスを下位デバイスと呼

びます。

シリアルデイジーチェーンの場合、コンフィギュレーションクロックは、通常マスタシリアル

モードの上位デバイスから供給されます。その他すべてのデバイスは、スレーブシリアルモード

に設定されます。図 2-4 に、このコンフィギュレーションを示します。

初のデバイスに SPI モードを使用する方法もあります。 SPI モードの場合も、デイジーチェーン

のデータは DOUT から出力されます。





1. DONE ピンは、デフォルトでは、外部プルアップ抵抗が必要なオープンドレイン出力です。

初のデバイスを除くすべてのデバイスで、 DONE ピンのアクティブドライバを無効にしてくだ

さい。チェーンの初のデバイスでは、 DONE ピンのアクティブドライバを有効にできます。

詳細は、「シリアルデイジーチェーンのガイドラインおよび考慮事項」を参照してください。




4. この図の PROM は、 1 つまたは複数のザイリンクス PROM を示しています。複数のザイリン

クス PROM をカスケード接続すると、コンフィギュレーションデータの格納容量を拡大でき

ます。

5. BIT ファイルは、PROM に格納する前に PROM ファイルに変換する必要があります。「PROMファイルの生成」を参照してください。





8. シリアルデイジーチェーンは、 Platform Flash XCFS および XCFP PROM でのみ使用可能

です。

シリアルデイジーチェーンの初のデバイスが後にコンフィギュレーションされます。 CRCチェックでは、コンフィギュレーション中のデバイスのデータのみがチェックされ、ほかのデバイ

スはチェックされません (第 1 章の「CRC (Cyclic Redundancy Check) (手順 7)」を参照)。

チェーンの後のデバイスがコンフィギュレーションされ、CRC チェックでエラーが検出されない

場合、スタートアップシーケンスが開始します。スタートアップシーケンスの DONE ピンの解放

フェーズでは、チェーンの後から 2 番目のデバイスがコンフィギュレーションされている間

DONE ピンがハイインピーダンスになります。すべてのデバイスの DONE ピンが解放されると、

共通の DONE 信号が外部から High にプルアップされるか、またはチェーンの初のデバイスで

High 駆動されます。次の CCLK の立ち上がりエッジで、すべてのデバイスが DONE ピンの解放

フェーズから移行し、スタートアップシーケンスが完了します。

図 2-4 : マスタ /スレーブシリアルモードのデイジーチェーンコンフィギュレーション

Virtex-5 FPGAMasterSerial

DATA DOUT

INIT_B

D_IN

CCLK

PROGRAM_B

DONE

M2

M0 M1

CLK

CF

CE

RESET/OE

PROGRAM

Virtex-5 FPGASlaveSerial

DOUT

INIT_B

D_IN

CCLK

PROGRAM_B

DONE

(2)

M2

M0 M1

UG191_c2_04_041808

(1)

(7)

(7)

4.7 kΩ330Ω




UG191 (v3.5) 2008 年 10 月 29 日


スレーブシリアルデイジーチェーンのすべての DONE ピンが接続されている必要があります。また、シリアルデイジーチェーンの初のデバイスでのみ、 DONE のアクティブなプルアップドラ

イバを有効にします。ダウンストリームデバイスで DONE のドライバを有効にすると、 DONE 信号の競合が発生します。

混在シリアルデイジーチェーン

Virtex-5 デバイスは、Virtex、SpartanTM-II、Virtex-E、Spartan-IIE、Virtex-II、Virtex-II Pro、Spartan-3、および Virtex-4 デバイスファミリとデイジーチェーン接続できます。デバイスが混在したシリア

ルデイジーチェーン接続では、次の 3 つの重要な項目を考慮する必要があります。

• 旧型デバイスの多くは、 Virtex-5 デバイスが生成する高速な CCLK 周波数に対応できません。

チェーン接続しているすべてのデバイスがサポート可能な CCLK 周波数を選択してください。

• Virtex-5 デバイスは常に、シリアルデイジーチェーンの初に配置し、旧ファミリのデバイス

はチェーンの後に配置してください。

• すべての Virtex デバイスファミリには、類似した BitGen オプションがあります。 Virtex-5 のBitGen オプションのガイドラインは、シリアルデイジーチェーン接続された Virtex ベースの

すべてのデバイスに適用されます。

• デバイスが、 DOUT ピンを通過させることができるコンフィギュレーションビット数には制

限があり、これはデバイスファミリごとに異なります (表 2-3)。下位デバイスすべてのビット

ストリーム長の合計が、表 2-3 に示す各デバイスファミリの制限値を超えないようにしてくだ

さい。

シリアルデイジーチェーンのガイドラインおよび考慮事項

シリアルデイジーチェーンの場合、考慮すべき項目が多数あります。

スタートアップシーケンス (GTS)

GTS のリリースは、 DONE のサイクルより前または同じサイクルで行い、すべての DONE ピンが

リリースされたときに Virtex-5 デバイスが確実に動作を開始できるようにします。

アクティブ DONE ドライバ

初のデバイスを除くデバイスすべての DONE ピンのドライバを有効にしてください (ソフト

ウェア設定については、『開発システムリファレンスガイド』の「BitGen」を参照)。チェーンの

初のデバイスが後にプログラムされます。

• DriveDone ディスエーブル ( 初のデバイス以外すべて)

• DriveDone イネーブル ( 初のデバイス)

また、すべての DONE ピンのドライバを無効にし、外部プルアップ抵抗を追加して、すべてのデ

バイスが DONE ピンをリリースした後に信号を High にプルアップする方法もあります。

表 2-3 : デバイスファミリ別のコンフィギュレーションビット数の大値

アーキテクチャ大 DOUT ビット数

Virtex-5、 Virtex-4、 Virtex-II Pro、 Virtex-II デバイス 32 x (227 – 1) = 4,294,967,264

Spartan-3 デバイス 32 x (227 – 1) = 4,294,967,264

Virtex、 Virtex-E、 Spartan-II、および Spartan-IIE デバイス 32 x (220 – 1) = 33,554,216




すべての DONE ピンを接続

シリアルデイジーチェーンに接続されたすべてのデバイスの DONE ピンを接続してください。

DONE ピンを接続していないとコンフィギュレーションできません。デバッグ用に、共通の DONE信号から個々の DONE ピンを未接続にできるようにし、シリアルまたは JTAG インターフェイス

を使用してデバイスを個別にコンフィギュレーションできるようにしておくと便利です。

DONE ピンの立ち上がり時間

すべての DONE ピンが解放された後、 DONE ピンは CCLK の 1 サイクル以内にロジック 0 から

ロジック 1 に立ち上がる必要があります。これには、外部プルアップ抵抗が必要です。 DONE 信号

が立ち上がるのに追加の時間を要する場合は、シリアルデイジーチェーンのすべてのデバイスに

BitGen の donepipe オプションを設定してください。ソフトウェア設定については、『開発システ

ムリファレンスガイド』の「BitGen」を参照してください。

ギャングシリアルコンフィギュレーション

ギャングシリアルコンフィギュレーションを使用すると、同じビットストリームから複数のデバ

イスを同時にコンフィギュレーションできます (図 2-5 を参照)。この構成では、シリアルコンフィ

ギュレーションピンが図に示すように結合されるので、各デバイスにおける信号遷移が同一になり

ます。通常は CCLK を駆動するために 1 つのデバイスをマスタシリアルモードに設定し、その他

のデバイスをスレーブシリアルモードに設定しますが、ギャングシリアルコンフィギュレーショ

ンでは、すべてのデバイスを同一に設定する必要があります。コンフィギュレーションは PROM または外部コンフィギュレーションコントローラで実行されます。



UG191 (v3.5) 2008 年 10 月 29 日



1. 1 つのデバイスがマスタモードに設定されている場合、すべてのデバイスを CCLK の同じサ

イクルでスタートアップできない可能性があるため、ギャングシリアルコンフィギュレーショ

ンでは、すべてのデバイスの DONE ドライバ (オプション) を無効にする必要があります。これには、外部プルアップ抵抗が必要となります。




4. この図の PROM は、 1 つまたは複数のザイリンクス PROM を示します。複数の PROM をカ

スケード接続すると、コンフィギュレーションデータの格納容量を拡大できます。

5. BIT ファイルは、PROM に格納する前に PROM ファイルに変換する必要があります。詳細は、


6. ザイリンクス PROM では、リセットピンの極性がプログラム可能です。この設定では、RESETをアクティブ Low に設定してください。

7. ギャングシリアルコンフィギュレーションでは、すべてのデバイスが同一 (IDCODE が同じ)で、 1 つのビットストリームを使用してコンフィギュレーションする必要があります。



図 2-5 : ギャングシリアルコンフィギュレーション

(2)

DATA[0:7]

CCLK

D[0:7]

CCLK

PROGRAM_B

D[0:7]

CCLK

PROGRAM_B

DONE

DONE

BUSY

BUSY

INIT_B

RDWR_B

CS_B

RDWR_B

CS_B

INIT_B

CE

RESET/OE

CF

ug191_c2_09_090408

XilinxPlatform PROM Virtex-5 FPGA

SelectMAPMaster

Virtex-5 FPGASelectMAP

Slave

(1)

M2

M1 M0

M2

M1 M0

(10)

(10)




9. ギャングシリアルコンフィギュレーションは、 Platform Flash XCFS および XCFP PROM でのみ使用可能です。

ギャングシリアルコンフィギュレーションの場合、考慮すべき事項が多数あります。

• スタートアップシーケンス (GTS)

GTS は DONE ピンの前または同一サイクルで解放し、すべての DONE ピンが解放されたとき

に、すべてのデバイスが動作可能な状態になっているようにします。

• すべてのデバイスの DONE ピンのアクティブドライバを無効にする

ギャングシリアルコンフィギュレーションでは、各デバイスのスタートアップシーケンスが

異なる可能性があるので、DONE ピンを結合している場合は、すべてのデバイスのアクティブ

な DONE ドライバを必ず無効にしてください。これには、共通の DONE 信号にプルアップ抵

抗が必要となります。

-g DriveDone:no (この BitGen オプションをすべてのデバイスに設定)

• マスタデバイスを使用する場合は、すべての DONE ピンを結合する

1 つの FPGA をマスタデバイスとして使用する場合、ギャングシリアルコンフィギュレー

ションのデバイスすべての DONE ピンを結合する必要があります。 DONE ピンを結合しない

と、各デバイスをコンフィギュレーションできない可能性があります。すべてのデバイスをス

レーブシリアルモードに設定する場合は、 DONE ピンを結合する必要はありません (外部

CCLK ソースがすべての DONE ピンが High になるまでトグルする場合)。

デバッグ用に、共通の DONE 信号から個々の DONE ピンを未接続にできるようにしておくと

便利です。

• DONE ピンの立ち上がり時間

すべての DONE ピンが解放された後、DONE ピンは CCLK の 1 サイクル以内にロジック 0 からロジック 1 に立ち上がる必要があります。DONE 信号が立ち上がるのに追加の時間を要する

場合は、シリアルデイジーチェーンのすべてのデバイスに BitGen の donepipe オプション

を設定してください。

• ボードレイアウト用クロック信号としてのコンフィギュレーションクロック (CCLK)

CCLK 信号は比較的低速ですが、 Virtex-5 入力バッファのエッジレートは非常に高速です。

CCLK 信号でわずかなシグナルインテグリティの問題が発生しただけで、コンフィギュレー

ションが正常に完了しない可能性があります (エラーが発生しやすいモード : DONE Low、

INIT_B High)。そのため、シグナルインテグリティが重要となるデザインでは、 IBIS を使用

したシグナルインテグリティのシミュレーションなどの実行を推奨します。

• 信号のファンアウト

ギャングシリアルコンフィギュレーションを使用する際は、優れたシグナルインテグリティ

を実現する必要があります。このため、シグナルインテグリティのシミュレーションの実行を

推奨します。

• ギャングシリアルコンフィギュレーションの PROM ファイル

ギャングシリアルコンフィギュレーションの PROM ファイルは、単一デバイスのコンフィ

ギュレーションに使用する PROM ファイルと類似しています。 PROM ファイルに関するガイ

ドラインは特にありません。



UG191 (v3.5) 2008 年 10 月 29 日


SelectMAP コンフィギュレーションインターフェイス

SelectMAP コンフィギュレーションインターフェイス (図 2-6) は、コンフィギュレーションおよ

びリードバック用に Virtex-5 のコンフィギュレーションロジックに接続する 8 ビット、16 ビット、

32 ビットの双方向バスインターフェイスです。 (詳細は、第 7 章「リードバックおよびコンフィ

ギュレーションの検証」を参照)。 SelectMAP のバス幅は自動的に検出されます ( 「バス幅の自動検

出」を参照)。

CCLK は、マスタ SelectMAP モードでは出力、スレーブ SelectMAP モードでは入力になります。

SelectMAP バスを使用し、複数の Virtex-5 デバイスをコンフィギュレーションできます。

SelectMAP モードでの FPGA コンフィギュレーションには、次の 4 つの方法があります。

• 単一デバイスマスタ SelectMAP

• 単一デバイススレーブ SelectMAP

• 複数デバイスの SelectMAP バス

• 複数デバイスのギャング SelectMAP

表 2-4 で、 SelectMAP コンフィギュレーションインターフェイスのピンについて説明します。

図 2-6 : Virtex-5 SelectMAP コンフィギュレーションインターフェイス

表 2-4 : Virtex-5 SelectMAP コンフィギュレーションインターフェイスピン


多目的説明

M[2:0] 入力専用コンフィギュレーションモードを決定するモー

ドピン。

CCLK 入力および

出力専用

JTAG を除く、すべてのコンフィギュレーションモードのコンフィギュレーションクロックソース。

D[31:0]トライ

ステート

双方向

多目的

コンフィギュレーションおよびリードバックバス。 CCLK の立ち上がりエッジでデータが供給

されます。「パラレルバスのビット順」および表 1-2 を参照してください。

BUSY

DONE

CCLK

PROGRAM_B

INIT_B

D[31:0]

M[2:0]

CS_B

RDWR_B

CSO_B

UG191_c2_10_072407



SelectMAP コンフィギュレーションインターフェイスR

BUSYトライ

ステート

出力

専用

デバイスでリードバックデータを送信する準備

ができていないことを示します。 Virtex-5 デバイ

スでは、リードバックでのみ必要で、コンフィ

ギュレーションでは必要ありません ( 「SelectMAP データ読み込み」を参照)。

DONE

双方向

オープンドレインまたは

アクティブ

専用

コンフィギュレーションの完了を示すアクティ

ブ High の信号。



INIT_B入力または出

力、オープンドレイン

専用

モードピンが読み込まれる前は入力で、 Low に保持することでコンフィギュレーションを遅延

できます。

モードピンが読み込まれた後は、オープンドレ

インのアクティブ Low 出力となり、コンフィ

ギュレーション中の CRC エラーの有無を示し

ます。

0 = CRC エラー


SEU 検出ファンクションが有効の場合、リード

バック CRC エラーが検出されると Low に駆動

されます (オプション)。


CS_B 入力専用

アクティブ Low チップセレクトで、SelectMAP データバスを有効にします ( 「SelectMAP デー

タ読み込み」を参照)。

0 = SelectMAP データバスは有効

1 = SelectMAP データバスは無効

RDWR_B 入力専用

D[x:0] データバスの方向を指定します ( 「SelectMAP データ読み込み」を参照) 。

0 = 入力

1 = 出力

CS_B がディアサートされているときにのみ変更

でき、それ以外の場合に変更すると ABORT が発生します ( 「SelectMAP の ABORT」参照)。

CSO_B 出力多目的

パラレルデイジーチェーンのアクティブ Low チップセレクト出力。 FPGA が 1 つのアプリケー

ションでは使用されません。

表 2-4 : Virtex-5 SelectMAP コンフィギュレーションインターフェイスピン (続き)


多目的説明



UG191 (v3.5) 2008 年 10 月 29 日


単一デバイスの SelectMAP コンフィギュレーション

高パフォーマンス Platform Flash XL SelectMAP コンフィギュレーション

Platform Flash XL は、高パフォーマンス Virtex-5 FPGA コンフィギュレーション用に適化され

ており、簡単に使用できます。 Platform Flash XL には 128Mb のインシステムプログラマブルフラッシュストレージが組み込まれており、フットプリントの小さい FT64 パッケージ内にコンフィ

ギュレーションできます。パワーオンバースト読み出しモードおよび専用 I/O 電源により、Virtex-5FPGA SelectMAP コンフィギュレーションインターフェイスとシームレスに統合できます。幅の

広い 16 ビットのデータバスでは、FPGA コンフィギュレーションビットストリームを待ち状態な

しで高 800Mb/s の速度で転送できます。図 2-7 に、 Virtex-5 FPGA の Platform Flash XL コン

フィギュレーションソリューションの略図を示します。

Virtex-5 FPGA のコンフィギュレーションでは、高速でコンフィギュレーションするため、PlatformFlash XL で 16 ビット SelectMAP 機能が活用されます。スレーブ SelectMAP モードで、コンフィ

ギュレーションクロックを外部フリーランニングオシレータで駆動すると、コンフィギュレー

ション時間が短になります。Platform Flash XL の詳細は、データシート DS617 『Platform FlashXL High-Density Configuration and Storage Device』を参照してください。

コンフィギュレーション後、 Platform Flash XL のビットストリーム以外の残りのメモリ空間を

Virtex-5 FPGA で使用できます。Platform Flash XL では、BPI NOR フラッシュインターフェイス

規格が使用されています。 Platform Flash XL には、 SelectMAP コンフィギュレーションにも使用

される 16 ビットデータバスに加え、ランダムアクセス読み出しおよび CFI 準拠のコマンドの送

信用に、標準アドレスバスと読み出し /書き込み制御ピンがあります。

プロトタイプデザインでは、 ISE® iMPACT ソフトウェアにより、 Virtex-5 FPGA の IEEE 規格

1149.1 (JTAG) ポートを使用して、間接的に Platform Flash XL をプログラムできます。あらかじ

め生成したデザインビットストリームを iMPACT ソフトウェアを使用して Virtex-5 FPGA にダウ

ンロードし、この Virtex-5 FPGA により FPGA JTAG ポートと FPGA BPI フラッシュコンフィ

ギュレーションインターフェイスを接続します。 FPGA BPI フラッシュコンフィギュレーション

インターフェイスは、 FPGA SelectMAP インターフェイスのスーパーセットです。 Platform FlashXL の標準アドレスピンおよび制御ピンを対応する FPGA BPI フラッシュインターフェイスピン

に接続すると、図 2-8 に示すように、 iMPACT を使用して Platform Flash XL をプロトタイプデザ

インのビットストリームで間接的にプログラムできます。

図 2-7 : Platform Flash XL による高パフォーマンス FPGA のコンフィギュレーション

50MHz

(16 )

Virtex-5 FPGA

Sele

ctM

AP

Platform Flash XL

READY_WAIT

FPGA (��)

UG191_c2_28_051208

800Mb/s


http://japan.xilinx.com/support/documentation/configuration_proms_data_sheets.htm



Virtex-5 FPGA の SelectMAP コンフィギュレーション設定の詳細および iMPACT を使用した

Platform Flash XL の間接的なプログラムについては、『Platform Flash XL Configuration andStorage Device User Guide』 (UG438) を参照してください。

プラットフォームフラッシュ PROM の SelectMap コンフィギュレーション

SelectMAP モードの単一デバイスのコンフィギュレーションでは、図 2-9 に示すように、コンフィ

ギュレーション PROM に直接接続する方法がも単純です。この方法では、デバイスはマスタ

SelectMAP モードに設定され、継続的にデータの読み込みを実行するため RDWR_B および CS_Bピンがグランドに接続されています ( 「SelectMAP データ読み込み」を参照)。

図 2-8 : Platform Flash XL の間接的なプログラム

JTAG

Platform Flash XL

NO

R

FPGA (��)

Virtex-5 FPGA

Platform Flash XL

IEEE

114

9.1

(JTA

G)

BPI Platform Flash XL

FPGAPlatform Flash XL

UG191_c2_29_051208

図 2-9 : 単一デバイスのマスタ SelectMAP コンフィギュレーション

UG191_c2_11_041808

Virtex-5 FPGAMaster

SelectMAP

D[0:X]

PROGRAM_B

CCLK

DONE

INIT_B

DATA[0:X]

CCLK

CF

CE

RDWR_B

CS_B

RESET/OE

(2)(1)

M0

M1

M2

(10)

(10)

4.7 kΩ330Ω



http://japan.xilinx.com/support/documentation/configuration_proms_user_guides.htm


UG191 (v3.5) 2008 年 10 月 29 日




接続では、アクティブ DONE ドライバを有効にできるため、外部プルアップ抵抗は不要です。

INIT_B ピンは双方向オープンドレインピンで、外部プルアップ抵抗が必要です。 Platform FlashXL デバイスに推奨される値は、データシート DS617 『Platform Flash XL High-DensityConfiguration and Storage Device』を参照してください。

2. SelectMAP コンフィギュレーションでは、 BitGen のスタートアップクロックを CCLK に設

定する必要があります。

3. この図の PROM は、 1 つまたは複数のザイリンクス PROM を示します。複数の PROM をカ

スケード接続すると、コンフィギュレーションデータの格納容量を拡大できます。

4. BIT ファイルは、 PROM に格納する前に PROM ファイルに変換する必要があります。詳細は、「PROM ファイルの生成」を参照してください。



6. ザイリンクスの PROM は、パラレルモードに設定する必要があります。このオプションは一

部のデバイスでのみ使用可能です。

7. SelectMAP モードで、ザイリンクスのコンフィギュレーション PROM から Virtex-5 デバイス

をコンフィギュレーションする場合、 RDWR_B および CS_B 信号は Low に接続可能です ( 「SelectMAP データ読み込み」を参照)。

8. この場合、 BUSY 信号をモニタする必要はなく、未接続でも問題ありません ( 「SelectMAPデータ読み込み」を参照)。



10. マスタ SelectMAP コンフィギュレーションでは、 D バスを x8 または x16 にできます。

11. プラットフォームフラッシュ PROM の SelectMAP コンフィギュレーションは、 PlatformFlash XCFS および XCFP PROM でのみ使用可能です。

マイクロプロセッサを使用した SelectMAP コンフィギュレーション

マクロプロセッサまたは CPLD を使用して 1 つの Virtex-5 デバイスをコンフィギュレーションす

るカスタムアプリケーションでは、マスタ SelectMAP モード (FPGA からの CCLK を使用) また

はスレーブ SelectMAP モードを使用できますが (図 2-10 を参照)、スレーブ SelectMAP モードが

推奨されます。マイクロプロセッサを使用した Virtex デバイスのコンフィギュレーションの詳細

は、アプリケーションノート XAPP502 『Using a Microprocessor to Configure Xilinx FPGAs viaSlave Serial or SelectMAP Mode』を参照してください。 CS_B、 RDWR_B および BUSY 信号の

使用方法は、このアプリケーションノートを参照してください。







1. この図は、 XAPP502 からの抜粋ですが、ほかにも多くのインプリメンテーション方法があり

ます。


接続では、アクティブ DONE ドライバを有効にできるため、外部プルアップ抵抗は不要です。




5. リードバックが不要な場合は、 BUSY 信号を未接続にできます。

6. 1 つの FPGA のみをコンフィギュレーションする場合にリードバックが不要であれば、 CS_Bおよび RDWR_B 信号をグランドに接続できます。



8. スレーブ SelectMAP コンフィギュレーションでは、D バスを x8、x16、または x32 にできます。

複数デバイスの SelectMAP コンフィギュレーション

スレーブ SelectMAP モードの複数の Virtex-5 デバイスは、共通の SelectMAP バスに接続可能です

(図 2-11 を参照)。 SelectMAP バスでは、DATA、CCLK、RDWR_B、BUSY、PROGRAM_B、DONE、および INIT_B ピンがすべてのデバイスで共有されます。各デバイスに個別にアクセスできるよう

にするには、 CS_B (チップセレクト ) 入力を共有接続にしないでください。 CS_B 信号の外部制御

が必要ですが、これは通常マイクロプロセッサまたは CPLD によって提供されます。

コンフィギュレーション後にリードバックを実行する場合、RDWR_B 信号および BUSY 信号を適

切に使用してください (詳細は、第 7 章「リードバックおよびコンフィギュレーションの検証」を参照)。

図 2-10 : 単一デバイスのスレーブ SelectMAP コンフィギュレーション (マイクロプロセッサおよび CPLD を使用)

CPLDVirtex-5

SelectMAP

UG191_c2_12_072407

ADDRESS

DATA

CSO

CS1

WE

OE

PROGRAM_B

CS_B

RDWR_B

CCLKD[0:x]

INIT_BDONE

BUSY

(3)(2)(7)

(7)

4.7

kΩ

330Ω




UG191 (v3.5) 2008 年 10 月 29 日


リードバックを実行しない場合は、RDWR_B を Low に接続し、BUSY を未接続にできます。初期

の Virtex デバイスと異なり、Virtex-5 デバイスのコンフィギュレーション時に、BUSY 信号をモニ

タする必要はありません。詳細は、第 1 章の「ビットストリームの読み込み (手順 4 ～ 7)」および

第 7 章「リードバックおよびコンフィギュレーションの検証」を参照してください。



接続では、アクティブ DONE ドライバを無効にしてください。





5. コンフィギュレーションを制御するため、マイクロプロセッサまたは CPLD のような外部コン

トローラが必要です。



7. データバスは x8、 x16、 x32 にできます。

図 2-11 : 8 ビットの SelectMAP バスを使用した複数のスレーブデバイスの

コンフィギュレーション

PROGRAMINIT

DONE

Virtex-5Slave

SelectMAP

INIT_B

D[7:0]

CCLK

RDWR_B

BUSY

CS_B

PROGRAM_B

DONE

M0

M1 M2

CS(1)

UG191_c2_13_072407

Virtex-5Slave

SelectMAP

INIT_B

D[7:0]

CCLK

RDWR_B

BUSY

CS_B

DATA[7:0]CCLK

WRITEBUSY

PROGRAM_B

DONE

M0

M1 M2

CS(0)

(1) (2)

(6)

(6)

4.7 kΩ 330Ω




パラレルデイジーチェーン

Virtex-5 FPGA のコンフィギュレーションでは、パラレルデイジーチェーンがサポートされます。図 2-12 に、初のデバイスが BPI モードの例を示します。初のデバイスは、マスタあるいはス

レーブ SelectMAP モードにできます。すべてのデバイス間では、 D[15:0]、 CCLK、 RDWR_B、

PROGRAM_B、 DONE、 INIT_B ピンが共有接続で、 CS_B ピンはデイジーチェーン接続されて

います。



接続では、アクティブ DONE ドライバを必ず無効にしてください。





5. CCLK ネットにはテブナン並列終端が必要です。詳細は、「コンフィギュレーションクロック

(CCLK) のボードレイアウト」を参照してください。

6. FCS_B、 FWE_B、 FOE_B、 CSO_B の弱いプルアップ抵抗は有効にしてください。無効の場

合は、各ピンに対して外部プルアップ抵抗が必要となります。デフォルトでは、コンフィギュ

レーション後、すべての多目的 I/O に弱いプルアップ抵抗が付きます。

7. チェーンの初のデバイスは、マスタ SelectMAP、スレーブ SelectMAP、 BPI-Up、または

BPI-Down にできます。

8. リードバックは、現時点ではパラレルデイジーチェーンではサポートされていません。

9. AES 復号化は x16 または x32 モードでは使用できず、x8 モードでのみサポートされています。

図 2-12 : パラレルデイジーチェーン

UG191_c2_14_090808

Flash

A[25:0]D[15:0]FCS_BFOE_BFWE_B

Virtex-5FPGA

A[25:0]D[15:0]FCS_BFOE_BFWE_B

BUSYINIT_BDONE

CSO_B

CCLK

M2 M1 M0

0

Virtex-5FPGA

D[15:0]CS_BRDWR_BCCLK

BUSYINIT_BDONE

CSO_B

M2 M2M1 M0

Virtex-5FPGA

D[15:0]CS_BRDWR_BCCLK

BUSYINIT_BDONE

CSO_B NoConnect

M[2:0]=Slave SelectMAP

M1 M0

M[2:0]=Slave SelectMAPBPI UP

1 0 1 1 0 1 1 0

330Ω

330Ω

330Ω

4.7

kΩ



UG191 (v3.5) 2008 年 10 月 29 日


ギャング SelectMAPギャング SelectMAP コンフィギュレーションを使用することによっても、 1 つのコンフィギュレー

ションビットストリームから複数のデバイスを同時にコンフィギュレーションできます。ギャング

SelectMAP コンフィギュレーションの接続では、すべてのデバイスが D ピンに出力されるデータを

認識できるようにするため、複数デバイスの CS_B ピンが共有接続 (またはグランド接続) されます。

外部オシレータがある場合は、すべてのデバイスをスレーブ SelectMAP モードに設定するか、ま

たは図 2-13 に示すように、 1 つのデバイスをマスタとして設定できます。



接続では、両デバイスに対してアクティブ DONE ドライバを必ず無効にしてください。




4. ギャング SelectMAP コンフィギュレーションでは、 BUSY 信号は使用しません。

5. この図の PROM は、 1 つまたは複数のザイリンクス PROM を示します。複数のザイリンクス

PROM をカスケード接続すると、コンフィギュレーションデータの格納容量を拡大できます。

6. BIT ファイルは、PROM に格納する前に PROMファイルに変換する必要があります。詳細は、


図 2-13 : ギャング x8 SelectMAP コンフィギュレーション

(2)

DATA[0:7]

CCLK

D[0:7]

CCLK

PROGRAM_B

D[0:7]

CCLK

PROGRAM_B

DONE

DONE

BUSY

BUSY

INIT_B

RDWR_B

CS_B

RDWR_B

CS_B

INIT_B

CE

RESET/OE

CF

UG191_c2_15_041808

XilinxPlatform Flash

PROM


Master


Slave

(1)

M2

M1 M0

M2

M1 M0

(10)

(10)

4.7 kΩ

330Ω






8. ザイリンクスの PROM は、パラレルモードに設定する必要があります。このオプションは一

部のデバイスでのみ使用可能です。

9. SelectMAP モードで、ザイリンクスのコンフィギュレーション PROM から Virtex-5 デバイス

をコンフィギュレーションする場合、 RDWR_B および CS_B 信号は Low に接続可能です ( 「SelectMAP データ読み込み」を参照)。



11. ギャング SelectMAP コンフィギュレーションは、 Platform Flash XCFS および XCFP PROMでのみ使用可能です。

1 つのデバイスをマスタにした場合、すべてのデバイスの DONE ピンを接続し、アクティブ DONEドライバを無効にする必要があります。これには、共通の DONE 信号にプルアップ抵抗が必要とな

ります。 PROM 出力のファンアウトが大きくなるため、シグナルインテグリティに十分注意した設

計が必要となります。シグナルインテグリティのシミュレーションの実行を推奨します。

CS_B 信号が共有接続されているとき、すべてのデバイスが同時に D 信号を駆動するためリード

バックは実行できません。

SelectMAP データ読み込み

SelectMAP インターフェイスでは、継続的または断続的なデータ読み込みが可能です。データ読み

込みは、 CS_B、 RDWR_B、 CCLK、および BUSY 信号で制御されます。

CS_B

チップセレクト入力 (CS_B) は、SelectMAP バスを有効にします。 CS_B が High の場合、Virtex-5デバイスでは SelectMAP インターフェイスが無視され、入力データの保持および出力の駆動は実

行されません。 D および BUSY はハイインピーダンスとなり、 RDWR_B は無視されます。

• CS_B = 0 のとき、デバイスの SelectMAP インターフェイスはイネーブル

• CS_B = 1 のとき、デバイスの SelectMAP インターフェイスはディスエーブル

複数デバイスの SelectMAP コンフィギュレーションについては、図 2-12 を参照してください。

SelectMAP モードでコンフィギュレーションされるデバイスが 1 つのみで、リードバックが不要な

場合、またはギャング SelectMAP コンフィギュレーションを使用する場合は、図 2-9 および図 2-13に示すように、 CS_B 信号をグランドに接続できます。

RDWR_B

RDWR_B は Virtex-5 デバイスの入力であり、データピンが入力か出力かを選択します。

• RDWR_B = 0 の場合、データピンは入力 (FPGA に書き込む)

• RDWR_B = 1 の場合、データピンは出力 (FPGA から読み出す)

コンフィギュレーションを実行する場合は RDWR_B を書き込み制御 (RDWR_B = 0) に、リード

バックを実行する場合は RDWR_B を読み出し制御 (RDWR_B = 1) に設定して、 CS_B をディア

サートにします (詳細は、第 7 章「リードバックおよびコンフィギュレーションの検証」を参照)。

デバイスで CCLK の立ち上がりエッジを使用する場合、 CS_B がアサートされているときに

RDWR_B 値を変更すると ABORT が発生します ( 「SelectMAP の ABORT」を参照)。リードバッ

クが不要な場合、 RDWR_B はグランドに接続するか、 SelectMAP ABORT 時のデバッグに使用で

きます。



UG191 (v3.5) 2008 年 10 月 29 日


CS_B がディアサートされている場合、 RDWR_B 信号は無視されます。データピンの 3 つのス

テートの読み出し /書き込み制御は非同期です。 CS_B がアサートされているときに、 RDWR_B を読み出し制御 (RDWR_B = 1、リードバック ) に設定すると、 FPGA は CCLK と無関係に

SelectMAP データをアクティブに駆動します。

CCLK

SelectMAP データバスのすべての動作は、CCLK に同期しています。 RDWR_B が書き込み制御に

設定されている場合 (RDWR_B = 0、コンフィギュレーション)、 CCLK の立ち上がりエッジで

SelectMAP データピンが読み込まれます。 RDWR_B が読み出しに設定されている場合

(RDWR_B = 1、リードバック )、 CCLK の立ち上がりエッジで SelectMAP データピンが更新され

ます。

スレーブ SelectMAP モードでは、 CCLK を停止することによってコンフィギュレーションを中断

できます（「断続的な SelectMAP データの読み出し」を参照）。

BUSY

BUSY 信号は FPGA の出力で、デバイスがリードバックデータを駆動可能な状態であるかどうかを

示します。初期の Virtex デバイスと異なり、 Virtex-5 FPGA では、暗号化されたビットストリーム

を使用して大コンフィギュレーション周波数で実行する場合でも、コンフィギュレーション中に

BUSY 信号が駆動されることはありません。 Virtex-5 デバイスでは、リードバック中にのみ BUSY信号が駆動されます (第 7 章「リードバックおよびコンフィギュレーションの検証」を参照)。

• BUSY = 0 : リードバック中、 SelectMAP データピンで有効なリードバックデータを駆動

• BUSY = 1 : リードバック中、 SelectMAP データピンで有効なリードバックデータを駆動し

ない

CS_B がディアサートされると (CS_B = 1)、 BUSY ピンはハイインピーダンス状態になります。

BUSY 信号は、CS_B がアサートされるまでハイインピーダンス状態に保持されます。電源投入前

に CS_B がアサートされると (ピンがグランドに接続されている)、ハイインピーダンス状態だった

BUSY 信号が POR の完了後に Low を駆動します。これは、通常 VCCINT が VPOR に到達した後

INIT_B が High になる前の数ミリ秒間 (TBUSY) です。

リードバックを使用しない場合は、 BUSY ピンを未接続にできます。

継続的な SelectMAP データの読み込み

継続的なデータ読み出しは、コンフィギュレーションコントローラからコンフィギュレーション

データストリームが途切れのなく供給されるアプリケーションで実行されます。電源投入後、コン

フィギュレーションコントローラで RDWR_B 信号が書き込み制御 (RDWR_B = 0) に設定され、

CS_B 信号がアサートされて (CS_B = 0)、デバイスで BUSY が Low に駆動されます (この遷移は

非同期)。 RDWR_B は、CS_B のアサート前に Low 駆動する必要があります。このように駆動しな

い場合、 ABORT が発生します ( 「SelectMAP の ABORT」を参照)。

CCLK の次の立ち上がりエッジで、データピンの読み込みが開始します。コンフィギュレーション

では、バス幅が判断されるまで D[0:7] のみが読み込まれます。詳細は、「バス幅の自動検出」を参

照してください。バス幅が判断されると、同期ワードを検出するため適切な幅のデータバスが読み

込まれます。同期ワードがデバイスに伝搬された後、コンフィギュレーションが開始します。




コンフィギュレーションビットストリームの読み込み後、スタートアップシーケンスが開始しま

す。ビットストリームで指定されたスタートアップシーケンスで、 DONE 信号が High にアサート

されます (第 1 章の「スタートアップ (手順 8)」を参照)。コンフィギュレーションコントローラは、

スタートアップシーケンスの完了まで CCLK パルスを送信し続ける必要があります。これは、

DONE が High になった後、 CCLK パルスが数サイクル必要な場合があるからです。詳細は、第 1章の「スタートアップ (手順 8)」を参照してください。

コンフィギュレーション後、 CS_B および RDWR_B 信号はディアサートするか、アサートのまま

にできます。 SelectMAP ポートが非アクティブであるため、このときに RDWR_B をトグルしても

ABORT は発生しません。図 2-14 に、継続的なデータ読み出しの SelectMAP コンフィギュレー

ションのタイミングを示します。


1. SelectMAP バスに 1 つのデバイスしかない場合、 CS_B 信号を Low に接続できます。 CS_Bが Low に接続されていないときは、随時アサート可能です。

2. リードバックが不要な場合は RDWR_B を Low に接続できます。 CS_B がアサートされた後、

RDWR_B をトグルしないようにしてください。トグルすると ABORT が発生します。

( 「SelectMAP の ABORT」を参照)。

3. CS_B を Low に接続している場合、 INIT_B が High に駆動されるまで BUSY 信号は Low に駆動されます。

4. モードピンは、 INIT_B が High になったときに読み込まれます。

5. ABORT を回避するため、 CS_B より前に RDWR_B をアサートする必要があります。

6. CS_B をアサートして SelectMAP インターフェイスを有効にします。

7. BUSY 信号は、 CS_B がアサートされるまでハイインピーダンス状態に保持されます。

8. CS_B のアサート後の初の CCLK の立ち上がりエッジで、初のバイトが読み込まれます。

9. 各 CCLK の立ち上がりエッジで 1 バイトのコンフィギュレーションビットストリームが読み

込まれます。

10. 後のバイトが読み込まれると、デバイスでスタートアップシーケンスが開始します。

図 2-14 : 継続的な x8 SelectMAP データの読み出し

PROGRAM_B

INIT_B

CCLK

CS_B

RDWR_B

DATA[0:7]

UG191_c2_16_072407

Byte 0 Byte 1 Byte n

BUSY

DONE

(1)

(2)

(3)

(4)

(5)

(7)

(6)

(8) (9) (10) (11)

(12)

(13)

(14)

High-Z



UG191 (v3.5) 2008 年 10 月 29 日


11. スタートアップシーケンスは、 CCLK の 8 サイクル以上実行されます。第 1 章の「スタート

アップ (手順 8)」を参照してください。

12. スタートアップシーケンス中、DONE ピンは High になります。スタートアップシーケンスを

完了するために追加の CCLK が必要な場合があります (第 1 章の「スタートアップ (手順 8)」を参照)。

13. コンフィギュレーション完了後、 CS_B 信号をディアサートできます。

14. CS_B 信号のディアサート後、 RDWR_B をディアサートできます。

15. データバスは x8、 x16、 x32 にできます。

断続的な SelectMAP データの読み出し

追加データをフェッチする間コンフィギュレーションを一時停止する必要があるアプリケーション

など、コンフィギュレーションコントローラで継続したコンフィギュレーションデータを供給でき

ないアプリケーションでは、断続的なデータの読み込みを実行します。

コンフィギュレーションを一時停止させる方法は 2 つあります。 1 つは CS_B 信号をディアサート

する方法 (フリーランニング CCLK 手法、図 2-15) で、もう 1 つは CCLK を停止する方法 (制御

CCLK 手法、図 2-16) です。


1. RDWR_B を Low に駆動し、 D[0:7] ピンをコンフィギュレーションの入力として設定します。

リードバックが不要な場合は RDWR_B を Low に接続できます。 CS_B がアサートされた後、

RDWR_B をトグルしないようにしてください。トグルすると ABORT が発生します。 ( 「SelectMAP の ABORT」を参照)。

2. INIT_B が High になると、デバイスはコンフィギュレーション可能な状態です。

3. CS_B 信号を Low にアサートして SelectMAP バスを有効にします。 SelectMAP バスに 1 つの

デバイスしかない場合、 CS_B 信号を Low に接続できます。 CS_B が Low に接続されていな

いときは、随時アサート可能です。

4. CS_B がアサートされると、すぐに BUSY 信号が Low になります。 CS_B が Low に接続され

ている場合、 INIT_B が High に駆動されるまで BUSY 信号が Low に駆動されます。

5. CCLK の立ち上がりエッジで 1 バイトが読み込まれます。データバス幅は x8、 x16、 x32 にで

きます。

図 2-15 : フリーランニング CCLK 手法を使用した断続的な SelectMAP データ読み込みｈ

PROGRAM_B

INIT_B

CCLK

CS_B

RDWR_B

DATA[0:7]

UG191_c2_17_072407

BUSY

(2)

(5) (6) (7) (8) (9) (10) (11) (12) (13) (14)

(1)

(3)

(4)

High-ZHigh-Z High-Z




6. CCLK の立ち上がりエッジで 1 バイトが読み込まれます。

7. ユーザーが CS_B をディアサートします。バイトは無視されます。









1. CS_B がディアサートされている間は、データピンはハイインピーダンス状態になります。

データバスは x8、 x16、 x32 にできます。

2. CS_B がディアサートされている間、 RDWR_B はデバイスに影響を与えません。

3. ユーザーが CS_B をアサートします。 CCLK の立ち上がりエッジでコンフィギュレーション

データの読み込みが開始します。




SelectMAP の ABORTABORT とは、 SelectMAP コンフィギュレーションまたはリードバックシーケンスが中断される

ことです。これは、 CS_B がアサートされているときに RDWR_B のステートが変更されると発生

します。コンフィギュレーションの ABORT が発生すると、 CCLK の次の 4 サイクル間、内部ス

テータスが D[7:4] ピンに送信されます。その他の D ピンは、常に High です。 ABORT シーケンス

の終了後、コンフィギュレーションロジックを再同期化し、コンフィギュレーションを再開できま

す。バイト間で RDWR_B をディアサートする必要があるアプリケーションでは、制御 CCLK 手法

を使用してください (図 2-16 を参照)。

図 2-16 : 制御 CCLK 手法を使用した断続的な SelectMAP データの読み込み

CCLK

CS_B

RDWR_B

DATA[0:7]

UG191_c2_18_041006

Byte 0 Byte 1 Byte n

(1)

(2)

(3)

(4) (5) (6)



UG191 (v3.5) 2008 年 10 月 29 日


コンフィギュレーションの ABORT シーケンス

コンフィギュレーション中は、 ABORT は次のように発生します。

1. コンフィギュレーションシーケンスが正常に開始します。

2. デバイスの選択中 (CS_B が Low にアサートされている) に、ユーザーが RDWR_B ピンを

High に駆動します。

3. CS_B がアサートされたまま (Low) の場合は BUSY が High になります。 RDWR_B が読み出

し制御 (ロジック High) に設定された状態の場合、データピンにステータスワードが送信され

ます。

4. ABORT が 4 クロックサイクル間継続し、ステータスが更新されます。

リードバックの ABORT シーケンス

リードバック中は、 ABORT は次のように発生します。

1. リードバックシーケンスが正常に開始します。

2. デバイスの選択中 (CS_B が Low にアサートされている) に、ユーザーが RDWR_B ピンを

High に駆動します。

3. CS_B がアサートされたまま (Low) の場合は BUSY が High になります。

4. CS_B がディアサートされると ABORT が終了します。

図 2-17 : SelectMAP モードのコンフィギュレーションの ABORT シーケンス

DATA[0:7]

BUSY

CCLK

STATUS

ABORT ug191_c2_19_092507

CS_B

RDWR_B




リードバック中の ABORT では、 RDWR_B 信号が書き込み制御 (FPGA D[x:0] ピンが入力) とし

て設定されているため、ステータスワードは更新されません。

ABORT ステータスワード

コンフィギュレーション中の ABORT シーケンスでは、 D[7:0] ピンにステータスワードが送信さ

れます。ステータスビットはビットスワップされません。また、その他のデータピンは常に Highです。表 2-5 で、ステータスワードについて説明します。

図 2-18 : リードバックの ABORT シーケンス

DATA[0:7]

BUSY

CCLK

FPGA

ABORT UG191_c2_20_041006

CS_B

RDWR_B

表 2-5 : ABORT ステータスワード

ビット番号ステータスビット名説明

D7 CFGERR_B

コンフィギュレーションエラー (アクティブ Low)

0 = コンフィギュレーションエラー発生

1 = コンフィギュレーションエラーなし

D6 DALIGN

同期ワードの受信 (アクティブ High)

0 = 同期ワードは受信されていない

1 = インターフェイスロジックで同期ワードを受信

D5 RIP

リードバックを実行中（アクティブ High）

0 = リードバックは実行されていない

1 = リードバックを実行中

D4 IN_ABORT_B

ABORT を実行中（アクティブ Low）

0 = ABORT を実行する

1 = ABORT を実行しない

D3 ～ D0 1111 1 に固定



UG191 (v3.5) 2008 年 10 月 29 日


ABORT シーケンスは、 CCLK の 4 サイクル間継続します。この間、データアライメントおよび

ABORT ステータスを反映して、ステータスワードが更新されます。一般的なシーケンスは次のと

おりです。

11011111 => DALIGN = 1, IN_ABORT_B = 1 11001111 => DALIGN = 1, IN_ABORT_B = 0 10001111 => DALIGN = 0, IN_ABORT_B = 0 10011111 => DALIGN = 0, IN_ABORT_B = 1

後のサイクルが終了すると、同期ワードを再度読み込んでデータアライメントを確立することが

可能になります。

ABORT 後にコンフィギュレーションまたはリードバックを再開

ABORT 完了後にコンフィギュレーションまたはリードバックを再開させるには、次の 2 つの方法

があります。

• ABORT 完了後に再びデバイスを同期化する

• PROGRAM_B を Low に駆動してデバイスをリセットする

デバイスを再同期化するには、 CS_B をディアサートし、再度アサートしてください。 ABORT が発生したときに進行していた後のコンフィギュレーションパケットまたはリードバックパケッ

トを送信すると、コンフィギュレーション/ リードバックが再開します。コンフィギュレーションま

たはリードバックを初から再実行することも可能です。

SelectMAP リコンフィギュレーション

リコンフィギュレーションとは、DONE ピンが High になった後に FPGA を再プログラムすること

です。通常のコンフィギュレーションと同様に PROGRAM_B ピンにパルスを供給するか、または

デバイスを再同期化してコンフィギュレーションデータを送信することにより、リコンフィギュ

レーションを開始できます。

PROGRAM_B にパルスを供給せずに SelectMAP モードのデバイスをリコンフィギュレーション

するには、 BitGen で persist オプションを設定してください。このオプションを設定しないと、

コンフィギュレーション後にデータピンがユーザー I/O になります。 persist オプションがオン

の場合は、 RS[1:0]、 CSO_B、および A[19:16] ピンはユーザーモードでは使用できません。また、

BitGen でリコンフィギュレーションをイネーブルにする必要があります。デフォルトでは、

CONFIG_MODE 制約で別の SelectMAP 幅が選択されていなければ、 SelectMAP の 8 個のイン

ターフェイス (D0 ～ D7) は保持されます。

同期ワードが SelectMAP ポートに送信されると、リコンフィギュレーションが開始します。リコン

フィギュレーションが開始した後は、通常のコンフィギュレーションと同じ動作となります。

SelectMAP データの順序

通常、 SelectMAP コンフィギュレーションは、マイクロプロセッサまたは CPLD にあるユーザー

アプリケーションを使用して駆動するか、場合によっては、その他の FPGA デバイスを使用して駆

動します。これらのアプリケーションでは、コンフィギュレーションデータファイル内のデータ順

と FPGA で予測されるデータ順がどのような関係であるかを認識する必要があります。



SPI コンフィギュレーションインターフェイスR

SelectMAP x8 モードの場合、CCLK の 1 サイクルで 1 バイトのコンフィギュレーションデータが

読み込まれ、各バイトの MSB は D0 ピンに出力されます。 D0 = MSB、 D7 = LSB という規則は、

その他のデバイスには適用されません。 x16 および x32 モードの場合は、「パラレルバスのビット

順」を参照してください。この規則は、カスタムコンフィギュレーションソリューションを実行す

る際に混乱を招く原因となります。表 2-6 に、16 進数 0xABCD を SelectMAP データバスに読み込

む方法を示します。

上記の規則とは異なるデータ順を問題なく使用できるアプリケーションもありますが、その他のア

プリケーションでは、ソースコンフィギュレーションデータファイルをビットスワップさせる (データストリームの各バイト内のビット順を逆にする) と便利です。このようなアプリケーショ

ン用に、ザイリンクスの PROM ファイル生成ソフトウェアでは、ビットスワップした PROM ファ

イルを生成できます ( 「コンフィギュレーションデータファイル」を参照)。

図 2-19 に、 x8、 x16、 x32 モードでのビット順および Virtex-4 の x32 モードでのビット順を示し

ます。

SPI コンフィギュレーションインターフェイス

SPI シリアルフラッシュモードでは M[2:0]=001 です。Virtex-5 FPGA は、デバイスに接続された

業界標準の SPI シリアルフラッシュ PROM からコンフィギュレーションされます。 SPI は標準で

4 つのワイヤを持つインターフェイスですが、リードコマンドおよびプロトコルは SPI フラッシュ

メモリによってさまざまです。INIT_B の立ち上がりエッジで M[2:0] と同時に FS[2:0] ピン読み込

まれ、 SPI フラッシュで使用されるリードコマンドが判断されます (表 2-8 を参照)。 Virtex-5FPGA のコンフィギュレーションでは、デフォルトではアドレスは 0 から開始します。図 2-20 に、

SPI 関連のコンフィギュレーションピンおよび Virtex-5 デバイスと SPI フラッシュ間の標準的な

接続を示します。

表 2-6 : SelectMAP 8 ビットモードのビット順

CCLK サイクル 16 進数 D0 D1 D2 D3 D4 D5 D6 D7

1 0xAB 1 0 1 0 1 0 1 1

2 0xCD 1 1 0 0 1 1 0 1

メモ :

1. D[0:7] は SelectMAP モードのデータピンです。

Virtex-5

モード

ピン

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

x32 24 25 26 27 28 29 30 31 16 17 18 19 20 21 22 23 8 9 10 11 12 13 14 15 0 1 2 3 4 5 6 7

x16 8 9 10 11 12 13 14 15 0 1 2 3 4 5 6 7

x8 0 1 2 3 4 5 6 7

Virtex-4

x32

モード

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

図 2-19 : ビット順



UG191 (v3.5) 2008 年 10 月 29 日



• FCS_B および MOSI は、 CCLK の立ち下がりエッジで出力されます。

• D_IN は、 CCLK の立ち上がりエッジで読み込まれます。

• CCLK および D_IN は、コンフィギュレーション専用の I/O です。

• FCS_B は多目的 I/O です。 MOSI は多目的 I/O で、 FOE_B とマルチプレクスされます。

FS[2:0] は INIT_B の立ち上がりエッジで読み込まれる多目的 I/O で D[2:0] とマルチプレク

スされます。

• FCS_B、 MOSI、 D_IN の内部プルアップ抵抗を有効にしてください。

• SPI フラッシュには、 Write Protect や Hold などの追加ピンがあり、これらは FPGA コンフィ

ギュレーションでは使用されません (読み出しのみ)。 SPI ベンダーの仕様に従って適切に接続

する必要があります。

• HSWAPEN は未接続のままか High に接続され、 FCS_B および MOSI にはプルアップ抵抗が

必要です。

• HSWAPEN が Low の場合、 FCS_B および MOSI にはコンフィギュレーション中、弱い内部

プルアップ抵抗が付きます。コンフィギュレーション後、これらのピンはユーザーモードで

I/O により制御するか、制約を使用して弱いプルアップ抵抗を有効にします。

• HSWAPEN は、プルアップ抵抗が有効または無効になるよう接続してください。

• CCLK には、常に弱い内部プルアップ抵抗が付いています。CCLK 周波数は BitGen の ConfigRateオプションを使用して調整可能です。

• DONE のアクティブドライバを有効にするには、 BitGen の DriveDONE オプションを有効に


• スタートアップ時に、DCI の一致または DCM のロックまで DONE の解放を待機させる場合、

スタートアップの Wait 条件が満たされて DONE が解放されるまで、FPGA はデータ送信を継

続します。マルチブートコンフィギュレーションに関する考慮事項は、第 8 章の「マルチブー

トビットストリーム間のパディング」を参照してください。

表 2-7 で、 SPI コンフィギュレーションインターフェイスのピンについて説明します。

図 2-20 : Virtex-5 SPI コンフィギュレーションインターフェイス

Virtex-5 FPGA

INIT_BPROGRAM_B DONE

DOUT

MOSIFCS_B

CCLK

HSWAPEN

SPI

CLKCS_B

DODID_IN

M[2:0]FS[2:0]

UG191_c2_23_0724

SPI

4.7 kΩ

330Ω




表 2-7 : Virtex-5 SPI コンフィギュレーションインターフェイスのピン


多目的説明

M[2:0] 入力専用モードピン。 SPI モードでは 001 です。

HSWAPEN 入力専用コンフィギュレーション中、I/O (バンク 0 の専用 I/O を除く ) のプルアップを制御します。弱いプ

ルアップ抵抗が付いています。

0 = コンフィギュレーション中、プルアップ

1 = コンフィギュレーション中、トライステート

DOUT トライ

ステート出力

専用シリアルデイジーチェーンコンフィギュレー

ションで使用します。

DONE 双方向、


または

アクティブ

専用コンフィギュレーションの完了を示すアクティブ High の信号。



INIT_B 入力または

出力、


専用モードピンが読み込まれる前は入力で、 Low に保持することでコンフィギュレーションを遅延で

きます。モードピンが読み込まれた後は、オー

プンドレインのアクティブ Low 出力となり、コ

ンフィギュレーション中の CRC エラーの有無を

示します。

0 = CRC エラー


SEU 検出ファンクションが有効の場合、リード

バック CRC エラーが検出されると Low に駆動さ

れます (オプション)。


FS[2:0] 入力多目的 SPI バリアントセレクトピンで、 INIT_B の立ち

上がりエッジで読み込まれます。 DATA[2:0] ピンとマルチプレクスされます。

CCLK 出力専用 SPI へのコンフィギュレーションクロック出力。

FCS_B 出力多目的アクティブ Low のチップセレクト出力で、

CCLK の立ち下がりエッジで出力されます。



UG191 (v3.5) 2008 年 10 月 29 日


表 2-8 に、 FS[2:0] の設定に応じた SPI 読み出しコマンドを示します。

MOSI 出力多目的 FPGA シリアルデータ出力で、 CCLK の立ち下

がりエッジで出力されます。 FOE_B とマルチプ

レクスされます。

D_IN 入力専用 SPI から FPGA へのシリアルデータ入力で、

CCLK の立ち上がりエッジで読み込まれます。

RCMD[7:0] 入力多目的 FS[2:0] = 001 の場合の SPI 読み出しコマンドの

ストラッピング入力 (ADDR[7:0] とマルチプレク

ス)。 SPI 読み出しコマンドのストラッピングに

使用されるときは、 INIT_B の立ち上がりエッジ

で読み込まれます。

表 2-8 : Virtex-5 SPI 読み出しコマンドのバリアントセレクト

FS[2:0] SPI 読み出しコマンドコメント

000 0xFF

001 RCMD[7:0] ADDR[7:0] に入力される RCMD[7:0] は、 M[2:0] および FS[2:0] と共に INIT_B の立ち上がりエッジで読み込まれま

す。 RCMD[7:0] は、ここでサポートされていない SPI 読み出

しコマンドをサポートするためにも使用できます。 FS[2:0] および RCMD[7:0] のタイミング要件は M[2:0] と同じです。

010 0x52

011 予約済み

100 0x55

101 0x03

110 0xE8

111 0x0B

表 2-7 : Virtex-5 SPI コンフィギュレーションインターフェイスのピン (続き)


多目的説明




図 2-21 に、 Virtex-5 SPI フラッシュのタイミングを示します。


• DONE ピンが High になると、 Virtex-5 FPGA でビットストリームの取り込みが停止します。

FCS_B および MOSI は、ユーザー I/O として使用できます。

• FCS_B は、コンフィギュレーション後はユーザーロジックで制御するか、制約を使用してプ

ルアップ抵抗を有効にします。

サポートされる SPI フラッシュデバイスは、『Spartan-3 Generation Configuration User Guide』(UG332) の「Choosing a Compatible SPI Serial Flash」 (互換性のある SPI シリアル Flash の選択)セクションを参照してください。

SPI のプログラムの詳細は、アプリケーションノート XAPP951 『Configuring Xilinx FPGAs withSPI Serial Flash』を参照してください。

パワーオンシーケンスに関する注意事項

電源を投入すると、 FPGA でコンフィギュレーションが自動的に開始します。 FPGA がマスタ SPIコンフィギュレーションモードの場合、FCS_B が Low にアサートされて SPI フラッシュが選択さ

れ、読み出しコマンドが SPI フラッシュに駆動されます。 FCS_B が Low にアサートされ、読み出

しコマンドが送信される前に、 SPI フラッシュがコマンドを受信できる状態になっているようにす


FPGA と SPI フラッシュには異なる電源レールから電源を供給でき、また同じ電源が使用されてい

る場合でも異なる立ち上がり地点で応答することがあるので、FPGA と SPI フラッシュのパワーオ

ンシーケンスおよび電源の立ち上がりに注意する必要があります。パワーオンシーケンスまたは

電源の立ち上がりによって、 FPGA が SPI フラッシュの前に、または SPI フラッシュが FPGA の前に操作可能な状態になります。また、一部の SPI フラッシュデバイスでは小時間 (電源投入か

ら数ミリ秒) が設定されており、この間デバイスを選択しないようにする必要があります。電源の

図 2-21 : Virtex-5 SPI フラッシュのタイミング

PROGRAM_B

INIT_B

M[2:0]

FS[2:0]

CCLK

FCS_B

MOSI

D_IN (Normal Read)

D_IN (Fast Read)

DONE

Configuration Mode User Mode

UG191_c2_24_072407

001

8-BitRead CMD

24-BitAddress

Bitstream Data

8 CCLKs

Bitstream Data

… … … …


http://japan.xilinx.com/support/documentation/spartan-3_user_guides.htm

http://japan.xilinx.com/support/documentation/configuration_proms_application_notes.htm


UG191 (v3.5) 2008 年 10 月 29 日


立ち上がりがほぼ同時であるほとんどのシステムでは、FPGA のパワーオンリセット時間 (TPOR)を使用して FPGA のコンフィギュレーションの開始を遅らせ、FPGA のコンフィギュレーションが

開始する前に SPI フラッシュの準備が完了するようにできます。システムデザインでは、パワーオ

ンシーケンス、電源の立ち上がり、 FPGA パワーオンリセットのタイミング、および SPI フラッ

シュの電源投入のタイミングが、FPGA コンフィギュレーションの開始と SPI フラッシュの準備が

完了するタイミングの関係にどのように影響するかを考慮する必要があります。 Virtex-5 FPGA の電源要件およびタイミングは、データシート DS202 『Virtex-5 FPGA Data Sheet: DC and SwitchingCharacteristics』を参照してください。 SPI フラッシュの電源投入のタイミング要件は、 SPI フラッ

シュのデータシートを参照してください。

次のシステム設計手法を使用すると、 FPGA コンフィギュレーションが開始する前に SPI フラッ

シュでコマンドを受信する準備が完了していることを確実にできます。

• FPGA コンフィギュレーションが開始する前に SPI フラッシュに電源が投入されているよう

に、電源投入シーケンスを制御する。

• 電源投入時から FPGA の PROGRAM_B ピンを Low に保持して FPGA コンフィギュレー

ションの開始を遅らせ、 SPI フラッシュに電源が投入されてコマンドを受信できる準備ができ

てから PROGRAM_B ピンを High にする。

• 電源投入時から FPGA の INIT_B ピンを Low に保持して FPGA コンフィギュレーションの

開始を遅らせ、SPI フラッシュでコマンドを受信できる準備ができてから INIT_B ピンを Highにする。

SPI フラッシュを使用した FPGA のコンフィギュレーション方法および iMPACT ソフトウェアを

使用してインシステム SPI プログラムを実行する方法は、アプリケーションノート XAPP951『Configuring Xilinx FPGAs with SPI Serial Flash』を参照してください。

SPI シリアルデイジーチェーン

シリアルデイジーチェーンアプリケーションでは、初のデバイスを SPI モードに設定し、すべ

ての下位デバイスをスレーブシリアルモードに設定できます。この場合、すべてのコンフィギュ

レーションビットストリームは、 1 つの SPI デバイス内部に格納可能です。マスタおよびスレーブ

デイジーチェーンのビットストリーム形式は、完全に同一です。詳細は、「シリアルデイジーチェー

ン」を参照してください。

BPI (Byte Peripheral Interface) パラレルフラッシュモード

図 2-22 に示すように、 BPI-Up (M[2:0]=010) または BPI-Down (M[2:0] = 011) モードでは、業界

標準のパラレル NOR フラッシュ PROM を使用して Virtex-5 FPGA をコンフィギュレーションで

きます。 FPGA は大 26 個のアドレスラインを駆動して、接続されたパラレルフラッシュにアク

セスします。コンフィギュレーションでは、 FPGA でアドレスバスを駆動し、フラッシュ PROMでビットストリームデータを駆動して FPGA へ入力する非同期読み出しモードのみが使用されま

す。サポートされているバス幅は x8 および x16 です。「バス幅の自動検出」で説明したように、バ

ス幅は自動的に検出されます。

ザイリンクスが提供する BPI 準拠のフラッシュデバイスは、データシート DS617 『Platform FlashXL High-Density Configuration and Storage Device』を参照してください。






BPI (Byte Peripheral Interface) パラレルフラッシュモードR

BPI モードのとき、 CCLK 出力は BPI フラッシュデバイスに接続されていませんが、フラッシュ

データは CCLK の立ち上がりエッジで読み込まれます。 BPI モードでは CCLK 出力が駆動されて

いるので、その他のマスタモードと同様パラレル終端が必要です。詳細は、 79 ページの「コンフィ

ギュレーションクロック (CCLK) のボードレイアウト」を参照してください。 BPI に関連するタ

イミングパラメータは、 CCLK を基準としています。 Virtex-5 BPI モードでは、非同期のページ

モード読み出しがサポートされ、CCLK 周波数を増加させることが可能です。詳細は、78 ページの

「ページモードのサポート」を参照してください。

BPI-Up モードの場合、アドレスは 0 から開始し、 DONE ピンがアサートされるまで 1 ずつ増加し

ます。アドレスが大値 (26’h3FFFFFF) に達したときにコンフィギュレーションが完了していな

い (DONE がアサートされていない) 場合、ステータスレジスタでエラーフラグがアサートされ、

フォールバックリコンフィギュレーションが開始します。詳細は、 159 ページの「フォールバック

マルチブート」を参照してください。

BPI-Down モードの場合、アドレスは 26’h3FFFFFF から開始し、 DONE ピンがアサートされるま

で 1 ずつ減少します。アドレスが小値 (26’h0) に達し、かつコンフィギュレーションが完了して

いない (DONE がアサートされていない) とき、ステータスレジスタでエラーがフラグされ、フォー

ルバックリコンフィギュレーションが開始します。詳細は、 159 ページの「フォールバックマルチ

ブート」を参照してください。

次は、図 2-22 に関する追加のメモです。

• BPI-Up モードでは M[2:0] = 010、 BPI-Down モードでは M[2:0]=011 です。

• 図 2-22 は、 x16 BPI インターフェイスを示します。 x8 BPI インターフェイスでは、 D[7:0] のみが使用されます。詳細は、「バス幅の自動検出」を参照してください。

• データピンへのビットストリームの送信では、 SelectMAP モードと同じビットスワップ規則

が使用されます。詳細は、「パラレルバスのビット順」を参照してください。

• フラッシュプログラムが不要な場合は、DONE を FCS_B に、FOE_B を Low に、FWE_B をHigh に接続可能です。

図 2-22 : Virtex-5 BPI コンフィギュレーションインターフェイス

Virtex-5 FPGA

INIT_BPROGRAM_B

DONE

RS[1:0]

ADDR[25:0]FWE_BFOE_B

HSWAPEN

BPI Flash

OE_BWE_B

D[15:0]ADDR[25:0]D[15:0]

M[2:0]FCS_B CS_B

CCLK

UG191_c2_25_061108

4.7 kΩ 330Ω

BPI LSB A0

LSB



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• CCLK はフラッシュには接続されませんが、コンフィギュレーション中にフラッシュの読み出

しデータの読み込みに使用されます。すべてのタイミングは CCLK を基準としています。

CCLK ピンを駆動したり、 High または Low に接続しないでください。

• 図 2-22 に示すように、 RS[1:0] ピンは未接続です。これらの出力ピンは、マルチブートコン

フィギュレーションにのみ必要です。詳細は、第 8 章「リコンフィギュレーションおよびマル

チブート」を参照してください。

• HSWAPEN は、プルアップ抵抗が有効または無効になるよう接続してください。

• HSWAPEN を未接続または High に固定した場合、 FCS_B にプルアップ抵抗が必要です。

• HSWAPEN を Low に固定した場合、コンフィギュレーション中 FCB_B、 FOE_B、 FWE_B、

およびアドレスピンに弱い内部抵抗が付きます。コンフィギュレーション後、 FCS_B はユー

ザーモードで I/O により制御するか、または制約を使用して弱いプルアップ抵抗を有効します。

• DONE を有効にするには、 BitGen の DriveDONE オプションを有効にしてください。

• 161 ページの「マルチブートビットストリーム間のパディング」では、DCI の一致または DCMのロックまで待機する場合について説明しています。

• BPI モードで FPGA をデイジーチェーン接続する方法は、 57 ページの図 2-12 を参照してく

ださい。

• 特定のフラッシュデバイスの信号接続は、 BPI フラッシュベンダーのデータシートを参照し

てください。アドレスが正しく揃うようにするため、使用するバイト /ワードモードでのフラッ

シュファミリの LSB アドレスに注意する必要があります。すべてのフラッシュファミリで

A0 を LSB アドレスとして使用するわけではありません。

表 2-9 で、 BPI コンフィギュレーションインターフェイスのピンについて説明します。

FPGA が再プログラムされる場合、または BPI フラッシュからのコンフィギュレーション中に

フォールバックされる場合は、 INIT ピンを BPI のリセットに接続して BPI を既知のステートに設

定できます。

表 2-9 : Virtex-5 BPI コンフィギュレーションインターフェイスで使用されるピン


多目的説明

M[2:0] 入力専用 BPI モードを指定するモードピン。

010 = BPI-Up モード

011 = BPI-Down モード

HSWAPEN 入力専用コンフィギュレーション中、 I/O (バンク 0 の専用 I/O を除く ) のプルアップ抵抗を制御します。弱いプルアップ抵抗が付いています。

0 = コンフィギュレーション中、プルアップ

1 = コンフィギュレーション中、トライステート

DONE 双方向、


または

アクティブ

専用コンフィギュレーションの完了を示すアクティブ High の信号。






INIT_B 入力または出力、

オープンドレイン専用モードピンが読み込まれる前は入力で、 Low に保持することでコン

フィギュレーションを遅延できます。モードピンが読み込まれた後

は、オープンドレインのアクティブ Low 出力となり、コンフィギュ

レーション中の CRC エラーの有無を示します。

0 = CRC エラー


SEU 検出ファンクションが有効の場合、リードバック CRC エラーが

検出されると Low に駆動されます (オプション)。


CCLK 出力専用コンフィギュレーションクロック出力。 BPI フラッシュには直接接続

されませんが、内部でアドレスを生成およびデータを読み込むために

使用されます。

FCS_B 出力多目的アクティブ Low のフラッシュチップセレクト出力。コンフィギュ

レーション中は Low、コンフィギュレーション後はトライステートに

駆動されます。コンフィギュレーション中は弱いプルアップ抵抗が付

き、コンフィギュレーション後はデフォルトで弱いプルダウン抵抗が

付きます。

FOE_B 出力多目的アクティブ Low のフラッシュ出力イネーブル。コンフィギュレーショ

ン中は Low、コンフィギュレーション後はトライステートに駆動され

ます。コンフィギュレーション中は弱いプルアップ抵抗が付き、コン

フィギュレーション後はデフォルトで弱いプルダウン抵抗が付きます。

FWE_B 出力多目的アクティブ Low のフラッシュライトイネーブル。コンフィギュレー

ション中は High、コンフィギュレーション後はトライステートに駆動

されます。コンフィギュレーション中は弱いプルアップ抵抗が付き、

コンフィギュレーション後はデフォルトで弱いプルダウン抵抗が付き

ます。

ADDR[25:0] 出力多目的アドレス出力。 I/O バンクの位置は、20 ページの表 1-2 を参照してくだ

さい。

D[15:0] 入力多目的データ入力で、 FPGA の CCLK の立ち上がりエッジで読み込まれま

す。 I/O バンクの位置は、 20 ページの表 1-2 を参照してください。

表 2-9 : Virtex-5 BPI コンフィギュレーションインターフェイスで使用されるピン (続き)


多目的説明



UG191 (v3.5) 2008 年 10 月 29 日


図 2-23 に、 BPI-Up コンフィギュレーションの波形を示します。


• CCLK は BPI モードでは出力です。 BPI フラッシュには CCLK は必要ありませんが、Virtex-5FPGA では CCLK の立ち上がりエッジで D[max:0] ピンが読み込まれます。

• DONE ピンが High になると、 Virtex-5 FPGA でビットストリームの取り込みが停止します。

• 多目的コンフィギュレーション I/O は、GTS_cycle 後にユーザーモードに切り替わります。これは、デフォルトでは DONE が High になってから 1 サイクル後です。

• M は 7 または 15 です。

RS[1:0] 出力多目的リビジョンセレクトピン。一般的なビットストリームが 1 つのアプリ

ケーションでは使用されません。

HSWAP ピンによりプルアップがイネーブルになっている場合は、ト

ライステートで、初期コンフィギュレーション中弱いプルアップ抵抗

でプルアップされます。プルアップがディスエーブルの場合は、弱い

外部プルアップ抵抗が必要です (電源投入後、または PROGRAM_B のアサート後) 。コンフィギュレーションエラーが検出されると Low に駆動され、フォールバックビットストリームが読み込まれます。ビットストリームまたは ICAP を使用したユーザー制御も可能です。詳細は、 159 ページの「フォールバックマルチブート」を参照してくだ

さい。

CSO_B 出力多目的パラレルデイジーチェーンのアクティブ Low チップセレクト出力。 FPGA が 1 つのアプリケーションでは使用されません。

表 2-9 : Virtex-5 BPI コンフィギュレーションインターフェイスで使用されるピン (続き)


多目的説明

図 2-23 : Virtex-5 BPI-Up コンフィギュレーションの波形

10

CCLK

INIT_B

FCS_B

FOE_B

FWE_B

ADDR[25:0]

D[M:0]

DONE

2 3 n

DnD3D2D1D0

UG191_c2_26_011708




• FCS_B、 FOE_B、および FWE_B には、コンフィギュレーション後、 I/O 制約または外部プル

アップ抵抗を使用して弱いプルアップ抵抗を付ける必要があります。

• BPI-Up の初のアドレス 0 は、内部レイテンシにより複数サイクル間継続します。

パワーオンシーケンスに関する注意事項

電源を投入すると、 FPGA でコンフィギュレーションが自動的に開始します。 FPGA がマスタ BPIコンフィギュレーションモードの場合、FCS_B が Low にアサートされ、アドレスのシーケンスが

駆動されて BPI フラッシュのビットストリームが読み出されます。BPI フラッシュで保存されてい

るビットストリームが正しく出力されるようにするため、 FCS_B が Low にアサートされ、初の

アドレスが送信される前に、 BPI フラッシュで非同期読み出しの準備が完了するようにする必要が

あります。

FPGA と BPI フラッシュには異なる電源レールから電源を供給でき、また同じ電源が使用されてい

る場合でも異なる立ち上がり地点で応答することがあるので、FPGA と BPI フラッシュのパワーオ

ンシーケンスまたは電源の立ち上がりに注意する必要があります。パワーオンシーケンスまたは

電源の立ち上がりによって、 FPGA が BPI フラッシュの前に、または BPI フラッシュが FPGA の前に操作可能な状態になります。電源の立ち上がりがほぼ同時であるほとんどのシステムでは、

FPGA のパワーオンリセット時間 (TPOR) を使用して FPGA のコンフィギュレーションの開始を

遅らせ、FPGA のコンフィギュレーションが開始する前に BPI フラッシュの準備が完了するように

できます。システムデザインでは、パワーオンシーケンス、電源の立ち上がり、 FPGA パワーオ

ンリセット時間、および BPI フラッシュのパワーオンリセット時間が、 FPGA コンフィギュレー

ションの開始と BPI フラッシュで非同期読み出しの準備が完了するタイミングの関係にどのよう

に影響するかを考慮する必要があります。 Virtex-5 FPGA の電源要件およびタイミングは、データ

シート DS202 『Virtex-5 FPGA Data Sheet: DC and Switching Characteristics』を参照してくださ

い。 BPI フラッシュの電源要件とタイミングは、データシート DS617 『Platform Flash XL High-Density Configuration and Storage Device』を参照してください。

次のシステム設計手法を使用すると、 FPGA コンフィギュレーションが開始する前に BPI フラッ

シュで非同期読み出しの準備が完了していることを確実にできます。

• FPGA コンフィギュレーションが開始する前に BPI フラッシュに電源が投入されているよう

に、電源投入シーケンスを制御する。

• 電源投入時から FPGA の PROGRAM_B ピンを Low に保持して FPGA コンフィギュレー

ションの開始を遅らせ、 BPI フラッシュに電源が投入されて非同期読み出しの準備ができてか

ら PROGRAM_B ピンを High にする。

• 電源投入時から FPGA の INIT_B ピンを Low に保持して FPGA コンフィギュレーションの

開始を遅らせ、 BPI フラッシュで非同期読み出しの準備ができてから INIT_B ピンを High にする。

詳細は、『Spartan-3 Generation Configuration User Guide』 (UG332) に含まれる「Master BPI Mode」の章の「Power-On Precautions if 3.3V Supply is Last in Sequence」セクションを参照してください。






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ページモードのサポート

多数の NOR フラッシュデバイスで、非同期のページ読み出しがサポートされています。通常、ペー

ジへの初回のアクセスにも長時間かかり (～100ns)、2 回目以降は同じページにアクセスするのに

要する時間が初回より短くなります (～25ns)。 Virtex-5 デバイスでページ読み出し機能および

CCLK の大周波数を活用するには、次のパラメータをビットストリームでプログラムします。

• ページサイズ : 1 (デフォルト )、 4、または 8 に設定可能

フラッシュの実際のページサイズが 8 より大きい場合は、効率を大にするため、値を 8 に設

定してください。

• 初回アクセスの CCLK サイクル : 1 (デフォルト )、 2、 3、または 4 に設定可能

ページサイズが 1 のときは 1 に設定する必要があります。

• CCLK 周波数

ページモード動作のシーケンスは、 Virtex-5 ビットストリームで制御されます (表 6-15 を参照)。FPGA がリセットされると、デフォルトでページサイズが 1、初回アクセスの CCLK サイクルが

1 となり、マスタ CCLK はも低いデフォルト周波数で動作します。 COR0 レジスタにはマスタ

CCLK の周波数制御用ビットが含まれ (127 ページの「コンフィギュレーションオプションレジス

タ 0 (COR0)」を参照)、 COR1 レジスタには BPI フラッシュページモード制御用ビットが含まれ

ます (130 ページの「コンフィギュレーションオプションレジスタ 1 (COR1)」を参照)。 COR1 レジスタがプログラムされると、図 2-24 に示すように、 BPI アドレスタイミングがページの境界で

切り替わります。 SWITCH コマンドが受信されると、マスタ CCLK はユーザーが指定した周波数

に切り替わり、その周波数で残りのコンフィギュレーションが読み込まれます。

BitGen オプションの詳細は、『開発システムリファレンスガイド』の「BitGen」を参照してくだ

さい。


• 図 2-24 は、ページサイズが 4、初回アクセスの CCLK サイクルが 2 の BPI-Up モードの波形

を示します。

• M は 7 または 15 です。

• BPI-Down モードの場合、ページサイズ 4 で ADDR[1:0]= 2’b11 のとき、 ADDR[25:0] バス

は必要な CCLK サイクルに対応するよう拡張されます。

図 2-24 : BPI-Up モードの波形 (ページサイズ = 4、初回アクセスの CCLK サイクル = 2)

CCLK

FCS_B

FOE_B

FWE_B

ADDR[2:0]

D[M:0]

UG191_c2_27_050406

107 2 3 54 76

D1D0

CCLK=2

D2 D3 D5D4 D7D6

PAGE_SIZE=4 PAGE_SIZE=4

CCLK=2



コンフィギュレーションクロック (CCLK) のボードレイアウトR

サポートされる BPI フラッシュデバイスは、『Spartan-3 Generation Configuration User Guide』(UG332) の「Compatible Parallel NOR Flash Families」セクションを参照してください。これらに

加え、 16 ビット Intel P30/P33 もサポートされています。その他の 16 ビットフラッシュデバイス

も、 Virtex-5 BPI インターフェイスと互換性があります。 BPI フラッシュデバイスの間接的なプロ

グラムについては、アプリケーションノート XAPP973 『Indirect Programming of BPI PROMswith Virtex-5 FPGAs』を参照してください。

コンフィギュレーションクロック (CCLK) のボードレイアウト

Virtex-5 FPGA のコンフィギュレーション I/O は、LVCMOS Fast スルーレートの 12mA 規格を採

用しています。この I/O 規格のエッジレートは高速で、高いコンフィギュレーション周波数をサ

ポートします。これには、シグナルインテグリティを向上させるために PCB トレース配線および

終端接続を適切に行う必要があります。

メモ : マスタモードでは、 CCLK ピンが Virtex-5 コンフィギュレーションロジックのクロック

ソースです。ダブルクロッキングを回避するため、 CCLK 出力で反射が発生しないようにする必要

があります。

次の基本的なガイドラインに従ってください。

• CCLK ネットを 50Ω の制御インピーダンス伝送ラインとして配線する。

• CCLK ネットは分岐させずに配線する。図 2-28 に示すようなスタートポロジは使用しないで

ください。

• スタブが必要な場合は、 8mm (0.3 インチ) 未満のものを使用する。

• CCLK 伝送ラインの両端は、VCCO に 100Ω、 GND に 100Ω を使用して並列終端する (VCCO/2と同等のテブナン終端、トレーニングの特性インピーダンスは 50Ω であると想定)。

マスタ FPGA デバイスの CCLK を含む各 CLK 入力および出力でのグリッチをチェックするため、

IBIS シミュレータ (HyperLynx など) を使用して CCLK の分配をシミュレーションすることを推

奨します。

図 2-25 から図 2-27 に、 CCLK 分配の推奨トポロジを示します。

図 2-25 は、 CCLK ドライバ (FPGA マスタ) および CCLK レシーバ (PROM または FPGA スレー

ブ) が 1 つずつの基本的なポイントツーポイントトポロジです。

図 2-25 : Point-to-Point : CCLK 出力および CCLK 入力

CCLK = FPGACCLK = PROM FPGA

CCLK

UG191_c2_05_072407

Z0 (50Ω)

CCLK

Z0 (50Ω

)

2 x Z0 (100W)

2 x Z0 (100W)

VCCO_0





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図 2-26 は、 1 つの CCLK ドライバおよび 2 つの CCLK レシーバの基本的なマルチドロップフラ

イバイトポロジです。 CCLK 入力 1 のスタブの長さには制約があります。

図 2-27 は、 1 つの CCLK ドライバおよび 3 つ以上の CCLK レシーバ (この例では 4 つ) のマルチ

ドロップフライバイトポロジです。入力 4 を除くすべての CCLK 入力のスタブの長さに制約があ

ります。

図 2-26 : マルチドロップ： 1 つの CCLK 出力および 2 つの CCLK 入力

CCLKOutput

Z0 (50Ω)

CCLKInput 2

Z0 (50Ω

)

CCLKInput 1

Z0 (50Ω

)

2 x Z0 (100Ω)

2 x Z0 (100Ω)

VCCO_0

Z0 (50Ω)

length < 8 mm

UG191_c2_06_072407

図 2-27 : マルチドロップ： 1 つの CCLK 出力および 3 つ以上の CCLK 入力

CCLK Output

Z0 (50Ω)

CCLK Input 4

Z0 (50Ω

)

2 x Z0 (100Ω)

2 x Z0 (100Ω)

VCCO_0

Z0 (50Ω)

Z0 (50Ω

)

CCLK Input 2

length < 8 m

m

Z0 (50Ω)

Z0 (50Ω

)

CCLK Input 3

length < 8 m

m

Z0 (50Ω)

Z0 (50Ω

)

CCLK Input 1

length < 8 m

m

UG191_c2_07_041106



コンフィギュレーションクロック (CCLK) のボードレイアウトR

図 2-28 は、伝送ラインが複数の CCLK 入力に分岐しているスタートポロジです。分岐点でイン

ピーダンスの不連続が生じるため、このトポロジは推奨されません。

図 2-28 : 推奨されていないスタートポロジ : 1 つの CCLK 出力および 2 つの CCLK 入力

CCLK

UG191_c2_08_070507

Z0

Z0

CCLK 1

Z0

CCLK 2



UG191 (v3.5) 2008 年 10 月 29 日




R

第 3 章

バウンダリスキャンおよび JTAG コンフィギュレーション

概要

Virtex®-5 デバイスは、IEEE 1149.1 および IEEE 1532 規格をサポートします。 IEEE 1532 は、IEEE1149.1 に基づいて作成されたインシステムコンフィギュレーション (ISC) 用の規格です。 JTAGは Joint Test Action Group の略で、この規格を制定した委員会のグループ名です。この規格は、各

コンポーネントとそれらの接続のテストをボードレベルで行なうためのものです。 IEEE 1149.1Test Access Port and Boundary-Scan Architecture は、通常 JTAG 呼ばれています。多層 PC ボード

が高密度になり、より高度なボード表面実装技術が使用されるようになるにつれ、バウンダリスキャンテストは重要なデバッグ用の規格として広く使用されるようになってきています。

バウンダリスキャン回路が組み込まれているデバイスでは、 I/O ピンにデータを送信して、ボード

レベルでデバイス間の接続をテストできます。この回路では、デバイス内に信号を送信することに

より、デバイス特定の動作をテストすることも可能です。これらのテストは、通常、ボードおよび

デバイスレベルで断線やショートを検知するために実施されます。

バウンダリスキャンは、テスト用に使用するだけではなく、ユーザー定義の命令をデバイスに組み

込んで柔軟性を持たせるために使用することもできます。コンフィギレーションや検証などの特定

ベンダー向けの命令の追加により、バウンダリスキャンのテストおよびその機能の使用率は高まっ

ています。

JTAG コンフィギュレーション/リードバック

完全な初期コンフィギュレーションまたはリコンフィギュレーション

1. JPROGRAM 命令を JTAG 命令レジスタ (IR) に読み込みます。

2. CFG_IN 命令を使用して命令レジスタの読み込み/キャプチャをループさせ、INIT_COMPLETE(IR キャプチャのビット 4) のキャプチャ値が 1 になるのを待ちます。

3. Shift-DR に移行し、新しいビットストリームを読み込みます。

4. Test-Logic-Reset (TLR) ステートに移行します。

5. JSTART 命令を JTAG IR に読み込みます。

6. Run-Test-Idle (RTI) に移行します。

7. TCK にクロックを 12 サイクル分供給します。

8. CFG_IN 命令を JTAG IR に読み込みます。



UG191 (v3.5) 2008 年 10 月 29 日

第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーションR

9. Shift-DR に移行し、ビットストリームの次の部分を読み込んでコンフィギュレーション STATUSレジスタを読み出します。

1111 1111 1111 1111 1111 1111 1111 1111 // Dummy word 1010 1010 1001 1001 0101 0101 0110 0110 // SYNCHWORD 0010 0000 0000 0000 0000 0000 0000 0000 // NO-OP0010 1000 0000 0000 1110 0000 0000 0001 // Type 1 header: Read 1 word

// from STAT0000 0000 0000 0000 0000 0000 0000 0000 // flush pipeline

10. CFG_OUT 命令を JTAG IR に読み込みます。

11. Shift-DR に移行し、 STAT レジスタデータをシフト出力します。 crc_error (ビット 0) が 0、release_done (ビット 13) が 1 であることを確認します。

12. TLR に移行します。

パーシャルリコンフィギュレーション


2. Shift-DR に移行し、ビットストリームの次の部分を読み込んで CRC_ERROR 信号をクリアし

ます。

1111 1111 1111 1111 1111 1111 1111 1111 // Dummy word 1010 1010 1001 1001 0101 0101 0110 0110 // SYNCHWORD 0010 0000 0000 0000 0000 0000 0000 0000 // NO-OP0011 0000 0000 0000 1000 0000 0000 0001 // Write 1 word to CMD reg 0000 0000 0000 0000 0000 0000 0000 0111 // RCRC command0010 0000 0000 0000 0000 0000 0000 0000 // NO-OP0000 0000 0000 0000 0000 0000 0000 0000 // flush pipeline

3. JSHUTDWN 命令を JTAG IR に読み込みます。


5. TCK にクロックを 12 サイクル分供給し、シャットダウンシーケンスを送信します (GTS_CFGをアサートし、 GWE および DONE をディアサート )。

6. CFG_IN 命令を読み込みます。

7. Shift-DR に移行し、ビットストリームの次の部分を読み込んで GHIGH_B 信号をアサートし

ます。

1111 1111 1111 1111 1111 1111 1111 1111 // Dummy word 1010 1010 1001 1001 0101 0101 0110 0110 // SYNCHWORD 0010 0000 0000 0000 0000 0000 0000 0000 // NO-OP0011 0000 0000 0000 1000 0000 0000 0001 // Write 1 word to CMD reg 0000 0000 0000 0000 0000 0000 0000 1000 // AGHIGH command 0010 0000 0000 0000 0000 0000 0000 0000 // NO-OP

8. リコンフィギュレーションビットストリームを読み込みます。

9. TLR に移行します。



12. TCK にクロックを 12 サイクル分供給します。

13. Test-Logic-Reset (TLR) に移行します。



JTAG コンフィギュレーション/リードバックR

リードバック - タイプ 1 : ブロック RAM フレームなし


2. Shift-DR に移行し、ビットストリームの次の部分を読み込んで RCFG コマンドを CMD レジ

スタに書き込みます。

1111 1111 1111 1111 1111 1111 1111 1111 // Dummy word 1010 1010 1001 1001 0101 0101 0110 0110 // SYNCHWORD 0010 0000 0000 0000 0000 0000 0000 0000 // NO-OP0011 0000 0000 0000 1000 0000 0000 0001 // Write 1 word to CMD reg 0000 0000 0000 0000 0000 0000 0000 0100 // RCFG command 0011 0000 0000 0000 0010 0000 0000 0001 // Write 1 word to FAR 0000 0000 0000 0000 0000 0000 0000 0000 // Frame address: Top row 0/CLB

// Block Type/Column 0/Frame 0 0010 1000 0000 0000 0110 0000 0000 0000 // Type 1 header: Read FDRO0100 1bbb bbbb bbbb bbbb bbbb bbbb bbbb // Type 2 header: Readback

// wordcount (27 bits) - CLB// frames only

0000 0000 0000 0000 0000 0000 0000 0000 // Flush pipeline


4. Shift-DR に移行し、リードバックデータをシフト出力します。


リードバック - タイプ 2 : ブロック RAM フレームあり



ます。


3. JSHUTDWN 命令を JTAG IR に読み込みます。


5. シャットダウンシーケンスを送信します (GTS_CFG をアサートし、 GWE および DONE をディアサート )。


7. Shift-DR に移行し、ビットストリームの次の部分を読み込んで RCFG コマンドを CMD レジ

スタに書き込みます。

1111 1111 1111 1111 1111 1111 1111 1111 // Dummy word 1010 1010 1001 1001 0101 0101 0110 0110 // SYNCHWORD 0010 0000 0000 0000 0000 0000 0000 0000 // NO-OP0011 0000 0000 0000 1000 0000 0000 0001 // Write 1 word to CMD reg 0000 0000 0000 0000 0000 0000 0000 0100 // RCFG command 0011 0000 0000 0000 0010 0000 0000 0001 // Write 1 word to FAR 0000 0000 0000 0000 0000 0000 0000 0000 // Frame address: Top row 0/CLB

// Block Type/Column 0/Frame 0 0010 1000 0000 0000 0110 0000 0000 0000 // Type 1 header: Read FDRO0100 1bbb bbbb bbbb bbbb bbbb bbbb bbbb // Type 2 header: Readback



UG191 (v3.5) 2008 年 10 月 29 日


// wordcount (27 bits) - CLB// and Block RAM frames

0000 0000 0000 0000 0000 0000 0000 0000 // Flush pipeline


9. Shift-DR に移行し、リードバックデータをシフト出力します。




ます。




15. TCK にクロックを 12 サイクル分供給し、スタートアップシーケンスを送信します (GTS_CFGをディアサートし、 GWE および DONE をアサート )。


IEEE 1149.1 を使用した Virtex-5 デバイスのバウンダリスキャン

Virtex-5 ファミリは、 IEEE 1149.1 規格 (Test Access Port and Boundary-Scan Architecture) に完全

に準拠しており、 IEEE 1149.1 規格で定められている必須のエレメントをすべて備えています。これらのエレメントには、 TAP (テストアクセスポート )、 TAP コントローラ、命令レジスタ、命令

デコーダ、バウンダリスキャンレジスタ、バイパスレジスタなどがあります。また、Virtex-5 ファ

ミリは、この規格に準拠する 32 ビットの識別レジスタおよびコンフィギュレーションレジスタも

サポートします。次のセクションから、 Virtex-5 デバイスの JTAG アーキテクチャの詳細を説明し

ます。

LXT または SXT の製品検証の一部としてバウンダリスキャンを使用する場合は、すべての

GTP_DUAL タイルの電源ピン MGTAVCC にアナログ電源電圧を供給する必要があります。未使

用の GTP_DUAL タイルのアナログ電源電圧ピン MGTAVCC も、内部コアロジックの電源である

VCCINT に電力を供給する電源に接続する必要があります。

テストアクセスポート (TAP)Virtex-5 の TAP には、 IEEE で指定されている 4 つの必須専用ピン (表 3-1 を参照) があります。

図 3-1 には、標準的な JTAG アーキテクチャを示します。これら 3 つの入力ピンと 1 つの出力ピン

を使用して、1149.1 バウンダリスキャンの TAP コントローラを制御します。 TRST (テストリセッ

ト ) やイネーブルピンなどのオプション制御ピンは、他社製デバイス上で使用されることがありま

す。これらのオプションピンが他社製デバイスで駆動されている場合があるため、ザイリンクス製

デバイスを他社製デバイスと組み合わせて使用する際は、オプション制御ピンの信号に注意してく

ださい。

TAP コントローラは、 16 ステートのステートマシンです (図 3-2 を参照)。表 3-1 では、 IEEE 規格

で必要とされる 4 つのピンについて説明します。



IEEE 1149.1 を使用した Virtex-5 デバイスのバウンダリスキャンR

表 3-1 : Virtex-5 TAP コントローラピン

ピン説明

TDI Test Data In (テストデータ入力)。すべての JTAG 命令およびデータレジスタのシリアル入力。 TAP コントローラのステートおよび現在の命令によって、特定の操作において TDI ピンがデータを供給するレジスタが決定されます。ピンが駆動されていないときにロジック High にするため、TDI には内部プルアップ抵抗があります。 TDI のデータは、TCK の立ち上がりエッジで JTAG レジスタに供給されます。

TDO Test Data Out (テストデータ出力)。すべての JTAG 命令およびデータレジスタのシリアル出力。

TAP コントローラのステートおよび現在の命令によって、特定の操作において TDO ピンにデータを供給するレジスタ（命令またはデータ）が決定されます。 TDO のステートは TCK の立ち下がりエッジで変化し、命令またはデータをデバイスで送信している場合にのみアクティブになります。 TDO はアクティブドライバ出力です。

TMS Test Mode Select (テストモードセレクト )。 TCK の立ち上がりエッジで、 TAP コントローラのステートのシーケンスを決定します。

ピンが駆動されていないときにロジック High にするため、内部プルアップ抵抗があります。

TCK Test Clock (テストクロック )。 JTAG のテストクロックピン。

Virtex-5 デバイスの TAP コントローラと JTAG レジスタは、このクロックに同期して動作します。

メモ :

1. IEEE 規格で定められているように、 TMS および TDI ピンには内部プルアップ抵抗があります。これらの 50 ～ 150kΩ 内部プルアップ抵抗は、選択されているモードに関係なくアクティブです。



UG191 (v3.5) 2008 年 10 月 29 日


JTAG コンフィギュレーションモードでは、 JTAG 入力に VCCO_CFG を使用します。

図 3-1 : 標準的な JTAG アーキテクチャ

IEEE Standard 1149.1 Compliant Device

TMS

Instruction Register

Instruction Decoder

Bypass[1] Register

IDCODE[32] Register

Boundary-Scan[N] Register

Select DataRegister

Shift-IR/Shift-DR

Select Next State

TAP State Machine

TCK

TDI

TDO

I/O I/O I/O I/O

Test-Logic-Reset

Run-Test/Idle Select-DR

Capture-DR

Shift-DR

Exit1-DR

Pause-DR

Exit2-DR

Update-DR

0

0

0

0

0

0

0

0

1

1

1

11

1

1

Select-IR

Capture-IR

Shift-IR

Exit1-IR

Pause-IR

Exit2-IR

Update-IR

0

0

0

0

0

0

1

11

1

1

1

001 1

UG191_c3_01_041106




TAP コントローラ

図 3-2 に示すバウンダリスキャンタップコントローラは、 16 ステートの有限ステートマシンで

す。 4 つの TAP ピンで、データがどのように各レジスタにスキャンされるかを制御します。また、

TCK の立ち上がりエッジにおける TMS ピンの状態によって、ステートの遷移シーケンスが決定し

ます。主要なシーケンスは、データをデータレジスタにシフトするシーケンスと、命令を命令レジ

スタにシフトするシーケンスです。

ステート間の遷移は TCK の立ち上がりエッジでのみ発生し、各ステートには固有の名前が付いて

います。右側の 2 列には 7 個ずつのステートがあり、それぞれ命令パスとデータパスを示します。

データレジスタは名前の後に DR が付いているステートで動作し、命令レジスタは名前の後に

IR が付いているステートで動作します。それ以外は、ステートは同一です。

次に、各ステートの動作を示します。

Test-Logic-Reset :

すべてのテストロジックがディスエーブルになり、通常の IC 動作が可能になります。 TAP コント

ローラのステートマシンは、コントローラの初期ステートにかかわらず、TMS を High にして TCKのパルスを 5 回発生させることで Test-Logic-Reset ステートになるように設計されています。その

ため、テストリセットピン (TRST) はオプションです。

Run-Test-Idle :

特定の命令が存在する場合にのみ IC 内のテストロジックがアクティブになります。たとえば、命

令によりセルフテストがアクティブになった場合、このステートになったときにその命令が実行さ

れます。それ以外の場合は、 IC 内のテストロジックはアイドル状態になります。

Select-DR-Scan :

データパスステートまたは Select-IR-Scan ステートのどちらに遷移するかを制御します。

Select-IR-Scan :

命令パスに進むかどうかを制御します。命令パスに進まない場合は、コントローラは Test-Logic-Reset ステートに戻ることができます。

Capture-IR :

TCK の立ち上がりエッジで、命令レジスタに含まれるシフトレジスタバンクにより固定値のパ

ターンがパラレルに読み込まれます。下位 2 ビットは、常に 01 である必要があります。

Shift-IR :

命令レジスタが TDI と TDO の間に接続され、キャプチャされたパターンが TCK の立ち上がり

エッジでシフトされます。 TDI ピンにある命令も命令レジスタにシフトされます。

Exit1-IR :

Pause-IR ステートまたは Update-IR ステートのどちらに遷移するかを制御します。

Pause-IR :

命令レジスタでのシフトを一時的に停止します。

Exit2-DR :

Shift-IR ステートまたは Update-IR ステートのどちらに遷移するかを制御します。

Update-IR :

TCK の立ち下がりエッジで、命令レジスタに含まれる命令が命令レジスタのラッチバンクに格納

されます。この後、この命令が現在の命令となります。

Capture-DR :

TCK の立ち上がりエッジで、データが現在の命令で選択されたデータレジスタにパラレルに読み

込まれます。



UG191 (v3.5) 2008 年 10 月 29 日


Shift-Dr、 Exit1-DR、 Pause-DR、 Exit2-DR、 Update-DR : これらのステートは、命令パスの Shift-IR、 Exit1-IR、 Pause-IR、 Exit2-IR、および Update-IR ステートに対応しています。

Virtex-5 デバイスは、ザイリンクス特有のコマンドと必須となる IEEE 1149.1 コマンドをサポート

しています。EXTEST、INTEST、SAMPLE/PRELOAD、BYPASS、IDCODE、USERCODE、HIGHZ命令がすべて含まれます。TAP は、内部ユーザー定義レジスタ (USER1、USER2、USER3、USER4)およびデバイスのコンフィギュレーション/ リードバックもサポートします。

Virtex-5 のバウンダリスキャンモードは、選択したモードとは独立して動作し、選択されているそ

の他のモードより優先されます。したがって、バウンダリスキャンレジスタを使用するバウンダリ

スキャン命令 (SAMPLE/PRELOAD、 INTEST、および EXTEST) は、コンフィギュレーション中

は実行しないでください。 Virtex-5 デバイスのコンフィギュレーション前は、ユーザー定義の命令

以外の命令を使用できます。コンフィギュレーション後は、すべての命令を使用可能です。

JSTART および JSHUTDOWN は、 Virtex-5 のアーキテクチャおよびコンフィギュレーションフローでのみ使用される命令です。 Virtex-5 デバイスの場合、TAP コントローラは PROGRAM_B ピンではリセットされず、コントローラを TLR ステートにすることによってのみリセットできます。

TAP コントローラは、電源投入時にリセットされます。

EXTEST、 INTEST、および BYPASS のような標準バウンダリスキャン命令の詳細は、 IEEE 規格

を参照してください。

図 3-2 : バウンダリスキャンの TAP コントローラ

1

UG191_c3_02_050406

TEST-LOGIC-RESET

0 RUN-TEST/IDLE1

SELECT-DR-SCAN

0

1

0

CAPTURE-DR CAPTURE-IR

0

1

0

0SHIFT-DR SHIFT-IR

1

0

1

0

EXIT1-DR EXIT1-IR

0

1

0

PAUSE-DR PAUSE-IR

1

0

1

EXIT2-DR

1

EXIT2-IR

1

UPDATE-DR

1

UPDATE-IR

1 SELECT-IR-SCAN

0 1 0

0 0

1

1

0

TCKTMS




バウンダリスキャンアーキテクチャ

Virtex-5 デバイスのレジスタには、 IEEE 1149.1 規格で定められた必須のレジスタがすべて含まれ

ています。標準的なレジスタに加え、簡易テストや検証用のレジスタも備えています (表 3-2)。

バウンダリスキャンレジスタ

テストで使用される主なレジスタは、バウンダリスキャンレジスタです。バウンダリスキャンの

動作は、個々の IOB コンフィギュレーションから独立しています。各 IOB は、ボンディングされ

ているかされていないかに関わらず、トライステート制御を持つ双方向 IOB です。その後、 IOB はコンフィギュレーションされて、入力、出力、トライステートのいずれかとなるため、各 IOB に 3つのデータレジスタビットがあります (図 3-3 参照)。

データレジスタ (DR) の操作時、 DR は CAPTURE-DR ステート中にパラレルでデータを取得しま

す。取得されたデータは SHIFT-DR ステート中にシフト出力され、新しいデータが取得されます。

DR の各ビットに対してアップデートラッチが使用され、次の SHIFT-DR ステート中に入力データ

が保持されます。その後、UPDATE-DR ステート中 TCK が Low のときにデータがラッチされます。

TAP コントローラが UPDATE-DR ステートに移行すると、アップデートラッチはオープンになり

ます。 INTEST または EXTEST を実行する際には、これらのコマンドの実行前に適切なデータが

ラッチされていることを確認してください。通常は、 SAMPLE/PRELOAD 命令を使用して確認し

ます。

断線およびショートを検地するテストベクタの作成には、内部プルアップおよびプルダウン抵抗を

考慮してください。 HSWAPEN ピンを使用して、IOB のプルアップ抵抗を有効または無効にできま

す。図 3-3 に、 Virtex-5 のバウンダリスキャンアーキテクチャを示します。

表 3-2 : Virtex-5 JTAG レジスタ

レジスタ名レジスタ長説明

バウンダリスキャンレジスタ各 I/O に 3 ビット入力、出力、出力イネーブルの制御

および監視

命令レジスタ10 または 14 ビット

現在の OPCODE 命令を保持し、内部デ

バイスのステータスをキャプチャ

BYPASS レジスタ 1 ビットデバイスをバイパス

識別レジスタ 32 ビットデバイス ID を取得

JTAG コンフィギュレーションレジスタ

32 ビット

CFG_IN または CFG_OUT 命令を使用

中、コンフィギュレーションバスへの

アクセスを可能にする

USERCODE レジスタ 32 ビットユーザーがプログラム可能なコードを取得

ユーザー定義のレジスタ (USER1、 USER2、 USER3、USER4)

デザインにより

異なるデザインにより異なる



UG191 (v3.5) 2008 年 10 月 29 日


ビットシーケンスバウンダリスキャンレジスタ

このセクションに、TAP 以外の IOB の順序が記述されています。初に入力、次に出力、後にト

ライステート IOB 制御です。トライステート IOB 制御は、も TDO に近い位置に配置されていま

す。入力専用ピンは、入力ビットのみをバウンダリスキャンの I/O データレジスタに送ります。デバイスのビットシーケンスは、 Virtex-5 ファミリ用の BSDL (Boundary-Scan DescriptionLanguage) ファイルから取得できます。これらのファイルは、ザイリンクスのソフトウェアダウン

ロードページから入手可能です。ビットシーケンスはデザインに影響されることはなく、ビット数

および順序は常に同一です。

命令レジスタ

Virtex-5 デバイスの命令レジスタ (IR) は、命令スキャンシーケンス中は TDI と TDO の間に接続

されます。命令スキャンシーケンスの準備のため、命令レジスタに固定の命令キャプチャパター

ンがパラレルで読み込まれます。このパターンは、命令が TDI から命令レジスタへシフトするとき

に、 LSB から TDO にシフトします。

実行する処理を決定するため、 Virtex-5 のバウンダリスキャン命令セットに含まれる OPCODE が命令レジスタに読み込まれます。 IR 幅はデバイスサイズによって異なります。 Virtex-5 の LX、

LXT、 SXT、 FXT、および TXT プラットフォームデバイスの IR 幅は 10 ビットです。 FX100T、FX130T、および FX200T では、 PowerPC プロセッサが 2 つ含まれるので、 OPCODE は 14 ビット

です。上位 4 ビットまたは 8 ビットにより PowerPC 440 エンベデッドプロセッサがサポートされ

ます。 ISC デバイス用の新しい IEEE 1532 規格をサポートするため、命令コードの下位 4 ビットは

すべての Virtex-5 デバイスで同じ機能を実行します。 PPC JTAG 命令では、下位ビットは 100000(20h) に設定する必要があります。PPC440 JTAG のガイドラインは、『Embedded Processor Blockin Virtex-5 FPGAs Reference Guide』 (UG200) を参照してください。表 3-3 に、 Virtex-5 デバイス

で使用可能な命令を示します。

図 3-3 : Virtex-5 ファミリのバウンダリスキャンロジック

D Q

1

0

1x0100

1x0100

1x0100

D Q

D Q

1

0

1

0

D Q

LE

sd

sd

LE

D Q

sd

LE

D Q

TDI

IOB.I

INTEST

IOB.O

IOB.T

EXTEST

SHIFT CLOCK DATAREGISTER

TDO UPDATE INTEST is OR'd with EXTEST

UG191_c3_03_050406

http://japan.xilinx.com/support/documentation/user_guides/ug200.pdf




表 3-3 : Virtex-5 バウンダリスキャン命令

バウンダリスキャンコマンドバイナリコード

[9:0] 説明

EXTEST 1111000000 バウンダリスキャンの EXTEST をイネーブルにします。

SAMPLE 1111000001 バウンダリスキャンの SAMPLE をイネーブルにします。

USER1 1111000010 ユーザー定義レジスタ 1 にアクセスします。




CFG_OUT 1111000100 リードバック用にコンフィギュレーションバスにアクセスします。

CFG_IN 1111000101コンフィギュレーション用にコンフィギュレーションバスにアクセスし

ます。

INTEST 1111000111 バウンダリスキャンの INTEST をイネーブルにします。

USERCODE 1111001000 ユーザーコードのシフト出力をイネーブルにします。

IDCODE 1111001001 ID コードのシフト出力をイネーブルにします。

HIGHZ 1111001010出力ピンをトライステートにし、 BYPASS レジスタをイネーブルにし

ます。

JPROGRAM 1111001011 PROGRAM_B と同じで、同様の機能があります。

JSTART 1111001100 StartClk が TCK のとき、スタートアップシーケンスを送信します。

JSHUTDOWN 1111001101 シャットダウンシーケンスを送信します。

SYSMON 1111110111

JTAG を介してシステムモニタ DRP にアクセスします。詳細は、

『Virtex-5 System Monitor User Guide』 (UG192) の DRP インターフェイ

スに関するセクションを参照してください。

ISC_ENABLE 1111010000ISC コンフィギュレーションを開始します。完全なシャットダウンが実

行されます。

ISC_PROGRAM 1111010001 インシステムプログラムをイネーブルにします。

ISC_PROGRAM_SECURITY 1111010010セキュリティステータスのセキュアモードと非セキュアモードを切り

替えます。

ISC_NOOP 1111010100 操作は実行されません。

ISC_READ 1111010101IEEE 規格 1532 に準拠してデバイスのコンフィギュレーションデータ

およびバッテリバックアップ型 RAM (BBR) をリードバックします。

BBR には、 AES ビットストリーム暗号化用の暗号キーが保存されます。

ISC_DISABLE 1111010111ISC コンフィギュレーションを終了します。スタートアップシーケンス

が実行されます。

BYPASS 1111111111 BYPASS をイネーブルにします。

RESERVED その他すべて

のコードザイリンクスの予約命令。


http://japan.xilinx.com/support/documentation/virtex-5_user_guides.htm


UG191 (v3.5) 2008 年 10 月 29 日


図 3-4 に、命令スキャンシーケンスの一部として IR に読み込まれる命令キャプチャ値を示します。

BYPASS レジスタ

もう 1 つの標準データレジスタは、単一フリップフロップの BYPASS レジスタです。このレジス

タはバイパス命令中に、 TDI ピンから TDO ピンにデータをシリアル転送します。また、 TAP コン

トローラが CAPTURE-DR ステートになったとき、 0 に初期化されます。

識別 (IDCODE) レジスタ

Virtex デバイスには、 IDCODE レジスタと呼ばれる 32 ビットの識別レジスタがあります。

IDCODE は、 IEEE 1149.1 規格に基づいたベンダー特有の固定値であり、デバイスの製造者および

タイプを電子的に識別するものです。このレジスタにより、バウンダリスキャンを使用してテスト

またはプログラムされたデバイスの識別が容易になります。 IDCODE 命令を使用すると、この識別

コードの出力が可能です。

IDCODE の後のビットは、常に 1 です (JTAG IEEE 1149.1 に基づく )。 16 進数の後の 3 文字

は 0x093 となります。 Virtex-5 FPGA に割り当てられている IDCODE は、 32 ページの表 1-13 に示されています。

JTAG コンフィギュレーションレジスタ

JTAG コンフィギュレーションレジスタは 32 ビットレジスタです。このレジスタにより、コン

フィギュレーションバスおよびリードバック操作にアクセスできます。

USERCODE レジスタ

Virtex-5 ファミリは、 USERCODE 命令をサポートしています。このレジスタにより、デザイン特

定の識別コードを指定できます。 USERCODE はデバイス内にプログラムでき、後で検証のために

リードバックできます。この USERCODE はビットストリームの生成時にビットストリーム内に組

み込まれ (BitGen -g UserID オプション)、コンフィギュレーション後に有効になります。デバイス

が空の場合、または USERCODE がプログラムされていない場合の USERCODE レジスタ値は、

0xFFFFFFFF です。

USER1、 USER2、 USER3、 USER4 レジスタ

USER1、 USER2、 USER3、および USER4 レジスタは、コンフィギュレーション後にのみ有効に

なります。これら 4 つのレジスタは、ユーザーがデザインで定義する必要があります。これらのレ

ジスタには、 TAP ピンで定義するとアクセスできるようになります。

これらのレジスタの作成には、BSCAN_VIRTEX5 ライブラリマクロが必要です。このシンボルは、

内部スキャンチェーン (USER1、USER2、USER3、USER4) を駆動する際にのみ必要となります。

共通の入力ピン (TDI) と共有出力ピンにより、TAP コントローラのステート (RESET、 SHIFT、お

よび UPDATE) が示されます。 Virtex-5 の TAP ピンは専用ピンであるため、通常のバウンダリスキャン命令や操作に BSCAN_VIRTEX5 マクロは必要ありません。 HDL の場合は、

BSCAN_VIRTEX5 マクロをデザインにインスタンシエートしてください。

TDI →IR[9:6] IR[5] IR[4] IR[3] IR[2] IR[1:0]

→ TDOReserved DONE INIT(1) ISC_ENABLED ISC_DONE 0 1

メモ :

1. INIT は、 INIT_COMPLETE 信号のステータスビットです。

図 3-4 : Virtex-5 の命令スキャンシーケンスの一部として IR に読み込まれる命令キャプチャの値




Virtex-5 デバイスでのバウンダリスキャンの使用

図 3-5 に示す一般的なタイミングパラメータの特性評価データは、データシート DS202 『Virtex-5 FPGA Data Sheet: DC and Switching Characteristics』のコンフィギュレーションスイッチ特性の

表を参照してください。

スタートアップシーケンス、ビットストリーム、内部コンフィギュレーションレジスタの詳細は、

第 1 章の「コンフィギュレーションシーケンス」を参照してください。

バウンダリスキャンを使用したコンフィギュレーション

頻繁に使用されるベンダー固有のバウンダリスキャン命令の 1 つに、コンフィギュレーション命令

があります。電源投入時に、 JTAG から Virtex-5 デバイスをコンフィギュレーションする場合は、

モードピンをバウンダリスキャンコンフィギュレーションモード 101 (M2 = 1、M1 = 0、M0 = 1)に設定することを推奨します。

図 3-6 に、JTAG を使用する場合の Virtex-5 デバイスのコンフィギュレーションフローを示します。

後続のセクションでは、バウンダリスキャンを用いて Virtex-5 デバイスを 1 つのデバイスとしてコ

ンフィギュレーションする方法、複数のデバイススキャンチェーンの一部としてコンフィギュレー

ションする方法を説明します。

コンフィギュレーションされたデバイスをリコンフィギュレーションするには、 TAP をトグルし、

PROGRAM_B にパルスを供給した後に CFG_IN 命令を入力するか、シャットダウンシーケンス

を開始します ( 図 3-6 を参照)。

Virtex-5 JTAG コンフィギュレーションアルゴリズムをインプリメントする場合は、アプリケー

ションノート XAPP058 『Xilinx In-System Programming Using an Embedded Microcontroller』で説明している SVF ベースフローの実行を推奨します。

図 3-5 : Virtex-5 バウンダリスキャンポートのタイミング

UG191_c3_05_050406

Data to be captured

Data to be driven out

TDO

TCK

TDI

TMS

Data Valid

Data Valid

TTCKTDO

TTAPTCKTTCKTAP


http://japan.xilinx.com/support/documentation/virtex-5_application_notes.htm



UG191 (v3.5) 2008 年 10 月 29 日


図 3-6 : デザインコンフィギュレーションのフロー図

JTAG

VCCINT > .75V

CRC ?

CFG_IN

?

JSTART

TAP

INIT_B = High?

PROGRAM_B = Low?

UG191_c3_06_072407

JSHUTDOWN

(TMS )




単一デバイスのコンフィギュレーション

表 3-4 で、Virtex-5 デバイスのコンフィギュレーションに必要な TAP コントローラのコマンドにつ

いて説明します。TAP コントローラのステートは、図 3-2 を参照してください。 iMPACT を使用し

てコンフィギュレーションする場合、 TAP コントローラのコマンドは自動的に実行されます。

表 3-4 : 単一デバイスのコンフィギュレーションシーケンス

TAP コントローラの状態セットアップおよびホールドクロック数

TDI TMS TCK

1. 電源投入時に TMS をロジック 1 にし、 TCK にクロックを 5 回入力します。これにより、TLR (Test-Logic-Reset) ステートから

確実に開始します。

X 1 5

2. RTI ステートに移行します。 X 0 1

3. SELECT-IR ステートに移行します。 X 1 2

4. SHIFT-IR ステートに移行します。 X 0 2

5. CFG_IN 命令を LSB から順に読み込みます。 111000101 0 9

6. IEEE 規格で定義されているように、 SHIFT-IR から移行すると

きに CFG_IN 命令の MSB を読み込みます。1 1 1

7. SELECT-DR ステートに移行します。 X 1 2

8. SHIFT-DR ステートに移行します。 X 0 2

9. Virtex-5 のビットストリームをシフト入力します。 Bitn (MSB) がビットストリームの初のビットです。(1)

bit1 ... bitn 0 (ビットストリーム

中のビット ) -1

10. ビットストリームの後のビットをシフト入力します。 Bit0 (LSB) は、 EXIT1-DR ステートへの遷移時にシフトします。

bit0 1 1

11. UPDATE-DR ステートに移行します。 X 1 1

12. TMS にロジック 1 を 5 回供給することにより、 TAP をリセット

します。X 1 5

13. RTI ステートに移行します。 X 1 1

14. SELECT-IR ステートに移行します。 X 1 2

15. SHIFT-IR ステートに移行します。 X 0 2

16. JSTART 命令の読み込みを開始します。 JSTART 命令によって

スタートアップシーケンスが初期化されます。111001100 0 9

17. JSTART 命令の後のビットを読み込みます。 1 1 1

18. UPDATE-IR ステートに移行します。 X 1 1

19. RTI ステートに移行し、 TCK に 12 サイクル以上クロックを供

給して STARTUP シーケンスを開始します。X 0 12

20. TLR ステートに移行します。デバイスが動作を開始します。 X 1 3

メモ :

1. コンフィギュレーションレジスタの場合、右 (TDI) から左 (TDO) に MSB から順にデータがシフト入力されます。コンフィギュレーションレジスタへのシフト入力は、その他のレジスタへのシフト入力とは異なり、 MSB が先になります。



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複数デバイスのコンフィギュレーション

チェーン接続している複数の Virtex-5 デバイスのコンフィギュレーションが可能です (図 3-7 を参

照)。 JTAG チェーンにある複数のデバイスは 1 つずつコンフィギュレーションされます。複数デバ

イスのコンフィギュレーション手順は、すべてのチェーンサイズで同様です。

次の TAP コントローラの手順は、図 3-2 のステート図を参照してください。

1. 電源投入時に、 TMS をロジック 1 にして TCK にクロックを 5 回入力します。これにより、

TLR (Test-Logic-Reset) ステートから確実に開始します。

2. CFG_IN 命令をターゲットデバイスに読み込みます (その他すべてのデバイスは BYPASS 命令)。 RTI ステートに移行します (RUN-TEST/IDLE)。

3. 表 3-4 の手順 7 ～手順 11 に従って、コンフィギュレーションビットストリームを読み込みます。

4. 各デバイスに対して、手順 2 および手順 3 を繰り返します。

5. TMS にロジック 1 を 5 回入力して、すべての TAP をリセットします。

6. JSTART コマンドをすべてのデバイスに読み込みます。

7. RTI ステートに移行し、 TCK にクロックを 12 回入力します。

この段階ですべてのデバイスはアクティブになります。

図 3-7 : デバイスのバウンダリスキャンチェーン

JTAG Header

UG191_c3_01_072407

Virtex-5FPGA

TDOTDI

TMS

TCK

Virtex-5FPGA

PROGRAM_B

TDI

TMS

TCK

PROGRAM_B

TDO

Virtex-5FPGA

TDI

TMS

TCK

PROGRAM_B

TDO

Device 0 Device 1 Device 2

TDO

TMS

TDI

TCK




バウンダリスキャンを使用したリコンフィギュレーション

Virtex-5 デバイスは、部分的なリコンフィギュレーションが可能であるため、リコンフィギュレー

ション時にコンフィギュレーションメモリは消去されません。デバイスチェーンをリコンフィ

ギュレーションする場合は、表 3-4 の手順 3 を参照してください。内部競合を発生させずに Virtex-5デバイスをリコンフィギュレーションする方法は 2 つあります。 1 つは PROGRAM_B に信号を供

給し、内部のコンフィギュレーションメモリをリセットする方法で、もう 1 つはシャットダウン

シーケンスを実行してデバイスを安全な状態にする方法です。次に示すシャットダウンシーケンス

では、内部レジスタを使用しています。 (内部レジスタの詳細は、第 7 章「リードバックおよびコンフィギュレーションの検証」を参照)。

1. CFG_IN 命令を読み込みます。

2. SHIFT-DR ステートで、同期ワードを読み込み、次に RCRC (Reset CRC Register) コマンド

を読み込みます。

1111 1111 1111 1111 1111 1111 1111 1111→ Dummy word1010 1010 1001 1001 0101 0101 0110 0110→ Synchronization word0011 0000 0000 0000 1000 0000 0000 0001→ Header: Write to CMD register 0000 0000 0000 0000 0000 0000 0000 0111→ RCRC command 0010 0000 0000 0000 0000 0000 0000 0000→ NO-OP0000 0000 0000 0000 0000 0000 0000 0000→ flush pipe

3. JSHUTDOWN を読み込みます。

4. RTI ステートに移行し、TCK にクロックを 12 回以上入力してシャットダウンシーケンスを開

始します。

5. SHIFT-IR ステートに移行し、 CFG_IN 命令を読み込みます。

6. SHIFT-DR ステートに移行し、コンフィギュレーションビットを読み込みます。コンフィギュ

レーションビットに、グローバル信号 GHIGH_B をアサートする AGHIGH コマンドが含ま

れていることを確認します。これにより、コンフィギュレーションデータの書き込み中の競合

が回避される。

0011 0000 0000 0000 1000 0000 0000 0001→ Header: Write to CMD 0000 0000 0000 0000 0000 0000 0000 1000→ AGHIGH command asserts GHIGH_B0000 0000 0000 0000 0000 0000 0000 0000→ flush pip

7. すべてのコンフィギュレーションビットが読み込まれたら、TMS に 1 を 5 回入力して TAP をリセットします。

8. SHIFT-IR ステートに移行し、 JSTART 命令を読み込みます。

9. RTI ステートに移行し、TCK にクロックを 12 回以上入力してシャットダウンシーケンスを開

始します。

10. TLR ステートに移行し、リコンフィギュレーションプロセスを完了します。



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IEEE 1532 を使用した Virtex-5 デバイスのバウンダリスキャン

ISC モーダルステート

デバイスに電源が投入されると、デバイスは Unprogrammed ステートになります。すべての I/O はトライステート状態か、またはプルアップされています。 ISC_ENABLE が正常に実行されると、

ISC_Enabled 信号がアサートされてデバイスが ISC_Accessed ステートになります。デバイスが

Operational ステートから ISC_Accessed ステートになると、シャットダウンシーケンスが実行さ

れます。 I/O はすべてトライステート状態か、またはプルアップされています。

ISC_Accessed ステートのとき、スタートアップシーケンスが実行されます。スタートアップシー

ケンスが完了すると、ISC_Enabled がクリアされて ISC_Complete に移行します。小クロックサイクルとは、スタートアップシーケンスの完了に低限必要なクロックサイクル数です。小ク

ロックサイクルの終了後、 ISC_Enabled がディアサートされます。

スタートアップシーケンスが正常に完了しているかどうかを判断するには、 CRC またはコンフィ

ギュレーションプロセッサからのコンフィギュレーションエラーステータスを確認します。スタートアップが正常に完了した場合は、 ISC_Done がアサートされます。完了していない場合は、

ISC_Done は Low のままです。 I/O はトライステート状態か、またはプルアップされています。

ISC_Complete ステートのときに ISC_Done がセットされていると、デバイスは Operational ステー

トに移行します。 ISC_Done がクリアの場合は、 Unprogrammed ステートに移行します。デバイス

が ISC_Accessed ステートのときに TAP コントローラが TLR ステートに移行し、 ISC_Done がセットされている場合は Operational ステートになります。

図 3-8 : ISC モーダルステート

Unprogrammed(0,0)

ISC_ENABLE

TLR & ISC_Done ISC_Accessed

(1,X)

Operational(0,1)

ISC Complete(0,X)

ISC_ENABLE

ISC_ENABLE

ISC_DISABLEISC_DONE

ISC_DISABLE ISC_DONE

TLR ISC_Done

ISC_ENABLE

(ISC_Enabled ISC_Done)

ISC_Done

ISC_Done

ISC_DISABLE

ISC_DISABLE

ISC_DISABLE

UG191_c3_08_050406



IEEE 1532 を使用した Virtex-5 デバイスのバウンダリスキャンR

この場合、 Operational ステートになりますが、スタートアップシーケンスが実行されていないた

め、 I/O はまだアクティブではありません。 I/O をアクティブにするには、 Operational ステートで

スタートアップシーケンスを実行する必要があります。

スタートアップおよびシャットダウンシーケンス (JTAG)スタートアップおよびシャットダウンシーケンスのクロックソースは、 CCLK、 UserCLK、および

JTAGCLK です。クロックは BitGen で選択します。スタートアップシーケンスは、 ISC_Accessedステートのときに実行されます。 JTAGCLK をクロックソースとする場合、 ISC_DISABLE が現在

の JTAG 命令である間、スタートアップシーケンスは TAP Run/Test Idle ステートで JTAGCLK を受信します。 ISC_DISABLE を正常に完了するために Run/Test Idle ステートで必要となるクロック

サイクル数は、スタートアップシーケンスの完了に要するクロックサイクル数によって決まります。

UserCLK または CCLK をスタートアップシーケンスのクロックソースとする場合は、スタート

アップシーケンスを正常に完了するために、 Run/Test Idle で必要となるクロックサイクル数を把

握しておく必要があります。

シャットダウンシーケンスは、デバイスが Operational ステートから ISC_Accessed ステートに移

行したときに実行されます。シャットダウンは、 ISC_ENABLE 命令の実行時に行われます。

JTAGCLK をシャットダウンシーケンスのクロックソースとする場合、クロックは ISC_ENABLE命令の Run/Test Idle ステートで供給されます。 Run/Test Idle で必要なクロックサイクル数は、

シャットダウンシーケンスの完了に要するクロックサイクル数によって決まります。

CCLK または UserCLK をシャットダウンシーケンスのクロックソースとする場合、シャットダウ

ンシーケンスを完了するために、Run/Test Idle で必要となる JTAGCLK サイクル数を把握しておく

必要があります。シャットダウンシーケンスは、スタートアップシーケンスを逆にしたものです。

メモ :

デバイスを JTAG でコンフィギュレーションするときは、 BitGen の設定にかかわらず、常に

TCK をスタートアップクロックおよびシャットダウンクロックとしてください。 IEEE 1532コンフィギュレーションモードでは、スタートアップおよびシャットダウンのクロックソー

スは常に TCK です。



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JTAG を使用した場合のコンフィギュレーションフロー

図 3-9 : IEEE 1532 コンフィギュレーションフロー

A

A

ISC_PROGRAM

00000

ISC_ENABLE

INIT_B= High?

RTI TCK1

64

?

CRC ? INIT_B Low

?

ISC_DISABLE

RTI TCK12

Vcc > ?

RTI TCK12

UG191_c3_09_072507

PROGRAM_B?

PROGRAM_B



IEEE 1532 を使用した Virtex-5 デバイスのバウンダリスキャンR

図 3-10 : ISC の初回コンフィギュレーションのタイミング

図 3-11 : ISC の部分的または完全なリコンフィギュレーションのタイミング

IDCODE

Unprogrammed ISC_Accessed

( )

ISC_Complete

ISC_ENABLE ISC_DISABLE ISC_DISABLE BYPASSTAP

ISC_Enabled

ISC_Done

UG191_c3_10_050406

IDCODE

ISC_Accessed ISC_Complete

ISC_ENABLE ISC_DISABLE ISC_DISABLE BYPASSTAP

ISC_Enabled

ISC_Done

UG191_c3_11_050406



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R

第 4 章

ユーザープリミティブ

本章で説明するプリミティブを使用すると、コンフィギュレーション中またはコンギュレーション

後に FPGA コンフィギュレーションリソースにアクセスできます。

BSCAN_VIRTEX5JTAG は、 4 つのピン (TCK、 TMS、 TDI、 TDO) を持つ標準的なインターフェイスです。多くのア

プリケーションは、このインターフェイスに対応するように設計されます。 JTAG TAP コントローラ

は、コンフィギュレーションロジック内部にある専用のステートマシンです。 BSCAN_VIRTEX5により、 JTAG TAP コントローラとファブリックにあるユーザーロジック間のアクセスが可能とな

ります。各デバイスには大 4 個の BSCAN_VIRTEX5 インスタンスがあり、それぞれが

JTAG_CHAIN パラメータで制御されます。表 4-1 は、 BSCAN_VIRTEX5 のファブリックピンの

説明です。

表 4-1 : BSCAN_VIRTEX5 のピン

ピン名タイプ説明

SEL 出力アクティブ High のインターフェイス選択出力です。 JTAG 命令レジ

スタが USER1 ～ 4 の命令を保持する場合は SEL = 1 です。 TAP コン

トローラが Update_IR ステートのとき、 TCK の立ち下がりエッジで

変化します。

RESET 出力アクティブ High のリセット出力です。 Test-Logic-Reset ステート、

PROGRAM_B、または電源投入中は RESET = 1 です。 TCK の立ち

下がりエッジでディアサートされます。

TDI 出力 FPGA の TDI ピンから直接入力されます。

DRCK 出力 Capture_DR および Shift_DR ステートの TCK と同様に機能します。インターフェイスが命令レジスタによって選択されていない場合は High のままになります。

CAPTURE 出力 Capture_DR のステートを示すアクティブ High の信号で、 TCK の立

ち下がりエッジでアサートされます。

UPDATE 出力 Update_DR のステートを示すアクティブ High の信号で、 TCK の立

ち下がりエッジでアサートされます。

SHIFT 出力 Shift_DR のステートを示すアクティブ High の信号で、 TCK の立ち

下がりエッジでアサートされます。

TDO 入力ユーザーファブリックロジックから駆動されます。 FPGA の TDO に供給される前に、内部で立ち下がりエッジで読み込まれます。



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第 4 章 : ユーザープリミティブR

CAPTURE_VIRTEX5CAPTURE_VIRTEX5 プリミティブは、 I/O、 CLB、およびブロック RAM 出力のフリップフロッ

プのステータスをキャプチャし、コンフィギュレーションインターフェイスを介してリードバッ

クされます。 CAP 入力は CLK で読み込まれ、内部 gcap 信号を生成します。この信号が High のと

き、I/O および CLB フリップフロップのステータスが FPGA のコンフィギュレーションメモリセルにキャプチャされます。動作モードには、ワンショットモードと継続モードの 2 つがあります。

ワンショットモードの場合、 CAP の初の立ち下がりエッジ後に gcap が 0 に保持され、それ以

降はキャプチャは実行されません。キャプチャ回路を再び有効にするには、RCAP コマンドが必要

です。

継続モードの場合、CAP 入力は CLK で読み込まれて gcap 信号となるため、ユーザーがキャプチャ

のタイミングを制御できます。

CAPTURE_VIRTEX5 は、 FRAME_ECC_VIRTEX5 プリミティブまたはリードバック CRC ファ

ンクション (第 9 章「リードバック CRC」 ) と同時に動作させないでください。コンフィギュレー

ションメモリに値をキャプチャすることによって、誤ったエラーが発生する可能性があります。

ICAP_VIRTEX5ICAP_VIRTEX5 プリミティブは、ファブリックにある点を除き、 SelectMAP コンフィギュレー

ションインターフェイスと同様に機能します。また、 SelectMAP には双方向バスがあるのに対し

て ICAP には読み出し /書き込みに別々のバスがあります。「SelectMAP コンフィギュレーションインターフェイス」で説明されている通常の SelectMAP のタイミングおよび SelectMAP ビットスト

リームの順序に関する情報は、 ICAP にも適用されます。 ICAP_VIRTEX5 プリミティブを使用す

ると、コンフィギュレーションレジスタへのアクセス、コンフィギュレーションデータのリード

バック、および FPGA のコンフィギュレーション後のパーシャルリコンフィギュレーションが可

能となります。

ICAP のデータ幅は、ICAP WIDTH パラメータを使用して x8、x16、x32 の 3 つから選択できます。

2 つの ICAP ポートを同時に動作させることはできません。上部の ICAP から動作させ、 2 つの

ICAP を交互に使用する必要があります。

表 4-2 : CAPTURE_VIRTEX5 のピン


CLK 入力 CAP 入力の読み込みに使用するクロックです。

CAP 入力アクティブ High のキャプチャイネーブル信号で、 CLK の立ち上がりエッジで読み込まれます。

表 4-3 : ICAP_VIRTEX5 のピン


CLK 入力 ICAP インターフェイスクロックです。

CE 入力アクティブ Low の ICAP インターフェイス選択入力です。

SelectMAP インターフェイスの CS_B と同様に機能します。

WRITE 入力 0=WRITE、 1=READ です。 SelectMAP インターフェイスの RDWR_B と同様に機能します。



FRAME_ECC_VIRTEX5R

FRAME_ECC_VIRTEX5Virtex-5 のフレームのエラー訂正コード (ECC) ロジックは、コンフィギュレーションフレーム

データのシングルビットまたはダブルビットエラーを検出します。これには、 BitGen で生成され

たフレームデータを基づく SECDED (ハミングコード ) パリティ値が使用されます。フレーム ECCロジックは、リードバック中に ECC ビットを含むフレーム内のすべてのビットを使用して、シン

ドローム値を算出します。ビットがプログラムされた元の値と同じ場合、シンドロームビットはすべ

て 0 となります。 ECC ビットを含むいずれか 1 つのビットが変更されている場合、そのビット位

置がシンドロームビット 10:0 で示され、シンドロームビット 11 が 1 になります。 2 つのビット

が変更されている場合は、シンドロームビット 11 が 0 となり、その他のビットは 0 以外の意味の

ない値となります。3 ビット以上が変更されている場合は、シンドロームビットは不定です。 1 ビッ

トまたは 2 ビットが変更されている場合は、ブロックのエラー出力がアサートされ、エラーを解決

する必要があることを示します。

フレーム ECC ロジックを使用する際は、デザインに FRAME_ECC_VIRTEX5 をインスタンシ

エートし、SelectMAP、 JTAG、または ICAP を使用してリードバックを実行してください。リード

バックの各フレームの後で、リードバッククロック (CCLK、 TCK、または ICAP_CLK) の 1 サイクル間、 syndrome_valid 信号がアサートされます。 1 フレームのリードバックに要するサイク

ル数は、使用するインターフェイスによって異なります。詳細は、第 7 章「リードバックおよびコンフィギュレーションの検証」を参照してください。

FRAME_ECC_VIRTEX5 ロジックでは、変更されたビットは修正されません。修正するには、ユー

ザーデザインが必要です。このデザインでは、 1 フレーム以上のデータを格納できるか、または再

書き込み用にオリジナルフレームデータをフェッチできることが必要です。 1 フレームは 1,312ビットです。次に、単純な修正操作の例を示します。

1. ICAP を介して 1 フレームデータが読み出され、ブロック RAM に格納されます。各フレーム

が読み出されるごとに、フレームアドレスを生成する必要があります。

2. FRAME_ECC ブロックのエラー出力によりエラーが存在することが示されると、リードバッ

クが停止し、シンドローム値が保存されます。ビット 11 が 0 の場合、フレーム全体を復元する

必要があります。ビット 11 が 1 の場合は、ビット 10:0 によって、保存されたフレーム内のエ

ラービットの位置が特定され、そのビットが反転されます。

3. 修正されたフレームは、手順 1 で生成されたフレームアドレスに再度書き込まれます。

4. 次のフレームアドレスからリードバックを再開します。

I[31:0] 入力 ICAP 書き込みデータバスで、バス幅は ICAP_WIDTH パラ

メータで指定します。ビット順は、 SelectMAP インターフェ

イスと同じです。 SelectMAP のデータ順は、図 2-19 を参照し

てください。

O[31:0] 出力 ICAP 読み出しデータバスで、バス幅は ICAP_WIDTH パラ

メータで指定します。ビット順は、 SelectMAP インターフェ

イスと同じです。 SelectMAP のデータ順は、図 2-19 を参照し

てください。

BUSY 出力アクティブ High の BUSY ステータス信号です。読み出しでの

み使用され、書き込み中は Low に保持されます。

表 4-3 : ICAP_VIRTEX5 のピン (続き)




UG191 (v3.5) 2008 年 10 月 29 日


シンドロームビット S[10:0] はハミングパリティビットから導出され、S[11] は全般パリティビッ

トから導出されます。シンドロームビットは、次のように解釈されます。

S[11] = 0、 S[10:0] = 0 : エラーなし

S[11] = 1、S[10:0] ≠ 0 : 1 ビット (SED) エラー。S[10:0] により修正が必要なビットの位置

が示されます (間接的)。

S[11] = 1、 S[10:0] = 0 : 1 ビットエラー。全般パリティビット p[11] でエラーが発生して

います。

S[11] = 0、 S[10:0] ≠ 0 : 2 ビットエラー。修正不可能です。

フレームデータに 1 ビットエラーがある場合、シンドロームビット S[10:0] によりアドレス空間

704 (フレームの初のビット ) ～ 2047 (フレームの後のビット ) のビットが反転されている位置

が示されます。シンドローム値 S[10:0] で 0 ～ 1311 の反転されたビットを示すようにするには、シ

ンドロームが 10 進数 1,024 より小さい場合は 10 進数 704 (16 進数では 2C0、 2 進数では

01011000000) を減算し、 10 進数 1,024 以上の場合は 10 進数 736 (16 進数では 2E0、 2 進数では

01011100000) を減算します。これは S[10:5] から 10 進数 22 または 23 を減算することと等価で

あり、 bit_index = {S[10:5] -6'd22-S[10],S[5:0]} という式で計算されます。

S[10:0] が 0 または 2 のべき乗である場合は、パリティビットのエラーです。ハミングパリティ

ビットは、ロケーション 640 ～ 651 に保存されています。 S[11] ビットで 1 ビットエラーが示され

ており、ハミングコードパリティエラーが発生している場合は、適切な 2 のべき乗ビット位置が

1 となり、その他のシンドロームビットは 0 になります。

100000000001 -> 640

100000000010 -> 641

100000000100 -> 642

100000001000 -> 643

100000010000 -> 644

100000100000 -> 645

100001000000 -> 646

100010000000 -> 647

100100000000 -> 648

101000000000 -> 649

110000000000 -> 650

100000000000 -> 651



USR_ACCESS_VIRTEX5R

表 4-4 に、 FRAME_ECC_VIRTEX5 のピンの説明を示します。詳細は、第 9 章「リードバック

CRC」を参照してください。

USR_ACCESS_VIRTEX5ユーザーアクセスレジスタ (USR_ACCESS_VIRTEX5) は 32 ビットのレジスタで、 FPGA ファブ

リックからビットストリームのデータに直接アクセスできるようにします。このレジスタには、

CFG_CLK、 32 ビット D バス、および DATAVALID 信号の 3 つの出力があり、 DATAVALID 信号

は、新しい値が有効となると、コンフィギュレーションデータソースクロックの 1 サイクル間ア

サートされます。コンフィギュレーションデータソースクロックは、 CCLK または TCK です。

このブロックを使用すると、コンフィギュレーション後に FPGA ファブリックからビットストリーム

データの格納ソース (PROM など ) のデータにアクセスできます。これには、STARTUP_VIRTEX5 ブロックのインスタンシエートが必要です。 STARTUP_VIRTEX5 ブロックには、 EOS (End-Of-Startup) 信号のアサート後に CCLK および DONE ピンを制御するための入力があります。これら

のピンは、 USRCCLKO、 USRCCLKTS、 USRDONEO、および USRDONETS です。 BitGen の -g DONE_cycle:Keep オプションを使用して、 DONE ピンが High になって PROM がリセット

されるのを回避します。 USR_CCLK_O ピンは、 FPGA ファブリックで制御されているクロックに

接続する必要があります。ビットストリームでは、通常のコンフィギュレーションビットストリー

ムに続く USR_ACCESS レジスタへの書き込みにより、データが供給されます。 EOS がアサートさ

れた後、USR_CCLK_TS を Low に保持した状態で (この場合は Low に接続可能)、USR_CCLK_Oピンにクロックを供給することによりデータパケットが読み込まれます。

ブロック RAM や LUTRAM を使用して定数を保持する代わりに、ユーザーアクセスレジスタか

ら 32 ビットの定数値をファブリックに供給できます (121 ページの「AXSS レジスタ」を参照)。

表 4-4 : FRAME_ECC_VIRTEX5 のピン


SYNDROMEVALID 出力フレーム ECC シンドロームが有効であることを示し、各フ

レームに対して 1 サイクル間アクティブになります。 ERROR および SYNDROME[11:0] を読み込むために使用

されます。

ECCERROR 出力フレーム ECC エラー

• SYNDROME[11:0] が 0 以外の場合、 ERROR = 1

• SYNDROME[11:0] がすべて 0 の場合、 ERROR = 0

SYNDROME[11:0] 出力 Frame ECC シンドローム

• ビットエラーなし : [11]==0、 [10:0] ==0

• 1 ビットエラー : [11]==1、 [10:0] !=0

• 2 ビットエラー : [11]==0、 [10:0 ] !=0

• 3 ビット以上のエラー : SYNDROME は不定

• パリティビットエラー : [11]==1、 [10:0]==0

CRCERROR 出力 RBCRC エラー信号 ( 第 9 章の「リードバック CRC」を参照)



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STARTUP_VIRTEX5STARTUP_VIRTEX5 プリミティブはファブリックインターフェイスとして機能し、 EOS (End ofStartup) 後にユーザーがグローバル信号の一部を制御できるようにします。

TCKSPI および DINSPI は、ファブリックから TCK および D_IN 専用ピンへのアクセスを可能に

するため追加されました。これらのピンは、間接的な SPI フラッシュプログラムおよび SPI フラッ

シュコンフィギュレーション後のファブリックからのアクセスに使用できます。

CFGMCLK はコンフィギュレーションの内部オシレータで駆動されます。レートは約 50MHz で、

ファブリックのリングオシレータの代わりに汎用クロックソースとして使用できます。

CFGCLK は、コンフィギュレーションの主要クロックです。

未使用の入力ピンは、未接続のままにするかグランドに接続します。

表 4-5 : USR_ACCESS_VIRTEX5 のピン


CFG_CLK 出力コンフィギュレーションクロック用のピンです。

DATA[31:0] 出力ビットストリームからのユーザーアクセスデータです。

DATAVALID 出力 DATA[31:0] が読み出し可能な状態であることを示します。

表 4-6 : STARTUP_VIRTEX5 のピン


EOS 出力アクティブ High の信号で、スタートアップの完全な終了を示します。

CLK 入力ユーザースタートアップクロックです。

GSR 入力アクティブ High の信号です。この入力がアサートされると、すべて

のフリップフロップがビットストリーム内の初期値に戻ります。

GTS 入力アクティブ High の信号です。この入力がアサートされると、すべて

のユーザー I/O はトライステートになります。

USRCCLKO 入力 CCLK ピンの出力です。

USRCCLKTS 入力ユーザー CCLK のトライステートを有効にする、 CCLK ピンへの入

力です。この入力が High のとき、 CCLK はトライステートです。

USRDONEO 入力 DONE ピンの出力値です。

USRDONETS 入力ユーザー DONE のトライステートを有効にする、 DONE ピンへの

入力です。この入力が High のとき、 DONE はトライステートです。

TCKSPI 出力 TCK ピンから直接接続されます。

DINSPI 出力 D_IN ピンから直接接続されます。

CFGMCLK 出力コンフィギュレーションの内部オシレータのクロック出力です。

CFGCLK 出力コンフィギュレーションロジックの主要クロックの出力です。



R

第 5 章

ダイナミックリコンフィギュレーションポート (DRP)

ファンクションブロックのダイナミックリコンフィギュレーション

背景

Virtex-5 ファミリ FPGA のコンフィギュレーションメモリの主な用途は、ユーザーロジック、接

続、および I/O のインプリメントですが、それ以外の用途に使用される場合もあります。たとえば、

CMT (クロックマネージメントタイル) などのファンクションブロックに対するさまざまな固定

条件を指定するために使用できます。

アプリケーションによっては、ファンクションブロックの動作中に、これらの条件の変更が必要と

なります。このような変更は、 JTAG、 ICAP、SelectMAP ポートを使用するパーシャルダイナミッ

クリコンフィギュレーションによって可能です。各ファンクションブロックの重要な部分である

ダイナミックリコンフィギュレーションポートにより、この変更プロセスが非常に簡潔になりま

す。 CMT には、このようなコンフィギュレーションポートが備わっています。

概要

本章では、アドレス指定可能で、パラレル書き込みおよびパラレル読み出しが実行可能なコンフィ

ギュレーションメモリについて説明します。このメモリは、リコンフィギュレーションが必要とな

り得る各ファンクションブロックに実装されています。コンフィギュレーションメモリには、次の

ような特長があります。

• FPGA ファブリックから直接アクセス可能です。ファンクションブロックの機能によって、コ

ンフィギュレーションビットの書き込み/読み出しの両方、あるいは一方が実行されます。

• メモリの各ビットは、ビットストリームの対応するコンフィギュレーションメモリビット値で

初期化されます。メモリビットは、後で ICAP を介して変更できます。

• 各メモリビットの出力はファンクションブロックロジックを駆動するので、このメモリの内

容によりファンクションブロックの構成が決定されます。

アドレス空間には、ステータス (読み出しのみ) およびファンクションイネーブル (書き込みのみ)を含むことができます。読み出しのみおよび書き込みのみの処理では、アドレス空間を共有できま

す。図 5-1 に、以前の FPGA ファミリでコンフィギュレーションビットがどのようにファンクショ

ンブロックのロジックを直接駆動するかを示します。図 5-2 には、リコンフィギュレーションロジックによってこのコンフィギュレーションビットの読み出し /書き込みフローがどのように変更

されるかを示します。



UG191 (v3.5) 2008 年 10 月 29 日

第 5 章 : ダイナミックリコンフィギュレーションポート (DRP)R

図 5-3 は図 5-2 と同じですが、図 5-3 ではロジックプレーンとファンクションブロック間のポー

トに実際の信号名と方向を示しています。

図 5-1 : ダイナミックインターフェイスを使用しない場合の

ブロックコンフィギュレーションロジック

図 5-2 : ダイナミックインターフェイスを使用する場合の

ブロックコンフィギュレーションロジック

図 5-3 : 信号名を示したブロックコンフィギュレーションロジック

(DCM MGT)

UG191_c5_01_050406

( )

( )

( )

(DCM MGT)UG191_c5_02_050406

( )

( )

( )

(DCM MGT)UG191_c5_03_050406

DCLK

DRDY

DEN

DWEDADDR[m:0]

DI[n:0]

DO[n:0]



ファンクションブロックのダイナミックリコンフィギュレーションR

FPGA ファブリックポートについて

114 ページの表 5-1 に、 FPGA ファブリックポート上の各信号を示します。各ファンクションブロックには、すべての信号または信号のサブセットをインプリメントできます。『Virtex-5 FPGAUser Guide』の DCM に関する章に、特定のブロック用にインプリメントされた信号およびファン

クションが記載されています。通常ポートは同期パラレルメモリポートで、ブロック RAM イン

ターフェイスと同様、書き込みと読み出しに個別のバスがあります。バスビットには、 LSB から

MSB の順に 0 から番号が付けられています。すべての信号はアクティブ High です。

ポートのタイミングは DCLK 入力に同期し、その他すべての入力信号は、DCLK の立ち上がりエッ

ジでファンクションブロック内にラッチされます。入力 (書き込み) データは、 DCLK の次の立ち

上がりエッジの前に、書き込みアドレスと DWE および DEN 信号と同時に現れます。次のデータ

を受信できる状態になると、 DRDY ポートが 1 クロックサイクル間アサートされます。ほかのす

べて信号の DCLK に対するタイミング要件は同一です。出力データは、ファンクションブロック

内にはラッチされません。出力 (読み出し ) データは、 DEN および DADDR がアサートされてから

数サイクル後に有効となります。出力データが有効になると、 DRDY がアサートされます。

図 5-4 および図 5-5 に、書き込みおよび読み出し時のポート信号間のタイミング関係を示します。

DCLK の大周波数、セットアップタイムなどの絶対タイミングパラメータは、データシート

DS202 『Virtex-5 FPGA Data Sheet: DC and Switching Characteristics』に記載されています。

図 5-4 : 待機状態のある書き込みタイミング

bb

BB

DCLK

DEN

DRDY

DWE

DADDR[m:0]

DI[n:0]

DO[n:0]

UG191_c5_04_050406




UG191 (v3.5) 2008 年 10 月 29 日


図 5-5 : 待機状態のある読み出しタイミング

表 5-1 : ポート信号の定義

信号名方向(1) 説明

DCLK 入力

すべてのポート信号のタイミングは、この信号の立ち上がり

エッジを基準としています。その他の入力信号の DCLK の立ち

上がりエッジに対するホールドタイム要件は 0 ( 大) です。 DCLK は通常、グローバルクロックバッファで駆動されます。

DEN 入力

すべてのポートの処理を有効にします。 DWE が FALSE の場

合は読み出しを実行し、それ以外の場合は、書き込みを実行

します。 DCLK サイクルで DEN が非アクティブの場合、ほか

のすべての入力信号はドントケアとなります。

DWE 入力アクティブの場合、ポートへの書き込み処理が有効になりま

す (上記の「DEN」を参照)。

DADDR[m:0] 入力

DCLK の次のサイクルで書き込みまたは読み出しを実行する

セルを指定します。アドレスは、 DEN がアクティブであるサ

イクルで示されます。

DI[n:0] 入力

アドレス指定されたセルに書き込まれるデータです。データ

は、 DEN および DWE がアクティブであるサイクルで示され

ます。このデータは、サイクルの後でレジスタに取り込まれ

ますが、実際の書き込みは DRDY がアサートされるまでの不

特定の時間に実行されます。

DO[n:0] 出力

DEN が有効で DWE が非アクティブの場合、 DRDY がアク

ティブになったときに、アドレス指定されたセルから読み出

されたデータがこのバス上に現れます。それ以外の場合、

DO[n:0] 上の値は特定されません。

AA

AA

DCLK

DEN

DRDY

DWE

DADDR[m:0]

DI[n:0]

DO[n:0]

UG191_c5_05_050406



ファンクションブロックのダイナミックリコンフィギュレーションR

逓倍値と分周値の変更

逓倍値と分周値 (M/D) は、 DRP を介して 16 進アドレス 50h に対して読み込みおよび書き込みを

実行することにより、 DCM に直接プログラムできます。ユーザーアプリケーションでは、まずア

ドレス 50h から読み出して M 値または D 値が変更されているかどうかを確認する必要がありま

す。 M 値を 16 ビット DRP データワードの上位バイト、 D 値を下位バイトに配置し、ワード全体

を再び書き込みます。両方の値が同時に変更されている場合は、書き込みサイクルのみが必要です。

M/D 値を変更している間は、入力 RST をアクティブにして DCM をリセット状態にしておく必要

があります。 RST が解放された後、 DCM のクロック出力が有効になると、 LOCKED 信号が Highになります。

DRDY 出力

DEN に対応する信号であり、 DRP サイクルが完了し、次の DRP サイクルを開始できることを示します。ポート読み出し

の場合、 DRDY がアクティブなサイクルにおいて、 DCLK の立ち上がりエッジで DO バスのデータをキャプチャする必要

があります。 DEN がアクティブになり、次のポートサイクル

を開始できる初のサイクルは、 DRDY がアクティブになる

クロックサイクルと同一です。

メモ :

1. 入力は DRP への入力 (書き込み) を意味します。

表 5-1 : ポート信号の定義 (続き)

信号名方向(1) 説明

表 5-2 : 逓倍値の設定

DADDR[15:0] DEC DI[15:8] 機能

50h 00 00h (00000000) なし

50h 01 01h (00000001) 2 で逓倍

50h 02 02h (00000010) 3 で逓倍

50h 03 03h (00000011) 4 で逓倍

50h 04 04h (00000100) 5 で逓倍

•••

•••

•••

•••

50h 30 1Eh (00011110) 31 で逓倍

50h 31 1Fh (00011111) 32 で逓倍

50h 32 20h (00100000) 33 で逓倍



UG191 (v3.5) 2008 年 10 月 29 日


M 値または D 値が大きく変更された場合、データシートの仕様に準拠するため、周波数モードを

変更する必要がある場合があります。DFS_FREQUENCY_MODE の場合は DRP アドレス 41h を読み出し、ビット 3 (DI[2]) を次のように設定します。

• 0 : 低周波数モード

• 1 : 高周波数モード

その他のビットは変更しません。

DLL_FREQUENCY_MODE の場合は DRP アドレス 51h を読み出し、ビット 3 および 4 (DI[3:2])を次のように設定します。

• 00 : 低周波数モード

• 11 : 高周波数モード

その他のビットは変更しません。

DRP を読み出した後、アドレス 00h からの読み出しを実行する必要があります。この読み出しに

より、デフォルトの DCM ステータス出力が復元されます。

表 5-3 : 分周値の設定

DADDR[15:0] DEC DI[7:0] 機能

50h 0000 0000h (0000000000000000) なし

50h 0001 0001h (0000000000000001) 2 で分周

50h 0002 0002h (0000000000000010) 3 で分周

50h 0003 0003h (0000000000000011) 4 で分周

50h 0004 0004h (0000000000000100) 5 で分周

•••

•••

•••

•••

50h 0030 001Eh (0000000000011110) 31 で分周

50h 0031 001Fh (0000000000011111) 32 で分周



R

第 6 章

コンフィギュレーションの詳細

コンフィギュレーションメモリのフレーム

Virtex®-5 FPGA のコンフィギュレーションメモリは、フレームに分割され、デバイスに並べられ

ています。これらのフレームは Virtex-5 のコンフィギュレーションメモリ空間でアドレス指定可能

な小単位であり、すべての操作はコンフィギュレーションフレーム全体に対して実行する必要が

あります。表 6-1 に、 Virtex-5 のフレーム数とコンフィギュレーションサイズを示します。BitGenオプションによって、コンフィギュレーションビットストリームに追加のオーバーヘッドが存在す

る場合もあります。正確なビットストリームのサイズは、 BitGen の -b オプションを使用するか、

ISE で [Generate Programming File] プロセスの [Process Properties] ダイアログボックスの

[General Options] ページで [Create ASCII Configuration File] をオンにして作成したロービット

ファイル (RBT) で確認できます。ビットストリームのサイズ (ワード数) は、コンフィギュレーショ

ンアレイサイズ (ワード数) とコンフィギュレーションオーバーヘッド (ワード数) を加算した値

とほぼ同じです。ビットストリームのビット数は、ワード数に 32 をかけた値とほぼ同じです。

表 6-1 : Virtex-5 のフレーム数、フレームのサイズ、オーバーヘッド、およびビットストリームのサイズ

デバイス

コンフィギュレー

ションフレーム以外

のフレーム数 (1)


ションフレーム数合計フレーム数

フレームのサイズ (ワード数)(2)


ションアレイの

サイズ (ワード数)(3)

ビットストリームの

オーバーヘッド (ワード数)(4)

LX30 172 6,376 6,548 41 261,416 272

LX50 258 9,564 9,822 41 392,124 272

LX85 426 16,644 17,070 41 682,404 272

LX110 568 22,192 22,760 41 909,872 272

LX155 800 32,544 33,344 41 1,334,304 272

LX220 1,040 40,496 41,536 41 1,660,336 272

LX330 1,560 60,744 62,304 41 2,490,504 272

LX20T 126 3,762 3,888 41 154,242 272

LX30T 184 7,136 7,320 41 292,576 272

LX50T 276 10,704 10,980 41 438,864 272

LX85T 444 17,784 18,228 41 729,144 272

LX110T 592 23,712 24,304 41 972,192 272

LX155T 808 32,800 33,608 41 1,344,800 272

LX220T 1,064 42,016 43,080 41 1,722,656 272

LX330T 1,596 63,024 64,620 41 2,583,984 272



UG191 (v3.5) 2008 年 10 月 29 日

第 6 章 : コンフィギュレーションの詳細R

コンフィギュレーションレジスタ

Virtex-5 FPGA のすべてのビットストリームコマンドは、コンフィギュレーションレジスタに対

する読み出しまたは書き込みによって実行されます。

パケットタイプ

FPGA のビットストリームは、タイプ 1 とタイプ 2 の 2 つのパケットタイプで構成されます。次に、各パケットタイプとその使用について説明します。

タイプ 1 パケット

タイプ 1 のパケットは、レジスタの読み出しおよび書き込みに使用されます。 Virtex-5 FPGA で使

用されるレジスタアドレスビットは、14 ビットのうちの 5 ビットのみです。ヘッダセクションは、

常に 32 ビットワードです。

タイプ 1 パケットのヘッダセクションの後には、タイプ 1 のデータセクションが続きます。この

セクションには、ヘッダのワードカウント部で指定される 32 ビットワードの数が含まれます。

SX35T 244 10,168 10,412 41 416,888 272

SX50T 366 15,252 15,618 41 625,332 272

SX95T 648 27,216 27,864 41 1,115,856 272

SX240T 1,440 60,672 62,112 41 2,487,552 272

FX30T 244 10,296 10,540 41 422,136 272

FX70T 488 20,592 21,080 41 844,272 272

FX100T 696 30,016 30,712 41 1,230,656 272

FX130T 870 37,520 38,390 41 1,538,320 272

FX200T 1,236 54,000 55,236 41 2,214,000 272

TX150T 810 32,980 33,790 41 1,352,180 272

TX240T 1,236 50,112 51,348 41 2,054,592 272

1. コンフィギュレーションフレーム以外のフレームは、ビットストリームサイズには影響しません。

2. すべての Virtex-5 コンフィギュレーションフレームには、 41 個の 32 ビットワードが含まれています。

3. コンフィギュレーションアレイのサイズは、コンフィギュレーションフレーム数にフレームごとのワード数を掛けた値です。

4. コンフィギュレーションのオーバーヘッドは、コンフィギュレーションの実行に必要なコマンドで、メモリセルをプログラムしないものです。このオーバーヘッドは、ビットストリームのサイズに影響します。

表 6-1 : Virtex-5 のフレーム数、フレームのサイズ、オーバーヘッド、およびビットストリームのサイズ (続き)

デバイス


ションフレーム以外

のフレーム数 (1)


ションフレーム数合計フレーム数

フレームのサイズ (ワード数)(2)


ションアレイの

サイズ (ワード数)(3)

ビットストリームの

オーバーヘッド (ワード数)(4)

表 6-2 : タイプ 1 パケットヘッダ形式

ヘッダタイプ Opcode レジスタアドレス予約済みワード数

[31:29] [28:27] [26:13] [12:11] [10:0]

001 xx RRRRRRRRRxxxxx RR xxxxxxxxxxx

メモ :

1. 「R」は、そのビットは未使用で、今後の使用のために予約されていることを示します。



コンフィギュレーションレジスタR

タイプ 2 パケット

タイプ 1 に後続するタイプ 2 のパケットは、長いブロックの書き込みに使用されます。このパケッ

トにはタイプ 1 パケットのアドレスが使用されるため、アドレスはありません。ヘッダセクション

は、常に 32 ビットワードです。

タイプ 2 パケットのヘッダセクションの後には、タイプ 2 のデータセクションが続きます。この

セクションには、ヘッダのワードカウント部で指定される 32 ビットワードの数が含まれます。

ビットストリーム形式の詳細は、第 6 章「コンフィギュレーションの詳細」を参照してください。

タイプ 1 パケットレジスタ

表 6-5 に、タイプ 1 パケットのレジスタを示し、それらについて説明します。

表 6-3 : Opcode の形式

Opcode 機能

00 NOP

01 読み出し

10 書き込み

11 予約済み

表 6-4 : タイプ 2 パケットヘッダ

ヘッダタイプ Opcode ワード数

[31:29] [28:27] [26:0]

010 RR xxxxxxxxxxxxxxxxxxxxxxxxxx

表 6-5 : タイプ 1 パケットレジスタ

レジスタ名読み出し /書き込みアドレス説明

CRC 読み出し /書き込み 00000 CRC レジスタ

FAR 読み出し /書き込み 00001 フレームアドレスレジスタ

FDRI 書き込み 00010 フレームデータレジスタ、入力レジスタ (コンフィギュレーションデータの書き込み)

FDRO 読み出し 00011 フレームデータレジスタ、出力レジスタ (コンフィギュレーションデータの読み出し )

CMD 読み出し /書き込み 00100 コマンドレジスタ

CTL0 読み出し /書き込み 00101 制御レジスタ 0

MASK 読み出し /書き込み 00110 CTL0 および CTL1 のマスクレジスタ

STAT 読み出し 00111 ステータスレジスタ

LOUT 書き込み 01000 レガシ出力レジスタ (デイジーチェーンの DOUT)

COR0 読み出し /書き込み 01001 コンフィギュレーションオプションレジスタ 0

MFWR 書き込み 01010 複数フレームの書き込みレジスタ



UG191 (v3.5) 2008 年 10 月 29 日


CRC レジスタ

このレジスタへの書き込みによって、ビットストリームデータに対する CRC チェックが実行され

ます。書き込まれた値が、現時点で算出された CRC 値と一致すると、 CRC_ERROR フラグがクリ

アされてスタートアップが可能となります。

FDRI レジスタ

このレジスタへの書き込みによって、 FAR レジスタで指定されたフレームアドレスで、フレーム

データがコンフィギュレーションされます。詳細は、 133 ページの「ビットストリームの構成」を

参照してください。

FDRO レジスタ

この読み出し専用レジスタは、コンフィギュレーションデータのフレームを FAR レジスタで指定

されたアドレスからリードバックするために使用されます。詳細は、 142 ページの「リードバック

コマンドシーケンス」を参照してください。

MASK レジスタ

CTL0 および CTL1 レジスタへの書き込みは、 MASK レジスタでビットマスクされます。

LOUT レジスタ

シリアルデイジーチェーンコンフィギュレーション中、このレジスタを使用して DOUT ピンへ

データが駆動されます。

MFWR レジスタ

ビットストリームの圧縮オプションで使用されます。

CBC レジスタ

ビットストリーム圧縮オプションで、 AES 復号化初期ベクタ (IV) の保持に使用されます。

CBC 書き込み 01011 初期 CBC 値レジスタ

IDCODE 読み出し /書き込み 01100 デバイス ID レジスタ

AXSS 読み出し /書き込み 01101 ユーザービットストリームアクセスレジスタ

COR1 読み出し /書き込み 01110 コンフィギュレーションオプションレジスタ 1

CSOB 書き込み01111 デイジーチェーンのパラレルインターフェイス

に使用、 LOUT と類似

WBSTAR 読み出し /書き込み 10000 ウォームブートの開始アドレスレジスタ

TIMER 読み出し /書き込み 10001 ウォッチドッグタイマレジスタ

BOOTSTS 読み出し 10110 ブート履歴ステータスレジスタ

CTL1 読み出し /書き込み 11000 制御レジスタ 1

表 6-5 : タイプ 1 パケットレジスタ (続き)

レジスタ名読み出し /書き込みアドレス説明




IDCODE レジスタ

FDRI への書き込みはすべて、このレジスタへの書き込み後に実行されます。書き込まれた

IDCODE は、デバイスの IDCODE と一致する必要があります。詳細は、 26 ページの「コンフィ

ギュレーションシーケンス」を参照してください。

このレジスタを読み出すと、デバイスの IDCODE が返されます。

AXSS レジスタ

このレジスタを使用して USR_ACCESS_VIRTEX5 プリミティブがサポートされます (109 ページ

の「USR_ACCESS_VIRTEX5」を参照)。

CSOB レジスタ

パラレルデイジーチェーンの場合、このレジスタを使用して CSO_B ピンがアサートされます。

コマンドレジスタ (CMD)

コマンドレジスタは、コンフィギュレーション制御ロジックに対し、グローバル信号をストローブ

してその他のコンフィギュレーションファンクションを実行するよう指示するために使用されま

す。 CMD レジスタにあるコマンドは、CMD または FAR が読み込まれるたびに実行されます。コー

ドビットは、 32 ビットの CMD レジスタの下位ビットに含まれ、残りの上位ビットは 0 になりま

す。表 6-6 に、コマンドレジスタのコマンドおよびコードを示します。

表 6-6 : コマンドレジスタコード

コマンドコード説明

NULL 00000 Null コマンド。

WCFG 00001コンフィギュレーションデータの書き込み : FDRI にコンフィギュ

レーションデータを書き込む際に使用します。

MFW 00010複数のフレームの書き込み : 1 つのフレームデータを複数のフレームアドレスに書き込む場合に使用します。

DGHIGH/LFRM

00011終フレーム : GHIGH_B 信号をディアサートし、すべてのインター

コネクトを有効にします。 GHIGH_B 信号は、 AGHIGH コマンドで

アサートします。

RCFG 00100コンフィギュレーションデータの読み出し : FDRO からコンフィ

ギュレーションデータを読み出す際に使用します。

START 00101

スタートアップシーケンスの開始 : スタートアップシーケンスを開

始します。 CRC チェックでエラーが検出されず、 DESYNC コマンド

が実行された後、スタートアップシーケンスが開始します。

RCAP 00110シングルショットモードでリードバックキャプチャを実行後、

CAPTURE 信号をリセットします (156 ページの「リードバックキャ

プチャ」を参照)。

RCRC 00111 CRC のリセット : CRC レジスタをリセットします。



UG191 (v3.5) 2008 年 10 月 29 日


AGHIGH 01000

GHIGH_B 信号のアサート : すべてのインターコネクトをハイイン

ピーダンス状態にし、新しいコンフィギュレーションデータを書き

込む際に競合が発生しないようにします。シャットダウンリコン

フィギュレーションでのみ使用されます。インターコネクトは、

LFRM コマンドによって再びアクティブになります。

SWITCH 01001CCLK 周波数の切り替え : マスタ CCLK の周波数を COR0 レジスタ

の OFSEL ビットで指定された値に変更します。

GRESTORE 01010GRESTORE 信号のパルス : IOB および CLB フリップフロップを

ユーザー設定に応じてセットまたはリセットします。

SHUTDOWN 01011

シャットダウンシーケンスの開始 : シャットダウンシーケンスを開

始し、完了時にデバイスをディスエーブルにします。 CRC チェック

でエラーが検出されない場合、または RCRC 命令でシャットダウン

がアクティブになります (通常は RCRC 命令を使用)。

GCAPTURE 01100GCAPTURE のパルス : レジスタのその時点の状態をキャプチャセル

に取り込みます (156 ページの「リードバックキャプチャ」を参照)。

DESYNCH 01101

DALIGN 信号のパルス : コンフィギュレーションの後に使用され、

デバイスを非同期にします。非同期になると、コンフィギュレーショ

ンデータピン上のすべての値は無視されます。

Reserved 01110 予約済み

IPROG 01111 ウォームブート開始用の内部 PROG

CRCC 10000

RBCRC_SEL=0 の場合、リコンフィギュレーション後に CFG によ

り初のリードバック値が再算出されます。 GHIGH をトグルした場

合も同じ処理が実行されます。 CRCC コマンドは、リコンフィギュ

レーション中に GHIGH がトグルされない場合に使用できます。

LTIMER 10001 ウォッチドッグタイマを再読み込みします。

表 6-6 : コマンドレジスタコード (続き)

コマンドコード説明




制御レジスタ 0 (CTL0)

CTL0 および CTL1 レジスタは、 Virtex-5 デバイスのコンフィギュレーションに使用されます。

CTL0 レジスタへの書き込みは、 MASK レジスタの値でマスクされます。これにより、 SBITS および PERSIST ビットを再指定することなく、GTS_USR_B 信号をトグルできます。図 6-1 に CTL0レジスタの各ビット位置の名前を示し、表 6-7 で各ビットについて説明します。

説明

予約済み

ICA

P_S

EL

EC

T

予約済み

OverTem

pPow

erDow

n予約済み

ConfigF

allbackSelectM

APA

bortG

LU

TM

ASK

_B予約済み

DE

C

SB

ITS

[1:0]

PE

RS

IST

予約済み

GT

S_U

SR

_B

ビットインデックス

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 X 0 X X X X X X X X X X X X X X X X X X X 0 0 1 X 0 0 0 0 X X 1

図 6-1 : 制御レジスタ 0 (CTL0)

表 6-7 : 制御レジスタ 0

ビット位置名ビット

インデックス説明

ICAP_SELECT 30 ICAP ポートセレクト

0 : 上部 ICAP ポートをイネーブル ( デフォルト )1 : 下位 ICAP ポートをイネーブル

OverTempPowerDown 12 System Monitor の過温度パワーダウン機能をイネー

ブルにします。

ConfigFallback 10 CFG でエラーが発生した場合に停止し、デフォルトビットストリームへのファールバックをディスエー

ブルにします。

BitGen オプション : ConfigFallback : Enable*/Disable

SelectMAPAbort 9 RDWR_B がトグルし、 CS_B がアサートされた場合

に、 SelectMAP でのABORT をディスエーブルにし

ます。

BitGen オプション : SelectMAPAbort : Enable*/Disable

GLUTMASK_B 8 グローバル LUT マスク信号。メモリセルの変更可能

なリードバック値をすべてマスクします。

DEC 6 AES Decryptor のイネーブルビット

SBITS[1:0] [5:4] セキュリティレベルの設定

00 : 読み出し /書き込み可 (デフォルト ) 01 : リードバックは不可

1x : 書き込み/読み出し共に不可



UG191 (v3.5) 2008 年 10 月 29 日


制御レジスタ 1 (CTL1)

CTL0 および CTL1 レジスタは、 Virtex-5 デバイスのコンフィギュレーションに使用され、 CTL1レジスタは予約されています。

フレームアドレスレジスタ (FAR)

Virtex-5 デバイスは、上部と下部に二分割されます。 Virtex-5 デバイスにあるフレームの長さは

1312 ビット (41 個の 32 ビットワード ) に固定され、すべて同一です。

FAR は、ブロックタイプ、上部/下部ビット、行アドレス、列アドレス、マイナーアドレスの 5 つのフィールドに分けられます。表 6-8 を参照してください。アドレスは、直接書き込むか、各フ

レームの後で自動的にインクリメントできます。通常、ビットストリームはアドレス 0 から開始

し、終値まで自動的にインクリメントします。

PERSIST 3 M2:M0 で指定されたコンフィギュレーションイン

ターフェイスをコンフィギュレーション後も保持し

ます。通常、 SelectMAP インターフェイスでのみ使

用し、リコンフィギュレーションおよびリードバッ

クを可能にします。「SelectMAP リコンフィギュレー

ション」も参照してください。

0 : 保持しない (デフォルト )1 : 保持する

GTS_USR_B 0 アクティブ Low で、 I/O をグローバルにトライス

テートにします。 GTS_CFG_B もアサートされている

場合は、プルアップをオフにします。

0 : I/O はトライステート

1 : I/O はアクティブ

表 6-7 : 制御レジスタ 0 (続き)



説明

予約済み


31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X

図 6-2 : 制御レジスタ 1 (CTL1)




ステータスレジスタ (STAT)

ステータスレジスタは、複数のグローバル信号の値を示します。このレジスタは、SelectMAP また

は JTAG インターフェイスを介して読み出すことができます。図 6-3 に STAT レジスタ内の各ビッ

ト位置の名前を示し、表 6-9 で各ビットについて説明します。

表 6-8 : フレームアドレスレジスタ

アドレスタイプビット


ブロックタイプ [23:21] 有効なブロックタイプは CLB、 I/O、 CLK (000)、ブロッ

クRAM の内容 (001)、 CFG_CLB (010) です。通常のビッ

トストリームには、タイプ 010 は含まれません。

Top_B ビット 20 上部の行 (0) または下部の行 (1) を選択します。

行アドレス [19:15] 現在の行を選択します。行アドレスは、下から上に向かっ

て増加します。

列アドレス [14:7] CLB 列など、大まかな列を選択します。列アドレスは 0 から開始し、右に向かって増加します。

マイナーアドレス [6:0] 選択した列内のフレームを選択します。

説明

予約済み

BU

S_W

IDT

H

FS

Reserved

STA

RT

UP

_STA

TE

Reserved

DE

C_E

RR

OR

ID_E

RR

OR

DO

NE

RE

LE

AS

E_D

ON

EIN

IT_B

INIT

_CO

MPL

ET

E

MO

DE

GH

IGH

_BG

WE

GT

S_C

FG

_BE

OS

DC

I_MA

TC

HD

CM

_LO

CK

PAR

T_S

EC

UR

ED

CR

C_E

RR

OR


31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x

図 6-3 : ステータスレジスタ

表 6-9 : ステータスレジスタ



BUS_WIDTH [26:25] CFG バス幅の自動検出結果を示します。 ICAP が有効な

場合、コンフィギュレーション完了後は ICAP バス幅

を示します。

00 = x101 = x810 = x1611 = x32

FS [24:22] SPI フラッシュのタイプを選択します。



UG191 (v3.5) 2008 年 10 月 29 日


STARTUP_STATE [20:18] CFG スタートアップのステートマシン (0 ～ 7)

フェーズ 0 = 000

フェーズ 1 = 001

フェーズ 2 = 011

フェーズ 3 = 010

フェーズ 4 = 110

フェーズ 5 = 111

フェーズ 6 = 101

フェーズ 7 = 100

DEC_ERROR 16

復号化処理の前または後に FDRI への書き込みが実行さ

れたことを示します。

0 : DEC_ERROR なし 1 : DEC_ERROR あり

ID_ERROR 15

DEVICE_ID チェックでエラーが検出されたのにもか

かわらず FDRI への書き込みが実行されたことを示し

ます。

0 : ID_ERROR なし 1 : ID_ERROR あり

DONE 14 DONE ピンの値

RELEASE_DONE 13

内部 DONE 信号の値

0 : DONE 信号は解放されていない (ピンがアクティブに Low に保持されている)

1 : DONE 信号は解放されている (外部から Low に保持することが可能)

INIT_B 12 INIT_B ピンの値

INIT_COMPLETE 11初期化の完了を示す内部信号

0 : 初期化は未完了

1 : 初期化は完了

MODE [10:8] モードピン (M[2:0]) の状態

GHIGH_B 7GHIGH_B の状態

0 : GHIGH_B はアサートされている

1 : GHIGH_B はディアサートされている

GWE 6GWE の状態

0 : FF およびブロック RAM へ書き込み不可

1 : FF およびブロック RAM へ書き込み可能

GTS_CFG_B 5GTS_CFG_B の状態

0 : すべての I/O はハイインピーダンス状態

1 : すべての I/O が設定どおりに動作

表 6-9 : ステータスレジスタ (続き)






コンフィギュレーションオプションレジスタ 0 (COR0)

コンフィギュレーションオプションレジスタ 0 は、デバイスに対する特定のコンフィギュレーショ

ンオプションの設定に使用されます。図 6-4 に COR の各ビット位置の名前を示し、表 6-10 で各

ビットについて説明します。

EOS 4

スタートアップの終了を示す、スタートアップブロッ

クからの信号

0 : スタートアップシーケンスは未完了

1 : スタートアップシーケンスは完了

DCI_MATCH 3

0 : DCI は不一致

1 : DCI は一致

すべての MATCH 信号 (各バンクに 1 つ) のロジック AND ファンクション。 DCI I/O がバンクにない場合、

そのバンクの MATCH 信号は 1 になります。

DCM_LOCK 2

0 : DCM はロック状態になっていない

1 : DCM はロック状態

すべての DCM LOCKED 信号のロジック AND ファン

クション。未使用の DCM では、 LOCKED 信号は 1 となります。

PART_SECURED 1 0 : 復号化処理のセキュリティは設定されていない

1 : 復号化処理のセキュリティは設定されている

CRC_ERROR 0 0 : CRC エラーなし

1 : CRC エラー

表 6-9 : ステータスレジスタ (続き)



説明

予約済み

予約済み

予約済み

CR

C_B

YPA

SS

PWR

DW

N_STA

T予約済み

DO

NE

_PIPE

DR

IVE

_DO

NE

SING

LE

OS

CF

SE

L

SSC

LK

SR

C

DO

NE

_CY

CL

E

MA

TC

H_C

YC

LE

LO

CK

_CY

CL

E

GT

S_C

YC

LE

GW

E_C

YC

LE


31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 X 0 0 0 0 0 0 0 0 0 0 x 0 1 1 1 1 1 1 1 1 1 0 1 1 0 0

図 6-4 : コンフィギュレーションオプションレジスタ 0



UG191 (v3.5) 2008 年 10 月 29 日


表 6-10 : コンフィギュレーションオプションレジスタ 0



CRC_BYPASS 28

特別な CRC 値 (0xDEFC) が読み込まれた場合、 CRC をバイパスします。

0 : CRC はイネーブル

1 : CRC はディスエーブル

PWRDWN_STAT 27DONE ピンを Powerdown ステータスピンに変更します。

0 : DONE ピン

1 : Powerdown ピン

DONE_PIPE 25

0 : DONEIN にパイプライン段なし

1 : DONEIN にパイプライン段を追加

FPGA は、スタートアップクロックの 1 サイクル分遅延

されている DONE を待ちます。スタートアップクロック

が高速で動作している場合は、このオプションを使用し

てください。

DRIVE_DONE 24 0 : DONE ピンはオープンドレイン

1 : DONE ピンはアクティブに High に駆動

SINGLE 23

0 : リードバックはシングルショットではない

新たにキャプチャされた値は、 CAPTURE_VIRTEX5 プリミティブ上の CAP が適切にアサートされるたびに読み

込まれます。 CMD レジスタで GCAPTURE 命令を実行し

ても、キャプチャを実行できます。

1 : リードバックはシングルショット

連続するリードバックの間で CMD レジスタに RCAP 命令を読み込む必要があります。

OSCFSEL [22:17] マスタモードでの CCLK 周波数を選択します (2MHz ～ 60MHz)。

SSCLKSRC [16:15]

スタートアップシーケンスのクロックソース

00 : CCLK 01 : UserClk

(CAPTURE_VIRTEX5 ブロック上の接続を使用 )1x: JTAGClk

DONE_CYCLE [14:12]

DONE ピンを解放するするスタートアップフェーズ

000 : スタートアップフェーズ 1001 : スタートアップフェーズ 2010 : スタートアップフェーズ 3011 : スタートアップフェーズ 4100 : スタートアップフェーズ 5101 : スタートアップフェーズ 6110 : スタートアップフェーズ 7111 : 保持




MATCH_CYCLE [11:9]

DCI が一致するまで待機するスタートアップフェーズ

000 : スタートアップフェーズ 0001 : スタートアップフェーズ 1010 : スタートアップフェーズ 2011 : スタートアップフェーズ 3100 : スタートアップフェーズ 4101 : スタートアップフェーズ 5110 : スタートアップフェーズ 6111 : 待機しない

LOCK_CYCLE [8:6]

DCM がロックするまで待機するスタートアップフェーズ

000 : スタートアップフェーズ 0001 : スタートアップフェーズ 1010 : スタートアップフェーズ 2011 : スタートアップフェーズ 3100 : スタートアップフェーズ 4101 : スタートアップフェーズ 5110 : スタートアップフェーズ 6111 : 待機しない

GTS_CYCLE [5:3]

グローバルトライステート (GTS) 信号をディアサートす

るスタートアップフェーズ

000 : スタートアップフェーズ 1001 : スタートアップフェーズ 2010 : スタートアップフェーズ 3011 : スタートアップフェーズ 4100 : スタートアップフェーズ 5101 : スタートアップフェーズ 6110 : DONE ピンの設定と同一

BitGen オプション : -g GTS_cycle : Done001 : 保持

GWE_CYCLE [2:0]

グローバル書き込みイネーブル (GWE) 信号をディアサー

トするスタートアップフェーズ

000 : スタートアップフェーズ 1001 : スタートアップフェーズ 2010 : スタートアップフェーズ 3011 : スタートアップフェーズ 4100 : スタートアップフェーズ 5101 : スタートアップフェーズ 6110 : DONE ピンの設定と同一

BitGen オプション : -g GWE_cycle : Done111 : 保持

表 6-10 : コンフィギュレーションオプションレジスタ 0 (続き)





UG191 (v3.5) 2008 年 10 月 29 日


コンフィギュレーションオプションレジスタ 1 (COR1)

コンフィギュレーションオプションレジスタ 1 は、デバイスに対する特定のコンフィギュレーショ

ンオプションの設定に使用されます。図 6-5 に COR1 の各ビット位置の名前を示し、表 6-11 で各

ビットについて説明します。

説明

予約済み

PE

RS

IST

_DE

AS

SE

RT

_AT

_DE

SY

NC

H予約済み

予約済み

RB

CR

C_N

O_P

INR

BC

RC

_EN

予約済み

BPI_1ST

_RE

AD

_CY

CL

ES

BP

I_PAG

E_S

IZE


31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

図 6-5 : コンフィギュレーションオプションレジスタ 1

表 6-11 : コンフィギュレーションオプションレジスタ 1



PERSIST_DEASSERT_AT_DESYNCH 17 DESYNCH コマンドで PERSIST のディ

アサートをイネーブルにします。

RBCRC_NO_PIN 9 INIT_B をリードバック CRC エラーのス

テータス出力ピンとして使用できないよう

にします。

RBCRC_EN 8 連続したリードバック CRC を可能にし

ます。

BPI_1ST_READ_CYCLES [3:2] 初のバイトの読み出しタイミング

00 : 1 CCLK01 : 2 CCLK10 : 3 CCLK11 : 4 CCLK

BPI_PAGE_SIZE [1:0] フラッシュメモリのページサイズ

00 : 1 バイト / ワード

01 : 4 バイト / ワード

10 : 8 バイト / ワード

11 : 予約済み




ウォームブートの開始アドレスレジスタ (WBSTAR)

図 6-6 に WBSTAR の各ビット位置の名前を示し、表 6-12 で各ビットについて説明します。

ウォッチドッグタイマレジスタ (TIMER)

ウォッチドッグタイマは、フォールバックビットストリームに対しては自動的に無効になります。

図 6-7 に TIMER レジスタの各ビット位置の名前を示し、表 6-13 で各ビットについて説明します。

説明

予約済み

RS

[1:0]

RS

_TS_B

STA

RT

_AD

DR


31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

図 6-6 : WBSTAR レジスタ

表 6-12 : WBSTAR レジスタ



RS[1:0] [28:27] 次のウォームブート時の RS[1:0] ピンの値

RS_TS_B 26RS[1:0] ピンのトライステートイネーブル

0 : ディスエーブル

1 : イネーブル

START_ADDR [25:0] フォールバックビットストリームの開始アドレス

説明

予約済み

TIM

ER

_US

R_M

ON

TIM

ER

_CFG

_MO

N

TIM

ER

_VA

LU

E


31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

図 6-7 : TIMER レジスタ



UG191 (v3.5) 2008 年 10 月 29 日


ブート履歴ステータスレジスタ (BOOTSTS)

レジスタは、 POR、 PROGRAM_B のアサート、または JPROGRAM 命令を与えることによって

のみリセット可能です。 EOS またはエラー状況で、ステータス (_0) がステータス (_1) にシフトさ

れ、ステータス (_0) は現在のステータスに更新されます。図 6-8 に BOOTSTS レジスタの各ビッ

ト位置の名前を示し、表 6-14 で各ビットについて説明します。

表 6-13 : TIMER レジスタ



TIMER_USR_MON 25

ユーザーモードでウォッチドッグタイマをイネーブルに

します。


1 : イネーブル

TIMER_CFG_MON 24

コンフィギュレーション中にウォッチドッグタイマを

イネーブルにします。


1 : イネーブル

TIMER_VALUE [23:0]ウォッチドッグのタイムアウト値。 CFG_MCLK が使

用されます。 CFG_MCLK は、デフォルトでは約 50MHz で、 256 分の 1 ずつ分周可能です。

説明

予約済み

RB

CR

C_E

RR

OR

_1W

RA

P_E

RR

OR

_1C

RC

_ER

RO

R_1

ID_E

RR

OR

_1W

TO

_ER

RO

R_1

IPR

OG

_1FA

LL

BA

CK

_1V

AL

ID_1

RB

CR

C_E

RR

OR

_0W

RA

P_E

RR

OR

_0C

RC

_ER

RO

R_0

ID_E

RR

OR

_0W

TO

_ER

RO

R_0

IPR

OG

_0FA

LL

BA

CK

_0V

AL

ID_0


31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

図 6-8 : BOOTSTS レジスタ

表 6-14 : BOOTSTS レジスタ



RBCRC_ERROR_1 15 RBCRC エラーによるリコンフィギュレーション

WRAP_ERROR_1 14 BPI アドレスカウンタのラップアラウンドエラー

CRC_ERROR_1 13 CRC エラー

ID_ERROR_1 12 ID エラー

WTO_ERROR_1 11 ウォッチドッグのタイムアウトエラー

IPROG_1 10 内部 PROG によりトリガされたコンフィギュレーション



ビットストリームの構成R

ビットストリームの構成

デバイスへの電源投入および初期化が完了すると、 INIT_B ピンが解放され、コンフィギュレーショ

ンが開始可能となります。初期化後、パケットプロセッサは、同期ワードを受信するまでコンフィ

ギュレーションインターフェイスに送信されるすべてのデータを無視します。同期後、パケットプロセッサが有効なパケットヘッダを受信すると、コンフィギュレーションプロセスが開始されます。

デフォルト設定での初期コンフィギュレーションプロセス

デフォルトのビットストリーム (デフォルトの BitGen オプションで生成されたビットストリーム)を使用した初期コンフィギュレーションは、 SelectMAP およびシリアルコンフィギュレーション

モードでは PROGRAM_B ピンにパルスを供給することによって開始し、 JTAG コンフィギュレー

ションモードでは JPROGRAM 命令を与えることによって開始します。コンフィギュレーション

は、表 6-15 に示すシーケンスで実行されます。

FALLBACK_1 91 : デフォルトリコンフィギュレーションにフォール

バック、 RS[1:0] はアクティブに 2'b00 を駆動 0 : 通常のコンフィギュレーション

VALID_1 8 ステータスは有効

RBCRC_ERROR_0 7 RBCRC エラーによるリコンフィギュレーション

WRAP_ERROR_0 6 BPI アドレスカウンタのラップアラウンドエラー

CRC_ERROR_0 5 CRC エラー

ID_ERROR_0 4 ID エラー

WTO_ERROR_0 3 ウォッチドッグのタイムアウトエラー

IPROG_0 2 内部 PROG によりトリガされたコンフィギュレーション

FALLBACK_0 11 : デフォルトリコンフィギュレーションにフォール

バック、 RS[1:0] はアクティブに 2'b00 を駆動 0 : 通常のコンフィギュレーション

VALID_0 0 ステータスは有効

表 6-14 : BOOTSTS レジスタ (続き)



表 6-15 : コンフィギュレーションシーケンス

コンフィギュレーションデータ (16 進数)

説明

FFFFFFFF ダミーワード

000000BB バス幅ワード

11220044 8/16/32 バス幅



AA995566 同期ワード



UG191 (v3.5) 2008 年 10 月 29 日


20000000 タイプ 1、 NO OP

30020001 タイプ 1、 WBSTAR に 1 ワード書き込み

00000000 ウォームブートの開始アドレス

30008001 タイプ 1、 CMD に 1 ワード書き込み

00000000 NULL コマンド

20000000 タイプ 1、 NO OP

20000000 タイプ 1、 NO OP


00000007 RCRC コマンド

20000000 タイプ 1、 NO OP

30022001 タイプ 1、 TIMER に 1 ワード書き込み

00000000 TIMER 値

30012001 タイプ 1、 COR0 に 1 ワード書き込み

0000401D done@4 m@0 l@0 gts@3 gwe@5

3001C001 タイプ 1、 COR1 に 1 ワード書き込み

00000000 COR1 値

30018001 タイプ 1、 ID に 1 ワード書き込み

02896093 ID コード


00000009 SWITCH コマンド

20000000 タイプ 1、 NO OP

3000C001 タイプ 1、 MASK に 1 ワード書き込み

00000100 MASK 値

3000A001 タイプ 1、 CTL0 に 1 ワード書き込み

00000100 CTL0 値


00000000 MASK 値

30030001 タイプ 1、 CTL1 に 1 ワード書き込み

00000000 CTL1 値

20000000 タイプ 1、 NO OP

20000000 タイプ 1、 NO OP

表 6-15 : コンフィギュレーションシーケンス (続き)


説明



ビットストリームの構成R

20000000 タイプ 1、 NO OP

20000000 タイプ 1、 NO OP

20000000 タイプ 1、 NO OP

20000000 タイプ 1、 NO OP

20000000 タイプ 1、 NO OP

20000000 タイプ 1、 NO OP

30002001 タイプ 1、 FAR に 1 ワード書き込み

00000000 FAR 値


00000001 WCFG コマンド

20000000 タイプ 1、 NO OP

30004000 タイプ 1、 FDRI に 0 ワード書き込み

50000400 タイプ 2、 FDRI に 1024 ワード書き込み

00000000 データワード 1

データワード n

データワード n + 1

00000000 後のデータワード (1024)

30000001 タイプ 1、 CRC に 1 ワード書き込み

F1927570 CRC 値


0000000A GRESTORE コマンド

20000000 タイプ 1、 NO OP


00000003 LFRM コマンド


00000000 データワード 1

3000A001 タイプ 1、 CTL0 に 1 ワード書き込み

00000000 CTL0 レジスタ値

20000000 タイプ 1、 NO OP

…

20000000 タイプ 1、 NO OP



説明



UG191 (v3.5) 2008 年 10 月 29 日


フレームのアドレス指定

フレームビット

フレームとは、アクセス可能なコンフィギュレーション情報の小単位です。これは、 1312 ビット

を 1 行の高さに垂直に積み重ねたものと考えることができます。

1 行は基本ブロック (CLB 20 個、 IOB 40 個、ブロック RAM 4 個など) の積み重ねで構成され、中

央に HCLK 行があります。 1 フレームにある 1312 ビットのうち、 HCLK タイルの上下の基本ブ

ロックに 640 ビットずつあり、残りの 32 ビットが HCLK タイル内で使用されます。 HCLK タイ

ル内の 32 ビットのうち、上位から 16 ビットは未使用で、下位から 12 ビットは ECC に使用

されます。残りの 4 ビットは、タイル内にある回路のその他のコンフィギュレーションビットとし

て使用されます。

コンフィギュレーションビットのフレームは、 FDR (フレームデータレジスタ) 内を 32 ビットの

ワード単位でシフトします。つまり、1312 ビットのフレームに 41 ワードが必要となります。図 6-9に、 1 ～ 41 の番号が付いたビットストリーム内の 41 ワードと、これらが 1312 ビットフレーム内

のビットにどのように対応するかを示します。このビット対応は、 FPGA 内のすべての行に該当し

ます。


00000005 START コマンド

20000000 タイプ 1、 NO OP

30002001 タイプ 1、 FAR に 1 ワード書き込み

00FFFF80 FAR 値

30000001 タイプ 1、 CRC に 1 ワード書き込み

845EAE07 CRC 値


0000000D DESYNCH コマンド

20000000 タイプ 1、 NO OP

…

20000000 タイプ 1、 NO OP



説明



フレームのアドレス指定R

フレームアドレス

FPGA の各コンフィギュレーションフレームは 32 ビットのアドレスを持ち、 5 つの部分に分割さ

れています (図 6-10 を参照)。

• ブロックタイプ

• 上部/下部インジケータ

• 行アドレス

• メジャーアドレス (列アドレス)

• マイナーアドレス (列内のフレームアドレス)

図 6-9 : ビットストリーム内のコンフィギュレーションワードと

フレーム内のコンフィギュレーションビット

1 2

1 4

10

310

310

31

4131 0

4031 0

39

HCLK 10 CLB640

HCLK4

HCLK16

HCLK

HCLK 10 CLB640

12 ECC

31 0

331 0

231 0

131 0

2231 0

2131 0

2031 0

1311

1280

672

671

640

651652

655656

639

31

0

UG191_c6_09_060407

図 6-10 : 5 つに分割される 32 ビットのフレームアドレス

31 24 14 7 6 023 21 19 1520

/

UG191_c6_10_062607



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各部の意味をわかりやすくするため、行アドレスから説明し、後にブロックタイプについて説明

します。

行アドレス (上部/下部インジケータを含む)

コンフィギュレーションの観点から考えると、 FPGA ファブリックをまず行に分割し、次に列に分

割する方法が良です。行には、 FPGA の中央から順に、上部および下部でそれぞれ 0 ～ 9 の番号

が付けられています (図 6-11 を参照)。コンフィギュレーション中、行アドレスは上部の 0 から上に

向かってスキャンされた後、下部の 0 から下に向かってスキャンされます。

Virtex-5 の大のデバイスには、上下に各 6 行、合計で 12 行あります。ただしハードウェアデザ

インでは、上下に各 10 行、合計で 20 行までサポート可能です。

メジャーアドレス

各行は同数の列に分割でき、 1 つの列はアレイ内の 1 ブロック (CLB、 DSP、ブロック RAM、 IOBなど) に対応します。このメジャーアドレスは 0 から開始し、左から右に向って番号が増加します。

図 6-12 に示すように、各行にはメジャーアドレスのシーケンスが 2 つあります。初のシーケン

ス (図中では薄い灰色) では、メジャーアドレスが各列に割り当てられ、一般的なコンフィギュレー

ション用の列の選択に使用されます。 2 番目のシーケンス (図中では濃い灰色) では、アドレスが各

ブロック RAM 列に割り当てられ、ブロック RAM の内容に特定のコンフィギュレーションフレー

ムにアクセスするために使用されます。つまり、ブロック RAM には、通常のコンフィギュレーショ

ン用とメモリの内容へのアクセス用の 2 つのメジャーアドレスがあることになります。

図 6-11 : FPGA の行アドレス

9

FPGA

FPGA

9

1

1

0

0

UG191_c6_11_050406



フレームのアドレス指定R

マイナーアドレス

各列にはいくつかのフレームが含まれており、これらのフレームはマイナーアドレスを使用してア

クセスします。「ブロックタイプ」で説明するように、 1 列に含まれるフレーム数は、ブロックタイプおよびその列によって異なります。

ブロックタイプ

ブロックタイプによって、アドレス空間は 8 つのセクションに分割されますが、Virtex-5 デバイス

では 4 つのセクションのみが使用されます。アドレス空間を分割することにより、ファンクション

またはアクセス方法よってコンフィギュレーションフレームが分類されます。

Virtex-5 デバイスでは、次の 4 つのブロックタイプが使用されます。

• インターコネクトおよびブロックコンフィギュレーション

• ブロック RAM の内容

• インターコネクトおよびブロックの特別なフレーム

• ブロック RAM のコンフィギュレーションフレーム以外のフレーム

インターコネクトおよびブロックコンフィギュレーション

CLB、 DSP、 IOB など通常のインターコネクトおよびブロックコンフィギュレーションフレーム

は、すべてコンフィギュレーションアドレス空間のこのセクションに含まれます。ブロック RAMのポート幅や FIFO 動作などのパラメータを設定するフレームも含まれますが、ブロック RAM の内容は含まれません。

表 6-16 に、このブロックタイプを使用する場合の各列のフレーム数 (マイナーアドレス) を示し

ます。

図 6-12 : 行のメジャーアドレスの割り当て

IOBBRAMCLBDSPBRAM

:

: BRAM

CLBBRAMIOB

76543210

210

UG191_c6_12_050406

メモ :

1. 通常のメジャーアドレスのシーケンスを薄い灰色で、ブロック RAM のメジャーアドレスのシーケンスを濃い灰色で示しています。



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フレーム番号は 0 から開始し、左から右に向って番号が増加します。クロック列を除く各ブロック

では、 0 ～ 25 のフレームがその列用のインターコネクトにアクセスします。 CLB およびクロック

列を除くすべてのブロックでは、 26 ～ 27 のフレームがその列用のインターコネクトにアクセスし

ます。その他すべてのフレームは、そのブロックに特有です。

ブロック RAM の内容

ブロック RAM の実際のメモリ内容は、2 つの理由から、アドレス空間の別のセクションにコンフィ

ギュレーションされます。 1 つの理由は、ブロック RAM のコンフィギュレーションフレームのア

クセス方法は、通常のコンフィギュレーションフレームとは異なるということ、もう 1 つの理由は、

ブロック RAM のコンフィギュレーションが不要な場合に簡単にスキップでき、ビットストリーム

サイズを大幅に減少できるということです。

ブロック RAM の内容にアクセスするには、ブロック RAM のメジャーアドレス (メジャーアドレ

スの 2 つ目のシーケンス) を使用する必要があります。このメジャーアドレスは、ブロック RAMとそのインターコネクトへのアクセス時に使用されるメジャーアドレスとは異なると考えられま

す。ブロック RAM には、列および HCLK 行ごとに 128 個のフレームが含まれます。

インターコネクトおよびブロックの特別なフレーム

各列には特別なフレームが 1 つあり、パーシャルリコンフィギュレーションに使用されるコンフィ

ギュレーションビットが含まれます。パーシャルリコンフィギュレーションを使用するデザイン

はわずかであるため、通常の使用ではこのセクションをスキップできます。

このフレームは、マイナーアドレス 0 でアクセスします。 HCLK の 16 ビットのみが使用され、そ

の他すべてのビットは 0 であると見なされます。 HCLK の 12 ビットは ECC ビットであるため、こ

のフレームに含まれるデータは 4 ビットのみです (表 6-17 を参照)。

詳細は、「パーシャルリコンフィギュレーション」を参照してください。

表 6-16 : 各列のフレーム数 (マイナーアドレス)

ブロックフレーム数

CLB 36

DSP 28

ブロック RAM 30

IOB 54

クロック列 4

クロック列 4

表 6-17 : 特別なフレームのビット

ビット番号用途

<15> 未使用

<14> IOB 列のみで GTS_CFG_B をゲート

<13> すべての列で GCAP および GRESTORE をゲート

<12> すべての列で GHIGH_B および GWE をゲート

<11:0> ECC 用の 12 ビット (ほかのビットはすべて 0 であると見なす)



R

第 7 章

リードバックおよびコンフィギュレーションの検証

Virtex®-5 デバイスでは、 SelectMAP、 ICAP、または JTAG インターフェイスを使用してコンフィ

ギュレーションメモリを読み出すことができます。リードバックには、リードバック検証とリード

バックキャプチャの 2 種類があります。リードバック検証では、ユーザーメモリエレメント (LUTRAM、 SRL16、およびブロック RAM) のその時点での値を含む、すべてのコンフィギュレーショ

ンメモリセルを読み出すことが可能です。リードバックキャプチャは、リードバック検証に機能

を追加したもので、すべてのコンフィギュレーションメモリセルを読み出すだけでなく、すべて

の内部 CLB および IOB レジスタのその時点でのステートを読み出します。これは、デザインのデ

バッグに非常に有益です。

コンフィギュレーションメモリを読み出すには、デバイスにリードバックを開始する一連のコマン

ドを送信する必要があります。リードバックが開始すると、デバイスはコンフィギュレーションメモリの内容を SelectMAP または JTAG インターフェイスに出力します。「SelectMAP インター

フェイスからコンフィギュレーションレジスタへのアクセス」に、IEEE 1149.1 JTAG および IEEE1532 JTAG のコンフィギュレーションメモリ読み出し手順が記載されています。

一連のリードバックコマンドは、マイクロプロセッサ、 CPLD、または FPGA ベースのシステムか

ら送信できます。また、 iMPACT で JTAG ベースのリードバック検証を実行することも可能です。

ザイリンクスの ISE で提供されている iMPACT デバイスプログラムソフトウェアでは、 Virtex-5デバイスすべてのリードバックおよび比較機能を実行でき、コンフィギュレーションエラーの有無

がレポートされます。 iMPACT でキャプチャ処理を行うことはできません。ただし、デザインのデ

バッグには、使いやすいユーザーインターフェイスで優れたデバック機能を提供する ChipScopeTM

ILA (ザイリンクスウェブサイトで別途販売) があるので、通常デバッグにリードバックキャプ

チャは使用されません。

デバイスからコンフィギュレーションメモリが読み出されると、リードバックビットストリーム

とコンフィギュレーションビットストリームが比較され、エラーの有無が確認されます。このプロ

セスについては、「リードバックデータの検証」で説明します。

リードバックのためのデザイン設定

リードバックを実行する場合、ビットストリームで次の 2 つを設定する必要があります。まず、

BitGen セキュリティ設定でリードバックの禁止を解除し (-g security:none)、ビットストリー

ムの暗号化を使用しないようにします。また、 SelectMAP インターフェイスを使用したリードバッ

クでは、 BitGen の Persist オプションを設定し (-g Persist:Yes)、 SelectMAP データピンがコ

ンフィギュレーション後もコンフィギュレーション機能を保持するようにします。Persist オプショ

ンを設定しないと、SelectMAP データピンがコンフィギュレーション後にユーザー I/O となり、そ

の後コンフィギュレーションは実行できません。バウンダリスキャンポートを使用したリード

バックでは、セキュリティ設定および暗号化の要件以外に特別な考慮事項はありません。



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第 7 章 : リードバックおよびコンフィギュレーションの検証R

キャプチャ機能が必要な場合、CAPTURE_VIRTEX5 プリミティブをインスタンシエートできます

(157 ページの図 7-7 を参照)。また、 GCAPTURE コマンドを CMD レジスタに書き込む方法もあ

ります ( 「リードバックキャプチャ」を参照)。レジスタのステートを取り込むには、このプリミ

ティブの CAP 入力をトリガし、その時点でのレジスタ値をコンフィギュレーションメモリに格納

します。その後、レジスタ値は、その他のコンフィギュレーションメモリと共にデバイスから読み

出されます。

リードバックコマンドシーケンス

Virtex-5 コンフィギュレーションメモリは、 JTAG、 SelectMAP、 ICAP インターフェイスからアク

セス可能な FDRO (フレームデータレジスタ、出力) コンフィギュレーションレジスタから読み出

されます。 JTAG および SelectMAP インターフェイスでは、 FPGA デザインがアクティブまたは

シャットダウン状態のときにリードバックを実行できますが、コンフィギュレーションロジックで

ブロック RAM にアクセスしている間は、ユーザーデザインではブロック RAM にアクセスできま

せん。

SelectMAP インターフェイスからコンフィギュレーションレジスタへのアクセス

SelectMAP インターフェイスからコンフィギュレーションメモリを読み出すには、インターフェ

イスを書き込み制御用に設定して FPGA へコマンドを送信し、その後読み出し制御用に設定して

データをデバイスから読み出す必要があります。SelectMAP インターフェイスの書き込み制御およ

び読み出し制御は RDWR_B 入力で指定されます。インターフェイスを書き込み制御用に設定する

と (RDWR_B = 0)、SelectMAP データピンは入力となり、読み出し制御用に設定すると (RDWR_B= 1) 出力となります。

RDWR_B 信号をトグルする前に CS_B 信号をディアサート (CS_B =1) してください。ディアサー

トしないと、 ABORT の原因となります (詳細は、第 2 章の「SelectMAP の ABORT」を参照)。

SelectMAP インターフェイスにおける書き込み制御と読み出し制御の切り替え手順は、次のとおり

です。

1. CS_B をディアサートします。

2. RDWR_B をトグルします。

RDWR_B = 0 : 書き込み制御

RDWR_B = 1 : 読み出し制御

3. CS_B をアサートします。

CS_B および RDWR_B は CCLK に同期しています。図 7-1 に、この手順を図示します。

図 7-1 : SelectMAP ポートの書き込み制御と読み出し制御の切り替え

CS_B

RDWR_B

DATA[0:7]

UG191_c7_01_050406

WRITE

Byte n Byte nByte 0

CCLK

Byte 0

READ



リードバックコマンドシーケンスR

コンフィギュレーションレジスタの読み出し手順 (SelectMAP)も簡潔な読み出し処理は、COR0 または STAT レジスタなどのコンフィギュレーションレジスタ

に対する読み出しです。読み出しアクセスのあるレジスタは、SelectMAP インターフェイスを介し

て読み出すことができますが、読み出しアクセスがないレジスタもあります。 SelectMAP インター

フェイスを使用した STAT レジスタの読み出し手順は、次のとおりです。

1. デバイスにバス幅検出シーケンスと同期ワードを書き込みます。

2. デバイスに「STAT レジスタ読み出し」パケットヘッダを書き込みます。

3. デバイスにダミーワードを 2 つ書き込み、パケットバッファを消去します。

4. SelectMAP インターフェイスから 1 ワード (ステータスレジスタの値) 読み出します。

5. デバイスに DESYNCH コマンドを書き込みます。


図 7-2 に示すように、 SelectMAP インターフェイスは、手順 8 と手順 9 の間で書き込み制御から

読み出し制御に変更し、手順 9 の後に再び書き込み制御に戻す必要があります。

表 7-1 : ステータスレジスタのリードバックコマンドシーケンス (SelectMAP)

手順SelectMAPポートの方向


ションデータ説明

1 書き込み FFFFFFFF ダミーワード

2 書き込み 000000BB バス幅同期ワード

3 書き込み 11220044 バス幅検出

4 書き込み FFFFFFFF ダミーワード

5 書き込み AA995566 同期ワード

6 書き込み 20000000 NOOP

7 書き込み 2800E001タイプ 1 パケットヘッダを書き込み、 STAT レジス

タを読み出し



10 読み出し SSSSSSSSSTAT レジスタから 1 ワードをコンフィギュレー

ションインターフェイスに書き込み

11 書き込み 30008001 タイプ 1、 CMD に 1 ワード書き込み

12 書き込み 0000000D DESYNC コマンド

13 書き込み 20000000 NOOP

14 書き込み 20000000 NOOP

図 7-2 : SelectMAP ステータスレジスタの読み出し

CS_B

RDWR_B

DATA[0:7]

WRITE

CCLK

AA 99 55 66 28 00 E0 0 0

READ WRITE

X S S 3X 0 X

UG191_c7_02_050306



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STAT 以外のレジスタを読み出す場合は、タイプ 1 のパケットヘッダで指定するアドレス (表 7-1の手順 2) を変更し、必要に応じてワード数を修正してください。 FDRO レジスタからの読み出しに

ついては、「コンフィギュレーションメモリの読み出し手順 (SelectMAP)」で説明します。

コンフィギュレーションメモリの読み出し手順 (SelectMAP)FDRO レジスタからコンフィギュレーションメモリを読み出す際の手順は、その他のレジスタの場

合と同様ですが、コンフィギュレーションロジックに対応するための追加手順が必要です。 FDROレジスタからのコンフィギュレーションデータは、フレームバッファを通過するため、リードバッ

クデータの初のフレームは無視する必要があります。

1. デバイスにバス幅検出シーケンスと同期ワードを書き込みます。

2. NOOP コマンドを 1 つ書き込みます。

3. シャットダウンコマンドを書き込み、 NOOP コマンドを 1 つ書き込みます。

4. RCRC コマンドを CMD レジスタに書き込み、 NOOP コマンドを 1 つ書き込みます。

5. NOOP コマンドを 5 つ書き込み、シャットダウンシーケンスを完了させます。シャットダウン

シーケンス中、 DONE は Low になります。

6. RCFG コマンドを CMD レジスタに書き込み、 NOOP コマンドを 1 つ書き込みます。

7. フレーム開始アドレスを FAR に書き込みます (通常 0x00000000)。

8. デバイスに「FDRO レジスタ読み出し」パケットヘッダを書き込みます。 FDRO 読み出し長

は、次の式で求められます。

FDRO 読み出し長 = (各フレームのワード数) x (読み出すフレーム数 + 1) + 1

フレームバッファを考慮してフレームが 1 つ追加で読み出されます。 DOUT_BUSY が Lowの間にリードバックをストローブする必要があります。フレームバッファで、読み出しの開始

時にダミーフレームが生成されます。 SelectMap8 モードでは、 1 ワードが追加で読み出され

ます。


10. SelectMAP インターフェイスから FDRO レジスタを読み出します。 FDRO 読み出し長は、上

述の手順 9 と同じです。

11. NOOP コマンドを 1 つ書き込みます。

12. START コマンドを書き込み、 NOOP コマンドを 1 つ書き込みます。

13. RCRC コマンドを書き込み、 NOOP コマンドを 1 つ書き込みます。

14. DESYNCH コマンドを書き込みます。

15. 64 ビット以上の NOOP コマンドを書き込み、パケットバッファを消去します。 DONE が Highになるまで、 CCLK のパルスを送信し続けます。

表 7-2 に、リードバックコマンドのシーケンスを示します。




表 7-2 : シャットダウンリードバックコマンドのシーケンス (SelectMAP)

手順 SelectMAP ポートの方向コンフィギュレーション

データ説明

1 書き込み


000000BB バス幅同期ワード

11220044 バス幅検出



2 書き込み 02000000 タイプ 1、 NOOP ワード 0

3 書き込み


0000000B SHUTDOWN コマンド

02000000 タイプ 1、 NOOP ワード 0

4 書き込み



20000000 タイプ 1、 NOOP ワード 0

5 書き込み

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

6 書き込み


00000004 RCFG コマンド

20000000 タイプ 1、 NOOP ワード 0

7 書き込み30002001 タイプ 1、 FAR に 1 ワード書き込み

00000000 FAR アドレス = 00000000

8 書き込み28006000 タイプ 1、 FDRO から 0 ワード読み出し

48024090 タイプ 2、 FDRO から 147,600 ワード読み出し

9 書き込み20000000 タイプ 1、 NOOP ワード 0

... タイプ 1、 31 個の NOOP ワード 0

10 読み出し

00000000 パケットデータ読み出し FDRO ワード 0

...

00000000 パケットデータ読み出し FDRO ワード 147599

11 書き込み 20000000 タイプ 1、 NOOP ワード 0

12 書き込み


00000005 START コマンド

20000000 タイプ 1、 NOOP ワード 0

13 書き込み



20000000 タイプ 1、 NOOP ワード 0



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書き込みから読み出しへの切り替え後 (CS_B および RDWR_B の両方が Low)、 DOUT_BUSY がLow の間に、ユーザーロジックでリードバックデータをストローブする必要があります。リード

バックデータが有効であるかどうかを判断するため、 DOUT_BUSY を監視します。

リードバックが開始し、BUSY がディアサートされた後、有効なデータが到達する前に、SelectMAPバス幅に応じた数のダミーワードが読み出されます。表 7-3 に、 3 つのSelectMAP 幅でのダミー

リードバックサイクル数を示します。

JTAG インターフェイスからコンフィギュレーションレジスタへのアクセス

JTAG から Virtex-5 コンフィギュレーションロジックへのアクセスには、 JTAG CFG_IN および

CFG_OUT レジスタを使用します。 CFG_IN および CFG_OUT レジスタはコンフィギュレーショ

ンレジスタではなく、BYPASS および BOUNDARY_SCAN と同様 JTAG レジスタです。 CFG_INにシフトされたデータは、コンフィギュレーションパケットプロセッサに入り、 SelectMAP イン

ターフェイスからのコマンドと同様に処理されます。

リードバックコマンドは、 CFG_IN レジスタを通過してコンフィギュレーションロジックに書き

込まれ、コンフィギュレーションメモリは CFG_OUT レジスタから読み出されます。表 7-4 に、

CFG_IN および CFG_OUT レジスタにアクセスする際の JTAG ステートの遷移を示します。

14 書き込み30008001 タイプ 1、 CMD に 1 ワード書き込み


15 書き込み20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

表 7-2 : シャットダウンリードバックコマンドのシーケンス (SelectMAP) (続き)

手順 SelectMAP ポートの方向コンフィギュレーション

データ説明

表 7-3 : リードバック時の DOUT_BUSY のレイテンシ (SelectMAP)

x8 x16 x32

DOUT_BUSY のレイテンシ 1 クロック 2 クロック 3 クロック

メモ :

1. レイテンシは、書き込みと読み込みの間で CS_B と RDWR_B が 1 サイクル間ディアサートされることを前提としています。 2 サイクル以上ディアサートされる場合は、レイテンシが短くなります。リードバックデータが有効であることを確認するには、 BUSY 信号を監視するのが適な方法です。

表 7-4 : JTAG CFG_IN および CFG_OUT 命令のシフト

手順説明セットアップおよびホールドクロック数

(TCK)TDI TMS

1 TMS に 1 を 5 回入力し、デバイスを TLR ステートにします。

X 1 5

2 RTI ステートに移行します。 X 0 1

3 SELECT-IR ステートに移行します。 X 1 2

4 SHIFT-IR ステートに移行します。 X 0 2




コンフィギュレーションレジスタの読み出し手順 (JTAG)

も簡潔な読み出し処理は、COR0 または STAT レジスタなどのコンフィギュレーションレジスタ

に対する読み出しです。読み出しアクセスのあるレジスタは、 JTAG インターフェイスを介して読

み出すことができますが、読み出しアクセスがないレジスタもあります。 JTAG インターフェイス

を使用した STAT レジスタの読み出し手順は、次のとおりです。

1. TAP コントローラをリセットします。

2. SHIFT-IR ステート中、 CFG_IN 命令を JTAG 命令レジスタにシフトします。 CFG_IN 命令の

LSB から順にシフトします。 MSB は、 TAP コントローラが SHIFT-IR ステートから移行する

ときにシフトします。

3. SHIFT-DR ステート中、パケット書き込みコマンドを CFG_IN レジスタにシフトします。

a. デバイスに同期ワードを書き込みます。

b. デバイスに NOOP コマンドを書き込みます。

c. デバイスに「STAT レジスタ読み出し」パケットヘッダを書き込みます。

d. デバイスにダミーワードを 2 つ書き込み、パケットバッファを消去します。

CFG_IN レジスタを介して送信されたすべてのコンフィギュレーションパケットの MSB を初に送信する必要があります。 LSB は、 TAP コントローラが SHIFT-DR ステートから移行

するときにシフトします。

4. SHIFT-IR ステート中、 CFG_OUT 命令を JTAG 命令レジスタにシフトします。 CFG_OUT 命令の LSB から順にシフトします。MSB は、TAP コントローラが SHIFT-IR ステートから移行


5 CFG_IN または CFG_OUT 命令の初の 9 ビットを LSB から順にシフトします。

111000101 (CFG_IN)

0 9111000100 (CFG_OUT)

6SHIFT-IR ステートから移行するときに、

CFG_IN または CFG_OUT 命令の MSB をシ

フトします。

1 1 1

7 SELECT-DR ステートに移行します。 X 1 2

8 SHIFT-DR ステートに移行します。 X 0 2

9SHIFT_DR ステートの間に、データを CFG_IN レジスタに、または CFG_OUT から、 MSB から順にシフトします。

X 0 X

10 SHIFT-DR ステートから移行するときに LSB をシフトします。

X 1 1

11 TMS に 1 を 5 回入力し、 TAP をリセットし

ます。X 1 5

表 7-4 : JTAG CFG_IN および CFG_OUT 命令のシフト (続き)


(TCK)TDI TMS



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5. SHIFT-DR ステート中、ステータスレジスタから 32 ビットをシフトします。


表 7-5 : ステータスレジスタのリードバックコマンドのシーケンス (JTAG)

手順説明セットアップおよびホールド

クロック数 (TCK)TDI TMS

1

TMS に 1 を 5 回入力し、デバイスを TLR ステートにします。

X 1 5

RTI ステートに移行します。 X 0 1

SELECT-IR ステートに移行します。 X 1 2

SHIFT-IR ステートに移行します。 X 0 2

2

CFG_IN 命令の初の 9 ビットを LSB から順

にシフトします。

111000101

(CFG_IN)0 9

SHIFT-IR ステートから移行するときに CFG_IN 命令の MSB をシフトします。

1 1 1

SELECT-DR ステートに移行します。 X 1 2

SHIFT-DR ステートに移行します。 X 0 2

3

コンフィギュレーションパケットを MSB から

順に CFG_IN データレジスタにシフトします。

a :0xAA995566

b :0x20000000

c :0x2800E001

d :0x20000000e :0x20000000

0 159

SHIFT-DR ステートから移行するときに後

のコンフィギュレーションパケットの LSB をシフトします。

0 1 1



4

CFG_OUT 命令の初の 9 ビットを LSB から

順にシフトします。

111000100 (CFG_OUT)

0 9

SHIFT-IR ステートから移行するときに CFG_OUT 命令の MSB をシフトします。

1 1 1






JTAG CFG_IN レジスタにシフトしたパケットは、SelectMAP から STAT レジスタを読み出す場合

に SelectMAP インターフェイスを介してシフトしたパケットと同一です。

コンフィギュレーションメモリの読み出し手順 (1149.1 JTAG)

JTAG インターフェイスを介して FDRO レジスタからコンフィギュレーションメモリを読み出す

手順は、その他のレジスタから読み出す場合と同様ですが、フレームロジックに対応するための追

加手順が必要です。 FDRO レジスタからのコンフィギュレーションデータはフレームバッファを

通過するため、リードバックデータの初のフレームはダミーデータであり、無視する必要があ

ります (FDRI および FDRO レジスタの説明を参照)。ほとんどの場合、 1149.1 JTAG リードバッ

クフローが推奨されます。


2. CFG_IN 命令を JTAG 命令レジスタに LSB から順にシフトします。 MSB は TAP コントロー

ラが SHIFT-IR ステートから移行するときにシフトします。

3. SHIFT-DR ステート中、パケット書き込みコマンドを CFG_IN レジスタにシフトします。

a. デバイスにダミーワードを書き込みます。

b. デバイスに同期ワードを書き込みます。

c. デバイスに NOOP コマンドを書き込みます。

d. デバイスに RCRC コマンドを書き込みます。

e. ダミーワードを 2 つ書き込み、パケットバッファを消去します。

4. JSHUTDOWN 命令を JTAG 命令レジスタにシフトします。

5. RTI ステートに移行し、 TCK の 12 サイクル間このステートにとどまって、シャットダウン

シーケンスを完了させます。シャットダウンシーケンス中、 DONE ピンは Low になります。

6. CFG_IN 命令を JTAG 命令レジスタにシフトします。

7. SHIFT-DR ステートに移行し、パケット書き込みコマンドを CFG_IN レジスタにシフトします。

a. デバイスにダミーワードを書き込みます。

b. デバイスに同期ワードを書き込みます。

c. デバイスに NOOP コマンドを書き込みます。

d. 「CMD レジスタへの書き込み」ヘッダを書き込みます。

e. デバイスに RCFG コマンドを書き込みます。

5

STAT レジスタの内容を CFG_OUT データレジスタからシフトします。

0xSSSSSSSS 0 31

SHIFT-DR ステートから移行するときに STAT レジスタの後のビットを CFG_OUT データレジスタからシフトします。

S 1 1



6 TAP コントローラをリセットします。 X 1 5

表 7-5 : ステータスレジスタのリードバックコマンドのシーケンス (JTAG) (続き)

手順説明セットアップおよびホールド

クロック数 (TCK)TDI TMS



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f. 「FAR レジスタへの書き込み」ヘッダを書き込みます。

g. 開始フレームアドレスを FAR レジスタに書き込みます (通常 0x0000000)。

h. デバイスにタイプ 1 の「FDRO レジスタの読み出し」パケットヘッダを書き込みます。

i. タイプ 2 のパケットヘッダを書き込み、デバイスから読み出すワード数を示します。

j. デバイスにダミーワードを 2 つ書き込み、パケットバッファを消去します。

CFG_IN レジスタを介して送信されたすべてのコンフィギュレーションパケットの MSB を初に送信する必要があります。 LSB は、 TAP コントローラが SHIFT-DR ステートから移行


8. SHIFT-DR ステート中、 CFG_OUT 命令を JTAG 命令レジスタにシフトします。 CFG_OUT命令の LSB から順にシフトします。MSB は、TAP コントローラが SHIFT-IR ステートから移

行するときにシフトします。

9. SHIFT-DR ステート中、 FDRO レジスタからのフレームデータをシフトします。


表 7-6 : シャットダウンリードバックコマンドのシーケンス (JTAG)


(TCK)TDI TMS

1

TMS に 1 を 5 回入力し、デバイスを TLR ステートにします。

X 1 5

RTI ステートに移行します。 X 0 1



2


にシフトします。111000101 0 9

SHIFT-IR ステートから移行するときに、

CFG_IN 命令の MSB をシフトします。1 1 1



3



a :0xFFFFFFFF

b :0xAA995566

c :0x20000000

d :0x30008001

e :0x00000007

f :0x20000000

g :0x20000000

0 223

SHIFT-DR ステートから移行するときに、

後のコンフィギュレーションパケットの LSB をシフトします。

0 1 1






4

JSHUTDOWN 命令の初の 9 ビットを LSB から順にシフトします。

111001101 0 9


JSHUTDOWN 命令の MSB をシフトします。1 1 1

5

RTI ステートに移行し、TCK の 12 サイクル間

このステートにとどまります。X 0 12



6


にシフトします。111000101 0 9


CFG_IN 命令の MSB をシフトします。1 1 1



7



a :0xFFFFFFFF

b :0xAA995566

c :0x20000000

d :0x30008001e :0x00000004

f :0x30002001

g :0x00000000

h :0x28006000

i :0x48024090

j :0x20000000 k :0x20000000

0 351


後のコンフィギュレーションパケットの LSB をシフトします。

0 1 1



8

CFG_OUT 命令の初の 9 ビットを LSB から

順にシフトします。

111000100 (CFG_OUT)

0 9


CFG_OUT 命令の MSB をシフトします。1 1 1



表 7-6 : シャットダウンリードバックコマンドのシーケンス (JTAG) (続き)


(TCK)TDI TMS



UG191 (v3.5) 2008 年 10 月 29 日


コンフィギュレーションメモリの読み出し手順 (1532 JTAG)

IEEE 1532 JTAG リードバックの手順は、IEEE 1149.1 JTAG の場合と多少異なります。 IEEE 1532JTAG リードバックでは、 CFG_IN JTAG レジスタを使用し、コマンドをコンフィギュレーション

ロジックに送信するのではなく、 ISC_READ JTAG レジスタを使用し、コンフィギュレーション

メモリを直接読み出します。

1532 JTAG リードバックの後に、 CRC のリセットコマンドを実行するか、 CRC レジスタに適

切な CRC の値を書き込むことによって、 CRC エラーステータスを解除する必要があります。図7-3 に、 1532 JTAG リードバック手順を示します。

9

FDRO レジスタの内容を CFG_OUT データレジスタからシフトします。

… 0リード

バックのビット数 - 1


FDRO レジスタの後のビットを CFG_OUT データレジスタからシフトします。

X 1 1



10 TAP コントローラを TLR ステートにして終了

します。X 1 3

表 7-6 : シャットダウンリードバックコマンドのシーケンス (JTAG) (続き)


(TCK)TDI TMS

図 7-3 : IEEE 1532 JTAG リードバックフロー

ISC_ENABLE

ISC_DISABLE

Test-Logic-Reset

ISC_READ

ISC_PROGRAM

ISC_PROGRAM

RTI TCK12

RTI TCK12

RTI TCK1

RTI TCK1

32

CRC

5'b00000

N

Y

N

Y

A

A

37 +

EO

EO

UG191_c7_03_050406




表 7-7 で、リードバックファイルについて説明します。

design.rba および design.rbb ファイルは、リードバックコマンドと予測されるリードバック

データを結合しますが、RBD ファイルには予測されるリードバックデータのみが含まれます。リー

ドバックに RBD ファイルを使用するシステムでは、リードバックコマンドを別の場所に格納する

必要があります。 RBA、RBB、および RBD ファイルにある予測されるリードバックストリームに

は無視する必要があるビットが含まれるため、実際のリードバックデータは、 MSK または MSDファイルを使用してマスクする必要があります。

リードバックコマンドの設定ファイルには、 SelectMAP または JTAG インターフェイスをいつ書

き込み制御から読み出し制御へ変更すべきかが示されていません。このため、前述したリードバッ

クコマンドシーケンスに基づいて、ユーザーが変更する必要があります。

表 7-7 : リードバックファイル

ファイル

拡張子

ファイルタイプ

BitGen

設定説明

.rba ASCII -b および -g リードバック

コンフィギュレーションコマンドではなくリードバックコマンドを含む ASCII 形式のファイルで、コンフィギュ

レーションデータが通常保存されている場所に、予測さ

れるリードバックデータが含まれています。このファイ

ルは、 MSK ファイルと共に使用する必要があります。

.rbb バイナリ-g

リードバック

RBA ファイルのバイナリバージョンで、 MSK ファイル

と共に使用する必要があります。

.rbd ASCII-g

リードバック

予測されるリードバックデータ (初期パッドフレームを

含む) のみが含まれる ASCII ファイルです。コマンドは

含まれません。このファイルは、 MSD ファイルと共に使

用する必要があります。

.msk バイナリ -m

BIT ファイルと同様のコンフィギュレーションコマンド

を含むバイナリファイルです。ただし、 FDRI 書き込み

パケットの内容が、 BIT ファイル内の対応するビットを

比較する必要があるかを示すマスクデータで置換されて

います。マスクビットが 0 の場合、リードバックデータ

ストリームの対応するビットを比較する必要があります

が、 1 の場合は無視されます。

.msd ASCII-g

リードバック

マスクビットのみを含む ASCII ファイルです。 MSD ファイルの初のビットが、 RBD ファイルの初の

ビットに対応します。実際のリードバックストリームに

あるパッドデータは、 MSD ファイルおよび RBD ファ

イルにもあります。マスクビットが 0 の場合、ビットが

ビットストリームのデータと比較され、 1 の場合は検証

されません。

.ll ASCII -l

リードバックでキャプチャされるデザインにある各ノー

ドの情報を含む ASCII ファイルです。このファイルに

は、リードバックストリームの絶対ビット位置、フレー

ムアドレス、フレームオフセット、使用されるロジッ

クリソース、およびデザインにおけるコンポーネント名

が含まれます。



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リードバックデータの検証

「コンフィギュレーションメモリの読み出し手順 (SelectMAP)」で説明したように、リードバック

データストリームには、コンフィギュレーションフレームデータおよびその前にある 1 フレーム

のパッドデータが含まれています。リードバックストリームには、コンフィギュレーションビッ

トストリーム内のコマンドまたはパケット情報は含まれておらず、リードバック中に CRC の算出

は実行されません。図 7-4 に、リードバックデータストリームを示します。

リードバックデータストリームは、デバイスにプログラムされたオリジナルのコンフィギュレー

ションフレームデータと比較することで検証されます。ただし、リードバックデータストリーム

内のビットには、ユーザーメモリまたは Null メモリ位置に対応しているため、比較を実行すべき

ではないものもあります。リードバックデータストリーム内のドントケアビットの位置は、 MSKおよび MSD マスクファイルに示されています。これら 2 つのファイルのフォーマットは異なり

ますが、基本的には同一の情報が含まれます。リードバックデータがデバイスから取り込まれると、

次のいずれかの比較方法を使用できます。

1. MSD ファイルを使用してマスクし、リードバックデータを RBD ファイルと比較する方法 (図 7-5 を参照)

MSD ファイルを使用してマスクし、RBD リードバックファイルと比較するのが、も簡潔な

リードバックデータストリームの検証方法です。この方法は、リードバックデータストリー

ムの開始と RBD および MSD ファイルの開始が 1:1 で対応し、リードバック、マスク、およ

び予測されたデータを簡単に揃えることができるため簡潔です。

RBD および MSD ファイルには、リードバックデータ、マスクデータ、およびファイル名の

一覧を含むファイルヘッダが ASCII 形式で含まれます。このヘッダ情報は、無視するかまた

は削除してください。 RBD および MSD ファイル内の ASCII の 1 および 0 は、デバイスから

のリードバックデータのバイナリ値に対応します。これらのファイルは、バイナリソースとし

てではなく、テキストファイルとして処理してください。スクリプトまたはテキストエディタ

を使用し、 RBD および MSD ファイルからバイナリフォーマットへ変換すると、システムに

よっては検証プロセスが簡略化され、 1/8 までファイルサイズを縮小できます。

図 7-4 : リードバックデータストリーム

1

UG191_c7_04_050406



リードバックデータの検証R

この方法のデメリットは、初のコンフィギュレーションビットストリームおよび MSD ファ

イルを格納するだけでなく、 RBD ファイルを格納しなければならず、必要な格納容量が増加す

る点です。

2. MSK ファイルを使用してマスクし、リードバックデータとコンフィギュレーション BIT ファ

イルを比較する方法 (図 7-6 を参照)

もう 1 つの検証方法では、 MSK ファイルを使用してリードバックビットをマスクし、リード

バックデータストリームとオリジナルのコンフィギュレーションビットストリームにある

FRDI 書き込み内のフレームデータを比較します。

デバイスへのリードバックコマンドの送信後、リードバックフレームデータの開始と BITファイルにある FDRI 書き込みの開始および MSK ファイルの開始を揃え、比較を開始しま

す。この比較は、 FDRI 書き込みが後に達すると終了します。

この方法の場合、格納する必要があるのは BIT および MSK ファイルとリードバックコマン

ドのみであるため、必要とするインシステム格納スペースが小限となります。

図 7-5 : MSD および RBD ファイルを使用したリードバックデータの比較

1

UG191_c7_05_050406

MSD RBD



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RBA および RBB ファイルは、予測されるリードバックデータと一連のリードバックコマン

ドを含みます。これらのファイルは、 MSK ファイルと使用することを目的としていますが、

Virtex-5 デバイスよりも Virtex デバイスのリードバック (アプリケーションノート XAPP138『Virtex FPGA Series Configuration and Readback』を参照) に適しています。

リードバックキャプチャ

コンフィギュレーションメモリリードバックコマンドのシーケンスは、リードバック検証とリー

ドバックキャプチャで同一ですが、リードバックキャプチャの場合は、内部レジスタ値を読み込

むための追加手順が必要です。

ブロック RAM 出力と CLB および IOB レジスタは、デザインに CAPTURE_VIRTEX5 プリミティ

ブをインスタンシエートして (図 7-7)、デザインの動作中にそのプリミティブの CAP 入力をアサー

トすると取り込むことができます。 CAPTURE_VIRTEX5 の CLK 入力の次の立ち上がりエッジで

内部 GRDBK 信号がアサートされ、すべての CLB および IOB レジスタの値がコンフィギュレー

ションメモリセルに格納されます。これらの値は、リードバックプロセスでコンフィギュレーショ

ンメモリを読み出すことにより、 IOB および CLB コンフィギュレーション列と共に、デバイスか

ら読み出すことができます。レジスタ値は、レジスタの初期ステート設定をプログラムするのと同

じメモリセルに格納されるため、キャプチャシーケンス後に Virtex-5 コンフィギュレーションロジックに GRESTORE コマンドを送信すると、レジスタが意図しないステートに戻ってしまう可能

性があります。

代替方法として、 GCAPTURE コマンドを CMD レジスタに書き込むことにより、 GRDBK 信号を

アサートできます。このコマンドを使用すると、GRDBK 信号は CCLK または TCK (スタートアッ

プクロック設定による ) の 2 サイクル間アサートされます。

図 7-6 : MSK および BIT ファイルを使用したリードバックデータの比較

1

UG191_c7_06_050406

MSK BIT




リードバックキャプチャR

CAP 信号が複数クロックサイクル間アサートされると、クロックの各立ち上がりエッジで、キャプ

チャセルが新しいレジスタ値で更新されます。 CAPTURE_VIRTEX5 プリミティブに ONESHOT属性を設定すると、クロックの初の立ち上がりエッジでのみキャプチャが実行されるように制限

できます。 ONESHOT 属性の詳細は、『制約ガイド』を参照してください。

コンフィギュレーションメモリフレームがデバイスから読み出されると、リードバックデータストリームからキャプチャされたレジスタ値を確認できます。表 7-9 に示すように、キャプチャビッ

ト位置はロジックアロケーションファイル (design.ll) に記述されます。

表 7-9 は、 ISE サンプルデザイン jc2_top のロジックアロケーションファイルの一部です。ここ

では、わかりやすくするため、行フォーマットを説明するヘッダコメントをビットオフセットデー

タの初に移動しています。 [オフセット ] 列は、リードバックフレームデータの開始からの絶対的

なビットオフセットを示します。 [フレームアドレス] 列は、キャプチャビットが配置されている

フレームアドレスを示し、 [フレームオフセット ] 列はフレームの開始からのビットオフセットを

示します。 [情報] 列は、ビットとユーザーデザインの対応を示します。たとえば、スライス X8Y15にある DIR レジスタ (表 7-9) は、ビットオフセット 100790 にあります。キャプチャされた DFF値は、反転して保存されます。

図 7-7 : Virtex-5 ライブラリプリミティブ

表 7-8 : キャプチャ信号

信号説明アクセス

GCAPTUREすべてのスライスおよび IOB レジス

タのステートをキャプチャする、 GRESTORE のコンポーネント

CMD レジスタへの GCAPTURE コマ

ンドの書き込み、またはキャプチャブロックの CAP 入力のアサート、ユー

ザー制御

GRESTORE すべてのレジスタを初期化CMD レジスタおよび STARTUP_VIRTEX5 ブロック

表 7-9 : ロジックアロケーションファイルフォーマット

オフセットフレームアドレス

フレームオフセット

情報

100714 0x000e0400 42 Block=B7、 Latch=I、 Net=RIGHT_IBUF

100734 0x000e0400 62 Block=A8、 Latch=I、 Net=RIGHT_IBUF

100754 0x000e0400 82 Block=B8、 Latch=I、 Net=RIGHT_IBUF

UG191_c7_07_050406

CAP

CLK

CAPTURE_VIRTEX5



UG191 (v3.5) 2008 年 10 月 29 日


100790 0x000e0400 118 Block=SLICE_X8Y15、 Latch=YQ、 Net=DIR

119038 0x00100400 62 Block=C8、 Latch=I、 Net=STOP_IBUF

119132 0x00100400 156 Block=SLICE_X11Y14、 Latch=YQ、 Net=RUN

136566 0x00120200 118 Block=SLICE_X12Y15、 Latch=XQ、 Net=Q_3

136606 0x00120200 158 Block=SLICE_X12Y14、 Latch=XQ、 Net=Q_1

137300 0x00120400 20 Block=C9、 Latch=O2、 Net=Q_3

137320 0x00120400 40 Block=D9、 Latch=O2、 Net=Q_1

137398 0x00120400 118 Block=SLICE_X12Y15、 Latch=YQ、 Net=Q_2

137438 0x00120400 158 Block=SLICE_X12Y14、 Latch=YQ、 Net=Q_0



表 7-9 : ロジックアロケーションファイルフォーマット

オフセットフレームアドレス

フレームオフセット

情報



R

第 8 章

リコンフィギュレーションおよびマルチブート

この章では、 Virtex®-5 ファミリで導入されたビットストリーム全体のリコンフィギュレーション

方法について説明します。 Virtex-5 ファミリは、業界で唯一、パーシャルリコンフィギュレーショ

ンをサポートしています。パーシャルリコンフィギュレーションの詳細は、次のリンクから『開発

システムリファレンスガイド』の第 5 章を参照してください。

http://www.xilinx.com/itp/xilinx10j/books/docs/dev/dev.pdf

フォールバックマルチブート

フォールバックの概要

Virtex-5 FPGA にはマルチブート専用のロジックがあり、フォールバックおよびウォームブート

(IPROG) リコンフィギュレーションの両方に使用されます。フォールバックまたは IPROG が実行

されると、内部生成されたパルスによって、専用のマルチブートロジックと WBSTAR および

BOOTSTS レジスタを除く、コンフィギュレーションロジック全体がリセットされます。このリ

セットで INIT_B および DONE が Low になり、コンフィギュレーションメモリがクリアされるこ

とによって、コンフィギュレーションプロセスが再開します。詳細は、28 ページの「コンフィギュ

レーションメモリのクリア (手順 2、初期化)」を参照してください。

フォールバックリコンフィギュレーション中、 FPGA は 2 つの多目的ピン RS[1:0] ( リビジョンセレクトピン) に新しい値を送信します。デフォルトでは、 RS[1:0] は初のコンフィギュレーショ

ン中はトライステートで弱いプルアップが付いていますが、コンフィギュレーション後には弱いプ

ルダウンが付きます。初のコンフィギュレーション中、外部プルアップ/プルダウン抵抗を使用し

て FPGA の弱いプルアップ抵抗を無効にすると、目的のビットストリームを読み込ませることがで

きます (161 ページの図 8-2 を参照)。コンフィギュレーションエラーが検出されると、コンフィ

ギュレーションロジックで内部リセットパルスが生成され、 RS[1:0] がアクティブに 00 に駆動さ

れて、フォールバックビットストリームが読み込まれます。RS ピンを使用する場合、間接的な BPIプログラムは不可能です (アプリケーションノート XAPP973 『Indirect Programming of BPIPROMs with Virtex-5 FPGAs』を参照)。「フォールバックの例」に、フォールバックリコンフィ

ギュレーションの一例を示します。

コンフィギュレーション中は、 IDCODE エラー、 CRC エラー、ウォッチドッグタイマのタイムア

ウトエラー、または BPI アドレスのラップアラウンドエラーによって、フォールバックがトリガ

されます。コンフィギュレーション後は、ユーザーモニタモードで有効になったウォッチドッグタイマでも、フォールバックがトリガされます。

http://www.xilinx.com/itp/xilinx10j/books/docs/dev/dev.pdf




UG191 (v3.5) 2008 年 10 月 29 日

第 8 章 : リコンフィギュレーションおよびマルチブートR

フォールバックリコンフィギュレーションの完了後、ユーザーデザインで STATUS または

BOOTSTS レジスタ ( 「フォールバックおよび IPROG リコンフィギュレーション用のステータスレジスタ」を参照) をリードバックし、フォールバックが正常に完了したかを検証する必要があります。

二度目にフォールバックリコンフィギュレーションが失敗すると、 INIT_B および DONE の両方

が Low に保持されます。

AES が有効な場合、およびスレーブ SelectMAP モードの場合は、フォールバックは無効です。

フォールバックは、 BitGen の -g ConfigFallback:Disable オプションによってもディスエー

ブルにできます。

フォールバックリコンフィギュレーション中は、エンベデッド IPROG ( 「ビットストリームに組み

込まれた IPROG」を参照) は無視されます。ウォッチドック (「ウォッチドッグ」を参照) は、フォー

ルバックリコンフィギュレーション中およびその後はディスエーブルになります。フォールバック

リコンフィギュレーション後に IPROG リコンフィギュレーションが正常に完了すると、ウォッチ

ドッグを再びイネーブルにできます。

フォールバックの例

BPI フラッシュで RS ピンを使用するには、これらのピンをフラッシュの上位アドレスラインに接

続するのがも単純な方法です。この例では、フラッシュアドレス空間は 4 分割され、それぞれに

1 つのアプリケーションビットストリームを格納できます (図 8-1 を参照)。フォールバックビット

ストリーム (セーフビットストリーム) は、RS[1:0]=00 の位置に格納する必要があります。詳細は、

「マルチブートビットストリーム間のパディング」を参照してください。

図 8-1 : マルチブートの BPI フラッシュのアドレス空間

- 2

- 1

- 3

- 0RS=00

RS=01

RS=10

RS=11

UG191_c8_01_050406



フォールバックマルチブートR

図 8-2 に示すように、外部抵抗を使用して内部の弱いプルアップ抵抗を無効にすると、初期ビット

ストリームを選択できます。


• 初期コンフィギュレーションは、 PROGRAM_B、 JPROGRAM 命令または POR によって開

始されます。

• RS[1:0] は、初期コンフィギュレーション中はトライステート状態です。

• この例では、プルアップおよびプルダウン抵抗を使用して RS[1:0] = 01 に設定し、初期ビット

ストリームを選択します。

• 初期コンフィギュレーションに失敗すると、 RS[1:0] はアクティブに Low に駆動されます。

♦ BPI-Up モードでは、 ADDR[25:0] は 0 から開始します。

♦ BPI-Down モードでは、ADDR[25:0] は 0x3FFFFFF になります。 ADDR[21:20] は RS ピンによって Low に駆動されるので、フォールバックビットストリームのアドレスは

0x000FFFFF となります。

♦ SPI モードの場合、 MOSI に送信されたアドレスは、常に 0 から開始します。

• 二度目にフォールバックビットストリームに失敗すると、コンフィギュレーションは停止します。

マルチブートビットストリーム間のパディング

Virtex-5 FPGA では、DONE ピンが High になるまで、ビットストリームの読み込みが継続します。

DONE が High になるのを DCI が一致または DCM がロックするまで待機するよう設定した場合、

ロックするまでの時間を考慮して、ビットストリーム間にすべて 0 またはすべて 1 のパディングを

追加する必要があります。このようにしないと、後続のビットストリームによって、前のビットス

トリームが上書きされる可能性があります。 DCI の一致にかかる時間は、通常 1ms 未満です。 DCMのロック時間については、データシート DS202 『Virtex-5 FPGA Data Sheet: DC and SwitchingCharacteristics』の DCM のセクションを参照してください。ビット挿入サイズは、

cfg_bus_width * total_lock_time / CCLK_period の式で求めることができます。

図 8-2 : BPI でのフォールバックリコンフィギュレーションの使用

Virtex-5FPGA

DATA [7:0]

ADDR [19:0]

FCS_B

BPI Flash

CS_B

ADDR [19:0]

DATA [7:0]

ADDR [21:20]

RS[1:0] Low

VCC

0

0WE_B

OE_BFOE_BFWE_BRS [1:0]

RS[1:0] RS[1:0]RS [1]

RS [0]

UG191_c8_02_050406




UG191 (v3.5) 2008 年 10 月 29 日


IPROG リコンフィギュレーション

IPROG (内部 PROGRAM_B) コマンドは、専用リコンフィギュレーションロジックをリセットし

ない点を除き、 PROGRAM_B ピンのパルスと同様の機能があります。リコンフィギュレーション

中は、デフォルトのアドレスではなく、 WBSTAR (131 ページの「ウォームブートの開始アドレス

レジスタ (WBSTAR)」 ) に設定された開始アドレスが使用されます。 BPI-Up および SPI モードの

デフォルトは 0、 BPI-Down モードのデフォルトは 0x3FFFFFF です。 IPROG コマンドは、

ICAP_VIRTEX5 またはビットストリームを使用して送信できます。「ICAP_VIRTEX5 を使用する

IPROG」および「ビットストリームに組み込まれた IPROG」で、これらの使用方法について説明

しています。

ICAP_VIRTEX5 を使用する IPROGIPROG コマンドは、 ICAP_VIRTEX5 プリミティブを使用して送信できます。コンフィギュレー

ションの完了後、ユーザーデザインで次のビットストリームの開始アドレスが判断され、WBSTARレジスタの設定後に ICAP を使用して IPROG コマンドが送信されます。

コマンドのシーケンスは次のとおりです。

1. 同期ワードを送信します。

2. 次のビットストリーム開始アドレス用に WBSTAR レジスタをプログラムします (131 ページ

の「ウォームブートの開始アドレスレジスタ (WBSTAR)」を参照)。

3. IPROG コマンドを送信します。

表 8-1 に、 ICAP を使用する IPROG コマンドのビットストリーム例を示します。

コンフィギュレーションロジックで IPROG コマンドが受信されると、 FPGA で専用リコンフィ

ギュレーションロジックを除くすべてがリセットされ、 INIT_B および DONE ピンが Low になり

ます。 FPGA ですべてのコンフィギュレーションメモリがクリアされると、INIT_B は再び High になります。その後、 WBSTAR の値がビットストリームの開始アドレスとして使用されます。

WBSTAR で制御されるピンは、コンフィギュレーションモードによって決定します。

表 8-1 : ICAP を使用する IPROG のビットストリーム例


説明



20000000 タイプ 1、 NO OP

30020001 タイプ 1、 WBSTAR に 1 ワード書き込み

00000000 ウォームブート開始アドレス (必要なアドレスの読み込み)


0000000F IPROG コマンド

20000000 タイプ 1、 NO OP



IPROG リコンフィギュレーションR

RS[1:0] は、すべてのコンフィギュレーションモードで WBSTAR により制御されます。

START_ADDR フィールドは、 BPI-Up、 BPI-Down、および SPI モードでのみコンフィギュレー

ションに影響を与えます。


1. すべての BPI ピンは多目的 I/O です。これらのピンは、コンフィギュレーション後はユーザー

I/O として使用でき、ユーザーロジックで制御することで BPI フラッシュにアクセスし、ユー

ザーデータの格納およびプログラムが可能となります。

2. この例では、 RS[1:0] は 2'b11 に設定されています。 IPROG リコンフィギュレーション中は、

RS[1:0] ピンが外部プルアップおよびプルダウン抵抗より優先されます。 WBSTAR レジスタ

には任意の RS[1:0] 値を指定できます。

表 8-2 : WBSTAR で制御されるピン (コンフィギュレーションモード別)

コンフィギュレーションモード WBSTAR で制御されるピン

マスタシリアル RS[1:0]

マスタ SPI START_ADDR[23:0] が SPI デバイスにシリアルに送信さ

れます。 RS ピンは設定されますが、使用されません。

マスタ BPI-Up RS[1:0]、 ADDR[25:0]

マスタ BPI-Down RS[1:0]、 ADDR[25:0]

マスタ SelectMAP RS[1:0]

JTAG RS[1:0]

スレーブ SelectMAP RS[1:0]

スレーブシリアルモード RS[1:0]

図 8-3 : BPI モードでの IPROG

Virtex-5FPGA

DATA[15:0]

ADDR[23:0]

FCS_B

BPI Flash

CS_B

ADDR[23:0]

DATA[15:0]

ADDR[25:24]

FPGA

2’b11

1’ b1

1’ b1

VCC

WE_B

OE_BFOE_BFWE_BRS[1:0]

RS[1:0] RS[1:0]RS[1]

RS[0]

UG191_c8_03_050406



UG191 (v3.5) 2008 年 10 月 29 日


ビットストリームに組み込まれた IPROGWBSTAR および IPROG コマンドは、ビットストリーム内に組み込むことができます。セーフビッ

トストリームはアドレス 0 に保存されます (BPI-Up または SPI モードの場合)。その後、このビッ

トストリームにある WBSTAR および IPROG コマンドを修正することにより、新しいアプリケー

ションのビットストリームをフラッシュに簡単に追加できます。 FPGA は、新規ビットストリーム

を直接取り込みます。新規ビットストリームでエラーが発生した場合は、コンフィギュレーション

は初のビットストリームにフォールバックします ( 「フォールバックマルチブート」を参照)。 ISEソフトウェアは、すべての Virtex-5 ビットストリームで WBSTAR に空の書き込みを行い、IPROGコマンドにプレースホルダを挿入します (132 ページの表 6-13 を参照)。たとえば、 WBSTAR をユーザー指定の開始アドレスに変更可能です (131 ページの「ウォームブートの開始アドレスレジ

スタ (WBSTAR)」を参照)。 WBSTAR の後の NULL コマンドは、 4 つの LSB ビットをすべて 1 に設定することにより、IPROG に変更できます (121 ページの「コマンドレジスタ (CMD)」を参照)。

図 8-4 に、この使用モデルを示します。詳細は、「マルチブートビットストリーム間のパディング」

を参照してください。

図 8-4 : ビットストリームに組み込まれた IPROG

= A1

WBSTAR = A1

IPROG

...

...

UG191_c8_04_050406

WBSTAR = 0

NULL

...

...

Virtex-5FPGA



フォールバックおよび IPROG リコンフィギュレーション用のステータスレジスタR

フォールバックおよび IPROG リコンフィギュレーション用のステータスレジスタ

Virtex-5 デバイスは、コンフィギュレーション履歴を保存する BOOTSTS を備えています。この

BOOTSTS の動作は 2 入力の FIFO と類似しています。新のコンフィギュレーションステータス

は Status_0 に保存され、 Status_0 の現在の値は Status_1 にシフトされます。 Valid_0 ビットは、

Status_0 の残りの部分が有効か無効かを示します。詳細は、 132 ページの「ブート履歴ステータス

レジスタ (BOOTSTS)」を参照してください。

表 8-3 ～表 8-5 に、一般的な状況での BOOTSTS 値を示します。

表 8-5 のメモ :

1. Status_1 は、 IPROG が実行され、そのビットストリームで CRC_ERROR が検出されたこと

を示します。

2. Status_0 は、フォールバックビットストリームが問題なく読み込まれたことを示します。この

場合、フォールバックビットストリームには IPROG コマンドが含まれるため、 IPROG ビッ

トもセットされています。フォールバック中 IPROG コマンドは無視されますが、ステータス

には反映されます。

表 8-3 : 初のビットストリームコンフィギュレーション (エラーなし ) 後のステータス

RBCRC_ERROR WRAP_ERROR CRC_ERROR ID_ERROR WTO_ERROR IPROG FALLBACK VALID

Status_1 0 0 0 0 0 0 0 0

Status_0 0 0 0 0 0 0 0 1

表 8-4 : 初のコンフィギュレーションの後に IPROG が続く場合


Status_1 0 0 0 0 0 0 0 1

Status_0 0 0 0 0 0 1 0 1

表 8-5 : 初のビットストリームに I PROG を組み込み、 2 番目のビットストリームで CRC エラーが発生して、

フォールバックが適切に実行されたコンフィギュレーションの場合


Status_1 0 0 1 0 0 1 0 1

Status_0 0 0 0 0 0 1 1 1



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ウォッチドッグ

Virtex-5 のウォッチドッグは、コンフィギュレーションの進行状況または FPGA ファブリックにあ

るユーザーロジックの動作の監視に使用できます。ウォッチドッグがタイムアウトになると、コン

フィギュレーションロジックはフォールバックビットストリームを読み込みます。詳細は、

「フォールバックマルチブート」を参照してください。

ウォッチドッグには専用の内部クロック CFG_MCLK が使用され、このクロックの周波数は通常

50MHz (±50%) です。このクロックはあらかじめ 256 分周されているので、ウォッチドッグのク

ロック周期は約 5120ns です。ウォッチドッグカウンタが 24 ビット幅の場合、高で約 86 秒まで

カウント可能です。

ウォッチドッグを有効にするには、ビットストリームで指定するか、または任意のコンフィギュレー

ションポートを使用して TIMER レジスタに書き込みを実行します。フォールバックリコンフィ

ギュレーション中およびその後は、ウォッチドッグは無効です。ウォッチドッグを再び有効にする

には、フォールバックリコンフィギュレーションが正常に完了した後に開始された PROG リコン

フィギュレーションが正常に完了する必要があります。

FPGA の EOS (End of Startup)ウォッチドッグを使用してビットストリームコンフィギュレーションを監視するには、ビットスト

リームで TIMER_CFG_MON を 1 に設定し、 TIMER レジスタへの書き込みに TIMER_VALUE値を設定します。 TIMER_VALUE は、スタートアップが完了するまでの FPGA コンフィギュレー

ション時間をカバーするのに十分な値にする必要があります。スタートアップでの DCI の一致、

DCM のロック、または DONE の待機時間なども含めます。

ウォッチドッグタイマが有効になると、カウントダウンが開始します。タイマが 0 になった時点で

FPGA がスタートアップの終段階に達していない場合、ウォッチドッグタイムアウトエラーが

発生して、フォールバックコンフィギュレーションがトリガされます。

ユーザー操作

ウォッチドッグを使用してユーザーロジックを監視するには、ビットストリームで TIMER_USR_MON を1 に設定し、TIMER レジスタへの書き込みに TIMER_VALUE 値を設定します。タイムアウトが発

生しないようにするため、 LTIMER コマンドまたは TIMER レジスタへの直接アクセスにより、定

期的にカウンタをリセットする必要があります。ウォッチドッグは、デバイスをシャットダウンま

たは電源を切断 (シャットダウンを含む) すると、自動的に無効となります。

表 8-6 に、LTIMER コマンドを使用してウォッチドッグを再読み込みする場合のビットストリーム

例を示します。

表 8-6 : LTIMER を使用したウォッチドッグの再読み込みのビットストリーム例

コンフィギュレーションデータ (hex)

説明



20000000 タイプ 1、 NO OP


00000000 NULL



ウォッチドッグR

表 8-7 に、 TIMER に直接アクセスする場合のビットストリーム例を示します。

20000000 タイプ 1、 NO OP


00000011 LTIMER コマンド

20000000 タイプ 1、 NO OP



20000000 タイプ 1、 NO OP

表 8-7 : TIMER レジスタにアクセスする場合のビットストリーム例


説明



20000000 タイプ 1、 NO OP

30022001 タイプ 1、 TIMER に 1 ワード書き込み

00000000 TIMER 値

20000000 タイプ 1、 NO OP



20000000 タイプ 1、 NO OP

表 8-6 : LTIMER を使用したウォッチドッグの再読み込みのビットストリーム例


説明



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R

第 9 章

リードバック CRC

Virtex®-5 デバイスは、ユーザーデザインのバックグランドで、継続的にコンフィギュレーション

データのリードバックを実行する新機能を備えています。この機能は、コンフィギュレーションメモリビットをフリップさせる SEU (Single Event Upsets) の検出を簡潔にすることを目的としてお

り、 SEU の修正など高度な処理を実行するための FRAME ECC 機能と併用可能です。リードバッ

ク CRC を有効にするには、CONFIG ユーザー制約 POST_CRC を Enable に設定してください。この制約が有効になると、コンフィギュレーション専用ロジックによりバックグランドで継続的に

リードバックが実行され、コンフィギュレーションメモリの内容の CRC チェックが実行されます。

リードバック CRC の初回の値が、比較の基準値としてラッチされます。後続のリードバック CRC値は、この値と比較されます。 CRC の不一致が検出されると、 FRAME_ECC_VIRTEX5 プリミ

ティブの crc_error ピンが High、 INIT_B ピンが Low に駆動され、DONE ピンは High のままにな

ります。オプションとして、CONFIG ユーザー制約 POST_CRC_SIGNAL を FRAME_ECC_ONLYに指定し、 INIT_B を CRC のフラグとして使用しないよう設定できます。エラーフラグは、エラー

が修正されなければ、次の比較までアサートされたままになります。新たに基準となる CRC 値が

計算されなければ、エラーフラグはアサートされたままになります。 ICAP コマンド、 JTAG、ま

たは SelectMAP の persist オプションを使用してユーザーロジックからコンフィギュレーショ

ンロジックにアクセスする場合、リードバック CRC エラーは、このアクセスに影響を与えること

なく自動的に停止し、エラーフラグはクリアされます。コンフィギュレーションロジックへのアク

セスが完了すると、リードバック CRC は自動的に再開します。

リードバック CRC ロジックは、次のような条件で実行されます。

• コンフィギュレーション処理を DESYNC コマンドで終了し、コンフィギュレーションロジック

をアクセス可能な状態にする必要があります。 DESYNC コマンドが発行されない場合、リード

バック CRC ロジックはコンフィギュレーションロジックにアクセスできず、実行されません。

• JTAG 命令レジスタ (IR) に、コンフィギュレーション命令 (CFG_IN、 CFG_OUT、および

ISC_ENABLE) が含まれないようにします。これらの命令が含まれていると、CRC ロジックは

コンフィギュレーションロジックにアクセスできず、実行されません。 JTAG インターフェイ

スを使用して実行されるすべてのコンフィギュレーション処理は、これら 3 つのコンフィギュ

レーション命令以外の値を IR に読み込むことにより、完了する必要があります。

バックグランドで実行されるリードバックでは、動作中に変更される次のメモリ位置はマスクされ

ます。

• MLUT (RAM または SRL)

• ブロック RAM の内容は、ユーザーファンクションへの影響を回避するため、リードバック中は

スキップされます。ブロック RAM の動作中は、その RAM 自体の ECC 回路がこの機能を果た

します。

• DRP (ダイナミックリコンフィギュレーションポート ) メモリはマスクされます。



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第 9 章 : リードバック CRCR

リードバック CRC ロジックが有効な場合、コンフィギュレーションが完了し、次の条件が満たさ

れると、バックグランドで自動的に実行されます。

• FPGA のスタートアップが適切に完了し、 DONE ピンが High なっている。

• コンフィギュレーションインターフェイスが適切に維持されている。通常のビットストリーム

には後に DESYNC コマンドがあり、コンフィギュレーションインターフェイスはそれ以降

使用されなくなります。

• JTAG インターフェイスを使用している場合、 JTAG 命令レジスタが CFG_IN、 CFG_OUT、または ISC_ENABLE に設定されていない。

表 9-1 に示すように、リードバック CRC のクロックソースはモードによって異なります。

JTAG は優先のコンフィギュレーションモードであるため、必要な場合はコンフィギュレーショ

ンバスが優先的に JTAG で使用されます。 JTAG コンフィギュレーションのみを実行する場合は、

M[2:0] をマスタシリアルモードに設定することを推奨します。これにより、内部オシレータは連

続したクロックを供給します。 JTAG 命令レジスタは、CFG_IN、CFG_OUT、または ISC_ENABLE命令に設定しないでください。

パーシャルリコンフィギュレーションアプリケーションでは、コンフィギュレーションメモリの

内容が変化するため、基準値を再算出する必要があります。この再算出は、 AGHIGH および

DGHIGH コマンドを使用するシャットダウンシーケンスでパーシャルリコンフィギュレーション

が実行されると、自動的に実行されます。シャットダウンシーケンスを使用しないパーシャルリコ

ンフィギュレーションでは、ビットストリームの後に CRCC コマンドを送信し、再算出をトリガ

する必要があります。

表 9-1 : リードバック CRC クロックソース

ICAP プリミティブ

STARTUP プリミティブ

マスタモードスレーブモード JTAG モードクロックソース

インスタンシ

エート

x x x x ICAP プリミティブの CLK 入力

インスタンシ

エートされない

インスタンシ

エート

x x x STARTUP プリミティブの USRCCLKO 入力

インスタンシ


インスタンシ


Yes No No BitGen オプション

-g ConfigRate で制御される

マスタ CCLK

インスタンシ


インスタンシ


No Yes No CCLK ピン入力

インスタンシ


インスタンシ


No No Yes クロックなし (表下の説明を参照)



POST_CRC 制約R

POST_CRC 制約

Virtex-5 デバイスでは、 SEU (Single Event Upset) イベントを送信するために 2 つの制約が使用さ

れます。これらの制約の伝搬規則は同じです。これらは、 CONFIG 制約として指定され、物理的な

デザインオブジェクトに伝搬されます。

POST_CRCPOST_CRC では、SEU イベントの送信に FRAME_ECC_VIRTEX5 プリミティブの CRC_ERRORピンを使用します。また、 POST_CRC_SIGNAL 制約を使用して INIT を CRC エラーのインジケー

タとして使用するように予約できます。コンフィギュレーション中、 INIT ピンは通常どおり動作し

ます。コンフィギュレーション後は、 SEU 解析が有効で INIT が予約されていると、 INIT ピン (デフォルト ) が SEU ステータスピンとして機能します。リアルタイムで計測された CRC 値があらか

じめ計測された値と異なる場合、 CRC_ERROR ピンが High、 INIT ピンが Low に駆動され、 SEUが検出されたことが示されます。

この情報の伝搬には、 POST_CRC 制約の適用が適な方法です。 POST_CRC 制約は CONFIG 制約です。この制約は、 PACE、 PAR、または BitGen で使用し、 IOB で INIT ピンが駆動されないよ

うにプログラムすることで、 INIT ピンを予約できます。

POST_CRC に設定できる値は次の 2 つです。

• ENABLE

SEU の検出が有効

• DISABLE

SEU の検出が無効

POST_CRC_SIGNALPOST_CRC_SIGNAL は、 Virtex-5 の INIT_B ピンが SEU エラー信号の原因であるかどうかを示

します。 Virtex-5 では、 POST_CRC SEU 検出モードがサポートされています。

リードバック CRC では、コンフィギュレーションビットストリーム上のあらかじめ算出された

CRC 値またはコンフィギュレーション後に算出された CRC 値と、コンフィギュレーションメモリ

セルの定期的なリードバックに基づいて内部ロジックで算出された CRC が比較されます。コン

フィギュレーションメモリセルでビットがフリップされると、 SEU が検出されます。シングル

ビットのフリップは、通常バックグランド放射によって発生します。

INIT_B ピンをリードバック CRC のエラーステータス出力ピンとして使用しないようにするには、

POST_CRC を使用してください。この場合でも、エラーステータスは FRAME_ECC_VIRTEX5 サイトから取得できます。この情報を伝搬には、CONFIG 制約である POST_CRC_SIGNAL 制約を適用

するのが適な方法です。また、 POST_CRC_SIGNAL は、 BitGen で COR1 レジスタの 1 ビット

を設定する場合にも使用できます。

POST_CRC_SIGNAL に設定できる値は次の 2 つです。

• FRAME_ECC_ONLY

INIT_B ピンは SEU エラー信号として使用不可 (FRAME_ECC サイトが SEU エラー信号の単

独ソース )

• INIT_AND_FRAME_ECC

INIT_B ピンは SEU エラー信号として使用可能



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第 9 章 : リードバック CRCR

構文例

ここでは、各制約でサポートされる構文例を示します。

POST_CRC

NCF 構文例

CONFIG POST_CRC = [ENABLE|DISABLE]

UCF 構文例


PCF 構文例


POST_CRC_SIGNAL

NCF 構文例

CONFIG POST_CRC_SIGNAL = [FRAME_ECC_ONLY|INIT_AND_FRAME_ECC]

UCF 構文例


PCF 構文例




AAES

定義 37

BBitGen 21, 38, 66

設定 44, 45, 47, 48, 54, 55, 56, 57, 58, 66, 123, 129, 141, 160, 170

リードバック 141BitGen の設定 68BSCAN_VIRTEX5 94, 105

BYPASS レジスタ 94

CCAPTURE_VIRTEX5 106, 142, 156,

157CCLK 79CRC

定義 34リードバック 169

DDCM

ダイナミックリコンフィギュレーション 111

DRP

定義 111

FFRAME_ECC_VIRTEX5 107

IICAP 39

定義 39ICAP_VIRTEX5 106, 162

ID コード 94IDCODE

定義 32レジスタ 94

IEEE 1149.1 83, 86, 94, 152IEEE 1532 38, 92, 100, 101, 152

iMPACT 24, 141IPROG 38

定義 162ISC 83

定義 83モーダルステート 100

JJPROGRAM 命令 29, 38, 132, 133JTAG

アーキテクチャ 86定義 83

PPlatform Flash XL

SelectMAP コンフィギュレーション 52

ユーザーガイド情報 14PROM

コンフィギュレーションに使用 43

PROM ファイル

SelectMAP 24SPI/BPI 24

シリアルデイジーチェーン 24生成 24

SSelectMAP 50

PROM ファイル 24インターフェイス 50ギャング 58データの順序 66データの読み込み 59

継続的 60断続的 62

SelectMAP モード

ABORT 63STARTUP_VIRTEX5 110

TTAP

コントローラ 89

定義 86

UUSER レジスタ 94USERCODE レジスタ 94USR_ACCESS_VIRTEX5 109

VVBATT 39

あ

暗号化 37iMPACT の使用 38読み込み 38

う

ウォームブート 131ウォッチドッグタイマ 131, 166

き

ギャング SelectMAP 58

こ

コンフィギュレーション 17AES 37BitGen 38, 44, 45, 48, 54, 55, 56,

57, 58CRC 34Cyclic Redundancy Check 34ICAP 39IDCODE 32

PROM ファイル 24PROM を使用 43SelectMAP 58VBATT 39

インシステム 83インターフェイス 41基本的な手順 26初期化 29シリアルデイジーチェーン 44

索引



UG191 (v3.5) 2008 年 10 月 29 日

索引R

信号 29スタートアップシーケンス 35遅延 29データフレームの読み込み 34電源投入 27同期 31バウンダリスキャン 95ビットストリームの暗号化 37ビットストリームの読み込み 30,

38

ピン 17ファイル形式 21メモリのクリア 29モード 17, 41

BPI パラレル Flash 72BPI-Down 72BPI-Up 72JTAG 83SelectMAP 50SPI Flash 67

シリアル 41, 43, 44スレーブ SelectMAP 54, 55,

58

スレーブシリアル 44マスタ SelectMAP 53マスタシリアル 43

モードピン 42リードバック 90リコンフィギュレーション 111

コンフィギュレーションレジスタ 118

し

シリアルデイジーチェーン 44PROM ファイル 24SPI モード 72ガイドライン 46デバイスの混在 46

信号

コンフィギュレーション 29

は

バウンダリスキャン 83アーキテクチャ 91コマンド 90コンフィギュレーション 95リコンフィギュレーション 99レジスタ 91

パラレルデイジーチェーン 57

ひ

ビットストリーム

暗号化 37コンフィギュレーション 133読み込み 30, 38

ピン

コンフィギュレーション 17, 42

ふ

フォールバック 32, 34, 35, 38, 73, 159BPI 160

フレームアドレス

コンフィギュレーション 137レジスタ 124

へ

ページモード 78

ま

マルチブート 74, 159ビットストリーム間のパディング

161

め

命令レジスタ 92

も

モード

コンフィギュレーション 41

ゆ

ユーザープリミティブ

BSCAN_VIRTEX5 94, 105CAPTURE_VIRTEX5 106, 142,

156, 157FRAME_ECC_VIRTEX5 107ICAP_VIRTEX5 106, 162STARTUP_VIRTEX5 110USR_ACCESS_VIRTEX5 109

り

リードバック 141

キャプチャ 141, 156検証 141コマンドシーケンス 142

リードバック CRC 169リコンフィギュレーション 111

IPROG 38, 162

バウンダリスキャン 99フォールバック 32, 34, 35, 38, 73,

159BPI 160

れ

レジスタ

BYPASS 94IDCODE 94JTAG 91

JTAG コンフィギュレーション 94

USER1、 USER2、 USER3、USER4 94

USERCODE 94

ウォームブート開始アドレス 131コマンド 121コンフィギュレーション 118コンフィギュレーションオプション 127, 130

ステータス 125バウンダリスキャン 91ブート履歴ステータス 132フレームアドレス 124マスク 120命令 (IR) 92


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Virtex-5 FPGA コンフィギュレーション ユーザー ガ …...Virtex-5 FPGA コンフィギュレーション 年ガイド japan.xilinx.com UG191 (v3.5) 2008 10 月 29 日Xilinx

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