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Integrierte Digitalschaltungen
Vom Transistor zu Integrierten Systemen
Vorlesung 10, 16.06.2016
Nils Pohl
FAKULTÄT FÜR ELEKTROTECHNIK UND INFORMATIONSTECHNIK
Lehrstuhl für Integrierte Systeme
Integrierte Digitalschaltungen | 16.06.2016
Nils Pohl | Lehrstuhl für Integrierte Systeme 2
Organisatorisches Umdruck und Folien zur Vorlesung (wird nachgereicht)
Online im Internet (Passwortgeschützt) Klausur: 02.08.2016, 14:30 Terminübersicht
09.06. 12:15 Vorlesung (ID 03/419) 09.06. 15:30 Übung 3 (ID 03/419) Dominic Funke
16.06. 12:15 Vorlesung (ID 03/419)16.06. 15:45 Vorlesung (ID 03/419)
23.06. 12:15 Vorlesung (ID 03/419) 23.06. 15:45 Übung 4 (ID 03/419) Pierre Mayr
30.06. 12:15 Vorlesung (ID 03/419) 30.06. 15:45 Übung 5 (ID 03/419) Pierre Mayr
Lehrstuhl für Integrierte Systeme, ID 1/439, www.insys.rub.de
Integrierte Digitalschaltungen | 16.06.2016
Nils Pohl | Lehrstuhl für Integrierte Systeme 3
6. Schaltnetze in CMOS-Technik 6.1. Statische komplementäre CMOS-Logik
6.1.1. Grundlegende Struktur
6.1.2. Logische Grundschaltungen
6.1.3. Umschaltpunkte im Vergleich
6.1.4. Anstiegs- und Abfallzeiten von NAND- und NOR-Gatter
6.1.5. Komplexe logische Gatter
6.2. Pass-Transistor- und Transmission-Gate-Logik6.2.1. Verhalten von Pass-Transistoren - Grundlagen
6.2.2. Transmissions-Gatter (TG) - Grundlagen
6.2.3. Logik mit Pass-Transistoren
6.2.4. Logik mit Transmission Gates
6.3. Pseudo-NMOS-Logik6.4. Dynamische CMOS-Logik
6.4.1. Grundprinzip des dynamischen Gatters
6.4.2. Domino-Schaltung und NORA-Schaltung
Inhalt
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Wiederholung: Vergleich der Umschaltpunkte
UA
UE
NOR2
NAND2
NOT
UE=UA
UDD
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Wiederholung: Anstiegs- und Abfallzeiten
NAND-Gatter
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Wiederholung: Anstiegs- und Abfallzeiten
NOR-Gatter
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Zwischenfrage: Wo liegt der Bulk-Anschluss?
pn-Übergang zwischen S/D und Bulk-Gebiet
Verhält sich wie Diode
Bulk-Diode muss in Sperrrichtung betrieben werden
n+
S D
G
n+
tox
W
L
p Substrate
B
np
np
NMOS
GND
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Bulk-Anschluss
PMOS: Bulk an höchstes
Potential (UDD)
NMOS: Bulk an niedrigstes
Potential (GND)
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6. Schaltnetze in CMOS-Technik 6.1. Statische komplementäre CMOS-Logik
6.1.1. Grundlegende Struktur
6.1.2. Logische Grundschaltungen
6.1.3. Umschaltpunkte im Vergleich
6.1.4. Anstiegs- und Abfallzeiten von NAND- und NOR-Gatter
6.1.5. Komplexe logische Gatter
6.2. Pass-Transistor- und Transmission-Gate-Logik6.2.1. Verhalten von Pass-Transistoren - Grundlagen
6.2.2. Transmissions-Gatter (TG) - Grundlagen
6.2.3. Logik mit Pass-Transistoren
6.2.4. Logik mit Transmission Gates
6.3. Pseudo-NMOS-Logik6.4. Dynamische CMOS-Logik
6.4.1. Grundprinzip des dynamischen Gatters
6.4.2. Domino-Schaltung und NORA-Schaltung
Inhalt
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Pass Transistor und Transmission Gate Logik
CMOS-Logik: Eingangssignal am Gate
Pass-Transistor: Eingangssignal am Gate, Drain und Source
Vorteil: Weniger Transistoren für ein logisches Gatter
Beispiel: AND-Gatter
A B Q
0 0
1 0
0
0
1
0 1
1
A
A
Q
A
B B
0
Q = AB
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Übertragung der „1“ mit NMOS-Transistor
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Übertragung der „0“ mit PMOS-Transistor
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Lösung des „Voltage Drop“ Problems
Parallelschaltung von Tn und Tp =>Transmission Gate (TG)
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TG-Schaltsymbol und Wahrheitstabelle
Anschluss PMOS
A
A
0
1
1
1
?
?0
1
0
0
A BUG
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Transmissionsgatter-Logik
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Elektrische Eigenschaften des TG (PMOS)
UDD
UE
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Elektrische Eigenschaften des TG (NMOS)
UDD
UE
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Übersicht der elektrischen Eigenschaften des TG
T ohmschT gesperrt
p
n
T ohmschT abgeschnürt
p
n
T T
p
n
abgeschnürtabgeschnürt
UA
UDD
Uthp
U -UDD thn
T T
p
n
abgeschnürtabgeschnürt
T T ohmsch
p
n
abgeschnürt
T gesperrtT ohmsch
p
n
UA
UDD
U -UDD thn
Uthp
Übertragung log. 1 Übertragung log. 0
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RC-Modellierung; Gilt für Übertragung von
logischer 1
(Log 1)
UA>>
Rn
Rp
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UA=0V
(Log 1)
TG-Widerstände für Übertragung von log. 1
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TG-Widerstände für Übertragung von log. 1
T abgeschnürtn
T abgeschnürtp
T abgeschnürtn
T ohmschp
T gesperrtn
T ohmschp
Qualitativ
Minimale Transistoren
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TG-Widerstände für Übertragung von log. 1
Simulation
Symmetrisch dimensionierte Transistoren (kn=kp)
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TG-Widerstände für Übertragung von log. 0
Simulation
Symmetrisch dimensionierte Transistoren (kn=kp)
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Anwendungen Transmission Gate
Schalter für statische, logische Netzwerke
Gesteuerter Schalter zur Synthese von komplexen logischen Funktionen
Erzeugung von „High-Impedance“ (Z)
Bus-Zugriffsschaltung
Elektrische Isolation von statischen logischen Netzwerken (vgl. „sleep“-Konzept)
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Logik mit Pass-Transistoren
?
Beispiel: AND-Gatter
Es existiert immer ein niederohmiger Pfad
zu Versorgung/Ground!
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Komplementäre Logik mit Pass-Transistoren:
CPL
AND/NAND
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Komplementäre Logik mit Pass-Transistoren
OR/NOR
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Komplementäre Logik mit Pass-Trans.:
XOR/NXOR
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Allgemein: Differentielle Pass-Trans. Logik
CPL (DPL)
Q
Q
Pass-Transistor
Netzwerk
Pass-Transistor
Netzwerk
A
A
B
B
A
A
B
B
Inverses
Modularer Aufbau: Statische Gatter (Verbindung zu GND oder UDD) Differentielles Signal immer verfügbar (aber routing overhead)
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Logik mit Transmissiongates
2:1-Multiplexer mit TG
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XOR-Gatter mit 2:1-MUX Struktur
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Überblick: (Komplementäre) Logik mit Pass-
Transistoren: CPL
AND/NAND OR/NOR XOR/XNOR
Modularer Aufbau (Alle Gatter identische Topologie) Nur schnelle n-FETs Statische Gatter (Verbindung zu GND oder UDD) Differentielles Signal immer verfügbar (aber routing overhead)
Aber: High-Pegel erreicht nicht UDD (sondern nur UDD-Uth)
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Anwendungsbeispiel: Zeilendekoder
A0 A1 A2 Out
0 0 0 Q0
0 0 1 Q1
0 1 0 Q2
… … … …
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6. Schaltnetze in CMOS-Technik 6.1. Statische komplementäre CMOS-Logik
6.1.1. Gundlegende Struktur
6.1.2. Logische Gundschaltungen
6.1.3. Umschaltpunkte im Vergleich
6.1.4. Anstiegs- und Abfallzeiten von NAND- und NOR-Gatter
6.1.5. Komplexe logische Gatter
6.2. Pass-Transistor- und Transmission-Gate-Logik6.2.1. Verhalten von Pass-Transistoren - Grundlagen
6.2.2. Transmissions-Gatter (TG) - Grundlagen
6.2.3. Logik mit Pass-Transistoren
6.2.4. Logik mit Transmission Gates
6.3. Pseudo-NMOS-Logik6.4. Dynamische CMOS-Logik
6.4.1. Grundprinzip des dynamischen Gatters
6.4.2. Domino-Schaltung und NORA-Schaltung
Inhalt
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Pseudo-NMOS-Logik
Idee: Kompexitäts-/Flächenverringerung
Ersetzen des PUN durch einen einzigen PMOS-Transistor
PMOS sind i.d.R. größer als NMOS-Transistoren, weil die Ladungsträgerbeweglichkeit der Löcher mp geringer ist als die der Elektronen mn
Näherung (für sym. Schaltverhalten): APUN mn/ mp·APDN
PMOS Transistor als Last
Statische Verlustleistung für Q = 0, da PMOS immer leitend
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Pseudo-NMOS-Inverter
UDD
RP
RN
Uaus,high = UDD
PN
N
RR
R
Uaus,low= UDD
RP klein, für schnelle
Anstiegszeit tr
RP groß, für geringe,
statische Verlust-
leistung PV
Konflikt!
GND
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Pseudo-NMOS-Inverter
PUN
PDN
+ Weniger Transistoren nötig
- Statische Verlustleistung im
Low-Zustand
- Low-Pegel ist höher als
GND
Funktion (Low-Pegel)
abhängig von Transistor-
dimensionierung (kein
dimensionsloses Design
mehr)
-E1
En
GND
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Prinzipieller Aufbau DCVSL
Differential Cascode Voltage Switch Logic:
Differentielle Logik + Pos. Rückkopplung!
Aufgabe:
Erstellen Sie die PDNs der
Gatter AND/NAND und
OR/NOR in DCVSL-Technik
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DCVSL - AND/NAND - Gatter
Q= =Q
PDN=Q=A·B
=A+B
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DCVSL – NOR/OR - Gatter
Q=
PDN=Q=A+B
=A·B
=Q
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Dimensionierung DCVSL
Zustand 1)
PDN 1 sperrt
PDN 2 leitet
Uout = UDD
Uout = 0
Wechsel der Eingangssignale
Zustand 2)
PDN 1 leitet
PDN 2 sperrt
P2 sperrt
P1 leitet
P1
Uout
P2
Uout
Uout = Z P1 leitet
Forderung:
RPDN1 muss so klein sein,
dass Uout < UDD - |Uth,P2|
UDD
leitet sperrt
0
sperrt leitet
leitet sperrt
Z
leitet
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Q Q_
DCVSL – Pros + Cons
+Keine Inverter nötig, und
Q und Q‘ nahezu synchron
Funktion abhängig von
Transistordimensionierung
(kein dimensionloses Design)-
o Transistoranzahl ähnlich zu
stat. CMOS-Logik
Keine statischen Verluste+
+PDN teilweise vereinfachbar
XOR - XNOR
Mehr Verdrahtungsaufwand
durch differentielle Signale-
Differential Cascode Voltage Switch Logic:
Differentielle Logik + Pos. Rückkopplung!
Entweder PDN 1
oder PDN 2 leitend DC-Strom bei
Ausgangssignalwechsel-
Weniger PMOS Transistoren
als bei CMOS-Logik+