Xilinx ISE で Digilent Atlys ボードの回路を作成する手順

(Full adder 回路の場合の例)

鹿児島大学情報生体工学科

計算機工学

山之上 卓 2013/10/14

起動

• ISE Design Suite のアイコンをダブルクリックしてISE を起動

新規プロジェクト作成

• [File]->[New Project]

プロジェクト名

プロジェクトを格納する場所 … Zドライブ上のフォルダ

プロジェクト名と場所 を入力して[Next]をクリック

右の三角形をクリックして、 このとおりの値を選ぶこと。

クリック

プロジェクトに回路(Verilog の記述)を加える

デザインウィンドウ

プロセスウィンドウ

デザインウィンドウの デバイスを右クリックして 出てきたメニューで New Source を選択

Source Type で Verilog Module を クリックして、File name に fa を入力

クリック

クリック

Design ウィンドウで fa をクリックし、fa.v の中身を 入力

fa.v を入力したら save アイコン をクリックして保存

プロセスウィンドウの Synthesize –XSTの中の Check Syntax をダブルクリック して、構文チェック

エラーがなかった場合

回路図の確認

これをダブルクリック

これを選ぶ

箱の中をダブルクリック

RTLタブの×印をクリックしたら閉じる。

回路のシミュレーション

Design ウィンドウでデバイスを 右クリックし、出てきた メニューでNew Source を クリックして選ぶ。

Select Source Type で Verilog Module を選び、 ファイル名(fa_tb)を 入力

Design Window でfa_tb を選び、シミュレーションの ための回路（記述）を作成

Design Window の View で Simulation をクリックして選ぶと、

Process ウィンドウに Isim Simulator の項目が表示される。

Isim Simulator の中のSimulate Behavioral Model をダブルクリック

この表示 が出たら Yes をクリック してファイルを 保存

シミュレータのウィンドウが新たに表示される。

このアイコンをクリックすると 信号がある部分が拡大表示される。

動作を確認後、window を閉じるときは、右上隅の×印をクリック

作成したモジュールの端子とボード上の端子の接続 … ucf ファイル作成

Design Window で fa.vを 選択し、右クリック

メニューで Set as Top Module を選択

fa.v のアイコンが変わり、これが top module になったことを表示

fa.v を右クリックし、New Source を選択

Select Source typeで Implementation Constraints File を選択し、File name として fa を入力

Design Window で fa.ucf を 選択すると、Process window に User Constraints が表示される。

User constraints の中の Edit Constraints をダブルクリック し、Ucf ファイルエディタを開く。 右側に表示されるエディタで Ucf を入力

入力したら保存

ボードへの書き込みデータ生成

Design Window で fa.v を選択 し、Process Windows の Generate Programming file を 右クリックし、Process properties を選択

Startup Options の Start-up Clock のところで JTAG Clock を選択

• Generate Programming File をダブルクリック

成功すると、上のようになる。ここでパソコンと Atlys ボードをUSBケーブルで 接続し、ボードのスイッチを ON にする。ボード側のUSB 端子は、白い線で 囲まれた「PROG」の端子に接続すること。

Configure Target Device をダブルクリック

Impact ウィンドウが開く

Boundary Scan を ダブルクリック

ここで右クリック

fa.bit を選ぶ。これは、Generate Programming file を実行して生成される。

このアイコンを 右クリック

書き込み成功。 ボードのスイッチを On/Off して、動作確認を行う。