Złącze LVDS DF14A-20P-1.25H(HIROSE) lub kompatybilne dla ...w.serwis-elektroniki.com.pl/se_pdf1/se210_grafika.pdf4 SERWIS ELEKTRONIKI 8/2013 Złącze LVDS DF14A-20P-1.25H(HIROSE)

SERWISELEKTRONIKI8/20134

Złącze LVDS DF14A-20P-1.25H(HIROSE) lub kompatybilne dla paneli 17”, 19”

oraz 23” - HD.

wiązka LVDS

Fot.1OpcjeformatuLVDSwysoki:standardVESA,niski:standardJEIDA

Tabela4Struktura sygnałów LVDS dla modeli 17”,19”,23”Nrpinu Sygnał Nrpinu Sygnał

1 Vin(+5V) 11 GND2 Vin(+5V) 12 Rclk-3 Rx0- 13 Rclk+4 Rx0+ 14 GND5 GND 15 Rx3-6 Rx1- 16 Rx3+7 Rx1+ 17 GND8 GND 18 GND9 Rx2- 19 Opcje LVDS10 Rx2+ 20 N.C

Złącze LVDS FI-E30S(JAE) lub kompatybilne dla modeli : 23”, 26”, 32”, 40” -

HDOpcjeformatuLVDSwysoki:standardVESA,niski:standardJEIDA

Tabela5Struktura sygnałów LVDS dla modeli23”,26”,32”,40 - HDNrpinu Sygnał Nrpinu Sygnał

1 N.C(#1) 16 GND2 N.C(#2) 17 Rx3-3 N.C(#3) 18 Rx3+4 GND 19 GND5 Rx0- 20 N.C(#4)6 Rx0+ 21 LVDSOption7 GND 22 N.C(#5)8 Rx1- 23 GND9 Rx1+ 24 GND10 GND 25 GND11 Rx2- 26 Vdd(+5Vdc)12 Rx2+ 27 Vdd(+5Vdc)13 GND 28 Vdd(+5Vdc)14 RxCLK- 29 Vdd(+5Vdc)15 RxCLK+ 30 Vdd(+5Vdc)

wiązka LVDS

Fot.2

Złącze LVDS FI-E30S(JAE) lub kompatybilne dla modeli : 40”, 46” - FHD

Tabela 6 Struktura sygnałów LVDS dla modeli 40, 46” - HD Nr pinu Sygnał Nr pinu Sygnał

1 Odd Rx0 - 16 Even Rx2 + 2 Odd Rx0 + 17 Even RxCLK - 3 Odd Rx1 - 18 Even RxCLK + 4 Odd Rx1 + 19 Even Rx3 - 5 Odd Rx2 - 20 Even Rx3 + 6 Odd Rx2 + 21 Masa 7 Odd RxCLK - 22 Masa 8 Odd RxCLK + 23 Masa 9 Odd Rx3 - 24 Masa

10 Odd Rx3 + 25 Masa 11 Even Rx0 - 26 5V Wejściowe 12 Even Rx0 + 27 5V Wejściowe 13 Even Rx1 - 28 5V Wejściowe 14 Even Rx1 + 29 5V Wejściowe 15 Even Rx2 - 30 5V Wejściowe

Opis złącza inwertera S14B-PH-SM3(JST)

Tabela7Opis złącza inwerteraNrpinu Sygnał Opis

1 Vin Typowo 24V2 Vin Typowo 24V3 Vin Typowo 24V4 Vin Typowo 24V5 Vin Typowo 24V6 GND Masa7 GND Masa8 GND Masa9 GND Masa10 GND Masa11 NC Niepodłączony12 B/LOn/Off Uruchomienie inwertera13 ADIM Ściemnianie analogowe14 PDIM Ściemnianie PWM

Poradyserwisowe

5SERWISELEKTRONIKI8/2013

wiązka przewodówinwertera

Fot.3

Zasilanieodbiornika LCD

VLCD

Interfejs sygnału (Tx)

Opcje sygnału(odwrotne, wybór_LVDS,wybór_BIT)

Zasilanie lamp

0V

Rys. 3

Wykres rozdziału mocy dla odbior-

nika LCD z panelem LC420WUE-

SBA (rys. 3),

Wartości liczbowe parametrów

podanych na wykresie (tab. 9)

Tabela9

ParametrWartości

Jedn. UwagiMin. Typowe Maks.

T1 0,5 20 msT2 0,5 ms 4T3 200 ms 3T4 200 ms 3T5 0 msT6 2,0 s 5

źródło płyty+bramka płyty

źródłotaśmyelastycznej(TCP)

bramkaTCP

Strukturamatrycy

Struktura matrycy (fot. 4)

Fot.4

Tabela8

Poradyserwisowe

ah

Prostokąt


Diagnozowanie usterek część III.

Co to jest LVDS (Low Voltage Differential Signal)? Zalety stosowania tego

standardu przysyłu informacji.

Wysokaprędkośćtransmisji-odMegabitów/nasekundę(Mbps)doGigabitów/

sekundę(Gbps)Niskipobórmocy-x3.5mApętlaprądowa/nawyjściu

Niskipoziomszumów-Niskiezapotrzebowanienamoc/masa-Wpływpromieniowaniapolaelektrycznegojestmi-

nimalnyNiskikoszt-MożliwośćimplementacjiCMOS

Poradyserwisowe

Wymienićukład PWM

CCFL świecą się przez 2s, a następnienie świecą się

Sprawdzić złączelamp CCFL

Sprawdzićtransformator

lub układsprzężenia

Sprawdzić napięcie na transformatorach

tak

tak

tak

tak

tak

Sprawdzićgniazdoi wtyk

lamp CCFL

nie

nie

nie

nie nie

Sprawdzićtransformatory

sprzężeniazwrotnego

Sprawdzićukład

ochronynadprądowej

Sprawdzićukład ochronyprzepięcioweji nadprądowej

Sprawdzićukład PWM

ochrony przepięcioweji układ sprzężenia

zwrotnego

Sprawdzićtransformator

lub kondensator

Sprawdzićukład MOS

i układsprzężeniazwrotnego

Diagnozowanie usterekodbiornika LCD - cd

Rys.9

obraz Źródłoprądowe

Sterownik

=3.5mA

EfektsprzężeniapolaPole

generatora

Odbiornik

+

-

100Ω

~350mAPrzekrój poprzeczny parprzewodów różnicowych

Rys.9Rys.9

Rys.10


Schemat blokowy standardu LVDS.

Charakterystyka i schemat blokowy standardu RSDS (Reduced Swing

Differential Signaling).

Poradyserwisowe

T-con CMOS/TTL CMOS/TTL

Dane (LVDS)

Zegar (LVDS)

Interfejs LVDS Dane 4 pary + Zegar 1 para = 10 linii

Interfejs CMOS/TTL Dane 24 linie

Sterowanie 3 linieZegar 1 linia

Interfejs CMOS/TTL Dane 24 linie

Sterowanie 3 linieZegar 1 linia

MatrycaLCD

LVDS Tx LVDS Rx

LVDS (Low Voltage Differential Signaling) - Interfejs między odbiornikiem i matrycą LCD - 340mV - wahania - 7:1 Muxing (zwielokrotnione przesyłanie danych jednym torem) - 100Ω obciążenie końcówki - Magistrala danych o zmniejszonej szerokości

Systemowyprogramsterowaniagraficznego

RSDS ( Reduced Swing Differential Signaling - zoptymalizowany sygnał różnicowy) - Interfejs między modułem T-con a układem scalonym sterowania źródła - 200mV - wahania (odchylenie)

- 2:1 Muxing (zwielokrotnione przesyłanie danych jednym torem)

- 100Ω obciążenie końcówki - Magistrala danych

o zmniejszonej szerokości

TFT LCD PANEL

.

.

Timing Control

Column Driver

N Column Driver

N Column Driver

N Sterowanie

źródła

N

N

N

Tylko Dane 24 linie, RSDS (200mV) @ 80MHz

wiersza

. . . . . . . .

Dane RGB (RSDS) Timing/ Control

Zegar(RSDS)

RSDS Tx

Timing Controller

D0 D1 D0 D1 D0 D1 D0 D1 D0 D1

D2 D3 D2 D3 D2 D3 D2 D3 D2 D3

RSDS00

RSDS01

RSDSCLK

DIO

Mapowanie sygnałów RSDS

obraz

sterowanie

wierszasterowanie

Sterowanieźródła


LGLCDmodel22LG3100chassisLD91MBrak obrazu, fonia poprawna.

Wtakiejsytuacjiwpierwszejkolejnościnależyspraw-dzićoptycznieobecnośćpodświetlenia.

Włączyć zasilanie zdjąć ściankę tylną sprawdzić podświetlenie w 1 punkcie

Fot.1

Brak obrazu, fonia poprawna.

Sprawdzić wszystkie połączenia inwertera

Fot.2

19” 22”

Fot.3

Brak obrazu, fonia sprawna,Sprawdzić parametr „WhiteBalance” (balans bieli)

ijegowartość.

6. White Balance

Fot.4

Color Temp. Cool

Fot.5Sposóbpostępowania1.Nacisnąćprzycisk„ADJ”napilociezdalnegostero-

waniawceluregulacji.2.Wybrać pozycję 6 odpowiadającą parametrowi

„WhiteBalance”(balansbieli).3.Pozapisaniuwartości(Fot.5)R,G,B(GAIN,cut),

następnieuaktualnićwartośćtemperaturykoloru(zimny/średni/ciepły),ponowniewprowadzićwartościpoewen-tualnejwymianiepłytygłównejBrak obrazu, fonia sprawna,

15V15V

5,2V5,2V

Fot.6

Poradyserwisowe


Brak obrazu lub obraz pojawia się z opźnieniem.

Signal StrengthSignal Quality

14% 18%

Fot.7

Fot.8

Brak obrazu lub obraz pojawia się z opóźnieniem.

1. Adjust Check

Wersja

Fot.9

Fot.

Fot.12-wyglądzłączaLVDSdlaodbiornikazpanelem22”

Fot.13-lokalizacjazłączaLVDSnapłyciegłównej

Poradyserwisowe


Fot.14-złączeLVDSwodbiornikuzpanelem19”

7. Test Pattern

Fot.14

Fot.15

Test PatternPattern Control Off

Press ( ) to hide OSD



Test Pattern

Test PatternPattern Control

Pattern Control

Red

Blue

Fot.16




Test Pattern

Test Pattern

Test PatternPattern Control

Pattern Control

Pattern Control

White

Green

Black

Fot.17

Poradyserwisowe


Brak zasilania.

①

Fot.181.Sprawdzićprzycisknapłyciepanelusterowaniajak

nafotografiipowyżej.

②

Fot.19

3. Power Off Status

Fot.20

B

Fot.21Sprawdzićnapięcie15Vnapinachzłączapłytygłównej

(fotografiapowyżej).

Fot.22

Poradyserwisowe


Fot.23

Fot.24

Fot.25

Czujnikpromieniowania

Obraz wył./Timer LED

Dioda LEDzasilania

Dioda LEDstandby

(IR) Odbiornikzdalnegosterowania

Rys.1-zliczaniebłyskówdiodyLEDstandby

2 razy

5 razydiodaLED wł.

diodaLED wył.

dioda LED wył.3s0.3s

0.3s

Rys.2

Poradyserwisowe


Rys.1Dlawejściawtrybserwisowywymaganyjestklawisz

(Głośność+).

Back <<002 MAIN_POWE 001003 AUD_PORT 000003 DC_ALERT 000004 BALANCE R 000005 TCON_ERR 000005 HFR_ERR 000005 P_ID_ER R 000005 PANEL_POWE 000006 BACKLITE 000007 TEMP_ERR 000

00000 00010 00000 [Menu] Exit

SELF CHECK

12

3 4 5

Fot.1001wskazuje,żebłądzostałwykryty000wskazuje,żebłądniezostałwykrytyCałkowityczaspracywgodzinach(maks.99999)Liczbawłączeń(maks.99999)Czaspracypaneluwgodzinach(maks.99999)

Wejściewtrybserwisowyregulacjiustawień

POWER

Na ekranie kursori wybrać przycisk

DISPLAY

RM-YD034

5

VOLUME+

Fot.2

Poradyserwisowe


Sound Adjust… >>Wide Band Tuning >>Range Scan… >>Self diagnosis history >>Status Information… >>LVDS Spectrum(%0DPMS <[ O ]>Low of HPD <[ 5 ]>TVD_MCDONE_CNT Demo Special >>Bypass AVI Info Detect <[ O ]>Panel Selection <[ No Dene ]>

[</>]Set [Menu] Exit

Service Mode

20 ]>

20 ]>

<[

<[

MENU

Wybrać przycisk

Strzałki przycisków

RM-YD034

MUTING

Fot.4

Off

Input Source <[ Video 1 ]>Aging Mode <[ Off ]>Internal Pattern <[ Off ]>EDID WP <[ Protection ]>Site Air Channels <[ Off ]>Site Cable Channels <[ Off ]>White Balance <[ Off ]>

>>pmeT roloCADC Calibration >>Factory Reset (limited) <[ Off ]>Auto Phase <[ Off ]>Factory Reset (default) <[ Off ]>

1WF metsySModel Name KDL-40EX400Serial numbe r See rear or side of T VPicture Quality PQ0.5000Audio Qualit y AQ1.000MCU Version SM1.00W00A APahel Info MT001.0000.0000?LTEDID Version 79

Factory Mode

[</>]Set [Menu] Exit

Fot.4

Poradyserwisowe


TECHNICAL INFORMATIONInsulation TMKY93146’’

UWAGA: Wpasować barierę izolacyjnąodpowiednio do otworów w tylnejścianie, jak pokazano. Jeżeli bariera izolacyjnajest nieprawidłowo zamontowana, należy ją usunąć i nie używać jej ponownie.Użyć nową barierę izolacyjną.

50

Fot.1

Poradyserwisowe


Insulation TMKY931

Insulation TMKY932 (tylko dla 54")

54’’

UWAGA: Wpasować barierę izolacyjnąodpowiednio do otworów w tylnejścianie, jak pokazano. Jeżeli bariera izolacyjnajest nieprawidłowo zamontowana, należy ją usunąć i nie używać jej ponownie.Użyć nową barierę izolacyjną.

50

96

Fot.2TECHNICAL INFORMATION

SC41

SC46

SC42

SS-płytaSC-płyta46’’

9mm

płyta SC - szczegóły złącza

Fot.3

Poradyserwisowe


Lokalizacjamodułównaścianachtylnychodbiorników:powyżejTX-P54Z1E/J/B,aponiżejTX-P46Z1E/J/B.

SC41

SC46SC42

SC-płyta SS-płyta

SS21

54’’

płyta SS - szczegóły złącza

9mm

9mm

płyta SC - szczegóły złącza

Fot.4

TU-Z100ER/JR/BR (Tuner Box)

TU-WH1E (Wirless unit)

TX-P54Z1E/J/B

TX-P46Z1E/J/B

Poradyserwisowe


Fot.1

CN 901

CN 902

CN 709

CN 705

12V TP

CN 903

Pin

Poradyserwisowe


Usz

kodz

enie

w g

órne

j lu

b do

lnej

poł

owie

Lini

a po

ziom

a(g

órna

lub

doln

a cz

ęść)

Usz

kodz

enie

w le

wej

,śr

odko

wej

lub

praw

ejcz

ęści

Lini

a pi

onow

a –

szer

okoś

ć ta

ka, j

akta

śmy

FPC

(Fle

xibl

eP

rinte

d C

able

)

Lini

a pi

onow

aw

ęższ

a ni

ż ta

śma

FPC

Reg

ular

ne p

aski

pi

onow

e

Sym

ptom

U

szko

dzon

a pł

yta

Obj

aw

płyt

a SU

/SD

płyt

a C

1-C

3

płyt

a C

lub

DA

lub

pane

l PD

P

płyt

a D

A

pane

l PD

P

płyt

a SU

/SD

lub

pane

l PD

P

OdbiornikiplazmowewszystkichproducentówCharakterystyczne uszkodzenia, ich symptomy i objawy oraz lokalizacja występowania.-

Poradyserwisowe


SchematblokowyodbiornikaLCDLGmodel47LS4600/460Y/4610chassisLB21B

Schematblokowyod

biornikaLCDLGmod

el47LS4

600/460Y

/4610

chassisLB

21B

RG

B-P

C(J

K11

04)

Tune

r(T

U37

04)

Com

pone

nt1

& A

VC

ompo

nent

2(J

K16

01)PC

-AU

DIO

(JK

1102

)

Mai

n SO

CS7

LR(L

GE2

111A

)(IC

101)

SID

E

REA

R

USB

(JK

1450

)

HD

MI1

(JK

801)

HD

MI2

(JK

802)

(P70

5) 30P HD LVDS wafer

51P FHD LVDS wafer

(P70

3)(P

705)

(P70

3)

TU_S

CL

/ SD

A

IF_P

/N_M

STA

R, T

U_C

VBS,

TU

_SIF

SC1/

CO

MP1

_L/R

_IN

CO

MP1

_Y+/

Pb+/

Pr+

CO

MP2

_L/R

_IN

CO

MP2

_Y+/

Pb+/

Pr+,

AV_

CVB

S_IN

Ethe

rnet

(JK

2100

)

SPD

IF_O

UT

PC_L

/R_I

N

DSU

B_R

+/G

+/B

+, D

SUB

_H/V

SYN

C

CK

+/-,

D0+

/-, D

1+/-,

D2+

/-, D

3+/-_

HD

MI2

CK

+/-,

D0+

/-, D

1+/-,

D2+

/-, D

3+/-_

HD

MI1

DD

C_S

CL/

SDA

_1

DD

C_S

CL/

SDA

_2

HD

MI3

(JK

803)

CK

+/-,

D0+

/-, D

1+/-,

D2+

/-, D

3+/-_

HD

MI4

DD

C_S

CL/

SDA

_4

SID

E_U

SB_D

M/D

P

USB

1_O

CD

/CTL

EPH

Y_R

P/N

, EPH

Y_TP

/N

OC

P IC

: AP

2191

DSG

(IC14

50)

+5V_

USB

1

SPD

IF(O

ptic

)(J

K11

03)

Syst

em E

EPR

OM

(256

Kbi

t)

IC10

4IC

104

IC10

2

NAN

D F

LASH

(1G

bit)

IC10

2

IC12

01, I

C12

02

DD

R3

SDR

AM(1

Gbi

t)

IC12

01, I

C12

02

Seria

l Fla

sh(8

Mbi

t)

IC14

01IC

1401

SPI_

SCK

/SD

I/SD

O/C

S

I2C

_SC

L/SD

A

PCM

_A[0

-7],…

A-M

DQ

L[0-

7], A

-MD

QU

[0-7

],…B

-MD

QL[

0-7]

, B-M

DQ

U[0

-7],…

RXA

0+/-~

RXA

4+/-,

RXA

CK

+/-

RXB

0+/-~

RXB

4+/-,

RXB

CK

+/-

SPK

_R

SPK

_L

10P

conn

ecto

rP2

401

10P

conn

ecto

rP2

401

SEN

SOR

_SC

L/SD

A,

KEY

1/2,

LED

_B, I

R

AM

P_SC

L/SD

A

AU

D_M

AST

ER_C

LK,

AU

D_L

RC

H,

AU

D_L

RC

K, A

UD

_SC

KN

TP-7

500L

(IC50

1)

Syst

em E

EPR

OM

Sche

mat

blo

kow

y od

bior

nika

LC

DLG

mod

el 4

7LS4

600/

460Y

/461

0ch

assi

s LB

21B


SchematblokowyTVLEDLCDLGmodel42LS5700chassisLJ22E(wykonanieMiddle-end)

L/R

In

SP

DIF

OU

T

US

B

Aud

ioA

MP

(NTP

75

00

or S

TA38

0)

I2S

Ou

tM

ain

Soc

CV

BS

ISD

B-T

Dem

odFE

_TS_

DA

TA[8

]

US

B1

RS-

232

Con

ly D

ev

PC

-RG

B

PC

-AU

DIO

OP

TIC

LAN

SYST

EMD

DR

3X

1600

X

16(2

Gb)

HD

MI1

HD

MI2

HD

MI3

Side Rea

rR

GB

,H/

V

Eth

ern

et

CV

BS

UA

RT

SYST

EM E

EPR

OM

X 1

(256

Kb)

HD

MI

MU

X

(HD

CP

EEP

RO

M)

M-R

emot

e M

odu

le

Air

Ana

log

2~69

ch

Dig

ital

2~69

chIN

PUT

Switc

hA

NA

LOG

DEM

OD

US

B2

US

B3

HD

MI4

LVD

S41

P51

P

eMM

CX

1(4

GB

)

US

B_

WIF

I

SYST

EMD

DR

3X

1600

X 1

6(2

Gb)

DD

R

CO

NTR

OLE

R A

/B

SP

ILO

CA

L D

IMM

ING

I2C

Sub

Mic

om(R

ENES

AS)

IR

Rem

ote

Con

trol

SYST

EMD

DR

3X

1600

X

16(2

Gb)

SYST

EMD

DR

3X

1600

X 1

6(2

Gb)

UA

RT

EPI

50P

50P

X_T

AL

27M

Hz

Cab

leA

nalo

g 1~

125c

h

TDSH

-T15

1F, T

101F

* LVD

S LS

5700

/LM

6200

Ser

ies

* EPI

Abo

ve L

M64

00 S

erie

s

Sche

mat

blo

kow

y od

bior

nika

LED

LC

D L

G m

odel

42L

S570

0ch

assi

s LJ

22E

(wyk

onan

ie

Mid

dle

- end

)

Schematblokowyod

biornikaLED

LCDLGmod

el42LS5

700

chassisLJ22E(wykon

anieMiddle-end

)


SchematblokowyTVLEDLCDLGmodelLM58,LM46,LS46,LS40,LS56chassisLJ22B/LT21B

SID

E

USB

(JK

1450

)

HD

MI3

(JK

803)

CK

+/-,

D0+

/-, D

1+/-,

D2+

/-, D

3+/-_

HD

MI4

DD

C_S

CL/

SDA_

4

SID

E_U

SB_D

M/D

P

USB

1_O

CD

/CTL

OC

P IC

: A

P219

1DSG

(IC14

50)

+5V_

USB

1Se

rial F

lash

(8M

bit)

IC14

01SP

I_SC

K/S

DI/S

DO

/CS

(P70

5) 30P HD LVDS wafer

51P FHD LVDS wafer

(P70

3)R

GB

-PC

(JK

1104

)

PC-A

UD

IO(J

K11

02)

REA

R

HD

MI2

(JK

802)

HD

MI1

(JK

801)

Com

pone

nt1

Com

pone

nt2

& A

V(J

K16

01)

SC1/

CO

MP1

_L/R

_IN

CO

MP1

_Y+/

Pb+/

Pr+

CO

MP2

_L/R

_IN

CO

MP2

_Y+/

Pb+/

Pr+,

AV_

CVB

S_IN

Ethe

rnet

(JK

2100

)

SPD

IF_O

UT

PC_L

/R_I

N

DSU

B_R

+/G

+/B

+, D

SUB

_H/V

SYN

C

CK

+/-,

D0+

/-, D

1+/-,

D2+

/-, D

3+/-_

HD

MI2

CK

+/-,

D0+

/-, D

1+/-,

D2+

/-, D

3+/-_

HD

MI1

DD

C_S

CL/

SDA_

1

DD

C_S

CL/

SDA_

2

EPH

Y_R

P/N

, EPH

Y_TP

/N

SPD

IF(O

ptic

)(J

K11

03)

Syst

em E

EPR

OM

(256

Kbi

t)

IC10

4I2

C_S

CL/

SDA

NAN

D F

LASH

(1G

bit)

IC10

2PC

M_A

[0-7

],…

DD

R3

SDR

AM(1

Gbi

t)

IC12

01, I

C12

02A

-MD

QL[

0-7]

, A-M

DQ

U[0

-7],…

B-M

DQ

L[0-

7], B

-MD

QU

[0-7

],…

RXA

0+/-~

RXA

4+/-,

RXA

CK

+/-

RXB

0+/-~

RXB

4+/-,

RXB

CK

+/-

SPK

_R

SPK

_L

AM

P_SC

L/SD

A

AU

D_M

ASTE

R_C

LK,

AU

D_L

RC

H,

AU

D_L

RC

K,

AU

D_S

CK

NTP

-750

0L(IC

501)

Mai

n SO

C(L

GE2

111A

)(IC

101)

10P

conn

ecto

rP2

401

SEN

SOR

_SC

L/SD

A,

KEY

1/2,

LED

_B, I

R

TU_S

CL

/ SD

A

SIF

FE_T

S_D

ATA

[8]

CVB

S

Sche

mat

blo

kow

y od

bior

nika

LED

LC

D L

G m

odel

LM

58,

LM46

, LS4

6, L

S40,

LS5

6ch

assi

s LJ

22B

/LT2

1B (w

ykon

anie

Lo

w- e

nd)

Schematblokowyod

biornikaLED

LCDLGmod

elLM58,LM46,LS4

6,

LS40,LS5

6chassisLJ22B/LT21B

(wykon

anieLow

-end

)


SchematblokowyLCDLGmodel32LS3000chassisLP24Q

POW

ER B

OAR

D

Soun

d AM

PNT

P750

0

IC30

1

( ( ( (

Mod

ule

JK10

1

Common L In

Common V In

Audi

oO

ut

MST

7833

LNT

5

4 6 7

1011

Tune

r SD

ATu

ner S

CL TU

NER

RF_

AG

C

B+

IR/K

EY

R3

24M

hz

A13

B13

R6 T6

IC50

2Se

rial F

lash

2Mby

tes

IC50

3EE

PRO

M24

C64

IC70

5LD

O

IC50

1

48LP

F47 5354

P301

Common R In

OP-

AM

PIC

302

x4 G

ain

P1N

2

P706

P600

Audio L-Out

2418

2220

XXX

T3

J1R

2T2Audio R-Out

HD

MI

SCL/

SDA

T8 R9 P8 R8

P9T9

Aud

io_S

CL

Aud

io_S

DA

LVDS

Out

put

P Dim

Inv. ONError Out

A Dim

P_ST 3.5V

P_6.

8V

Tune

r_5V

P_24V

IC70

1M

P200

51M

ain_

1.2V

A_O

UT_

12V

20217 17 18 19

I2S_

MC

LKI2

S_W

SI2

S_SC

KI2

S_SD

O

D-S

UB

SCL/

SDAD

10D

11

P400

C10

C11

B9IRKEY1

Led_PWR

E16

A11

C12

B12

N11

N10T4

J15

H15

Mai

n SD

AM

ain

SCL

D1

D3

C15

C16 B15

B16

SPI_

CLK

SPI_

DI

SPI_

CZ

SPI_

DO

S_A

MP_

24V

3233

217

LPF

Pb In

Pr In

JK202

USB

_5V

B11

KEY2

H16Sub_SCL

F16

Sub_SDA

ST_3

.5V

19

P_12V

IC70

4LD

O

Q71

0IC

702

2.5V

REG

Mai

n_2.

5V

Mai

n_3.

3V

Q72

0AO

3407

A

Pane

l_Vc

c

IC70

9M

P149

7M

ain_

6.8V

IC70

5To

USB

IC70

4To

TU

NER

H3

K1

USB

_DN

USB

_DP

IF_P

IF_N

H2

3435

34

9~12

21

Sche

mat

blo

kow

yLC

D L

G m

odel

32LS

3000

cha

ssis

LP2

4Q

SchematblokowyLC

DLGmod

el32LS3

000chassisLP

24Q


Wprzypadku,gdynapięciewejściowe„P1”jestwyższelub niższe niż specyfikowane, należy skontrolowaćzasilaczSMPS,

Wprzypadku,gdynapięciewyjściowe„P2”jestwyższelubniższeniżspecyfikowane,wówczasnależywymie-nićukładscalonyregulatora(IC809-AP1117D-33A),

Wprzypadku,gdynapięciewyjściowe„P2”jestniższeniżspecyfikowane,należy:mimożeotwierapinwyjściowyukładuscalonego,wprzypadku,gdynapięciejestniższe–wymienićukładscalonyregulatoraIC809,

jeśli otwiera pinwyjściowy układu scalonego, alenapięciejestnormalne(oznaczato,żepobórprąduwyjściowegojestwiększylubjestzwarcie)–należyodłączaćjedenpodrugimobwodypołączonezwyj-ściemisprawdzićje(wprzypadkuznalezienia„podej-rzanego”obwodu,znaleźćprzyczynęzwiększonegopoboruprądulubzwarcia).

Zastosowanietegotypuregulatora:gdyróżnicamiędzynapięciemwejściowymiwyjściowymjestniewielka,

gdyprądwyjściowyjestniewielki.Zaleta:tojesttanierozwiązanie,aplikacjaukładuwymaganiewieluelementówzewnętrz-nych.

Wada:gdyróżnicamiędzynapięciemwejściowymiwyjściowymjestduża,rosnąstratycieplne,

mimonormalnychwarunków,sprawnośćjestniska.

2.3.RegulatortypuPWMUkład regulatora pokazanona rysunku5, zbiorczy

oscylogramwszystkichnapięćnarysunku6.Wprzypadku,gdynapięciewejściowe„P1”jestwyższelubniższeniżspecyfikowane,należyskontrolowaćblokStandby zasilaczaSMPS.

Wprzypadku,gdynapięciewyjściowe„P3”jestwyższeniżspecyfikowane,wówczasnależy:sprawdzić/wymienićrezystoryR802(100R),R805(6.8k) i R807 (15k)w pętli sprzężenia zwrotnegodoprowadzanejdonóżki5układuscalonegoIC805-MP1583DN,

wymienićukładscalonyregulatoranapięciaIC805.Wprzypadku,gdynapięciewyjściowe„P2”jestniższeniżspecyfikowane,należy:sprawdzić/wymienićrezystoryR802(100R),R805(6.8k) i R807 (15k)w pętli sprzężenia zwrotnegodoprowadzanejdonóżki5układuscalonegoIC805-MP1583DN,

wymienićukładscalonyregulatoranapięciaIC805. jeśli otwiera pinwyjściowy układu scalonego, alenapięciejestnormalne(oznaczato,żepobórprąduwyjściowegojestwiększylubjestzwarcie)–należyodłączaćjedenpodrugimobwodypołączonezwyj-ściemisprawdzićje(wprzypadkuznalezienia„podej-rzanego”obwodu,znaleźćprzyczynęzwiększonegopoboruprądulubzwarcia).

Zastosowanietegotypuregulatora:gdyróżnicamiędzynapięciemwejściowymiwyjścio-wymjestniewielka,

BS2

IN3

SW

GND4

FB5

6COMP

EN7

8SS

MGND1

1

PX_VL1.8

PX_VA1.8

BD801ACB2012L-015-T

BD802ACB2012L-015-T

BD803CIB31P600NE

C835100µF

25V

+ C836100nF

25VC84118pF50V

C8423.3nF50V

R806100k0.1W

IC805MP1583DN

C834100nF25V

L80022µH

R8021000.1W

R8056.8k

0.1W

C833120µF6.3V+

C839100nF

25V

D800SS24

R80715k

0.1WC840100nF25V

R80410k

0.1W

C83010nF50VP1

P2P3

Rys.5

Rys.6

P1

P2 : PWM 5Vpp

P3

Wejœcie: 5.3V

Wyjœcie: 1.8V400kHz

ProblemyisposobynaprawpłytygłównejTVLCDSamsung


dlaukładówwymagającychprąduowartościwiększejniż1A,

wprzypadkuukładówwymagającychwpełnistabil-negonapięciawyjściowego.

Zalety:dobra(wysoka)sprawność, układy protekcji (ochronne), takie jak:OVP,OCP,zabezpieczenietermiczne,itp.,

możliwośćwłączania/wyłączanianapięciawyjścio-wego za pomocąwyprowadzenia zezwalającego(Enable).

Wady:regulatordroższyniżtypu„normalnego”, aplikacjawymagająca dużej ilości podzespołów iukładówperyferyjnych.

2.4.RegulatortypuLevel UpUkład regulatora pokazanona rysunku7, zbiorczy

oscylogramwszystkichnapięćnarysunku8.Warunkiprzeprowadzania testu: trybRF (odbiórsy-gnałóww.cz.zanteny),kanał69(855.25MHz),kształtprzebieguwukładziepokazanymnarysunku7różnisięwzależnościodkanałuw.cz.(RF),

WprzypadkutrybuRF(odbiorusygnałówztunera–zanteny),gdyżadnekanałyniesąodbierane,sprawdzićnapięciewejściowe„P1”,jeślijestniepra-widłowe,skontrolowaćblokwejściowy,

sprawdzić napięciewejściowe „P1”, jeśli jest pra-widłowe,skontrolowaćcewki:L102(220µH) iL103(680µH),

Wprzypadku,gdytylkoniższekanałysąodbieraneprawidłowowpasmachVHF-L/H,UHF: sprawdzić, czy napięcie „P3”wynosi 27Vdlawa-runkówprzeprowadzaniatestu,skontrolowaćD101,R101,Q100,wrazieniesprawnościwymienićje.

Zastosowanietegotypuregulatoranapłycie:

do zasilania tunera analogowego napięciem32V(2mA),

dlaukładu,którywymagamałegoprąduwyjściowego.Zalety:jesttani.

Wada: aplikacjawymagająca dużej ilości podzespołów iukładówperyferyjnych.

3.Płytagłówna,blokmikrokontrolera3.1.Blokmikrokontrolerapodrzędnego–se-

kwencjazasilanieDefinicjamikrokontrolerapodrzędnego:jesttomikro-

kontrolerpomocniczyużywanydosterowaniaimonito-rowaniazasilaniawceluzapewnieniam.in.pobieraniamocyponiżej1Wwtrybiegotowości(standby).

Definicjatrybugotowości(standby):jesttostanodbior-nika,któryumożliwiawłączenieodbiornikapodłączonegodosieciwtrybnormalnejpracyzapomocąpilotazdalnegosterowania.Warunkiprzeprowadzaniatestu:jeśliprzewódsieciowyodbiornikajestodłączony,podłączyćgodogniazdka

Rys.7

Rys.8

B5V_VCCT

C102100uF

XREF2

31

TUNER_VT

PGND

Q100KSC1623-Y

PGND

C1154.7nF

C1142.2nF

C106220nF

L103680µH

R102100k

PGND

L102220µH

C10110nF

C10022µF16V

+

C10447nF

R100330

L1013.9µH

C103100nF

C102100µF

D101BZX84C33

C1131µF50V

+

C11210nF

R10122k

C11110nF

D100MMBD4148SE

P3

P2

P1

P1

P2: PWM 35Vpp

P3

Wejœcie: 5.0V

Wyjœcie: 27V440kHz



P1: VDD 3.3V

P2: OSC 3.3V, 24MHz

P3: Reset


R9026470

R90274.7k

C94410nF50V

R90300 /0.1W

R902810k

IC910DS1834AS/T.R

C943100nF

C9421µF

D9

11R

LZ

5.6

B-T

E-1

1

R902910k/0.1W

1

TP902

A5V_1 B3.3VD A3.3V

U901 SU

BM

ICO

MR

ES

ET

sieciowego;jeślijestdoprowadzonenapięcieVDD3.3V,oscylator powiniengenerowaćoscylacjeo częstotli-wości24MHz,którepowinnysięzwiększaćpookoło270ms.

Wprzypadku,gdybrakzasilania:sprawdzićwejściowenapięcie„P1”,jeślijestniepra-widłowe,skontrolowaćblokregulatoraIC809,

wprzypadku,gdynapięcie„P1”jestprawidłowe,jed-nakżekwarcX-Tal„P2”jestnieprawidłowy,wymienićkwarcX-TAL(X904)ikondensatoryC938,C939,

wprzypadku,gdynapięcia„P1”i„P2”sąprawidłowe,ale„napięcieP3”jestnieprawidłowe:

wprzypadku,gdynapięcie„P3”zwiększasięwstosunkudonapięcia„P1”wtymsamymczasie,należywymienićukładresetumikrokontrolerapodrzędnego(IC910).

Rys.9

Rys.10

Rys.11jeślinapięcie„P3”niemożebyćwygenerowane,„ro-zewrzeć”rezystorR9028lubsprawdzićkondensatorC944podkątemzwarcia,wymienićukładmikrokon-trolerapodrzędnego.Sekwencję załączania napięć i aplikacjęmikrokon-

trolerapodrzędnegopokazanona rysunku9, zbiorczyoscylogramwszystkichnapięć–narysunku10.Zkoleinarysunku11pokazanoukładresetumikrokontrolera.

C9371nF50V

R90191k/0.1W

IR

SDA0SCL0

XREF

XREF

XREF

X9044C-49/SM5H24MHz, 16pF

24.0MHzC93922pF50V

C93822pF50V

R90130

R90140

R9023100

C941100nF

16V

D909RLZ5.6B-TE-11

RA9211001/16W

RA9181001/16W

RA920

1001/16W

RA9161001/16W

RA917

1001/16W

IC908S3F866B

100

P3

P2

P1



P1: SDA 3.3V

P2: SCL 3.3V

P3: WP 3.3VP1: Key_In 3.3V

P2: IR_CNT 3.3V

P3: IR_In 3.3V

P4: LED

Rys.14

Rys.13

Rys.12

Rys.15

3.2.PamięćEEPROM

Ciąg dalszy w następnym numerze

C915 100nF

IC903M24C32-W MN6T

TP945

TP901

TP943

TP944

TP946

R966100

R967100

R9633.3k

R9643.3k

R9634.7k

R970

10k

Q904KSC1623-Y

SCL_EEPROM

SDA_EEPROM

P3

P2

P1

A3.3V

przyciskami[p]/[q],zmianapoziomugłośnościprzyciskami[t]/[u].Wsytuacjinormalnej(dzia-łaniapoprawnego), jeślipomiarpoziomuszynSCLiSDAwynosi 3.3V, oznacza to sytuację prawidłową.Jeśliwtakiejsytuacjiniemożnazapisać(zapamiętać)ustawieńużytkownika,oznaczato„przepełnienie”lubuszkodzeniezawartościdanychwpamięci.Sprawdzić,czynapięcienanóżce8układuscalonegopamięciEEPROMjestprawidłowe,jeślinie,skontro-lowaćblokregulatora(IC809).

Sprawdzić, czyprzebiegi szynSCL iSDAsąpra-widłowe, jeśli nie, to skontrolować działanie blokmikrokontrolerapodrzędnego.

Jeśliniedziałaregulacjapoziomufonii,sprawdzić,czynapinie7układupamięcinastępujezmianapoziomunastanniski,jeślinie,sprawdzićtranzystorQ904iblokmikrokontrolerapodrzędnego.

P3

P2

P1P4

C9371nF50V

R90191k/0.1W

IR

SDA0

SCL0

X9044C-49/SM5H24MHz, 16pF

24.0MHzC93922pF50V

C93822pF50V

R90130

R90140

R9023100

C941100nF

16V

D909RLZ5.6B-TE-11

RA9211001/16W

RA9181001/16W

RA920

1001/16W

RA9161001/16W

RA917

1001/16W

100

IC908S3F866B

R9025 100

RA9221001/16W


przeznaczonydowykorzystaniaw zasilaczachSMPS.Bazującna istociesterowaniastandardowychukładówkontrolerów,zawieraontypoweblokifunkcjonalne,takiejak układmnożący (powielacz), układy napięcia od-niesienia,wzmacniaczbłędu idetektorprzejściaprzezzeroprądu.Ponadto, zaimplementowanowiele funkcjizmierzającychdopoprawywydajnościibezpieczeństwaregulatorawstępnego,jakrównieżuproszczonoukładylogiki (glue logic), które koordynują pracę regulatorawstępnegodlakonwerterakaskadowegoDC/DC.

Jako kontroler pracującyw trybie przejścia, układL6563 jest odpowiednimdla systemówwymagających250W÷300Wmocy(granicatajestzawszekontrower-syjna zewzględunawysoko subiektywnąocenę sza-cowaniapoborumocydladanejaplikacji).Układmożepracowaćzkontroląustalonegoczasuwyłączenia,dlauzyskaniaciągłejindukcjiprądu,copozwalarozszerzyćjego zastosowanie do aplikacji zwyjątkowowysokimipoziomamimocy(500Wiwięcej).Jestonprzeznaczonydostosowaniawtakichurządzeniach,jakwysokiejklasyadapterachAC/DC, zasilaczach komputerowychATX,serwerachklasypodstawowej,telewizorachplazmowychPDPorazwysokiejklasytelewizorachLCD.

FunkcjonalnośćukładuscalonegoUkładL6563wyposażonyjestwdodatkowefunkcje,

któremożnapodzielićnatrzygrupy(rys.2):1.FunkcjepoprawiającewydajnośćpreregulatoraPFC(antycypowaniewejściowego napięcia sieciowegofeedforward,śledzenienapięcia–tracking boost iwyga-szanieprzedniegozboczaimpulsudlapomiaruprądu);

2.FunkcjepoprawybezpieczeństwapracypreregulatoraPFC(wykrywanieawariipętlisprzężeniazwrotnego,wykrywanienasyceniacewkiiochronatypubrownout);

3. Funkcje porządkujące, które poprawiają interakcjęmiędzypreregulatorem i kaskadowymkonwerteremDC/DC(zdalnesterowaniawłączeniem/wyłączeniemizatrzaśnięciem/brakiemzatrzaśnięcia,stopującymi(wyłączającymi)pracęukładukontroleraPWM).Ponadto, poprawione zostały niektóre parametry

elektryczne:Biorącpoduwagęwiększeobsługiwanepoziomymocy,dynamikadostępnanawyprowadzeniuczujnikaprąduzostała zredukowana o około 36%.Pozwala to nakorzystaniezrezystorówpomiarowychoniższychwar-tościachizmniejszeniazwiązanychznimistratmocy.

+

-VRef2

Vbias(Internal

supply bus)

+

-

2.5V

R1

R2

+-

-

+

Zero-currentdetector

VCC

14

1 2 3

4

ZCD

VCC

TLUMPMOCVNI

CS

GD13

11

GND12

Multiplier

R

S

Q

Starter

1.7V

+-

6TBO

Voltage

regulator

+

-

2.5V

PFC_OK

7

1:1Currentmirror

+

-RUN

10

0.52V0.62V

OCP

PWM_LATCH

8

5

VFF

Leading-edgeblanking

1:1Buffer From

Vff

1.4V0.7V

PWM_STOP

9

Vbias

UVLOcomparator

+

-

0.2V0.3V

15V

SATDisableLatch

UVLO

3V

SAT

Tracking boost Ideal diode

1 / V2

Starteroff

Driver

Q

Voltage feedforward

Inductorsaturationdetection

Housekeeping

Feedbackdisconnection

L6563–sterownikPFCpracującywzaawansowanymtrybieprzejściowym

Rys.2.Regulatorywstępnetrybuprzejściawykonująwszystkiestandardowefunkcjetakiejak:multiplikowanie,napięciareferencyjne,detekcjeprzejściaprąduprzezzeroiinnefunkcjelogiczne(glue logic)


prądwyzwalaniazabezpieczeniaprzeciwprzepięcio-wego został zmniejszonyo połowę, tak żewartościrezystancjidzielnika,któryustawianapięciewyjściowemogąbyćpodwojonedlategosamegopoziomuprze-pięcia.Tozmniejszenieopołowęzużyciaprąduprzezdzielnik,jestistotnewaplikacjachtakichjak,adapteryAC/DC,wktórychistniejąrygorystycznewymaganiadotyczącezużyciawejściowegonapięciaprzybrakuobciążeniaigdzie,wkonsekwencji,wszelkiestratyztytułurezystorówpodłączonychdowysokiegonapięciamusząbyćminimalizowane.Różnicemiędzytymnowymukłademscalonymijego

poprzednikami:L6561iL6562,przedstawionowtabeli1.

Tabela 1. Różnice funkcjonalne między układami L6563, L6562 i L6561

Funkcjawbudowana L6563 L6562 L6561Śledzenie– Tracking boost Tak Nie NieDetekcja uszkodzenia pętli sprzężenia zwrotnego Tak Nie Nie

Funkcjaantycypacjinapięciawejściowegosieci Tak Nie Nie

DetekcjaACbrownout Tak Nie NieFunkcja porządkowania(interfejsz kontroleremPWM) Tak Nie Nie

Detekcjanasyceniacewki Tak Nie NieWygaszaniezboczaprzedniegoimpulsu na czujniku prądu Tak Nie Nie

Pinsterowania wyłączeniem / włączeniemsterowania Tak Nie Nie

Wewnętrzne klampowanie sterowania bramką Tak Tak Nie

Optymizator THD Tak Tak Nie

Funkcjaantycypowanianapięciawej-ściowego

Funkcjata,dostępnawniektórychukładachkontrole-rówPFCdlaaplikacjiowysokimpoziomiemocy(gdziecewkaboost pracujewtrybieciągłegoprzewodzeniaprzystałejczęstotliwości)jestzaimplementowanawukładziescalonymdlastopniaPFCpracującegow trybieprzej-ścia.Wyeliminowaniezależnościwzmocnieniasystemunapięciawejściowego, przez odpowiednio dozowaneinformacjedotyczącewartościskutecznejRMSnapięciawejściowegowpętli,dajewefekcielepszedynamicznezachowaniewaplikacjachpracujących z szerokimza-sięgiemnapięciasieciowego,mniejszezniekształceniaprąduinajbardziejzauważalną–stałąmaksymalnąmożli-wośćzasilania,wstosunkudozmiannapięciasieciowego.

UkładL6563realizujetęfunkcjęzapomocązaledwiedwóchpodzespołów zewnętrznych, zwykorzystaniemmetody,któradajemożliwośćodrzuceniaprzepięćna-pięciasieci.Narysunku3,kondensatorCffirezystorRff,obapołączonezwyprowadzeniemVffwzględemmasy,uzupełniająwewnętrznyobwódutrzymywaniawartościszczytowej.Tozapewniastałenapięcienawyprowadze-niuVffrówneszczytowiwyprostowanejsinusoidydopro-

wadzanejdodowejściaMULTukładumnożącego(dziękitemuniejestpotrzebnedodatkowenapięciewejścioweczujnika),a tymsamymreprezentujewartośćnapięciaskutecznegoRMSsieci.

Wprzypadkunagłegowzrostunapięciasieciowego,kondensator Cff będzie szybko ładowany przezwe-wnętrznądiodęoniskiej impedancji i nie dochodzi doznaczącego przekroczeniawartości „widocznego” nawyjściu preregulatora.Wprzypadku spadku napięciasieci, kondensatorCff będzie rozładowywany ze stałączasowąRff×Cff,którazajmiekilkadziesiątmilisekunddoosiągnięciaakceptowalnegoprzebiegutętnieńprąduiniskichzniekształceńprądu.Wzwiązkuztymnapięciewyjściowemożepodlegaćchwilowymspadkom,takimjakwsystemachbezwyprzedzającejkompensacji.

Funkcjaśledzeniatracking boostUkład L6563może pracować zarównow sposób

konwencjonalny,gdynapięciewyjściowejestustalonenaokreślonympoziomielubwtakzwanymtrybieśledzeniaboost,wktórymstabilizowanenapięciewyjściowe jestautomatycznie zmieniane, napodstawie nadążania zawartością skuteczną napięciaRMS sieci.Technika tapomagapoprawićwydajnośćstopniaprzyniskichwarto-ściachnapięciasieciimożetakżeprzynieśćdodatkowekorzyściwpostacimniejszejcewki.

Funkcja tadziaławpołączeniuz funkcjąprzewidy-waniawartościnapięciasieciowegofeedforward iwpo-równaniuzistniejącymirozwiązaniaminarynku,oferujeniezależność obciążenia napięciawyjściowego,mniejwymagające tolerancje iwyższąelastyczność, tylko zjednymzewnętrznymrezystoremRff(rys.4).

Tylko informacje dotyczące napięciawejściowego,dostępnenawyprowadzeniuVff,sąwykorzystywanedozmianyzadanejwartościnapięciawyjściowego.Dokład-nośćjestdobra,ponieważtolerancjawewnętrznychtem-


5

MULT3

RA

RB

(Vcsx)

Vff

CffRff

-

+1/V

2

Multiplier

L6563

-

+

Vref

INV1

COMP

2

Pr¹dodniesienia

Dioda „idealna”

Wyprostowane napiêcie sieci

Rys.3.KondensatorCffirezystorRffpodłączonemiędzypinVffamasęuzupełniająwewnętrznyukładutrzymaniawartościszczytowej


)b()a(

INV

L65631

7PFC_OK

PFC output DC bus

+

-

2.5V

FFD (zatrzask)

INVL6561

lubL6562

1

5

ZCD

PFC output DC bus

(wyjœciowa linia napiêcia sta³ego PFC)(wyjœciowa linia napiêcia sta³ego PFC)

łączyodpowiednikomparatorznapięciemodniesienia,śledzącwartościodniesieniaużywająctegodoustawianiawartościnapięciawyjściowego.Dzielnikmonitorującyzo-stajedobranytak,żebynapięcienatymwyprowadzeniuosiągałowartość odniesieniaw sytuacji, gdy napięciewyjścioweprzekroczy zaprogramowanąwartość, któraobejmuje równieżnajgorsze tolerancje i obciążenia / istanynieustalonenapięciasieci.

Gdyfunkcjatajestwyzwolona(aktywna),urządzeniejest zablokowane tak długo, jak napięcie zasilaniaVccukładu scalonego znajduje się powyżej proguUVLO.Jeślijesttowymagane,możliwejestzatrzymaniepracyukładukontroleraPWMkaskadowegokonwerteraDC/DC,takdługo,jakcałyblokjestwyłączony.AbyponownieuruchomićukładL6563,koniecznejestpodaniezasilaniawejściowegotak,abyjegonapięciezasilająceVccspadłoponiżejproguUVLO.

Zewnętrznaaplikacjapokazananarys.4bjestchybanajprostsza.Dokładnośćniejesttakdobra,zewzględunatolerancjędiodyZeneraiprógtranzystoraMOSFETinie

peraturowoskompensowanych1:1lusterjestnaturalniewygórowanaitylkoterezystorysąwto„zaangażowane”.Tutaj jestmaksimum elastyczności;można uzyskaćliniowązależnośćpomiędzynapięciemsieciowymina-pięciemwyjściowymPFCVout=p+q(Vinrms),gdziestałepiqmogąbyćwpełniprogramowaneprzezużytkownika(konstruktora)zapomocąodpowiedniegodoboruwartościrezystoraRtidzielnikawyjściowego.

Abyuniknąć niepożądanegowzrostu napięciawyj-ściowegowprzypadku,gdynapięciesiecioweprzekraczamaksymalnąokreślonąwartość,napięcienawyprowa-dzeniuTBOjestwewnętrznieograniczone.Poprzezodpo-wiednidobórustawieniaukładumnożącego,możliwejestdobraniemaksymalnegonapięciawejściowego,powyżejktóregokończysięśledzenieprzebieguodwejściedowyjściainapięciewyjściowezachowujestałąwartość.

MaskowanienaczujnikupomiaruprąduCyfrowewejściewygaszaniaczujnikaprądukompa-

ratoraPWMoustalonymczasiesprawiazamaskowanieszpilkizboczanarastającegozewzględunaobwódpa-sożytniczyioferujelepsząwydajnośćwporównaniudofiltrówwygładzającystosowanychwukładachL6561/2.„Czystość”działaniaprzetwornicypodwyższającejnapię-ciejestzapewnionanawetprzymałymobciążeniu,bezdodatkowegoopóźnienia spowodowanegoprzez stałączasowąRC,któraniekorzystniewpływanamaksymalnedostarczanieenergiiznapięciasieciowegowprzypadkuprzeciążenia.

Opróczstandardowejfunkcjiochrony,któraobsługujeprzepięciawynikająceznagłejzmianyobciążenia/na-pięciasiecilubefektówwystępującychprzystarcie,układL6563zawierasystemmonitoringunapięciawyjściowe-go,któryzapewniaochronęprzeduszkodzeniamipętli,długoterminowymispadkamiibłędnymiustawieniami.

Narysunku4apokazanejestwyprowadzenie(PFC_OK)przeznaczonedozapewnieniadodatkowejkontrolinapięciawyjściowego.Wyprowadzenie towewnętrznie


Rys.4.(a)Pinwewnętrzniełączykomparatorznapięciaodniesienia,(b)Wymaganyjestdodatkowymargines,ponieważdokładnośćniejesttakadobra,jaktolerancjaprogudiodyZeneraitranzystoraMOSFET

Tdelay (opóŸn.)

Vcs

t

IL

Sta³e nasycenie cewki

Próg detekcjinasycenia

Maksymalny poziom

wyjœciowy multiplikatora

Rys.5Mocnenasyceniecewkiboost możebyćnisz-czącedlapreregulatoraPFC.Narastanieprąducewkistajesiębardzoduże.


makorelacjizzadanąwartościąnapięciawyjściowego,awięc jestwymaganydodatkowymargines.Wreszcie,niemaodblokowaniazatrzasku lubhisterezy, takwięcurządzenie(układscalony)ciąglewłączasięiwyłącza,anapięciewyjściowemożeznajdowaćsięnaniebezpiecz-niewysokimpoziomieprzymałymobciążeniu.

Dużenasyceniecewkiboostmożebyćniebezpiecznedla regulatorawstępnegoPFC: prąd cewki rośnie takmocno (50-100 razy bardziej stromo), żewewnętrzneukładyopóźnieniapropagacjimogąniezapewnićodpo-wiedniejkontroli(rys.5).Prądmożeosiągnąćwyjątkowowysokiewartości;tranzystorMOSFETmożepracowaćwaktywnymregionieirozpraszaćogromneilościenergii,coprowadzidopoważnegouszkodzeniapokilkucyklachprzełączania.Takiewarunki,którymogąwystąpić,gdycewkaboostniejestprawidłowodobrana(zaprojektowa-na)lubpodczasprzeciążenia,gdyróżnicanapięćmiędzywyjściem iwejściemstaje się takmała, że zapobiegademagnetyzacjicewkiboost–sąonewykrywaneprzezdrugikomparatornawyprowadzeniupomiaruprądu.

FunkcjaochronnabrownoutSpadeknapięcia,(efektpodnapięcia),możespowodo-

waćprzegrzaniepierwotnejstronyzasilaczazewzględunazbytwysokąwartośćskutecznąRMSprądu.MożetotakżespowodowaćprzejściepreregulatoraPFCdopracywotwartejpętli.Tomożebyćniebezpieczne,biorącpoduwagę jego niską dynamikę odpowiedzi,więc należyprzywrócićnapięciewejściowe jaknajszybciej do jegowartościznamionowej.Todlatego,jestkorzystnewyłą-czenieurządzeniawczasiespadkunapięcia.

UkładL6563pozwalanatowsposóbbardzoprosty(rys.6).WyprowadzenieRUNwewnętrzniełączyodpo-wiednikomparatorznapięciemodniesienia;zewnętrznenapięcie niższe niżwewnętrzne napięcie odniesieniautrzymujeukładscalonywstaniewyłączenia.Funkcjatajestdośćelastycznaimożebyćrównieżstosowanadoinnychcelów.Waplikacjach,wktórychstopieńPFCjestukłademnadrzędnym(tzn.zaczynadziałać,gdykonwer-terDC/DCjeszczenie),możliwejest,zatrzymaniepracyukładukontroleraPWMkaskadowegokonwerteraDC/DCtak,żecałeurządzeniejestwyłączone.

Rysunek6apokazujeogólnezastosowanieukładu,podczasgdyrysunek6bmożebyćstosowany,jeżeliprze-sunięciepoziomówukładumnożącegoistałejczasowejRff×Cffsązgodnezokreślonympoziomembrownoutiodpowiedniookreślonymczasempodtrzymania.

FunkcjeporządkująceSzczególnącechąukładuL6563 jest to, żeułatwia

realizację „porządkowania” obwodówniezbędnych dokoordynowania działania stopniaPFC z kaskadowymkonwerteremDC/DC.Układ scalonyL6563oferuje dotegookreślonewejściowe iwyjściowewyprowadzenia:RUN,PFC_OK(wejścia),PWM_STOPiPWM_LATCH(wyjścia).

DziałaniewyprowadzeniaRUNzostałojużopisanewpoprzednimpunkcie.Ściągnięciedostanuniskiegopo-wodujewymuszenienapiniePWM_STOPstanuniskiego(wprzeciwnym razie jestonootwarte), comanaceluwyłączeniechipuPWMkaskadowegokonwerteraDC/DCimożebyćużywanejakofunkcjazabezpieczeniaprzedspadkiemnapięcia(brownout)lubjakozdalnesterowaniewłączeniem/wyłączeniemsygnałemlogicznym.

WyprowadzeniePFC_OK,jużpostrzeganejakoczęśćfunkcjiFDD,wyłączaukładL6563,jeślinanimpojawiasięstanniski.Pomijającfunkcjeochronneukładuscalo-negowprzypadkuzwarciawyprowadzeniaPFC_OKdomasy,cospowodowałobynieskutecznośćochrony,drugąfunkcją pinu jest zdalnewłączenie /wyłączenie, któremożebyćużywanejakoalternatywadlawyprowadzeniaRUN.Konstruktormożewybraćalbojedno,albodrugiewyprowadzenie,wzależnościodtego,którejestwygod-niejszewkonkretnejaplikacji.Należyjednakpamiętać,żewprzeciwieństwie dowyprowadzeniaRUN, nóżkaPFC_OKniewpływanastanwyjściaPWM_STOP,gdyprzyjmujeonostanniski.

Wreszcie wyprowadzenie PWM_LATCH jest wyj-ściemtypuotwartyemiter (open-emiter).Ono jestnor-malnieotwarte,gdykontrolerPFCpracujeprawidłowoiprzechodziwstanwysoki,jeślifunkcjaFFDlubfunkcjawykrywanianasyceniacewkizadziaławceluzablokowa-nia(wyłączenia)układukontroleraPWMkaskadowegokonwerteraDC/DC(tabela2).


Tabela2.Ułatwienia wdrożenia funkcji porządkowych układu L6563Warunki Spowodowaneprzez PWM_STOP PWM_LATCH

Uszkodzenie pętli sprzężenia zwrotnego PFC OK> 2.5V Otwarty Aktywny (wysoki)Nasyceniecewki CS> 1.7V Otwarty Aktywny (wysoki)Brownoutlub wyłączenie RUN < 0.52V Aktywny (niski) OpenStandby PFC OK< 0.2V Otwarty Otwarty

10RUN

AC main (nap. sieci)

L6563

)a(

Vff

L6563

5

RUN

10

Rff Cff

)b(

Rys.6PinRUNwewnętrzniełączykomparatorznapię-ciemodniesienia;zewnętrznenapięcieniższeniżwewnętrzneodniesieniawyłączaukładscalony


Panasonicplazma–algorytmydiagnozowaniainaprawbłędówSOS

PanasonicTC-P2013TI,TC-P42/50/55/60/65S(ST)60–algorytmydiagnozowaniainaprawdlaposzcze-gólnychkodówbłędówSOSsygnalizowanychbły-skamidiodyLEDPower(cz.2)

IC80

00-1

Pea

kssL

D8

Sta

ndby

µCO

M

Sys

tem

µCO

M

U5

PAN

EL_S

OS

9SC

_SO

S6

12

811

SS_S

OS8

SOS_

DC

C_S

(9)

SC_S

OS7

10N

orm

alni

e: w

szys

tkie

wej

ścia

= „

L”

w

yjśc

ie =

„L”

(

stan

nis

ki)

SSA3

3 5

A20 3 6

SC

IC93

00

PD

5L

D3(W

yjśc

ie a

nalo

gow

e)6

– 9

błys

ków

SC_U

HZ

1817

9SC

A20

C2

1314

E3

U4

PDP_

DR

VRST

(Dis

char

ge R

eset

)C

DR

VRST

(Jeś

li br

ak 3

.3V

na C

1/C

2 - P

CB

,w

yład

owan

ia z

osta

ją z

atrz

yman

e:6

/ 8 b

łysk

ów)

(Jeś

li br

ak

sygn

ału,

wył

adow

ania

zo

staj

ą za

trzy

man

e:6

/ 8 b

łysk

ów)

(Res

et w

yład

owań

)

D_U

HZ

P3.3

V

2 bł

yski

W2

Q92

01

Q92

01P1

5V

H2

IC50

00R

EG

(STB

3.3V

)R

ES

ET

P15

V

Ukł

. det

ekcj

i

NSO

S

P15

V_D

ET

IC90

15

AND

A31

55

3.3V

_DET

A32 1

E27

7

PSS

A6A 21

AA

3

Sche

mat

blo

kow

y uk

ładó

w p

rote

kcji

TV T

C-P

**S6

0 (c

z.1/

2)

2 bł

yski

Zwar

cie

(42

/50”

)

3 sz

ybki

e bł

yski

Zwar

cie

(55

/60

/65”

)

2bł

yski

Bra

kP1

5V SN (42”

)

(42/

50”)

(55/

60/

65”)

2 bł

yski

jeśl

i bra

kP

15


IC80

00-2

Pea

kssL

D8

Sta

ndby

µCO

M

Sys

tem

9CO

M

STB

3.3V SO

S

A

B6

Q87

71

Q87

71

SUB

3.3VSU

B5V

SUB

3.3V

SOU

ND

_SO

S

IC49

00A

udio

AM

P18

T3St

an n

orm

alny

=

„H”

Ukł

ad d

etek

cji

prze

pięc

ia

nap.

SU

B5

V

i SU

B3.

3V

10 b

łysk

ów

je

śli n

apię

cia

SU

B5V

lub

SU

B3.

3V s

ąza

wys

okie

SUB

5V

SUB

3.3V

V4

3 sz

ybki

e bł

yski

jesl

i bra

k na

pięc

ia

SU

B3.

2, software

nie

moż

e ur

ucho

mić

się

praw

idło

wo,

w

ówcz

as 3

bły

ski

Szyb

kie

3 bł

yski

6 bł

yskó

wpo

11

s

10 b

łysk

ów

10 b

łysk

ów

Bra

k

Zwar

cie

Prze

pięc

ie

Prze

pięc

ie

Zwar

cie

Bra

k

SUB

3.3V

Sche

mat

blo

kow

y uk

ładó

w p

rote

kcji

TV T

C-P

**S6

0 (c

z. 2

/2)

10

błys

ków

10

błys

ków

12

błys

ków

6 bł

yskó

wje

sli b

rak

napi

ęcia

S

UB

5, s

ygna

ł ste

rują

cy

prac

ą pa

nela

nie

moż

e by

ćw

ysła

ny d

o pł

yty

SC

, w

ówcz

as 6

bły

sków



IC80

00-1

Par

agon

Med

iaTe

kM

T559

0C

Sta

ndby

µCO

M

Sys

tem

µCO

M

PAN

EL_S

OS

9SC

_SO

S6

811

SS_S

OS8

SOS_

DC

C_S

(9)

SC_S

OS7

10SS

A33 5

A20 3 6

SC

IC93

00

PD

6HSC

_UH

Z18

179

SC

A20

1314

PDP_

DR

VRST

(Dis

char

ge R

eset

)

C

DR

VRST

D_U

HZ

P3.3

V

Q92

01-2

Q92

01-1

P15V

M28

IC50

00R

EG

(STB

3.3V

)R

ES

ET

P15

V

NSO

S

P15V

_DET

A31

55

3.3V

_DET

A32 1

7

P15V

22k

150k

12

AM

18

AG

19

AM

16

AG

3

W28

N2

W3

T4 C24

FFC

_OFF

_DET

(6)

Sche

mat

blo

kow

y uk

ładó

w p

rote

kcji

TV T

C-P

**ST

60 (c

z. 1

/2)

2 bł

yski

10 b

łysk

ów

Bra

k

Zwar

cie

Ukł

. det

ekcj

i

2 bł

yski

jeśl

i bra

kP

15

Nor

mal

nie:

wsz

ystk

ie w

ejśc

ia =

„L”

wyj

ście

= „

L”

(st

an n

iski

)

(Wyj

ście

ana

logo

we)

6 –

9 bł

yskó

w

(Jeś

li br

ak 3

.3V

na C

1/C

2 - P

CB

,w

yład

owan

ia z

osta

ją z

atrz

yman

e:6

/ 8 b

łysk

ów)

(Jeś

li br

ak

sygn

ału,

wył

adow

ania

zo

staj

ą za

trzy

man

e:6

/8 b

łysk

ów)

(Res

et w

yład

owań

)

2 bł

yski




IC80

00-2

Paragon

MediaTek

MT5590C

Standby

µCOM

System

µCOM

STB

3.3V SO

S

AK16

Q8771-1

Q8771-2

SUB

3.3VSU

B5V

SUB

3.3V

SOUND_S

OS

AF2

2

SUB

5V

SUB

3.3V

IC49

00Audio

AMP

21

IC49

01Audio

AMP

18

Sche

mat

blo

kow

y uk

ładó

w p

rote

kcji

TV T

C-P

**ST

60 (c

z. 2

/2)

Ukł

ad d

etek

cji

prze

pięc

ia

nap.

SU

B5

V

i SU

B3.

3V

10 b

łysk

ówje

śli n

apię

cia

SU

B5V

lub

SU

B3.

3V s

ąza

wys

okie

6 bł

yskó

wje

sli b

rak

napi

ęcia

S

UB

5, s

ygna

ł ste

rują

cy

prac

ą pa

nela

nie

moż

e by

ćw

ysła

ny d

o pł

yty

SC

, w

ówcz

as 6

bły

sków

Stan

nor

mal

ny

= „H

” 1

2 bł

yskó

w

10

błys

ków

Bra

k za

sila

nia

/ mar

twy

6 bł

yskó

wpo

11

s

10 b

łysk

ów

10 b

łysk

ów

Bra

k

Zwar

cie

Prze

pięc

ie

Prze

pięc

ie

Zwar

cie

Bra

k



TC-P

42S6

0TC

-P50

S60

Dot

yczy

mod

eli

SNPS

S2

błys

ki

Nr 4

Nr 3

Nr 2

Nr 1

Wyk

az p

łyt,

któr

e m

ogą

pow

odow

ać te

obj

awy

Kod

błęd

u

Tak

Nie

Tak

Nie

Czy

jest

tuta

jzw

arci

e?

Star

t

Wym

ieni

ć pł

ytę

PSS

Wym

ieni

ć pł

ytę

PSS

Wył

ączy

ć TV

(odł

ączy

ć od

sie

ci).

Zmie

rzyć

rezy

stan

cję

mię

dzy

mas

ą ch

assi

s i 2

. pin

em

złąc

za P

6 na

pły

cie

P

Roz

łącz

yć z

łącz

e S

N20

na

płyc

ie S

N.

Zmie

rzyć

rezy

stan

cję

mię

dzy

mas

ą ch

assi

s i 2

. pin

em

złąc

za P

6.

PPS

SS

S

P6

P5V

23

STB

5V22

SO

S8

21

UE

H20

UM

H19

GN

D18

UM

L17

GN

D16

GN

D15

Pan

el_M

ain_

On

14

KE

Y1

13

S1

12

KE

Y2

11

S0

10

STB

Y_O

N9

SO

S4

(GN

D)

8

GN

D7

F_S

TBY

_ON

6

GN

D5

F_S

TBY

(F15

V)

4

F_S

TBY

(F15

V)

3

15V

c(P

15V

)2

15V

s(S

15V

)1

Opi

sN

r pin

u

Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

2 bł

yska

ch d

iody

LED

TV

TC-P

42S6

0,

TC-P

50S6

0

Czy

jest

tuta

jzw

arci

e?

Wym

ieni

ć pł

ytę

SN



Czy

na

chw

ilępo

jaw

ia s

ię n

apię

cie

15V

na

pin

ie 1

3zł

ącza

P6?

A6

Syg

nał /

nap

ięci

eP

6

15V

_S

GN

D

P15

V

GN

D

F15V

F15V

GN

D

GN

D

F15V

_ON

STB

5V

STB

5V_O

N

S2

S1

Pan

el_M

ain_

ON

Opi

s

114

213

312

411

510

69

78

87

96

105

114

123

132

141

TC-P

65ST

60TC

-P65

S60

TC-P

60ST

60TC

-P60

S60

TC-P

55ST

60TC

-P55

S60

TCP-

50ST

60--

--

Star

t

P6PA

PBez

okr

eślo

nej k

olej

nośc

i wys

tąpi

enia

zda

rzen

ia

Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

2 bł

yska

ch d

iody

LED

w

TV T

C-P

55/6

0/65

S60,

-P**

ST60

2 bł

yski

Wyk

az p

łyt,

któr

e m

ogą

pow

odow

ać te

obj

awy

Kod

błęd

u

Tak

Nie

Wym

ieni

ć pł

ytę

AW

ymie

nić

płyt

ęP

Nr p

inu

Nr p

inu

Prz

yłoż

yć k

ońcó

wkę

dod

atni

ą („

+”) w

olto

mie

rza

do 1

2. w

ypro

wad

zeni

a zł

ącza

P6,

uj

emną

zaś

(„–”

), do

mas

y ch

assi

s. W

łącz

yć T

V. U

wag

a: J

eśli

diod

a LE

D P

OW

ER

(zas

ilani

a) n

ie w

łącz

y si

ę (n

ie z

aśw

ieci

się

) zgo

dnie

z o

czek

iwan

iem

, to

naci

snąć

prz

ycis

k w

yłąc

znik

a si

ecio

weg

o.

Dot

yczy

mod

eli



Zwar

ta li

nia

Vsu

sZw

arta

lini

aV

da

Kon

tynu

acja

wg

nast

ępne

goal

gory

tmu

(A)

TC-P

42S6

0TC

-P50

S60

1.O

dłąc

zyć

tele

wiz

or o

d si

eci.

2.U

suną

ć w

szys

tkie

poz

osta

łośc

i ład

unkó

w n

a lin

iach

Vsu

s i V

da, u

żyw

ając

do

rozł

adow

ania

rezy

stor

a 50

0Ω /

5W.

3.P

omie

rzyć

rezy

stan

cje

pom

iędz

y:

•m

asą

chas

sis

i kon

takt

em n

r 6 z

łącz

a P

2 na

pły

cie

P (V

sus)

,

•m

asą

chas

sis

i kon

takt

em n

r 1 z

łącz

a P

35 n

a pł

ycie

P (V

da).

Uw

aga:

Zw

arci

e lu

b od

czyt

war

tośc

i rez

ysta

ncji

poni

żej 1

kΩ w

skaz

uje

na

zwar

cie

lub

częś

ciow

o zw

artą

lini

ę.

Odł

ączy

ć TV

od

siec

i i ro

złąc

zyć

złąc

ze A

1 na

pły

cie

A.

Pod

łącz

yć i

włą

czyć

TV

.

Odł

ączy

ć TV

od

siec

i i p

odłą

czyć

pon

owni

ezł

ącze

A1

na p

łyci

e A

. Roz

łącz

yć z

łącz

a A

31

i A32

na

płyc

ie A

. Pod

łącz

yć i

włą

czyć

TV

.

.

Czy

dio

da

LED

PO

WE

R m

iga

3 lu

b 8

razy

?

3 ra

zy8

razy

Pane

lSN

(42”

)SC

/SS

(50”

)PS

S

Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

3 bł

yska

ch d

iody

LED

w T

V TC

-P42

/50S

60

(c

z. 1

/2) Star

t

Bez

okr

eślo

nej k

olej

nośc

i wys

tąpi

enia

zda

rzen

ia

3 bł

yski

Wyk

az p

łyt,

któr

e m

ogą

pow

odow

ać te

obj

awy

Kod

błęd

u

Czy

jest

zw

arci

e w

obw

odzi

epo

dłąc

zony

m d

o lin

iiV

sus

lub

Vda

?

Czy

TV

daj

e si

ę w

łącz

yć i

pozo

staj

e w

łącz

ony?

(D

ioda

LE

D P

OW

ER

ni

e św

ieci

)

Tak

Nie

Tak

Nie

Wym

ieni

ć pł

ytę

K

Wym

ieni

ć pł

ytę

A

Wym

ieni

ć pa

nel (

wcz

eśni

ejsp

raw

dzić

pły

tę C

pod

kąte

m z

war

cia

SUB

3.3V

/P3.

3V)

Wym

ieni

ć pł

ytę

PSS

Dot

yczy

mod

eli



TC

-P42

S60

wym

ieni

ć pł

ytę

SN:

TC-P

50S6

0: w

ymie

nić

płyt

ę SC

Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

3 bł

yska

ch

diod

y LE

D w

TV

TC-P

42/5

0S60

(cz.

2/2

)

Kon

tynu

acja

popr

zedn

iego

algo

rytm

u (A

)

Zwar

ta li

nia

Vsu

s

Tak

Nie

Wym

ieni

ć pł

ytę

PSS

Czy

jest

tuta

jzw

arci

e?

Roz

łącz

yć z

łącz

e P

2 na

pły

cie

PS

S.

Zmie

rzyć

rezy

stan

cję

mię

dzy

pine

m n

r 1zł

ącza

P2

i mas

ą ch

assi

s 9

błys

ków

13 b

łysk

ów

Pły

ta A

Pły

ta A

Pły

ta A

1

błys

k

Nr 4

Nr 3

Nr 2

Nr 1

TC-P

60ST

60TC

-P60

S60

TC-P

55ST

60TC

-P55

S60

TC-P

50ST

60TC

-P50

S60

----

-TC

-P42

S60

TC-P

65S6

0TC

-P65

ST60

Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

1, 9

lub

13 b

łysk

ach

diod

y LE

D w

TV

TC-P

**S6

0, T

C-P

**ST

60D

otyc

zy m

odel

i

Gdy

dio

da L

ED P

OW

ER b

łysk

a 1,

9 lu

b 13

razy

, nal

eży

wym

ieni

ć pł

ytę

A

Wyk

az p

łyt,

któr

e m

ogą

pow

odow

ać te

obj

awy

Kod

błęd

u



1.O

dłąc

zyć

tele

wiz

or o

d si

eci.

2.U

suną

ć w

szys

tkie

poz

osta

łośc

i ład

unkó

w n

a lin

iach

Vsu

s i V

da, u

żyw

ając

do

rozł

adow

ania

rezy

stor

a 50

0Ω /

5W.

3.P

omie

rzyć

rezy

stan

cje

pom

iędz

y:

•m

asą

chas

sis

i kon

takt

em n

r 1 z

łącz

a P

2 na

pły

cie

P (V

sus)

,

•m

asą

chas

sis

i kon

takt

em n

r 12

złąc

za P

6 na

pły

cie

P (P

15V

),

•m

asą

chas

sis

i kon

takt

em n

r 1 z

łącz

a P

35 n

a pł

ycie

P (V

da).

Uw

aga:

Zw

arci

e lu

b od

czyt

war

tośc

i rez

ysta

ncji

poni

żej 1

kΩ w

skaz

uje

na

zwar

cie

lub

częś

ciow

o zw

artą

lini

ę.

Pane

lA

SS SC

/SS

P

TC

-P55S6

0TC

-P60S6

0TC

-P65S6

0

Dot

yczy

mod

eli

Star

t

Bez

okr

eślo

nej k

olej

nośc

i wys

tąpi

enia

zda

rzen

ia

3 bł

yski

Wyk

az p

łyt,

któr

e m

ogą

pow

odow

ać te

obj

awy

Kod

błęd

u

Odł

ączy

ć TV

od

siec

i i ro

złąc

zyć

złąc

ze

A1

na p

łyci

e A

. Pod

łącz

yć i

włą

czyć

TV

.

Czy

jest

zw

arci

e w

obw

odzi

epo

dłąc

zony

m d

o lin

ii V

sus,

napi

ęcia

P15

V lu

b lin

ii V

da?

Tak

Nie

Tak

Nie

Czy

TV

daj

e si

ę w

łącz

yć i

pozo

staj

e w

łącz

ony?

(d

ioda

LE

D P

OW

ER

ni

e św

ieci

)

Wym

ieni

ć pł

ytę

K

Zwar

ta li

nia

Vsu

sZw

arte

nap

.P

15V

Zwar

ta li

nia

Vda

Kon

tynu

acja

wg

nast

ępne

goal

gory

tmu

(A)

Kon

tynu

acja

wg

nast

ępne

goal

gory

tmu

(B)

3 ra

zy6

lub

8 ra

zy

Wym

ieni

ć pł

ytę

AW

ymie

nić

płyt

ęP

Czy

dio

da

LED

PO

WE

R m

iga

3, 6

lub

8 ra

zy?

Wym

ieni

ć pa

nel (

wcz

eśni

ejsp

raw

dzić

pły

tę C

pod

kąte

m z

war

cia

SUB

3.3V

/P3.

3V)

Odł

ączy

ć TV

od

siec

i i p

odłą

czyć

po

now

nie

złąc

ze A

1 na

pły

cie

A.

Roz

łącz

yć z

łącz

a A

31 i

A32

na

płyc

ie A

. P

odłą

czyć

i w

łącz

yć T

V.

Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

3 sz

ybki

ch b

łysk

ach

diod

y LE

D w

TV

TC-P

55/6

0/65

S60

(cz.

1/2

)


Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

3 sz

ybki

ch b

łysk

ach

diod

y LE

D w

TV

TC-P

55/6

0/65

S60

(cz.

2/2

)

Wym

ieni

ć pł

ytę

P

Wym

ieni

ć pł

ytę

P

Wym

ieni

ć pł

ytę

SS

Wym

ieni

ć pł

ytę

SS

Wym

ieni

ć pł

ytę

A

Wym

ieni

ć pł

ytę

SC

Wym

ieni

ć pł

yty

SSi S

C

Tak

Nie

Tak

Nie

Tak

Nie

Tak

Nie

Tak

Nie

Tak

Nie

Czy

jest

tuta

jzw

arci

e?

Czy

jest

tuta

jzw

arci

e?

Czy

jest

tuta

jzw

arci

e?C

zy je

sttu

taj

zwar

cie?

Czy

jest

tuta

jzw

arci

e?

Czy

jest

tuta

jzw

arci

e?

Zwar

ta li

nia

Vsu

sZw

arte

nap

.P

15V

Kon

tynu

acja

popr

zedn

iego

algo

rytm

u (A

)

Kon

tynu

acja

popr

zedn

iego

algo

rytm

u (B

)

Roz

łącz

yć z

łącz

e P6

na

płyc

ie P

. Zm

ierz

yć re

zyst

ancj

ę m

iędz

y pi

nem

nr 1

2zł

ącza

P6

i mas

ą ch

assi

sR

ozłą

czyć

złą

cza

P2 i

P11

na p

łyci

e P.

Zm

ierz

yć re

zyst

ancj

ę m

iędz

y pi

nem

nr 1

złąc

za P

11 i

mas

ą ch

assi

s

Przy

rozł

ączo

nych

złą

czac

h P2

i P1

1,

zmie

rzyć

rezy

stan

cję

mię

dzy

pine

m

nr 1

złą

cza

SC2

na p

łyci

e SC

i m

asą

chas

sis

Przy

rozł

ączo

nych

złą

czac

h P2

i P1

1,

zmie

rzyć

rezy

stan

cję

mię

dzy

pine

m

nr 1

złą

cza

SS11

na

płyc

ie S

S i m

asą

chas

sis

Połą

czyć

pon

owni

e zł

ącze

P6

i roz

łącz

yć z

łącz

a A

20 i

A33

na

pły

cie

A. Z

mie

rzyć

rezy

stan

cję

mię

dzy

pine

m n

r 12

złąc

za P

6 i m

asą

chas

sis

Połą

czyć

pon

owni

e zł

ącze

A20

na

pły

cie

A, z

łącz

e A

33 p

ozos

taw

ićro

złąc

zone

. Zm

ierz

yć re

zyst

ancj

ę m

iędz

y pi

nem

nr 1

2zł

ącza

P6

i mas

ą ch

assi

s.




ASN

(42”

)SC

(50”

55”/6

0”/6

5”)

Nr 4

Nr 3

Nr 2

Nr 1

Spr

awdz

ić, c

zy w

szys

tkie

prz

ewod

y na

pły

tach

SC/S

N s

ą pr

awid

łow

o os

adzo

ne. S

praw

dzić

też

taśm

y pr

zew

odów

i zł

ącza

na

płyt

ach

A i

C.

Odł

ączy

ć TV

od

siec

i i ro

złąc

zyć

złąc

ze S

C20

na

płyc

ie S

C (S

N20

dla

TC

-P42

S60)

. Włą

czyć

TV.

Uwaga:

Jeś

li di

oda

LED

PO

WER

(zas

ilani

a)

nie

włą

czy

się

(nie

zaś

wie

ci s

ię) z

godn

ie z

ocz

ekiw

anie

m,

to n

acis

nąć

przy

cisk

wył

ączn

ika

siec

iow

ego.

Czy

cza

s do

wył

ącze

nia

TV je

st d

łużs

zy(o

koło

10

s)?

TC-P

42S6

0W

szys

tkie

poz

osta

łe m

odel

e S

60

SN20

SN

SN

PS

SP

SS AA

TC-P42S60

TC-P

65S6

0

TC-P

42S6

0

TC-P

50S6

0

TC-P

55S6

0

TC-P

60S6

0

Dot

yczy

mod

eli

Star

t

6 bł

yskó

w

Wyk

az p

łyt,

któr

e m

ogą

pow

odow

ać te

obj

awy

Kod

błęd

u

Wyk

ryw

anie

i us

uwan

ie u

ster

ek p

rzy

6 bł

yska

ch d

iody

LED

w T

V TC

-P**

S60

Tak

Nie

Wym

ieni

ć pł

ytę

AW

ymie

nić

płyt

ęSN

Wym

ieni

ć pł

ytę

SC

Ciąg dalszy w następnym numerze


TFT-

Prz

ód p

olar

yzat

ora

Prz

ód e

kran

u sz

klan

ego

Fi

ltry

kolo

rów

Cie

kłe

krys

ztał

y (L

C)

TFT W

ybra

ne s

ubpi

ksel

e

Lam

py C

CFL

Ref

lekt

or

Lam

py C

CFL Rur

ka ś

wia

tłaTy

ł ekr

anu

szkl

aneg

o

Tyln

a śc

iana

pol

aryz

ator

a

Dyf

uzor

W

ybra

ne w

zory

Ilust

racj

a bu

dow

y pa

nelu

LC

DBudowapaneluLCD

BudowapaneluTFTLCD

Documents

Złącze LVDS DF14A-20P-1.25H(HIROSE) lub kompatybilne dla ...w.serwis-elektroniki.com.pl/se_pdf1/se210_grafika.pdf4 SERWIS ELEKTRONIKI 8/2013 Złącze LVDS DF14A-20P-1.25H(HIROSE)