Zynq-7000 SoC (Z-7030 Z-7035 Z-7045 Z-7100): DC …...Zynq-7000 SoC (Z-7030 、Z-7035 Z-7045、Z-7100): DC 特性および AC スイッチ特性 DS191 (v1.18.1) 2018 年 7 月 2 日

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DS191 (v1.18.1) 2018 年 7 月 2 日 japan.xilinx.comProduction 製品仕様 1

概要

Zynq®-7000 SoC は、 -3、 -2、 -2LI、 -1、 -1LQ のスピードグレードがあり、-3 パフォーマンスがも高くなっています。-2L デバイスはプログラマブルロジック (PL) で 0.95V の VCCINT/VCCBRAMで動作し、大スタティック消費電力がより低くなります。-2LI デバイスのスピード仕様は -2 デバイスと同じです。 -1LQ デバイスは -1Q デバイスと同じ電圧およびスピードで動作し、消費電力がより低くなります。 Zynq-7000 デバイスの DC 特性および AC 特性は、コマーシャル、拡張、インダストリアル、エクスパンド (Q温度) グレードの温度範囲に対して指定されていますが、特記のない限り、同一スピードグレードのパラメーターの値は、動作温度範囲を除いてコマーシャルとインダストリアルで同じです。つまり、 -1 スピードグレードのタイミング特性は、インダストリアルデバイスとコマーシャルデバイスで同じです。ただし、スピードグレードやデバイスによっては、コマーシャル、拡張、インダストリアル温度デバイスで入手できない場合があります。

電源電圧およびジャンクション温度の仕様はすべて、ワーストケースの値です。ここに記載されたパラメーターは、頻繁に使用されるデザインや一般的なアプリケーションに共通のものです。

使用可能なデバイスとパッケージの組み合わせは、次のデータシートに記載されています。

• 『Zynq-7000 SoC 概要』 (DS190: 英語版、日本語版)

• 『防衛グレード Zynq-7000Q SoC 概要』 (DS196: 英語版、日本語版)

• 『XA Zynq-7000 SoC 概要』 (DS188: 英語版、日本語版)

この Zynq-7000 SoC データシート (XC7Z030、 XA7Z030、XQ7Z030、 XC7Z035、 XC7Z045、 XQ7Z045、 XC7Z100、XQ7Z100 の仕様を記載) を含む Zynq-7000 SoC に関する資料は、ザイリンクスのウェブサイト (japan.xilinx.com/zynq) から入手できます。

DC 特性

Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100):DC 特性および AC スイッチ特性

DS191 (v1.18.1) 2018 年 7 月 2 日 Production 製品仕様

表 1: 絶対最大定格 (1)

シンボル説明最小最大単位

プロセッシングシステム (PS)

VCCPINT PS の内部ロジック電源電圧 -0.5 1.1 V

VCCPAUX PS の補助電源電圧 -0.5 2.0 V

VCCPLL PS の PLL 電源電圧 -0.5 2.0 V

VCCO_DDR PS の DDR I/O 電源電圧 –0.5 2.0 V

VCCO_MIO(2) PS no MIO I/O 電源電圧 –0.5 3.6 V

VPREF PS の入力基準電圧 -0.5 2.0 V

VPIN(2)(3)(4)(5) PS の MIO I/O 入力電圧 -0.40 VCCO_MIO + 0.55 V

PS の DDR I/O 入力電圧 -0.55 VCCO_DDR + 0.55 V

プログラマブルロジック (PL)

VCCINT PL の内部電源電圧 -0.5 1.1 V

VCCBRAM ブロック RAM メモリの PL 電源電圧 -0.5 1.1 V

VCCAUX PL の補助電源電圧 -0.5 2.0 V

VCCOHR I/O バンクの PL 出力ドライバー電源電圧 –0.5 3.6 V

HP I/O バンクの PL 出力ドライバー電源電圧 –0.5 2.0 V

VCCAUX_IO(4) 補助電源電圧 -0.5 2.06 V

VREF 入力基準電圧 -0.5 2.0 V

http://japan.xilinx.com

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds196-Zynq-7000Q-Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds188-XA-Zynq-7000-Overview.pdf

japan.xilinx.com/zynq

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds190-Zynq-7000-Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds190-Zynq-7000-Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds196-Zynq-7000Q-Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds196-Zynq-7000Q-Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds188-XA-Zynq-7000-Overview.pdf

https://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS191&Title=Zynq-7000%20SoC%20%28Z-7030%26%2312289%3BZ-7035%26%2312289%3BZ-7045%26%2312289%3BZ-7100%29%20%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B%26%2312487%3B%26%2312540%3B%26%2312479%3B%26%2312471%3B%26%2312540%3B%26%2312488%3B&releaseVersion=1.18.1&docPage=1

Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特性および AC スイッチ特性


VIN(3)(4)(5)

HR I/O バンクの I/O 入力電圧 -0.40 VCCO + 0.55 V

HP I/O バンクの I/O 入力電圧 -0.55 VCCO + 0.55 V

VREF、および TMDS_33 を除く差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V のとき)(6) -0.40 2.625 V

VCCBATT キーメモリ用のバックアップバッテリ電源電圧 -0.5 2.0 V

GTX トランシーバー

VMGTAVCC GTX トランスミッターおよびレシーバー回路のアナログ電源電圧 -0.5 1.1 V

VMGTAVTT GTX トランスミッターおよびレシーバー終端回路のアナログ電源電圧 -0.5 1.32 V

VMGTVCCAUX GTX トランシーバーの補助アナログクワッド PLL (QPLL) 電源電圧 –0.5 1.935 V

VMGTREFCLK GTX トランシーバーの基準クロックの絶対入力電圧 –0.5 1.32 V

VMGTAVTTRCALGTX トランシーバーカラムの抵抗キャリブレーション回路のアナログ電源電圧

–0.5 1.32 V

VIN レシーバー (RXP/RXN) およびトランスミッター (TXP/TXN) の絶対入力電圧 -0.5 1.26 V

IDCIN-FLOAT RX 終端 = フローティングのとき、レシーバー入力ピンの DC 入力電流 – 14 mA

IDCIN-MGTAVTT RX 終端 = VMGTAVTT のとき、レシーバー入力ピンの DC 入力電流 – 12 mA

IDCIN-GND RX 終端 = GND のとき、レシーバー入力ピンの DC 入力電流 – 6.5 mA

IDCOUT-FLOAT RX 終端 = フローティングのとき、トランスミッターピンの DC 出力電流 – 14 mA

IDCOUT-

MGTAVTT

RX 終端 = VMGTAVTT のとき、トランスミッターピンの DC 出力電流 – 12 mA

XADC

VCCADC GNDADC に対する XADC 電源電圧 -0.5 2.0 V

VREFP GNDADC に対する XADC 基準入力 -0.5 2.0 V

温度

TSTG ストレージ温度 (周囲) -65 150 °C

TSOLPb/Sn コンポーネントの大はんだ付け温度(7) – +220 °C

Pb フリーコンポーネントの大はんだ付け温度(7) – +260 °C

Tj 大ジャンクション温度(7) – +125 °C

注記:

1. この表の絶対大定格を超える条件下では、デバイスが恒久的に破損する可能性があります。ここに示す値は大定格値であり、この条件および

推奨動作条件以外の状態でデバイスが動作することを示すものではありません。また、デバイスを絶対大定格の状態で長時間使用すると、デバ

イスの信頼性が低下する可能性があります。

2. MIO 電源バンクの VCCO_MIO0 および VCCO_MIO1 の両方に適用されます。

3. より低い絶対電圧値が常に適用されます。

4. I/O の動作は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) または『Zynq-7000 SoC テクニカルリファレ

ンスマニュアル』 (UG585: 英語版、日本語版) を参照してください。

5. 大定格の制限は DC 信号に適用されます。大のアンダーシュート /オーバーシュート AC 仕様については、表 4 および表 5 を参照してください。

6. TMDS_33 仕様は、表 12 を参照してください。

7. はんだ付けのガイドラインおよび温度条件は、『Zynq-7000 SoC パッケージおよびピン配置ガイド』 (UG865: 英語版、日本語版) を参照してくださ

い。

表 1: 絶対最大定格 (1) (続き)


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug865-Zynq-7000-Pkg-Pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug585-Zynq-7000-TRM.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug471_7Series_SelectIO.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug471_7Series_SelectIO.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug585-Zynq-7000-TRM.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug865-Zynq-7000-Pkg-Pinout.pdf




表 2: 推奨動作条件(1)(2)

シンボル説明最小標準最大単位

PS

VCCPINT(3) PS の内部ロジック電源電圧 0.95 1.00 1.05 V

VCCPAUX PS の補助電源電圧 1.71 1.80 1.89 V

VCCPLL PS の PLL 電源電圧 1.71 1.80 1.89 V

VCCO_DDR PS no DDR 電源電圧 1.14 – 1.89 V

VCCO_MIO(4) MIO バンクの PS 電源電圧 1.71 – 3.465 V

VPIN(5) PS の DDR および MIO I/O 入力電圧 –0.20 – VCCO_DDR + 0.20

VCCO_MIO + 0.20V

PL

VCCINT(6) PL の内部電源電圧 0.97 1.00 1.03 V

PL -2LI (0.95V) の内部電源電圧 0.93 0.95 0.97 V

VCCBRAM(6) PL のブロック RAM 電源電圧 0.97 1.00 1.03 V

PL -2LI (0.95V) のブロック RAM 電源電圧 0.93 0.95 0.97 V

VCCAUX PL の補助電源電圧 1.71 1.80 1.89 V

VCCO(7)(8) HR I/O バンクの PL 電源電圧 1.14 – 3.465 V

HP I/O バンクの PL 電源電圧 1.14 – 1.89 V

VCCAUX_IO(9) 1.8V に設定時の PL 補助電源電圧 1.71 1.80 1.89 V

2.0V に設定時の PL 補助電源電圧 1.94 2.00 2.06 V

VIN(5)

I/O 入力電圧 -0.20 – VCCO + 0.20 V

VREF、および TMDS_33 を除く差動 I/O 規格の I/O 入力電圧(VCCO = 3.3V のとき)(10) -0.20 – 2.625 V

IIN(11)

クランプダイオードが順方向バイアスであるときの、電源がオンあるいはオフのバンクにある (PS または PL の) ピンの大電流

– – 10 mA

VCCBATT(12) バッテリ電圧 1.0 – 1.89 V

GTX トランシーバー

VMGTAVCC(13)

GTX トランシーバー QPLL 周波数範囲が ≤ 10.3125GHz の場合のアナログ電源電圧(14)(15) 0.97 1.0 1.08 V

GTX トランシーバー QPLL 周波数範囲が > 10.3125GHz の場合のアナログ電源電圧

1.02 1.05 1.08

VMGTAVTT(13) GTX トランスミッターおよびレシーバー終端回路のアナログ

電源電圧1.17 1.2 1.23 V

VMGTVCCAUX(13) トランシーバーの補助アナログクワッド QPLL 電源電圧 1.75 1.80 1.85 V

VMGTAVTTRCAL(13) GTX トランシーバーカラムの抵抗キャリブレーション回路の

アナログ電源電圧1.17 1.2 1.23 V

XADC

VCCADC GNDADC に対する XADC 電源電圧 1.71 1.80 1.89 V

VREFP 外部の基準電源電圧 1.20 1.25 1.30 V





温度

Tj

コマーシャル (C) 温度仕様デバイスのジャンクション温度範囲 0 – 85 °C

拡張 (E) 温度仕様デバイスのジャンクション温度範囲 0 – 100 °C

インダストリアル (I) 温度仕様デバイスのジャンクション温度範囲

-40 – 100 °C

エクスパンド (Q) 温度仕様デバイスのジャンクション温度範囲 -40 – 125 °C

注記:

1. すべての電圧はグランドを基準としています。 PL と PS は共通のグランドを共有します。

2. 電源分配システムのデザインについては、『Zynq-7000 SoC PCB デザインガイド』 (UG933: 英語版、日本語版) を参照してください。

3. プロセッサコアが 1GHz の FCPU_6X4X_621_MAX で動作する場合 (-3E スピードグレード )、または DDR インターフェイスが 1333Mb/s で動作す

る場合、小 VCCPINT は 0.97V、大 VCCPINT は 1.03V です。

4. MIO 電源バンクの VCCO_MIO0 および VCCO_MIO1 の両方に適用されます。

5. より低い絶対電圧値が常に適用されます。

6. VCCINT および VCCBRAM は同じ電源に接続してください。

7. VCCO が 0V まで降下しても、コンフィギュレーションデータは保持されます。

8. 1.2V、 1.35V、 1.5V、 1.8V、 2.5V (HR I/O のみ)、および 3.3V (HR I/O のみ) ±5% の VCCO を含みます。

9. 詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) または『Zynq-7000 SoC テクニカルリファレンス

マニュアル』 (UG585: 英語版、日本語版) の VCCAUX_IO セクションを参照してください。

10. TMDS_33 仕様は、表 12 を参照してください。

11. 各 PS または PL バンクの合計が 200mA を超えないようにしてください。

12. VCCBATT は、ビットストリームの暗号化を使用する場合にのみ必要です。バッテリを使用しない場合、 VCCBATT をグランドまたは VCCAUX に接

続してください。

13. 表の各電圧に、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) で説明されているフィルター回路が

必要です。

14. データレートが ≤ 10.3125Gb/s の場合、消費電力を抑えるには VMGTAVCC を 1.0V ±3% にする必要があります。

15. 消費電力を抑えるには、 CPLL 周波数範囲全体で VMGTAVCC を 1.0V ±3% にする必要があります。

表 2: 推奨動作条件(1)(2) (続き)


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug933-Zynq-7000-PCB.pdf



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug476_7Series_Transceivers.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug933-Zynq-7000-PCB.pdf



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug476_7Series_Transceivers.pdf




表 3: 推奨動作条件下での DC 特性

シンボル説明最小標準(1) 最大単位

VDRINTデータを保持するための VCCINT 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

0.75 – – V

VDRIデータを保持するための VCCAUX 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

1.5 – – V

IREF 各ピンの PS_DDR_VREF 0/1、 PS_MIO_VREF、および VREF リーク電流 – – 15 µA

IL 各ピンの入力または出力リーク電流 (サンプルテスト ) – – 15 µA

CIN(2) パッドの PL ダイ入力の容量 – – 8 pF

CPIN(2) パッドの PS ダイ入力の容量 – – 8 pF

IRPU

VIN = 0V、 VCCO = 3.3V の場合のパッドプルアップ (選択した場合) 90 – 330 µA





IRPDVIN = 3.3V の場合のパッドプルダウン (選択した場合) 68 – 330 µA

VIN = 1.8V の場合のパッドプルダウン (選択した場合) 45 – 180 µA

ICCADC アナログ電源電流、パワーアップ状態のアナログ回路 – – 25 mA

IBATT(3) バッテリ電源の電流 – – 150 nA

RIN_TERM(4)

VCCO/2 (UNTUNED_SPLIT_40) に対するプログラム可能な入力終端のテブナン等価抵抗

28 40 55 Ω


35 50 65 Ω


44 60 83 Ω

n 温度ダイオードの理想係数 – 1.010 – –

r 温度ダイオードの直列抵抗 – 2 – Ω

注記:

1. 標準値は、標準電圧および 25℃ の条件で指定されています。

2. ここで示した計測結果はパッドのダイ容量であり、パッケージは含まれません。

3. 大値は、 25℃ のワーストケースで指定されています。

4. VCCO/2 レベルへの終端抵抗です。





表 4: PS I/O および PL HR I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)

AC 電圧オーバーシュート -40°C ～ 125℃ の UI (%) AC 電圧アンダーシュート -40°C ～ 125℃ の UI (%)

VCCO + 0.55 100

–0.40 100

–0.45 61.7

–0.50 25.8

–0.55 11.0

VCCO + 0.60 46.6 –0.60 4.77

VCCO + 0.65 21.2 –0.65 2.10

VCCO + 0.70 9.75 –0.70 0.94

VCCO + 0.75 4.55 –0.75 0.43

VCCO + 0.80 2.15 –0.80 0.20

VCCO + 0.85 1.02 –0.85 0.09

VCCO + 0.90 0.49 –0.90 0.04

VCCO + 0.95 0.24 –0.95 0.02

注記:

1. 各バンクの合計が 200mA を超えないようにしてください。

2. オーバーシュート /アンダーシュートのピーク電圧、および VCCO + 0.20V を超える時間または GND – 0.20V を下回る時間がこの表の値を超えな

いようにしてください。

表 5: PL HP I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)

AC 電圧オーバーシュート -40°C ～ 125℃ の UI (%) AC 電圧アンダーシュート -40°C ～ 125℃ の UI (%)

VCCO + 0.55 100 –0.55 100

VCCO + 0.60 50.0(3) –0.60 50.0(3)

VCCO + 0.65 50.0(3) –0.65 50.0(3)

VCCO + 0.70 47.0 –0.70 50.0(3)

VCCO + 0.75 21.2 –0.75 50.0(3)

VCCO + 0.80 9.71 –0.80 50.0(3)

VCCO + 0.85 4.51 –0.85 28.4

VCCO + 0.90 2.12 –0.90 12.7

VCCO + 0.95 1.01 –0.95 5.79

注記:

1. 各バンクの合計が 200mA を超えないようにしてください。

2. オーバーシュート /アンダーシュートのピーク電圧、および VCCO + 0.20V を超える時間または GND – 0.20V を下回る時間がこの表の値を超えな

いようにしてください。

3. 20µs 未満しか続かない UI に対応する値です。





表 6: 標準静止電流

シンボル説明デバイススピードグレード

単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

ICCPINTQ PS の VCCPINT 静止電流

XC7Z030 122 122 122 79 122 122 N/A N/A mA

XC7Z035 122 122 122 79 122 122 N/A N/A mA

XC7Z045 122 122 122 79 122 122 N/A N/A mA

XC7Z100 N/A N/A 122 79 N/A 122 N/A N/A mA

XA7Z030 N/A N/A N/A N/A N/A 122 122 N/A mA

XQ7Z030 N/A N/A 122 79 N/A 122 122 N/A mA

XQ7Z045 N/A N/A 122 79 N/A 122 122 122 mA

XQ7Z100 N/A N/A 122 79 N/A 122 N/A N/A mA

ICCPAUXQ PS の VCCPAUX 静止電流

XC7Z030 13 13 13 11 13 13 N/A N/A mA

XC7Z035 13 13 13 11 13 13 N/A N/A mA

XC7Z045 13 13 13 11 13 13 N/A N/A mA



XQ7Z030 N/A N/A 13 11 N/A 13 13 N/A mA

XQ7Z045 N/A N/A 13 11 N/A 13 13 13 mA


ICCDDRQ PS の VCCO_DDR 静止電流

XC7Z030 4 4 4 4 4 4 N/A N/A mA

XC7Z035 4 4 4 4 4 4 N/A N/A mA

XC7Z045 4 4 4 4 4 4 N/A N/A mA



XQ7Z030 N/A N/A 4 4 N/A 4 4 N/A mA

XQ7Z045 N/A N/A 4 4 N/A 4 4 4 mA


ICCINTQ PL の VCCINT 静止電流

XC7Z030 246 246 246 141 246 246 N/A N/A mA

XC7Z035 611 611 611 351 611 611 N/A N/A mA

XC7Z045 611 611 611 351 611 611 N/A N/A mA



XQ7Z030 N/A N/A 246 141 N/A 246 246 N/A mA

XQ7Z045 N/A N/A 611 351 N/A 611 611 611 mA






ICCAUXQ PL の VCCAUX 静止電流

XC7Z030 56 56 56 50 56 56 N/A N/A mA

XC7Z035 131 131 131 117 131 131 N/A N/A mA

XC7Z045 131 131 131 117 131 131 N/A N/A mA



XQ7Z030 N/A N/A 56 50 N/A 56 56 N/A mA

XQ7Z045 N/A N/A 131 117 N/A 131 131 131 mA


ICCAUX_IOQ PL の VCCAUX_IO 静止電流

XC7Z030 2 2 2 1 2 2 N/A N/A mA

XC7Z035 2 2 2 1 2 2 N/A N/A mA

XC7Z045 2 2 2 1 2 2 N/A N/A mA



XQ7Z030 N/A N/A 2 1 N/A 2 2 N/A mA

XQ7Z045 N/A N/A 2 1 N/A 2 2 2 mA


ICCOQ PL の VCCO 静止電流

XC7Z030 4 4 4 4 4 4 N/A N/A mA

XC7Z035 4 4 4 4 4 4 N/A N/A mA

XC7Z045 4 4 4 4 4 4 N/A N/A mA



XQ7Z030 N/A N/A 4 4 N/A 4 4 N/A mA

XQ7Z045 N/A N/A 4 4 N/A 4 4 4 mA


ICCBRAMQ PL の VCCBRAM 静止電流

XC7Z030 11 11 11 6 11 11 N/A N/A mA

XC7Z035 23 23 23 13 23 23 N/A N/A mA

XC7Z045 23 23 23 13 23 23 N/A N/A mA



XQ7Z030 N/A N/A 11 6 N/A 11 11 N/A mA

XQ7Z045 N/A N/A 23 13 N/A 23 23 23 mA


注記:

1. 標準値は、シングルエンド SelectIO リソースの標準電圧およびジャンクション温度 85℃ (Tj) で指定されています。

2. これらの値は「ブランク」のコンフィギュレーションファイルを使用したデバイスにおけるもので、出力電流の負荷、アクティブな入力プルアッ

プ抵抗はありません。また、すべての I/O ピンはトライステートおよびフローティング状態です。

3. 記載されていない条件における静止電力消費を概算するには、 Xilinx Power Estimator (XPE) スプレッドシートツール (http://japan.xilinx.com/powerよりダウンロード可能) を使用してください。

表 6: 標準静止電流 (続き)


単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

http://japan.xilinx.com/power





PS の電源投入/切断シーケンス

電源投入時に流れる電流が小となり、 I/O がトライステートとなるように、電源は VCCPINT の後に VCCPAUX と VCCPLL を同時に投入し、それから PS の VCCO (VCCO_MIO0、 VCCO_MIO1、 VCCO_DDR) の順に投入することを推奨しています。 PS の eFUSE を保全するために、電源投入シーケンス中は、 VCCPINT、 VCCPAUX および VCCO_MIO0 が小動作レベルに達するまで PS_POR_B 入力を GNDにアサートする必要があります。 PS_POR_B のタイミング要件の詳細は、「リセット」を参照してください。

電源切断については逆が適用されます。 VCCPAUX、 VCCPLL、および PS VCCO (VCCO_MIO0、 VCCO_MIO1、 VCCO_DDR) の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げることができます。ザイリンクスは、フェライトビーズフィルターを用いて、 VCCPLL には VCCPAUX と同じ電源から供給することを推奨しています。 VCCPINT が 0.80V に到達する前に、電源切断シーケンスで 4 つの条件 (PS_POR_B 入力が GND にアサートされている、PS_CLK 入力への基準クロックが停止する、VCCPAUX が 0.70Vよりも小さい、または VCCO_MIO0 が 0.90V よりも小さい) のうち少なくとも 1 つを満たしておく必要があります。 PS eFUSE の完全性を保証するには、 VCCPINT が 0.40V に達するまで条件を満たしている必要があります。

VCCO_MIO0 および VCCO_MIO1 が 3.3V の場合、次の条件が適用されます。

• VCCO_MIO0/VCCO_MIO1 と VCCPAUX の電圧差は、デバイスの信頼性レベルを維持するために電源投入/切断の各サイクルでTVCCO2VCCAUX 時間以上 2.625V を超過しないようにします。

• TVCCO2VCCAUX 時間は電源投入と電源切断の間であればいずれの比率も割り当てることができます。

PL の電源投入/切断シーケンス

PL では電源投入時に流れる電流が小となり、I/O がトライステートとなるように、電源は VCCINT、VCCBRAM、VCCAUX、VCCAUX_IO、VCCO の順に投入することを推奨しています。電源切断については逆が適用されます。 VCCINT および VCCBRAM の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げることができます。 VCCAUX、 VCCAUX_IO、および VCCO の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げることができます。

HR I/O バンクおよびコンフィギュレーションバンク 0 で VCCO が 3.3V の場合、次の条件が適用されます。

• VCCO と VCCAUX 間の電圧差は、デバイスの信頼性レベルを維持するために電源投入/切断の各サイクルで TVCCO2VCCAUX 時間以上 2.625V を超過しないようにします。

• TVCCO2VCCAUX 時間は電源投入と電源切断の間であればいずれの比率も割り当てることができます。

電源投入時に流れる GTX トランシーバーの電流が小となるように、電源は VCCINT、 VMGTAVCC、 VMGTAVTT の順、またはVMGTAVCC、 VCCINT、 VMGTAVTT の順に投入することを推奨します。 VMGTVCCAUX についてのシーケンス要件はありません。VMGTAVCC および VCCINT は同時に立ち上げることができます。電源切断については、電流が小となるように逆が適用されます。

これらのシーケンス要件が満たされない場合、電源投入および電源切断中に VMGTAVTT からの電流が仕様よりも大きくなることがあります。

• VMGTAVCC よりも先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VMGTAVCC > 150mV および VMGTAVCC < 0.7V の場合、VMGTAVCC の立ち上がり中に VMGTAVTT の電流は各トランシーバーで 460mA 増加します。電流が流れる長時間は、 0.3 xTMGTAVCC (GND から VMGTAVCC の 90% までの立ち上がり時間) です。電源切断については逆が適用されます。

• VCCINT よりも先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VCCINT > 150mV および VCCINT < 0.7V の場合、 VCCINTの立ち上がり中に VMGTAVTT の電流は各トランシーバーで 50mA 増加します。電流が流れる長時間は、0.3 x TVCCINT (GND から VCCINT の 90% までの立ち上がり時間) です。電源切断については逆が適用されます。

記載されている以外に推奨される電源シーケンスはありません。

PS—PL の電源シーケンス

PS と PL の電源は完全に独立しています。 PS 電源 (VCCPINT、 VCCPAUX、 VCCPLL、 VCCO_DDR、 VCCO_MIO0、および VCCO_MIO1) はPL 電源の前後いずれかに立ち上げることができます。損傷を防ぐために、 PS の電源領域と PL の電源領域は分離されています。





電流条件

表 7 に、 Zynq-7000 デバイスの電源投入とコンフィギュレーションに低限必要な電流値および ICCQ を示します。表 6 および表 7 に示す小電流を満たすと、5 つの電源すべてがパワーオンリセットしきい値を超えた後に、デバイスに電源が投入されます。Zynq-7000デバイスは、VCCINT が投入されるまでコンフィギュレーションできません。初期化およびコンフィギュレーション後に、Xilinx PowerEstimator (XPE) スプレッドシートツール (japan.xilinx.com/power よりダウンロード可能) を使用してこれらの電源のドレイン電流を概算してください。

表 7: Zynq-7000 デバイスの電源投入時の電流

デバイス ICCPINTMINICCPAUXMI

NICCDDRMIN ICCINTMIN ICCAUXMIN ICCOMIN ICCAUX_IOMIN ICCBRAMMIN 単位

XC7Z030ICCPINTQ +

70mAICCPAUXQ +

40mA

バンクあたりICCDDRQ +

130mA

ICCINTQ +900mA

ICCAUXQ +60mA

バンクあたりICCOQ +

90mA

バンクあたりICCOAUXIOQ +

40mA

ICCBRAMQ+ 90mA

mA

XC7Z035 ICCPINTQ +70mA

ICCPAUXQ +40mA


130mA

ICCINTQ +1400mA

ICCAUXQ +60mA


90mA


40mA

ICCBRAMQ+ 90mA

mA

XC7Z045 ICCPINTQ +70mA

ICCPAUXQ +40mA


130mA

ICCINTQ +1400mA

ICCAUXQ +60mA


90mA


40mA

ICCBRAMQ+ 90mA

mA

XC7Z100ICCPINTQ +

70mAICCPAUXQ +

40mA


130mA

ICCINTQ +2200mA

ICCAUXQ +60mA


90mA


40mA

ICCBRAMQ+ 90mA mA

XA7Z030ICCPINTQ +

70mAICCPAUXQ +

40mA


130mA

ICCINTQ +900mA

ICCAUXQ +60mA


90mA


40mA

ICCBRAMQ+ 90mA

mA

XQ7Z030 ICCPINTQ +70mA

ICCPAUXQ +40mA


130mA

ICCINTQ +900mA

ICCAUXQ +60mA


90mA


40mA

ICCBRAMQ+ 90mA

mA

XQ7Z045ICCPINTQ +

70mAICCPAUXQ +

40mA


130mA

ICCINTQ +1400mA

ICCAUXQ +60mA


90mA


40mA

ICCBRAMQ+ 90mA mA

XQ7Z100ICCPINTQ +

70mAICCPAUXQ +

40mA


130mA

ICCINTQ +2200mA

ICCAUXQ +60mA


90mA


40mA

ICCBRAMQ+ 90mA

mA

表 8: 電源の立ち上がり時間

シンボル説明条件最小最大単位

TVCCPINT GND から VCCPINT の 90% までの立ち上がり時間 0.2 50 ms

TVCCPAUX GND から VCCPAUX の 90% までの立ち上がり時間 0.2 50 ms

TVCCO_DDR GND から VCCO_DDR の 90% までの立ち上がり時間 0.2 50 ms

TVCCO_MIO GND から VCCO_MIO の 90% までの立ち上がり時間 0.2 50 ms

TVCCINT GND から VCCINT の 90% までの立ち上がり時間 0.2 50 ms

TVCCO GND から VCCO の 90% までの立ち上がり時間 0.2 50 ms

TVCCAUX GND から VCCAUX の 90% までの立ち上がり時間 0.2 50 ms

TVCCAUX_IO GND から VCCAUX_IO の 90% までの立ち上がり時間 0.2 50 ms

TVCCBRAM GND から VCCBRAM の 90% までの立ち上がり時間 0.2 50 ms

TVCCO2VCCAUX

VCCO – VCCAUX > 2.625V の場合の各パワーサイクルにおける許容時間

かつ VCCO_MIO – VCCPAUX > 2.625V の場合の各パワーサイクルにおける許容時間

TJ = 125℃(1) – 300 ms

TJ = 100°C(1) – 500 ms

TJ = 85°C(1) – 800 ms

TMGTAVCC GND から VMGTAVCC の 90% までの立ち上がり時間 0.2 50 ms

japan.xilinx.com/power





DC 入力および出力レベル

VIL および VIH の値は推奨入力電圧値です。 IOL および IOH の値は、VOL および VOH のテストポイントにおける推奨動作条件で保証されています。テストは、すべての規格で仕様が満たされていることが確認できるように一部の規格を選択し、小 VCCO およびそれぞれの VOL と VOH 電圧レベルで実施しています。選択された以外の規格に対しては、サンプルテストを実施しています。

PS の I/O レベル

TMGTAVTT GND から VMGTAVTT の 90% までの立ち上がり時間 0.2 50 ms

TMGTVCCAUX GND から VMGTVCCAUX の 90% までの立ち上がり時間 0.2 50 ms

注記:

1. VCCO が標準値の 3.3V で 240,000 パワーサイクル、またはワーストケースの 3.465V で 36,500 パワーサイクルに基づく値です。

表 9: PS の DC 入力および出力レベル(1)

バンク

I/O 規格

VIL VIH VOL VOH IOL IOH

V、最小

V、最大 V、最小 V、最大 V、最大 V、最小 mA mA

MIO LVCMOS18 –0.300 35% VCCO_MIO

65% VCCO_MIO

VCCO_MIO + 0.300 0.450 VCCO_MIO – 0.450 8 –8

MIO LVCMOS25 –0.300 0.700 1.700 VCCO_MIO + 0.300 0.400 VCCO_MIO – 0.400 8 –8

MIO LVCMOS33 –0.300 0.800 2.000 3.450 0.400 VCCO_MIO – 0.400 8 –8

MIO HSTL_I_18 –0.300 VPREF – 0.100 VPREF + 0.100 VCCO_MIO + 0.300 0.400 VCCO_MIO – 0.400 8 –8

DDR SSTL18_I –0.300 VPREF – 0.125 VPREF + 0.125 VCCO_DDR + 0.300 VCCO_DDR/2 – 0.470 VCCO_DDR/2 + 0.470 8 –8

DDR SSTL15 –0.300 VPREF – 0.100 VPREF + 0.100 VCCO_DDR + 0.300 VCCO_DDR/2 – 0.175 VCCO_DDR/2 + 0.175 13.0 –13.0

DDR SSTL135 –0.300 VPREF – 0.090 VPREF + 0.090 VCCO_DDR + 0.300 VCCO_DDR/2 – 0.150 VCCO_DDR/2 + 0.150 13.0 –13.0

DDR HSUL_12 –0.300 VPREF – 0.130 VPREF + 0.130 VCCO_DDR + 0.300 20% VCCO_DDR 80% VCCO_DDR 0.1 –0.1

注記:

1. 適切な仕様に基づいてテストを実施しています。

表 10: PS の相補差動 SelectIO の DC 入力および出力レベル

バンク I/O 規格

VICM(1) VID

(2) VOL(3) VOH

(4) IOL IOH

V、最小

V、標準

V、最大

V、最小

V、最大

V、最大 V、最小mA、最大

mA、最小

DDR DIFF_HSUL_12 0.300 0.600 0.850 0.100 – 20% VCCO 80% VCCO 0.100 –0.100

DDR DIFF_SSTL135 0.300 0.675 1.000 0.100 – (VCCO_DDR/2) –0.150

(VCCO_DDR/2) + 0.150

13.0 –13.0

DDR DIFF_SSTL15 0.300 0.750 1.125 0.100 – (VCCO_DDR/2) –0.175

(VCCO_DDR/2) + 0.175

13.0 –13.0

DDR DIFF_SSTL18_I 0.300 0.900 1.425 0.100 – (VCCO_DDR/2) –0.470

(VCCO_DDR/2) + 0.470

8.00 –8.00

注記:

1. VICM は入力同相電圧です。

2. VID は入力差動電圧 (Q – Q) です。

3. VOL はシングルエンド低出力電圧です。

4. VOH はシングルエンド高出力電圧です。

表 8: 電源の立ち上がり時間 (続き)

シンボル説明条件最小最大単位





PL の I/O レベル

表 11: SelectIO の DC 入力および出力レベル(1)(2)

I/O 規格VIL VIH VOL VOH IOL IOH

V、最小 V、最大 V、最小 V、最大 V、最大 V、最小 mA mA

HSTL_I -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8 –8

HSTL_I_12 –0.300 VREF – 0.080 VREF + 0.080 VCCO + 0.300 25% VCCO 75% VCCO 6.3 –6.3

HSTL_I_18 –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8 –8

HSTL_II -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16 –16

HSTL_II_18 –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16 –16

HSUL_12 –0.300 VREF – 0.130 VREF + 0.130 VCCO + 0.300 20% VCCO 80% VCCO 0.1 –0.1

LVCMOS12 –0.300 35% VCCO 65% VCCO VCCO + 0.300 0.400 VCCO – 0.400 注記 3 注記 3

LVCMOS15、LVDCI_15

–0.300 35% VCCO 65% VCCO VCCO + 0.300 25% VCCO 75% VCCO 注記 4 注記 4

LVCMOS18、LVDCI_18

–0.300 35% VCCO 65% VCCO VCCO + 0.300 0.450 VCCO – 0.450 注記 5 注記 5

LVCMOS25 –0.300 0.700 1.700 VCCO + 0.300 0.400 VCCO – 0.400 注記 6 注記 6

LVCMOS33 –0.300 0.800 2.000 3.450 0.400 VCCO – 0.400 注記 6 注記 6

LVTTL –0.300 0.800 2.000 3.450 0.400 2.400 注記 7 注記 7

MOBILE_DDR -0.300 20% VCCO 80% VCCO VCCO + 0.300 10% VCCO 90% VCCO 0.1 –0.1

PCI33_3 –0.400 30% VCCO 50% VCCO VCCO + 0.500 10% VCCO 90% VCCO 1.5 –0.5

SSTL12 –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 14.25 –14.25


SSTL135_R –0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 8.9 –8.9


SSTL15_R –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175 8.9 –8.9

SSTL18_I –0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470 8 –8

SSTL18_II –0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.600 VCCO/2 + 0.600 13.4 –13.4

注記:

1. 適切な仕様に基づいてテストを実施しています。

2. 3.3V および 2.5V 規格は HR I/O バンクでのみサポートされています。

3. HP I/O バンクでは 2、 4、 6、または 8mA の駆動電流を、 HR I/O バンクでは 4、 8、または 12mA の駆動電流をサポートしています。

4. HP I/O バンクでは 2、 4、 6、 8、 12、または 16mA の駆動電流を、HR I/O バンクでは 4、 8、 12、または 16mA の駆動電流をサポートしています。

5. HP I/O バンクでは 2、4、6、8、12、または 16mA の駆動電流を、HR I/O バンクでは 4、8、12、16、または 24mA の駆動電流をサポートしています。

6. 4、 8、 12、または 16mA の駆動電流をサポートしています。

7. 4、 8、 12、 16、または 24mA の駆動電流をサポートしています。

8. 特定のインターフェイスにおける DC 電圧レベルの詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版)を参照してください。







表 12: 差動 SelectIO の DC 入力および出力レベル

I/O 規格VICM

(1) VID(2) VOCM

(3) VOD(4)

V、最小 V、標準 V、最大 V、最小 V、標準 V、最大 V、最小 V、標準 V、最大 V、最小 V、標準 V、最大

BLVDS_25 0.300 1.200 1.425 0.100 – – – 1.250 – 注記 5

MINI_LVDS_25

0.300 1.200 VCCAUX 0.200 0.400 0.600 1.000 1.200 1.400 0.300 0.450 0.600

PPDS_25 0.200 0.900 VCCAUX 0.100 0.250 0.400 0.500 0.950 1.400 0.100 0.250 0.400

RSDS_25 0.300 0.900 1.500 0.100 0.350 0.600 1.000 1.200 1.400 0.100 0.350 0.600

TMDS_33 2.700 2.965 3.230 0.150 0.675 1.200 VCCO–0.405 VCCO–0.300 VCCO–0.190

0.400 0.600 0.800

注記:



3. VOCM は出力同相電圧です。

4. VOD は出力差動電圧 (Q – Q) です。

5. BLVDS の VOD はトポロジおよび負荷によって大きく異なります。

6. 表 14 に LVDS_25 を示します。

7. 表 15 に LVDS を示します。

表 13: 相補差動 SelectIO の DC 入力および出力レベル

I/O 規格

VICM(1) VID

(2) VOL(3) VOH

(4) IOL IOH

V、最小 V、標準 V、最大 V、最小 V、最大 V、最大 V、最小mA、最大

mA、最小

DIFF_HSTL_I 0.300 0.750 1.125 0.100 – 0.400 VCCO–0.400 8.00 –8.00

DIFF_HSTL_I_18 0.300 0.900 1.425 0.100 – 0.400 VCCO–0.400 8.00 –8.00

DIFF_HSTL_II 0.300 0.750 1.125 0.100 – 0.400 VCCO–0.400 16.00 –16.00

DIFF_HSTL_II_18 0.300 0.900 1.425 0.100 – 0.400 VCCO–0.400 16.00 –16.00

DIFF_HSUL_12 0.300 0.600 0.850 0.100 – 20% VCCO 80% VCCO 0.100 –0.100

DIFF_MOBILE_DDR 0.300 0.900 1.425 0.100 – 10% VCCO 90% VCCO 0.100 –0.100

DIFF_SSTL12 0.300 0.600 0.850 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 14.25 –14.25


DIFF_SSTL135_R 0.300 0.675 1.000 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 8.9 –8.9


DIFF_SSTL15_R 0.300 0.750 1.125 0.100 – (VCCO/2) – 0.175 (VCCO/2) + 0.175 8.9 –8.9

DIFF_SSTL18_I 0.300 0.900 1.425 0.100 – (VCCO/2) – 0.470 (VCCO/2) + 0.470 8.00 –8.00

DIFF_SSTL18_II 0.300 0.900 1.425 0.100 – (VCCO/2) – 0.600 (VCCO/2) + 0.600 13.4 –13.4

注記:



3. VOL はシングルエンド低出力電圧です。

4. VOH はシングルエンド高出力電圧です。





LVDS DC 仕様 (LVDS_25)LVDS_25 規格は HR I/O バンクでのみ使用可能です。

LVDS DC 仕様 (LVDS)LVDS 規格は HP I/O バンクでのみ使用可能です。

表 14: LVDS_25 DC 仕様(1)

シンボル DC パラメーター条件最小標準最大単位

VCCO 電源電圧 2.375 2.500 2.625 V

VOH Q および Q の大出力電圧 Q 信号と Q 信号間で RT = 100Ω – – 1.675 V

VOL Q および Q の小出力電圧 Q 信号と Q 信号間で RT = 100Ω 0.700 – – V

VODIFF

差動出力電圧(Q – Q)、 Q = High (Q – Q)、 Q = High

Q 信号と Q 信号間で RT = 100Ω247 350 600 mV

VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100Ω 1.000 1.250 1.425 V

VIDIFF

差動入力電圧(Q – Q)、 Q = High (Q – Q)、 Q = High

100 350 600 mV

VICM 入力同相電圧 0.300 1.200 1.500 V

注記:

1. LVDS_25 の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。詳細は、『7 シリーズ FPGA SelectIO リソースユー

ザーガイド』 (UG471: 英語版、日本語版) を参照してください。

表 15: LVDS DC 仕様(1)


VCCO 電源電圧 1.710 1.800 1.890 V

VOH Q および Q の大出力電圧 Q 信号と Q 信号間で RT = 100Ω – – 1.675 V

VOL Q および Q の小出力電圧 Q 信号と Q 信号間で RT = 100Ω 0.825 – – V

VODIFF

差動出力電圧(Q – Q)、 Q = High (Q – Q)、 Q = High

Q 信号と Q 信号間で RT = 100Ω 247 350 600 mV

VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100Ω 1.000 1.250 1.425 V

VIDIFF

差動入力電圧(Q – Q)、 Q = High (Q – Q)、 Q = High

同相入力電圧 = 1.25V 100 350 600 mV

VICM 入力同相電圧差動入力電圧 = ±350mV 0.300 1.200 1.425 V

注記:

1. LVDS の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザー

ガイド』 (UG471: 英語版、日本語版) を参照してください。









AC スイッチ特性

このデータシートに記載のすべての値は、表 16 に記載されている ISE® Design Suite 14.7 および Vivado® Design Suite 2015.4 のスピード仕様に基づいています。

スイッチ特性はスピードグレードごとに指定され、 Advance、 Preliminary、 Production のいずれかに該当します。それぞれの定義を次に示します。

Advance 製品仕様

シミュレーションにのみ基づいており、通常、デバイスの設計仕様の決定直後に入手可能です。この特性のスピードグレードは比較的安定しており、余裕を持たせた設定ですが、実際の遅延が大きくなることがあります。

Preliminary 製品仕様

ES (エンジニアリングサンプル) シリコン特性評価に基づいています。デバイスおよびスピードグレードは、量産シリコンのパフォーマンスにより近いものとなります。 Advance と比較すると、実際の遅延の方が大きくなる可能性は低くなっています。

Production 製品仕様

特定のデバイスファミリの十分な量産を経た上で特性評価が行われ、リリースされています。スピードファイルには、デバイスの実際の遅延に即した値が記載されています。また、以降の変更はカスタマーに正式に通知されます。通常、遅いスピードグレードから先に Production スピードファイルが提供されます。

AC スイッチ特性のテスト

内部タイミングパラメーターは、内部テストパターンで計測されて求められています。すべての AC スイッチ特性は、ワーストケースの電源電圧およびジャンクション温度条件での値です。

より具体的な条件での正確で確定的なワーストケースデータを得るには、スタティックタイミング解析ツールを使用してシミュレーションネットリストにバックアノテートした値を使用してください。特記のない限り、これらの値はすべての Zynq-7000 デバイスに適用されます。

スピードグレード

デバイスはそれぞれ生産時期が異なるため、カテゴリの移行は各デバイスの製造プロセスのステータスによって決定されます。表 17に、 Zynq-7000 デバイスのステータスをスピードグレードに基づいて示します。

表 16: Zynq-7000 SoCデバイス別のスピード仕様

ISE 14.7 Vivado 2015.4 デバイス

1.08 1.11 XC7Z030、 XC7Z045

N/A 1.11 XC7Z035、 XC7Z100

N/A 1.09 XA7Z030

1.06 1.10 XQ7Z030、 XQ7Z045

N/A 1.10 XQ7Z100

表 17: Zynq-7000 デバイスのスピードグレード

デバイススピードグレード

Advance Preliminary Production

XC7Z030 -3、 -2、 -2LI、 -1

XC7Z035 -3、 -2、 -2LI、 -1

XC7Z045 -3、 -2、 -2LI、 -1

XC7Z100 -2、 -2LI、 -1

XA7Z030 -1I、 -1Q

XQ7Z030 -2I、 -2LI、 -1I、 -1Q

XQ7Z045 -2I、 -2LI、 -1I、 -1Q、 -1LQ

XQ7Z100 -2I、 -2LI、 -1I





Production シリコンおよびソフトウェアのステータス

特定のファミリ (およびスピードグレード ) は、それに正しく対応するスピード仕様 (Advance、 Preliminary、 Production) のリリース前に、Production としてリリースされる場合があります。このような不一致は、その後にリリースされるスピード仕様で修正されます。

表 18 に示されている Zynq-7000 デバイス、スピードグレード、ソフトウェアツール、およびスピード仕様は、 Production で小限必要になるリリースで、後続のツールおよびスピード仕様のすべてを使用できます。後続のツールおよびスピード仕様すべてを使用できます。

Vivado ツールでの適切なスピードグレードおよび電圧の選択

Vivado ツールで、使用するデバイスに適したスピードグレードおよび電圧を選択する必要があります。

Vivado ツールで -3、 -2、 -1 (PL 1.0V) スピード仕様を選択する場合、 Zynq-7000、 XA Zynq-7000、または Defense Grade Zynq-7000サブファミリを選んだ後に、デバイス名、パッケージ名、スピードグレードで構成されるパーツ名を選択します。たとえば、 FBG676パッケージでスピードグレード -3 の XC7Z030 デバイスを使用する際は、 xc7z030fbg676-3 を選択します。

同様に、 -2LI (PL 0.95V) スピード仕様を選択する場合は、 Zynq-7000 サブファミリを選んだ後に、デバイス名、「i」、パッケージ名、スピードグレードで構成されるパーツ名を選択します。つまり、FBG676 パッケージでスピードグレード -2LI (PL 0.95V) の XC7Z030デバイスを使用する際は、 xc7z030ifbg676-2L を選択します。 -2LI (PL 0.95V) スピード仕様は ISE ツールでサポートされていません。

ISE ツールでサポートされているデバイスに対してスピードグレードを選択する場合も、パーツ名の構成は同様です。 ISE ツールでサポートされている Zynq-7000 デバイスのサブセットは、表 18 に記載されています。

PS パフォーマンス特性

その他の設計要件の詳細は、『Zynq-7000 SoC テクニカルリファレンスマニュアル』 (UG585: 英語版、日本語版) を参照してください。

表 18: Zynq-7000 デバイスの Production 仕様のツールおよびスピード仕様のバージョン

デバイススピードグレード

-3E -2E -2I -2LI -1C -1I -1Q -1LQ

XC7Z030 ISE 14.5 v1.06 および Vivado 2013.1 v1.06

Vivado 2014.4 v1.11

ISE 14.5 v1.06 および Vivado 2013.1 v1.06

N/A N/A

XC7Z035 Vivado 2014.4 v1.11 N/A N/A

XC7Z045 ISE 14.5 v1.06 および Vivado 2013.1 v1.06

Vivado 2014.4 v1.11

ISE 14.5 v1.06 および Vivado 2013.1 v1.06

N/A N/A

XC7Z100 N/A N/A Vivado 2013.2 v1.07 Vivado 2014.4 v1.11

N/A Vivado 2013.2 v1.07

N/A N/A

XA7Z030 N/A N/A N/A N/A N/A Vivado 2014.2 v1.08 N/A

XQ7Z030 N/A N/A ISE 14.7 v1.06 および Vivado 2013.3 v1.06

Vivado 2015.4 v1.10

N/A ISE 14.7 v1.06 および Vivado 2013.3 v1.06

N/A

XQ7Z045 N/A N/A N/A Vivado 2015.2 v1.09

XQ7Z100 N/A N/A Vivado 2015.4 v1.10 N/A Vivado 2015.2 v1.09

N/A N/A

表 19: CPU クロックドメインのパフォーマンス

シンボルクロック比説明スピードグレード

単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

FCPU_6X4X_621_MAX(1)(2)

6:2:1

大 CPU クロック周波数 1000 800 667 667 MHz

FCPU_3X2X_621_MAX 大 CPU_3X クロック周波数 500 400 333 333 MHz

FCPU_2X_621_MAX 大 CPU_2X クロック周波数 333 266 222 222 MHz








PS のスイッチ特性

クロック

FCPU_6X4X_421_MAX(1)

4:2:1

大 CPU クロック周波数 710 600 533 533 MHz

FCPU_3X2X_421_MAX 大 CPU_3X クロック周波数 355 300 267 267 MHz



注記:

1. bootROM 実行中の大周波数は、すべての仕様において 500 MHz です。

2. プロセッサコアが 1GHz の FCPU_6X4X_621_MAX で動作する場合 (-3E スピードグレード )、小 VCCPINT は 0.97V、大 VCCPINT は 1.03V です。

表 20: PS DDR クロックドメインのパフォーマンス(1)

シンボル説明


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-

1LQ

FDDR3_MAX 大 DDR3 インターフェイスパフォーマンス 1333(2) 1066 1066 1066 Mb/s

FDDR3L_MAX 大 DDR3L インターフェイスパフォーマンス 1066 1066 1066 1066 Mb/s

FDDR2_MAX 大 DDR2 インターフェイスパフォーマンス 800 800 800 800 Mb/s

FLPDDR2_MAX 大 LPDDR2 インターフェイスパフォーマンス 800 800 800 800 Mb/s

FDDRCLK_2XMAX 大 DDR_2X クロック周波数 444 408 355 355 MHz

注記:

1. すべてのパフォーマンス値は、内部および外部 VREF コンフィギュレーションの両方に適用されます。

2. DDR インターフェイスが 1333Mb/s で動作する場合、小 VCCPINT は 0.97V、大 VCCPINT は 1.03V です。

表 21: PS-PL インターフェイスのパフォーマンス


FEMIOGEMCLK EMIO ギガビットイーサネットコントローラーの大周波数 – 125 MHz

FEMIOSDCLK EMIO SD コントローラーの大周波数 – 25 MHz

FEMIOSPICLK EMIO SPI コントローラーの大周波数 – 25 MHz

FEMIOJTAGCLK EMIO JTAG コントローラーの大周波数 – 20 MHz

FEMIOTRACECLK EMIO トレースコントローラーの大周波数 – 125 MHz

FFTMCLK ファブリックトレースモニターの大周波数 – 125 MHz

FEMIODMACLK DMA 大周波数 – 100 MHz

FAXI_MAX 大 AXI インターフェイスパフォーマンス – 250 MHz

表 22: システムの基準クロックおよび入力要件


TJTPSCLK PS_CLK RMS クロックのジッター許容値 – – ±0.5 %

TDCPSCLK PS_CLK デューティサイクル 40 – 60 %

TRFPSCLK PS_CLK の立ち上がりおよび立ち下がり時間 – – 6 ns

FPSCLK PS_CLK 周波数 30 – 60 MHz

表 19: CPU クロックドメインのパフォーマンス (続き)

シンボルクロック比説明スピードグレード

単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ





リセット

PS_POR_B のディアサートは、セキュアロックダウンウィンドウ内で発生しないように次の要件を満たす必要があります。図 1 に、PS_POR_B と後の電源立ち上がり (VCCINT、VCCBRAM、VCCAUX、またはバンク 0 の VCCO) 間のタイミング関係を示します。TSLWの小および大パラメーターは、後の PL 電源が 250mV に達してからセキュアロックダウンウィンドウが開始および終了するまでの各時間を定義します。 PS_POR_B は、セキュアロックダウンウィンドウ内でディアサートすることはできません。

表 23: PS PLL のスイッチ特性

シンボル説明スピードグレード

単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

TLOCK_PSPLL PLL 大ロック時間 60 60 60 60 µs

FPSPLL_MAX PLL 大出力周波数 2000 1800 1600 1600 MHz

FPSPLL_MIN PLL 小出力周波数 780 780 780 780 MHz

表 24: PS リセットのアサートのタイミング要件


TPSPOR PS_POR_B アサート時間(1) 100 – – µs

TPSRST PS_SRST_B アサート時間 3 – – PS_CLK クロックサイクル

注記:

1. PS 電源電圧が小レベルに達するまで、 PS_POR_B は Low にアサートする必要があります。

X-Ref Target - Figure 1

図 1: PS_POR_B および電源の立ち上がりタイミング要件

PS_POR_B

Last Ramping PL Supply

Secure Lockdown WindowDo not deassert PS_POR_BTSLW(min)

TSLW(max)

250 mVDS191_21_022015





PS コンフィギュレーション

DDR メモリインターフェイス

表 25: PS リセット /電源のタイミング要件

シンボル説明 PS_CLK 周波 (MHz) 最小最大単位

TSLW(1) 128KB CRC eFUSE が無効、 PLL が有効

デフォルトコンフィギュレーション

30 12 39 ms

33.33 12 40 ms

60 13 40 ms

128KB CRC eFUSE が無効、 PLL がバイパスモード 30 –32 13 ms

33.33 –27 13 ms

60 –9 25 ms

128KB CRC eFUSE が有効、 PLL が有効(2) 30 –19 9 ms

33.33 –16 12 ms

60 –3 25 ms

128KB CRC eFUSE が有効、 PLL がバイパスモード (2) 30 –830 –788 ms

33.33 –746 –705 ms

60 –408 –374 ms

注記:

1. 立ち上がり時間が 6ms 未満のときに有効です。立ち上がり時間が 6ms よりも長くなる場合は、『Zynq-7000 SoC テクニカルリファレンスマニュ

アル』 (UG585: 英語版、日本語版) の「BootROM の性能」を参照してください。

2. PS 電源と PL 電源が接続されている場合、表 24 の PS_POR_B アサート時間の要件 (TPSPOR) およびこれに関連する注記を確認してください。

表 26: プロセッサコンフィギュレーションアクセスポートのスイッチ特性


FPCAPCK プロセッサコンフィギュレーションアクセスポート (PCAP) の大周波数

– – 100 MHz

表 27: DDR3 インターフェイスのスイッチ特性 (1333Mb/s)(1)


TDQVALID(2) 入力データ有効ウィンドウ 450 – ps

TDQDS(3) DQ 出力から DQS スキュー 95 – ps

TDQDH(4) DQS 出力から DQ スキュー 222 – ps

TDQSS クロック出力から DQS スキュー -0.11 0.08 TCK

TCACK(5) コマンド /アドレス出力の CLK に対するセットアップタイム 465 – ps

TCKCA(6) コマンド /アドレス出力の CLK に対するホールドタイム 528 – ps

注記:

1. VCCO_DDR の推奨値は 1.5V ±5% です。

2. VREF から VREF までの計測値です。

3. VIH (AC) を交差する DQ の立ち上がりエッジまたは VIL (AC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。

4. VIL (DC) を交差する DQ の立ち上がりエッジまたは VIH (DC) を交差する DQ の立ち下がりエッジのいずれかから DQS の VREF までの計測値です。

5. VIH (AC) を交差する CMD/ADDR の立ち上がりエッジまたは VIL (AC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK のVREF までの計測値です。

6. VIL (DC) を交差する CMD/ADDR の立ち上がりエッジまたは VIH (DC) を交差する CMD/ADDR の立ち下がりエッジのいずれかから CLK のVREF までの計測値です。















注記:







表 29: DDR3L インターフェイスのスイッチ特性 (1066Mb/s)(1)








注記:







表 30: DDR3L インターフェイスのスイッチ特性 (800Mb/s)(1)












注記:







表 31: LPDDR2 インターフェイスのスイッチ特性 (800Mb/s)(1)





TDQSS クロック出力から DQS スキュー 0.91 1.10 TCK



注記:







表 32: LPDDR2 インターフェイスのスイッチ特性 (400Mb/s)(1)





TDQSS クロック出力から DQS スキュー 0.91 1.08 TCK


表 30: DDR3L インターフェイスのスイッチ特性 (800Mb/s)(1) (続き)







注記:















注記:














表 32: LPDDR2 インターフェイスのスイッチ特性 (400Mb/s)(1) (続き)







注記:








図 2: DDR 出力のタイミング図


図 3: DDR 入力のタイミング図

表 34: DDR2 インターフェイスのスイッチ特性 (400Mb/s)(1) (続き)


Write NOP NOP NOP NOP

Bank, Col n

D0 D1 D3

TDQDH

TDQDS

TDQDH

TDQDS

TDQSS

TCKCATCACK

TCKCATCACK

DS191_01_052714

CLKCLK

Command

Address

DQS

DQS

DQ D2

D0 D1 D2 D3

TDQVALID

CLKCLK

DQS

DQS

DQ

DS191_02_052714





スタティックメモリコントローラー

表 35: SMC インターフェイスの遅延の特性(1)(2)


TNANDDOUT 後のレジスタからパッドまでの NAND_IO の出力遅延 4.12 6.45 ns

TNANDALE 後のレジスタからパッドまでの NAND_ALE の出力遅延 5.08 6.33 ns

TNANDCLE 後のレジスタからパッドまでの NAND_CLE の出力遅延 4.87 6.40 ns

TNANDWE 後のレジスタからパッドまでの NAND_WE_B の出力遅延 4.69 5.89 ns

TNANDRE 後のレジスタからパッドまでの NAND_RE_B の出力遅延 5.12 6.44 ns

TNANDCE 後のレジスタからパッドまでの NAND_CE_B の出力遅延 4.68 5.89 ns

TNANDDIN NAND_IO のセットアップタイムおよび入力遅延 (パッドから初のレジスタまで)

1.48 3.09 ns

TNANDBUSY NAND_BUSY のセットアップタイムおよび入力遅延 (パッドから初のレジスタまで)

2.48 3.33 ns

TSRAMA 後のレジスタからパッドまでの SRAM_A の出力遅延 3.94 5.73 ns

TSRAMDOUT 後のレジスタからパッドまでの SRAM_DQ の出力遅延 4.66 6.45 ns

TSRAMCE 後のレジスタからパッドまでの SRAM_CE の出力遅延 4.57 5.95 ns

TSRAMOE 後のレジスタからパッドまでの SRAM_OE_B の出力遅延 4.79 6.13 ns

TSRAMBLS 後のレジスタからパッドまでの SRAM_BLS_B の出力遅延 5.25 6.74 ns

TSRAMWE 後のレジスタからパッドまでの SRAM_WE_B の出力遅延 5.12 6.48 ns

TSRAMDIN SRAM_DQ のセットアップタイムおよび入力遅延 (パッドから初のレジスタまで)

1.93 3.05 ns

TSRAMWAIT SRAM_WAIT のセットアップタイムおよび入力遅延 (パッドから初のレジスタまで)

2.26 3.15 ns

FSMC_REF_CLK SMC の基準クロック周波数 – 100 MHz

注記:

1. すべてのパラメーターには、パッケージのフライトタイムおよびレジスタが制御する遅延は含まれません。

2. SMC タイミングの詳細は、『ARM® PrimeCell® Static Memory Controller (PL350 series) Technical Reference Manual』を参照してください。





Quad-SPI インターフェイス表 36: Quad-SPI インターフェイスのスイッチ特性

シンボル説明負荷の条件最小最大単位

フィードバッククロックが有効

TDCQSPICLK1 Quad-SPI クロックのデューティサイクルすべて(1)(2) 44 56 %

TQSPICKO1 データおよびスレーブセレクトの出力遅延 15pF(1) –0.10(3) 2.30 ns

30pF(2) –1.00 3.80

TQSPIDCK1 入力データセットアップタイム 15pF(1) 2.00 – ns

30pF(2) 3.30 –

TQSPICKD1 入力データホールドタイム 15pF(1) 1.30 – ns

30pF(2) 1.50 –

TQSPISSCLK1 スレーブセレクトのアサートから次のクロックエッジ

すべて(1)(2) 1 – FQSPI_REF_CLK サイクル

TQSPICLKSS1 クロックエッジからスレーブセレクトのディアサート


FQSPICLK1 Quad-SPI デバイスのクロック周波数 15pF(1) – 100(4) MHz

30pF(2) – 70(4)

フィードバッククロックが無効

TDCQSPICLK2 Quad-SPI クロックのデューティサイクルすべて(1)(2) 44 56 %

TQSPICKO2 データおよびスレーブセレクトの出力遅延 15pF(1) –0.10 3.80 ns

30pF(2) –1.00 3.80 ns

TQSPIDCK2 入力データセットアップタイムすべて(1)(2) 6 – ns

TQSPICKD2 入力データホールドタイムすべて(1)(2) 12.5 – ns

TQSPISSCLK2 スレーブセレクトのアサートから次のクロックエッジ


TQSPICLKSS2 クロックエッジからスレーブセレクトのディアサート


FQSPICLK2 Quad-SPI デバイスのクロック周波数すべて(1)(2) – 40 MHz

フィードバッククロックが有効または無効

FQSPI_REF_CLK Quad-SPI の基準クロック周波数すべて(1)(2) – 200 MHz

注記:

1. LVCMOS33、 Slow スルーレート、 8mA 駆動電流、 15pF 負荷、フィードバッククロックピンに負荷なしをテスト条件としています。 Quad-SPIシングルスレーブセレクト 4 ビット I/O モードです。

2. LVCMOS33、 Slow スルーレート、 8mA 駆動電流、 4 ビットスタックド I/O コンフィギュレーションで 30pF 負荷、フィードバッククロック

ピンに負荷なしをテスト条件としています。 Quad-SPI シングルスレーブセレクト 4 ビット I/O モードです。

3. TQSPICKO1 は有効な値です。特定のデバイスにおける Clock-Out デューティサイクルの制限に基づいて、メモリデバイスの入力セットアップ/ホールドのタイミングバジェットを求める場合は、この値を使用してください。

4. 適切なコンポーネントの選択やボード設計が必須です。






図 4: Quad-SPI インターフェイス (フィードバッククロックは有効) のタイミング図


図 5: Quad-SPI インターフェイス (フィードバッククロックは無効) のタイミング図

QSPI{1,0}_SS_B

QSPI_SCLK_OUT CPOL = 0

QSPI{1,0}_IO_[3,0]

QSPI_SCLK_OUT CPOL = 1

DS191_03_110615

TQSPICKO1

TQSPISSCLK1

TQSPISSCLK1TQSPICLKSS1

TQSPICLKSS1

TQSPIDCK1

TQSPICKD1

OUT1OUT0 INn-2 INn-1 INn

OUT0 OUT1 INn-1

QSPI{1,0}_SS_B

QSPI_SCLK_OUT(CPOL = 0)

QSPI_SCLK_OUT(CPOL = 1)

QSPI{0,1}_IO_[3:0]

TQSPICKD2TQSPIDCK2TQSPICKO2

TQSPICLKSS2TQSPISSCLK2

TQSPICLKSS2TQSPISSCLK2

INn

DS191_04_110615





ULPI インターフェイス

表 37: クロック受信モードの ULPI インターフェイスのスイッチ特性(1)(2)


TULPIDCK ULPI クロックに対する入力セットアップ、全入力 3.00 – – ns

TULPICKD ULPI クロックに対する入力ホールド、全入力 1.00 – – ns

TULPICKO ULPI クロックから出力が有効になるまでの時間、全出力 1.70 – 8.86 ns

FULPICLK ULPI デバイスのクロック周波数 – 60 – MHz

注記:

1. LVCMOS33、 Slow スルーレート、 8mA 駆動電流、 15pF 負荷、 60MHz デバイス周波数をテスト条件としています。

2. すべてのタイミング値は、理想的な外部入力クロックを前提としています。実際のデザインシステムにおけるタイミングバジェットにはさらに

外部クロックジッターを考慮する必要があります。


図 6: ULPI インターフェイスのタイミング図

TULPICKO

TULPICKO

TULPICKDTULPIDCK

TULPICKDTULPIDCK

USB{0,1}_ULPI_CLK

USB{0,1}_ULPI_DATA[7:0] (Input)

USB{0,1}_ULPI_DIR,USB{0,1}_ULPI_NXT

USB{0,1}_ULPI_STP

USB{0,1}_ULPI_DATA[7:0] (Output)

DS191_05_022013





RGMII インターフェイスおよび MDIO インターフェイス

表 38: RGMII および MDIO インターフェイスのスイッチ特性(1)(2)(3)


TDCGETXCLK 送信クロックのデューティサイクル 45 – 55 %

TGEMTXCKO RGMII_TX_D[3:0]、 RGMII_TX_CTL 出力 Clock-to-Out -0.50 – 0.50 ns

TGEMRXDCK RGMII_RX_D[3:0]、 RGMII_RX_CTL 入力セットアップタイム 0.80 – – ns

TGEMRXCKD RGMII_RX_D[3:0]、 RGMII_RX_CTL 入力ホールドタイム 0.80 – – ns

TMDIOCLK MDC 出力クロック周期 400 – – ns

TMDIOCKH MDC クロック High 時間 160 – – ns

TMDIOCKL MDC クロック Low 時間 160 – – ns

TMDIODCK MDIO 入力データセットアップタイム 80 – – ns

TMDIOCKD MDIO 入力データホールドタイム 0 – – ns

TMDIOCKO MDIO データ出力遅延 -20 – 170 ns

FGETXCLK RGMII_TX_CLK 送信クロック周波数 – 125 – MHz

FGERXCLK RGMII_RX_CLK 受信クロック周波数 – 125 – MHz

FENET_REF_CLK イーサネットの基準クロック周波数 – 125 – MHz

注記:

1. LVCMOS25、 Fast スルーレート、 8mA 駆動電流、 15pF 負荷をテスト条件としています。この表に記載の値は、 1000Mb/s の動作に対して指定

されています。

2. LVCMOS25 Slow スルーレートおよび LVCMOS33 はサポートされていません。




図 7: RGMII インターフェイスのタイミング図

RGMII_TX_CLK

MDIO_CLK

RGMII_RX_CLK

TGEMTXCKO

TMDIOCKH TMDIOCLK TMDIOCKL

TGEMRXCKD

RGMII_TX_D[3:0] RGMII_TX_CTL

RGMII_RX_D[3:0]RGMII_RX_CTL

TGEMRXDCK

TMDIOCKD

MDIO_IO (Input)

TMDIODCK

DS191_06_022013

MDIO_IO (Output)

TMDIOCKO





SD/SDIO インターフェイス

表 39: 高速モードの SD/SDIO インターフェイスのスイッチ特性(1)


TDCSDHSCLK SD デバイスのクロックのデューティサイクル – 50 – %

TSDHSCKO Clock-to-Output 遅延、全出力 2.00 – 12.00 ns

TSDHSDCK 入力セットアップタイム、全入力 3.00 – – ns

TSDHSCKD 入力ホールドタイム、全入力 1.05 – – ns

FSD_REF_CLK SD の基準クロック周波数 – – 125 MHz

FSDHSCLK 高速モードの SD デバイスクロック周波数 0 – 50 MHz

注記:

1. LVCMOS33、 Slow スルーレート、 8mA 駆動電流、 15pF 負荷をテスト条件としています。


図 8: 高速モードの SD/SDIO インターフェイスのタイミング図

表 40: SD/SDIO インターフェイスのスイッチ特性(1)


TDCSDSCLK SD デバイスのクロックのデューティサイクル – 50 – %

TSDSCKO Clock-to-Output 遅延、全出力 2.00 – 12.00 ns

TSDSDCK 入力セットアップタイム、全入力 4.00 – – ns

TSDSCKD 入力ホールドタイム、全入力 3.00 – – ns

FSD_REF_CLK SD の基準クロック周波数 – – 125 MHz

FSDIDCLK 識別モードのクロック周波数 – – 400 KHz

FSDSCLK 標準モードの SD デバイスクロック周波数 0 – 25 MHz

注記:



図 9: 標準モードの SD/SDIO インターフェイスのタイミング図

TSDHSCKO

TSDHSCKDTSDHSDCK

SD{0,1}_CLK

SD{0,1}_DATA[3:0],SD{0,1}_CMD (input)

SD{0,1}_DATA[3:0],SD{0,1}_CMD (output)

DS191_07_022013

DS191_108_030113

TSDSCKO

TSDSCKDTSDSDCK

SD{0,1}_CLK

SD{0,1}_DATA[3:0],SD{0,1}_CMD (input)

SD{0,1}_DATA[3:0],SD{0,1}_CMD (output)





I2C インターフェイス

表 41: 高速モードの I2C インターフェイスのスイッチ特性(1)


TDCI2CFCLK I2C{0,1}SCL デューティサイクル – 50 – %

TI2CFCKO I2C{0,1}SDAO Clock-to-Out 遅延 – – 900 ns

TI2CFDCK I2C{0,1}SDAI セットアップタイム 100 – – ns

FI2CFCLK I2C{0,1}SCL クロック周波数 – – 400 KHz

注記:



図 10: 高速モードの I2C インターフェイスのタイミング図

表 42: 標準モードの I2C インターフェイスのスイッチ特性(1)


TDCI2CSCLK I2C{0,1}SCL デューティサイクル – 50 – %

TI2CSCKO I2C{0,1}SDAO Clock-to-Out 遅延 – – 3450 ns

TI2CSDCK I2C{0,1}SDAI セットアップタイム 250 – – ns

FI2CSCLK I2C{0,1}SCL クロック周波数 – – 100 KHz

注記:



図 11: 標準モードの I2C インターフェイスのタイミング図

TI2CFCKO

TI2CFDCK

DS191_08_022013

I2C{0,1}SCL

I2C{0,1}SDAI

I2C{0,1}SDAO

TI2CSCKO

TI2CSDCK

DS191_09_022013

I2C{0,1}SCL

I2C{0,1}SDAI

I2C{0,1}SDAO





SPI インターフェイス

表 43: マスターモードの SPI インターフェイスのスイッチ特性(1)


TDCMSPICLK SPI マスターモードクロックのデューティサイクル – 50 – %

TMSPIDCK SPI{0,1}_MISO 入力セットアップタイム 2.00 – – ns

TMSPICKD SPI{0,1}_MISO 入力ホールドタイム 8.20 – – ns

TMSPICKO SPI{0,1}_MOSI および SPI{0,1}_SS 出力遅延 -3.10 – 3.90 ns

TMSPISSCLKスレーブセレクトのアサートから初のアクティブクロックエッジ

1 – – FSPI_REF_CLK サイクル

TMSPICLKSS後のアクティブクロックエッジからスレーブセレク

トのディアサート0.5 – – FSPI_REF_CLK

サイクル

FMSPICLK SPI マスターモードデバイスのクロック周波数 – – 50.00 MHz

FSPI_REF_CLK SPI の基準クロック周波数 – – 200.00 MHz

注記:



図 12: マスターモード (CPHA = 0) の SPI インターフェイスのタイミング図


図 13: マスターモード (CPHA = 1) の SPI インターフェイスのタイミング図

Dn Dn–1 Dn–2 Dn–3 D0

Dn Dn–1 Dn–2

TMSPICKD

TMSPIDCK

TMSPICKO

TMSPICLKSS

TMSPISSCLK

SPI{0,1}_SS

SPI{0,1}_CLK (CPOL=0)


SPI{0,1}_MOSI

SPI{0,1}_MISODS191_10_022013



TMSPICKDTMSPIDCK

TMSPICKO

TMSPICLKSSTMSPISSCLK

SPI{0,1}_SS



SPI{0,1}_MOSI

SPI{0,1}_MISO

DS191_11_022013





表 44: スレーブモードの SPI インターフェイスのスイッチ特性(1)(2)


TSSPIDCK SPI{0,1}_MOSI および SPI{0,1}_SS 入力セットアップタイム 1 – FSPI_REF_CLK サイクル

TSSPICKD SPI{0,1}_MOSI および SPI{0,1}_SS 入力ホールドタイム 1 – FSPI_REF_CLK サイクル

TSSPICKO SPI{0,1}_MISO 出力遅延 0 2.6 FSPI_REF_CLK サイクル

TSSPISSCLK スレーブセレクトのアサートから初のアクティブクロックエッジ

1 – FSPI_REF_CLK サイクル

TSSPICLKSS 後のアクティブクロックエッジからスレーブセレクトのディアサート

1 – FSPI_REF_CLK サイクル

FSSPICLK SPI スレーブモードデバイスのクロック周波数 – 25 MHz

FSPI_REF_CLK SPI の基準クロック周波数 – 200 MHz

注記:





図 14: スレーブモード (CPHA = 0) の SPI インターフェイスのタイミング図


図 15: スレーブモード (CPHA = 1) の SPI インターフェイスのタイミング図



TSSPICKO

TSSPICKDTSSPIDCK

TSSPICLKSS

TSSPISSCLK

SPI{0,1}_SS



SPI{0,1}_MOSI

SPI{0,1}_MISODS191_12_022013



TSSPICKO

TSSPICKDTSSPIDCK

TSSPICLKSSTSSPISSCLK

SPI{0,1}_SS



SPI{0,1}_MOSI

SPI{0,1}_MISODS191_13_021013





CAN インターフェイス

PJTAG インターフェイス

UART インターフェイス

表 45: CAN インターフェイスのスイッチ特性(1)


TPWCANRX 小受信パルス幅 1 – µs

TPWCANTX 小送信パルス幅 1 – µs

FCAN_REF_CLK内部供給される CAN の基準クロック周波数 – 100 MHz

外部供給される CAN の基準クロック周波数 – 40 MHz

注記:


表 46: PJTAG インターフェイス(1)(2)


TPJTAGDCK PJTAG 入力セットアップタイム 2.4 – ns

TPJTAGCKD PJTAG 入力ホールドタイム 2.0 – ns

TPJTAGCKO PJTAG の Clock-to-Out 遅延 – 12.5 ns

TPJTAGCLK PJTAG のクロック周波数 – 20 MHz

注記:


2. すべてのタイミング値は、理想的な外部入力クロックを前提としています。実際のデザインシステムにおけるタイミングバジェットにはさらに外

部クロックジッターを考慮する必要があります。


図 16: PJTAG インターフェイスのタイミング図

表 47: UART インターフェイスのスイッチ特性(1)


BAUDTXMAX 大送信ボーレート – 1 Mb/s

BAUDRXMAX 大受信ボーレート – 1 Mb/s

FUART_REF_CLK UART の基準クロック周波数 – 100 MHz

注記:


PJTAGCLK

PJTAGTMS, PJTAGTDI

PJTAGTDO

TPJTAGDCK TPJTAGCKD

TPJTAGCKO

DS191_14_022013





GPIO インターフェイス

トレースインターフェイス

トリプルタイマーカウンターインターフェイス

ウォッチドッグタイマー

表 48: GPIO バンクのスイッチ特性(1)


TPWGPIOH 入力 High パルス幅 10 x 1/cpu1x – µs

TPWGPIOL 入力 Low パルス幅 10 x 1/cpu1x – µs

注記:

1. 割り込みのパルス幅要件です。


図 17: GPIO インターフェイスのタイミング図

表 49: トレースインターフェイスのスイッチ特性(1)


TTCECKO トレース Clock-to-Output 遅延、全出力 -1.4 1.5 ns

TDCTCECLK トレースクロックのデューティサイクル 40 60 %

FTCECLK トレースクロック周波数 – 80 MHz

注記:

1. LVCMOS25、 Fast スルーレート、 8mA 駆動電流、 15pF 負荷をテスト条件としています。

表 50: トリプルタイマーカウンターインターフェイスのスイッチ特性(1)


TPWTTCOCLK トリプルタイマーカウンター出力クロックのパルス幅 2 x 1/cpu1x – ns

FTTCOCLK トリプルタイマーカウンター出力クロック周波数 – cpu1x/4 MHz

TTTCICLKH トリプルタイマーカウンター入力クロックの High パルス幅 1.5 x 1/cpu1x – ns

TTTCICLKL トリプルタイマーカウンター入力クロックの Low パルス幅 1.5 x 1/cpu1x – ns

FTTCICLK トリプルタイマーカウンター入力クロック周波数 – cpu1x/3 MHz

注記:



表 51: ウォッチドッグタイマーのスイッチ特性


FWDTCLK(1) ウォッチドッグタイマー入力クロック周波数 – 10 MHz

注記:

1. MIO ピンを介する外部入力クロックにのみ適用されます。

TPWGPIOLTPWGPIOH

GPIO

DS191_15_022013





PL パフォーマンス特性

ここでは、 PL にインプリメントされた一般的なファンクションおよびデザインのパフォーマンス特性を示します。ここに記載する値はワーストケース値であり、完全に特性評価が行われています。また、 15 ページの「AC スイッチ特性」に記載されているガイドラインにも従っています。各表の I/O バンクタイプは High Performance (HP) または High Range (HR) のいずれかです。

表 53 に、Zynq-7000 SoC メモリ PHY を使用する場合に適用可能なメモリ規格とその大データレートを示します。メモリインターフェイスの終的な性能は、 Vivado または ISE Design Suite でインプリメントされた完全なデザイン、『Zynq-7000 SoC および 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイド』 (UG586: 英語版、日本語版) に記載されているガイドラインによって判断されます。

表 52: PL ネットワークアプリケーションインターフェイスのパフォーマンス

説明I/O バンクのタイプ

スピードグレード単位

-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

SDR LVDS トランスミッター (OSERDES を使用、 DATA_WIDTH = 4 ～ 8)

HR 710 710 625 625 Mb/s

HP 710 710 625 625 Mb/s

DDR LVDS トランスミッター (OSERDES を使用、 DATA_WIDTH = 4 ～ 14)

HR 1250 1250 950 950 Mb/s

HP 1600 1400 1250 1250 Mb/s

SDR LVDS レシーバー (SFI-4.1)(1) HR 710 710 625 625 Mb/s

HP 710 710 625 625 Mb/s

DDR LVDS レシーバー (SPI-4.2)(1) HR 1250 1250 950 950 Mb/s

HP 1600 1400 1250 1250 Mb/s

注記:

1. LVDS レシーバーの性能は通常、ダイナミック位相アライメント (DPA) アルゴリズムを使用しているかどうかに依存します。

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=latest;d=ug586_7Series_MIS.pdf


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=latest;d=j_ug586_7Series_MIS.pdf




表 53: メモリインターフェイスジェネレーターで利用可能なメモリインターフェイス IP の最大物理インターフェイス (PHY) レー

ト (FF および RF パッケージ)(1)(2)

メモリ規格 I/O バンクのタイプ VCCAUX_IOスピードグレード

単位-3E -2E/-2I -2LI -1C/-1I -1Q/-1LQ

4:1 メモリコントローラー

DDR3

HP 2.0V 1866(3) 1866(3) 1600 1600 1066 Mb/s

HP 1.8V 1600 1333 1333 1066 800 Mb/s

HR N/A 1066 1066 1066 800 800 Mb/s

DDR3L

HP 2.0V 1600 1600 1600 1333 1066 Mb/s

HP 1.8V 1333 1066 1066 800 800 Mb/s

HR N/A 800 800 800 667 N/A Mb/s

DDR2

HP 2.0V 800 800 800 800 667 Mb/s

HP 1.8V 800 800 800 800 667 Mb/s

HR N/A 800 800 800 800 533 Mb/s

RLDRAM III

HP 2.0V 800 667 667 667 550 MHz

HP 1.8V 550 500 500 450 400 MHz

HR N/A N/A


DDR3

HP 2.0V

1066 1066 1066 800 667

Mb/s

HP 1.8V Mb/s

HR N/A Mb/s

DDR3L

HP 2.0V1066 1066 1066 800 667

Mb/s

HP 1.8V Mb/s

HR N/A 800 800 800 667 N/A Mb/s

DDR2

HP 2.0V

800 800 800 800

667

Mb/sHP 1.8V 667

HR N/A 533

QDR II+(4)

HP 2.0V550 500 500 450 300 MHz

HP 1.8V

HR N/A 500 450 450 400 300 MHz

RLDRAM II

HP 2.0V

533 500 500 450 400 MHzHP 1.8V

HR N/A

LPDDR2

HP 2.0V

667 667 667 667 533

Mb/s

HP 1.8V Mb/s

HR N/A Mb/s

注記:

1. VREF のトラッキングが必要です。詳細は、『Zynq-7000 SoC および 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイ

ド』 (UG586: 英語版、日本語版) を参照してください。

2. 内部 VREF を使用する場合、大データレートは 800Mb/s (400MHz) です。

3. デザインで 1866Mb/s のコンポーネントを使用している場合は、ザイリンクステクニカルサポートまでお問い合わせください。

4. QDRII+ の大パフォーマンス仕様は、バースト長 4 (BL = 4) のインプリメンテーションに対応するものです。バースト長 2 (BL = 2) のインプ

リメンテーションの場合、すべてのスピードグレードおよび I/O バンクタイプで 333MHz に制限されます。


http://japan.xilinx.com/support/service-portal/contact-support.html






表 54: メモリインターフェイスジェネレーターで利用可能なメモリインターフェイス IP の最大物理インターフェイス (PHY) レー

ト (FB、 RB、 SB パッケージ)(1)(2)

メモリ規格I/O バンクの

タイプVCCAUX_IO

(3) スピードグレード単位

-3E -2E/-2I/-2LI -1C/-1I -1Q


DDR3HP N/A 1333 1066 800 800 Mb/s

HR N/A 1066 800 800 800 Mb/s

DDR3LHP N/A 1066 800 667 667 Mb/s

HR N/A 800 800 667 N/A Mb/s

DDR2HP N/A 800 800 800 667 Mb/s

HR N/A 800 667 667 533 Mb/s

RLDRAM IIIHP N/A 550 500 450 350 MHz

HR N/A N/A


DDR3HP N/A 1066 1066 800 667 Mb/s

HR N/A 1066 800 800 667 Mb/s

DDR3LHP N/A 1066 800 667 667 Mb/s

HR N/A 800 800 667 N/A Mb/s

DDR2HP N/A 800 800 800 667 Mb/s

HR N/A 800 667 667 533 Mb/s

QDR II+(4)HP N/A 550 500 450 300 MHz

HR N/A 450 400 350 300 MHz

RLDRAM IIHP N/A

533 500 450 400 MHzHR N/A

LPDDR2HP N/A 667 667 667 400 Mb/s

HR N/A 667 667 533 400 Mb/s

注記:

1. VREF のトラッキングが必要です。詳細は、『Zynq-7000 SoC および 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイ

ド』 (UG586: 英語版、日本語版) を参照してください。

2. 内部 VREF を使用する場合、大データレートは 800Mb/s (400MHz) です。

3. FB、 RB、および SB パッケージの場合、 HP I/O バンクのプリドライバー電圧を調整する、個別の VCCAUX_IO 電源ピンはありません。

4. QDRII+ の大パフォーマンス仕様は、バースト長 4 (BL = 4) のインプリメンテーションに対応するものです。バースト長 2 (BL = 2) のインプリ

メンテーションの場合、すべてのスピードグレードおよび I/O バンクタイプで 333MHz に制限されます。







PL のスイッチ特性

IOB パッド入力/出力/トライステート

表 55 (High Range (HR) IOB) および表 56 (High Performance (HP) IOB) に、各 I/O 規格のパッドからのデータ入力遅延調整、パッドまでのデータ出力遅延、およびトライステート遅延の値を示します。

• TIOPI は、 IOB パッドから入力バッファーを通って IOB パッドの I ピンに達するまでの遅延です。遅延値は、 SelectIO 入力バッファーの機能に依存します。

• TIOOP は、 O ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、 SelectIO 出力バッファーの機能に依存します。

• TIOTP は、トライステートが無効な場合の、 T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、出力バッファーの SelectIO の機能に依存します。HP I/O バンクでは、DCITERMDISABLE ピン使用時の内部 DCI終端がオンになるまでの時間は常に TIOTP よりも高速です。 HR I/O バンクでは、 INTERMDISABLE ピン使用時の IN_TERM 終端がオンになるまでの時間は常に TIOTP よりも高速です。

表 55: IOB High Range (HR) のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP

単位スピードグレードスピードグレードスピードグレード

-3E-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ

LVTTL_S4 1.31 1.42 1.64 1.64 3.77 3.90 4.00 4.00 3.52 3.67 3.86 3.86 ns

LVTTL_S8 1.31 1.42 1.64 1.64 3.50 3.64 3.73 3.73 3.26 3.40 3.60 3.60 ns

LVTTL_S12 1.31 1.42 1.64 1.64 3.49 3.62 3.72 3.72 3.24 3.39 3.58 3.58 ns

LVTTL_S16 1.31 1.42 1.64 1.64 3.03 3.17 3.26 3.26 2.79 2.93 3.13 3.13 ns

LVTTL_S24 1.31 1.42 1.64 1.64 3.25 3.39 3.48 3.48 3.01 3.15 3.35 3.35 ns

LVTTL_F4 1.31 1.42 1.64 1.64 3.22 3.36 3.45 3.45 2.98 3.12 3.32 3.32 ns

LVTTL_F8 1.31 1.42 1.64 1.64 2.71 2.84 2.93 2.93 2.46 2.61 2.80 2.80 ns

LVTTL_F12 1.31 1.42 1.64 1.64 2.69 2.82 2.92 2.92 2.44 2.59 2.79 2.79 ns

LVTTL_F16 1.31 1.42 1.64 1.64 2.57 2.85 3.15 3.15 2.33 2.61 3.02 3.02 ns

LVTTL_F24 1.31 1.42 1.64 1.64 2.41 2.64 2.89 3.04 2.16 2.41 2.76 2.91 ns

LVDS_25 0.64 0.68 0.80 0.87 1.36 1.47 1.55 1.55 1.11 1.24 1.41 1.41 ns

MINI_LVDS_25 0.68 0.70 0.79 0.87 1.36 1.47 1.55 1.55 1.11 1.24 1.41 1.41 ns

BLVDS_25 0.65 0.69 0.80 0.85 1.83 2.02 2.20 2.57 1.59 1.79 2.07 2.44 ns

RSDS_25 0.63 0.68 0.79 0.87 1.36 1.48 1.55 1.55 1.11 1.24 1.41 1.41 ns

PPDS_25 0.65 0.69 0.80 0.87 1.36 1.49 1.58 1.58 1.11 1.25 1.45 1.45 ns

TMDS_33 0.72 0.76 0.86 0.90 1.43 1.54 1.60 1.60 1.18 1.31 1.47 1.47 ns

PCI33_3 1.28 1.41 1.65 1.65 2.71 3.08 3.52 3.52 2.46 2.84 3.39 3.39 ns

HSUL_12_S 0.63 0.64 0.71 0.85 1.77 1.90 2.00 2.00 1.52 1.67 1.86 1.86 ns

HSUL_12_F 0.63 0.64 0.71 0.85 1.26 1.40 1.50 1.50 1.01 1.16 1.37 1.37 ns

DIFF_HSUL_12_S 0.58 0.61 0.70 0.84 1.55 1.68 1.78 1.78 1.30 1.45 1.65 1.65 ns

DIFF_HSUL_12_F 0.58 0.61 0.70 0.84 1.16 1.28 1.35 1.35 0.92 1.04 1.21 1.21 ns

MOBILE_DDR_S 0.64 0.66 0.74 0.74 2.58 2.91 3.31 3.31 2.33 2.68 3.17 3.17 ns

MOBILE_DDR_F 0.64 0.66 0.74 0.74 1.91 2.13 2.36 2.36 1.66 1.89 2.23 2.23 ns

DIFF_MOBILE_DDR_S 0.63 0.66 0.75 0.75 2.51 2.84 3.24 3.24 2.26 2.61 3.10 3.10 ns

DIFF_MOBILE_DDR_F 0.63 0.66 0.75 0.75 1.89 2.11 2.34 2.34 1.64 1.88 2.21 2.21 ns

HSTL_I_S 0.61 0.64 0.73 0.84 1.55 1.69 1.80 1.80 1.30 1.46 1.67 1.67 ns

HSTL_II_S 0.61 0.64 0.73 0.84 1.21 1.34 1.43 1.61 0.96 1.11 1.30 1.47 ns





HSTL_I_18_S 0.64 0.67 0.76 0.85 1.28 1.39 1.45 1.45 1.04 1.16 1.31 1.32 ns

HSTL_II_18_S 0.64 0.67 0.76 0.85 1.18 1.31 1.40 1.57 0.93 1.08 1.27 1.44 ns

DIFF_HSTL_I_S 0.63 0.67 0.77 0.84 1.42 1.54 1.61 1.78 1.17 1.31 1.48 1.65 ns

DIFF_HSTL_II_S 0.63 0.67 0.77 0.84 1.15 1.24 1.27 1.61 0.91 1.01 1.14 1.47 ns

DIFF_HSTL_I_18_S 0.65 0.69 0.78 0.84 1.27 1.38 1.43 1.45 1.03 1.14 1.30 1.32 ns

DIFF_HSTL_II_18_S 0.65 0.69 0.78 0.85 1.14 1.23 1.26 1.57 0.90 1.00 1.13 1.44 ns

HSTL_I_F 0.61 0.64 0.73 0.84 1.10 1.19 1.23 1.31 0.85 0.96 1.10 1.18 ns

HSTL_II_F 0.61 0.64 0.73 0.84 1.05 1.18 1.28 1.31 0.80 0.95 1.15 1.18 ns

HSTL_I_18_F 0.64 0.67 0.76 0.85 1.05 1.18 1.28 1.36 0.80 0.95 1.15 1.22 ns

HSTL_II_18_F 0.64 0.67 0.76 0.85 1.03 1.14 1.23 1.32 0.78 0.90 1.10 1.19 ns

DIFF_HSTL_I_F 0.63 0.67 0.77 0.84 1.09 1.18 1.22 1.31 0.84 0.95 1.09 1.18 ns

DIFF_HSTL_II_F 0.63 0.67 0.77 0.84 1.02 1.11 1.14 1.31 0.77 0.88 1.01 1.18 ns

DIFF_HSTL_I_18_F 0.65 0.69 0.78 0.84 1.08 1.17 1.21 1.36 0.83 0.94 1.07 1.22 ns

DIFF_HSTL_II_18_F 0.65 0.69 0.78 0.85 1.01 1.10 1.13 1.32 0.76 0.87 1.00 1.19 ns

LVCMOS33_S4 1.31 1.40 1.60 1.60 3.77 3.90 4.00 4.00 3.52 3.67 3.86 3.86 ns

LVCMOS33_S8 1.31 1.40 1.60 1.60 3.49 3.62 3.72 3.72 3.24 3.39 3.58 3.58 ns

LVCMOS33_S12 1.31 1.40 1.60 1.60 3.05 3.18 3.28 3.28 2.80 2.95 3.15 3.15 ns

LVCMOS33_S16 1.31 1.40 1.60 1.60 3.06 3.43 3.88 3.88 2.81 3.20 3.75 3.75 ns

LVCMOS33_F4 1.31 1.40 1.60 1.60 3.22 3.36 3.45 3.45 2.98 3.12 3.32 3.32 ns

LVCMOS33_F8 1.31 1.40 1.60 1.60 2.71 2.84 2.93 2.93 2.46 2.61 2.80 2.80 ns

LVCMOS33_F12 1.31 1.40 1.60 1.60 2.57 2.85 3.15 3.15 2.33 2.61 3.02 3.02 ns

LVCMOS33_F16 1.31 1.40 1.60 1.60 2.44 2.69 2.96 2.96 2.19 2.45 2.82 2.82 ns

LVCMOS25_S4 1.08 1.16 1.32 1.35 3.08 3.22 3.31 3.31 2.84 2.98 3.18 3.18 ns

LVCMOS25_S8 1.08 1.16 1.32 1.35 2.85 2.98 3.07 3.08 2.60 2.75 2.94 2.94 ns

LVCMOS25_S12 1.08 1.16 1.32 1.35 2.44 2.57 2.67 2.67 2.19 2.34 2.54 2.54 ns

LVCMOS25_S16 1.08 1.16 1.32 1.35 2.79 2.92 3.01 3.01 2.54 2.68 2.88 2.88 ns

LVCMOS25_F4 1.08 1.16 1.32 1.35 2.71 2.84 2.93 2.93 2.46 2.61 2.80 2.80 ns

LVCMOS25_F8 1.08 1.16 1.32 1.35 2.14 2.28 2.37 2.37 1.90 2.04 2.24 2.24 ns

LVCMOS25_F12 1.08 1.16 1.32 1.35 2.15 2.29 2.52 2.52 1.91 2.05 2.38 2.38 ns

LVCMOS25_F16 1.08 1.16 1.32 1.35 1.92 2.17 2.45 2.45 1.67 1.94 2.32 2.32 ns

LVCMOS18_S4 0.64 0.66 0.74 0.95 1.55 1.68 1.78 1.78 1.30 1.45 1.65 1.65 ns

LVCMOS18_S8 0.64 0.66 0.74 0.95 2.14 2.28 2.37 2.37 1.90 2.04 2.24 2.24 ns

LVCMOS18_S12 0.64 0.66 0.74 0.95 2.14 2.28 2.37 2.37 1.90 2.04 2.24 2.24 ns

LVCMOS18_S16 0.64 0.66 0.74 0.95 1.49 1.62 1.72 1.72 1.24 1.39 1.58 1.58 ns

LVCMOS18_S24 0.64 0.66 0.74 0.95 1.74 1.92 2.08 2.22 1.50 1.69 1.95 2.08 ns

表 55: IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3E-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ





LVCMOS18_F4 0.64 0.66 0.74 0.95 1.38 1.51 1.61 1.64 1.13 1.28 1.47 1.50 ns

LVCMOS18_F8 0.64 0.66 0.74 0.95 1.64 1.78 1.87 1.87 1.40 1.54 1.74 1.74 ns

LVCMOS18_F12 0.64 0.66 0.74 0.95 1.64 1.78 1.87 1.87 1.40 1.54 1.74 1.74 ns

LVCMOS18_F16 0.64 0.66 0.74 0.95 1.52 1.68 1.81 1.81 1.28 1.45 1.68 1.68 ns

LVCMOS18_F24 0.64 0.66 0.74 0.95 1.34 1.46 1.55 2.09 1.09 1.23 1.42 1.96 ns

LVCMOS15_S4 0.66 0.69 0.81 0.93 1.86 2.00 2.09 2.09 1.62 1.76 1.96 1.96 ns

LVCMOS15_S8 0.66 0.69 0.81 0.93 2.05 2.18 2.28 2.28 1.80 1.95 2.14 2.15 ns

LVCMOS15_S12 0.66 0.69 0.81 0.93 1.83 2.03 2.23 2.23 1.59 1.80 2.10 2.10 ns

LVCMOS15_S16 0.66 0.69 0.81 0.93 1.76 1.95 2.13 2.13 1.52 1.72 1.99 1.99 ns

LVCMOS15_F4 0.66 0.69 0.81 0.93 1.63 1.76 1.86 1.86 1.38 1.53 1.72 1.72 ns

LVCMOS15_F8 0.66 0.69 0.81 0.93 1.79 1.99 2.18 2.18 1.55 1.76 2.05 2.05 ns

LVCMOS15_F12 0.66 0.69 0.81 0.93 1.40 1.54 1.65 1.65 1.15 1.31 1.52 1.52 ns

LVCMOS15_F16 0.66 0.69 0.81 0.93 1.37 1.51 1.61 1.89 1.13 1.27 1.48 1.75 ns

LVCMOS12_S4 0.88 0.91 1.00 1.17 2.53 2.67 2.76 2.76 2.29 2.43 2.63 2.63 ns

LVCMOS12_S8 0.88 0.91 1.00 1.17 2.05 2.18 2.28 2.28 1.80 1.95 2.14 2.15 ns

LVCMOS12_S12 0.88 0.91 1.00 1.17 1.75 1.89 1.98 1.98 1.51 1.65 1.85 1.85 ns

LVCMOS12_F4 0.88 0.91 1.00 1.17 1.94 2.07 2.17 2.17 1.69 1.84 2.04 2.04 ns

LVCMOS12_F8 0.88 0.91 1.00 1.17 1.50 1.64 1.73 1.73 1.26 1.40 1.60 1.60 ns

LVCMOS12_F12 0.88 0.91 1.00 1.17 1.54 1.71 1.87 1.87 1.29 1.48 1.74 1.74 ns

SSTL135_S 0.61 0.64 0.73 0.85 1.27 1.40 1.50 1.53 1.02 1.17 1.36 1.40 ns

SSTL15_S 0.61 0.64 0.73 0.73 1.24 1.37 1.47 1.53 0.99 1.14 1.33 1.40 ns

SSTL18_I_S 0.64 0.67 0.76 0.84 1.59 1.74 1.85 1.85 1.34 1.50 1.72 1.72 ns

SSTL18_II_S 0.64 0.67 0.76 0.85 1.27 1.40 1.50 1.50 1.02 1.17 1.36 1.36 ns

DIFF_SSTL135_S 0.59 0.61 0.73 0.85 1.27 1.40 1.50 1.53 1.02 1.17 1.36 1.40 ns

DIFF_SSTL15_S 0.63 0.67 0.77 0.85 1.24 1.37 1.47 1.53 0.99 1.14 1.33 1.40 ns

DIFF_SSTL18_I_S 0.65 0.69 0.78 0.85 1.50 1.63 1.72 1.82 1.26 1.40 1.59 1.69 ns

DIFF_SSTL18_II_S 0.65 0.69 0.78 0.85 1.13 1.22 1.25 1.50 0.88 0.99 1.12 1.36 ns

SSTL135_F 0.61 0.64 0.73 0.85 1.04 1.17 1.26 1.31 0.79 0.93 1.13 1.18 ns

SSTL15_F 0.61 0.64 0.73 0.73 1.04 1.17 1.26 1.26 0.79 0.93 1.13 1.13 ns

SSTL18_I_F 0.64 0.67 0.76 0.84 1.12 1.22 1.26 1.34 0.88 0.99 1.13 1.21 ns

SSTL18_II_F 0.64 0.67 0.76 0.85 1.05 1.18 1.28 1.32 0.80 0.95 1.15 1.19 ns

DIFF_SSTL135_F 0.59 0.61 0.73 0.85 1.04 1.17 1.26 1.31 0.79 0.93 1.13 1.18 ns

DIFF_SSTL15_F 0.63 0.67 0.77 0.85 1.04 1.17 1.26 1.26 0.79 0.93 1.13 1.13 ns

DIFF_SSTL18_I_F 0.65 0.69 0.78 0.85 1.10 1.19 1.23 1.34 0.85 0.96 1.10 1.21 ns

DIFF_SSTL18_II_F 0.65 0.69 0.78 0.85 1.02 1.10 1.14 1.32 0.77 0.87 1.00 1.19 ns

表 55: IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3E-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/-2LI

-1C/-1I

-1Q/-1LQ





表 56: IOB High Performance (HP) のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP


-3E-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E -2E/-

2I/ -2LI-1C/-

1I-1Q/-1LQ

LVDS 0.75 0.79 0.92 0.96 1.05 1.17 1.24 1.26 0.88 1.01 1.08 1.10 ns

HSUL_12_S 0.69 0.72 0.82 0.98 1.65 1.84 2.05 2.05 1.48 1.68 1.89 1.89 ns

HSUL_12_F 0.69 0.72 0.82 0.98 1.39 1.54 1.68 1.68 1.22 1.38 1.52 1.52 ns

DIFF_HSUL_12_S 0.69 0.72 0.82 0.98 1.65 1.84 2.05 2.05 1.48 1.68 1.89 1.89 ns

DIFF_HSUL_12_F 0.69 0.72 0.82 0.98 1.39 1.54 1.68 1.68 1.22 1.38 1.52 1.52 ns

DIFF_HSUL_12_DCI_S 0.69 0.72 0.82 0.82 1.78 1.91 2.05 2.05 1.61 1.76 1.89 1.89 ns

DIFF_HSUL_12_DCI_F 0.69 0.72 0.82 0.82 1.56 1.67 1.76 1.76 1.39 1.51 1.60 1.60 ns

HSTL_I_S 0.68 0.72 0.82 0.90 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

HSTL_II_S 0.68 0.72 0.82 0.90 1.05 1.17 1.26 1.27 0.88 1.01 1.10 1.11 ns

HSTL_I_18_S 0.70 0.72 0.82 0.95 1.12 1.24 1.34 1.34 0.95 1.08 1.18 1.18 ns

HSTL_II_18_S 0.70 0.72 0.82 0.90 1.06 1.18 1.26 1.27 0.89 1.02 1.10 1.11 ns

HSTL_I_12_S 0.68 0.72 0.82 0.96 1.14 1.27 1.37 1.37 0.97 1.11 1.21 1.21 ns

HSTL_I_DCI_S 0.68 0.72 0.82 0.90 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

HSTL_II_DCI_S 0.68 0.72 0.82 0.85 1.05 1.17 1.26 1.26 0.88 1.01 1.10 1.10 ns

HSTL_II_T_DCI_S 0.70 0.72 0.82 0.82 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

HSTL_I_DCI_18_S 0.70 0.72 0.82 0.90 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

HSTL_II_DCI_18_S 0.70 0.72 0.82 0.82 1.05 1.16 1.24 1.24 0.88 1.00 1.08 1.08 ns

HSTL_II _T_DCI_18_S 0.70 0.72 0.82 0.84 1.11 1.23 1.33 1.34 0.94 1.07 1.17 1.18 ns

DIFF_HSTL_I_S 0.75 0.79 0.92 1.02 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

DIFF_HSTL_II_S 0.75 0.79 0.92 1.02 1.05 1.17 1.26 1.32 0.88 1.01 1.10 1.16 ns

DIFF_HSTL_I_DCI_S 0.75 0.79 0.92 0.92 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

DIFF_HSTL_II_DCI_S 0.75 0.79 0.92 0.92 1.05 1.17 1.26 1.26 0.88 1.01 1.10 1.10 ns

DIFF_HSTL_I_18_S 0.75 0.79 0.92 0.98 1.12 1.24 1.34 1.34 0.95 1.08 1.18 1.18 ns

DIFF_HSTL_II_18_S 0.75 0.79 0.92 0.99 1.06 1.18 1.26 1.32 0.89 1.02 1.10 1.16 ns

DIFF_HSTL_I_DCI_18_S 0.75 0.79 0.92 0.92 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

DIFF_HSTL_II_DCI_18_S 0.75 0.79 0.92 0.93 1.05 1.16 1.24 1.26 0.88 1.00 1.08 1.10 ns

DIFF_HSTL_II _T_DCI_18_S 0.75 0.79 0.92 0.92 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

HSTL_I_F 0.68 0.72 0.82 0.90 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns

HSTL_II_F 0.68 0.72 0.82 0.90 0.97 1.08 1.15 1.15 0.80 0.92 0.99 0.99 ns

HSTL_I_18_F 0.70 0.72 0.82 0.95 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

HSTL_II_18_F 0.70 0.72 0.82 0.90 0.98 1.09 1.16 1.20 0.81 0.94 1.00 1.03 ns

HSTL_I_12_F 0.68 0.72 0.82 0.96 1.02 1.13 1.21 1.21 0.85 0.97 1.05 1.05 ns

HSTL_I_DCI_F 0.68 0.72 0.82 0.90 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

HSTL_II_DCI_F 0.68 0.72 0.82 0.85 0.97 1.08 1.15 1.15 0.80 0.92 0.99 0.99 ns

HSTL_II_T_DCI_F 0.70 0.72 0.82 0.82 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns

HSTL_I_DCI_18_F 0.70 0.72 0.82 0.90 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

HSTL_II_DCI_18_F 0.70 0.72 0.82 0.82 0.98 1.09 1.16 1.16 0.81 0.93 1.00 1.00 ns





HSTL_II _T_DCI_18_F 0.70 0.72 0.82 0.84 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

DIFF_HSTL_I_F 0.75 0.79 0.92 1.02 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns

DIFF_HSTL_II_F 0.75 0.79 0.92 1.02 0.97 1.08 1.15 1.20 0.80 0.92 0.99 1.03 ns

DIFF_HSTL_I_DCI_F 0.75 0.79 0.92 0.92 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns

DIFF_HSTL_II_DCI_F 0.75 0.79 0.92 0.92 0.97 1.08 1.15 1.15 0.80 0.92 0.99 0.99 ns

DIFF_HSTL_I_18_F 0.75 0.79 0.92 0.98 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

DIFF_HSTL_II_18_F 0.75 0.79 0.92 0.99 0.98 1.09 1.16 1.24 0.81 0.94 1.00 1.08 ns

DIFF_HSTL_I_DCI_18_F 0.75 0.79 0.92 0.92 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

DIFF_HSTL_II_DCI_18_F 0.75 0.79 0.92 0.93 0.98 1.09 1.16 1.18 0.81 0.93 1.00 1.02 ns

DIFF_HSTL_II _T_DCI_18_F 0.75 0.79 0.92 0.92 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

LVCMOS18_S2 0.47 0.50 0.60 0.90 3.95 4.28 4.85 4.85 3.78 4.13 4.69 4.69 ns

LVCMOS18_S4 0.47 0.50 0.60 0.90 2.67 2.98 3.43 3.43 2.50 2.82 3.27 3.27 ns

LVCMOS18_S6 0.47 0.50 0.60 0.90 2.14 2.38 2.72 2.72 1.97 2.22 2.56 2.56 ns

LVCMOS18_S8 0.47 0.50 0.60 0.90 1.98 2.21 2.52 2.52 1.81 2.05 2.36 2.36 ns

LVCMOS18_S12 0.47 0.50 0.60 0.90 1.70 1.91 2.17 2.17 1.53 1.75 2.01 2.01 ns

LVCMOS18_S16 0.47 0.50 0.60 0.90 1.57 1.75 1.97 1.97 1.40 1.59 1.81 1.81 ns

LVCMOS18_F2 0.47 0.50 0.60 0.90 3.50 3.87 4.48 4.48 3.33 3.71 4.32 4.32 ns

LVCMOS18_F4 0.47 0.50 0.60 0.90 2.23 2.50 2.87 2.87 2.06 2.34 2.71 2.71 ns

LVCMOS18_F6 0.47 0.50 0.60 0.90 1.80 2.00 2.26 2.26 1.63 1.84 2.09 2.09 ns

LVCMOS18_F8 0.47 0.50 0.60 0.90 1.46 1.72 2.04 2.04 1.29 1.56 1.88 1.88 ns

LVCMOS18_F12 0.47 0.50 0.60 0.90 1.26 1.40 1.53 1.53 1.09 1.24 1.37 1.37 ns

LVCMOS18_F16 0.47 0.50 0.60 0.90 1.19 1.33 1.44 1.66 1.02 1.17 1.28 1.50 ns

LVCMOS15_S2 0.59 0.62 0.73 0.88 3.55 3.89 4.45 4.45 3.38 3.73 4.29 4.29 ns

LVCMOS15_S4 0.59 0.62 0.73 0.88 2.45 2.70 3.06 3.06 2.28 2.54 2.90 2.90 ns

LVCMOS15_S6 0.59 0.62 0.73 0.88 2.24 2.51 2.88 2.88 2.07 2.35 2.72 2.72 ns

LVCMOS15_S8 0.59 0.62 0.73 0.88 1.91 2.16 2.49 2.49 1.74 2.00 2.32 2.32 ns

LVCMOS15_S12 0.59 0.62 0.73 0.88 1.77 1.98 2.23 2.23 1.60 1.82 2.07 2.07 ns

LVCMOS15_S16 0.59 0.62 0.73 0.88 1.62 1.81 2.02 2.02 1.45 1.65 1.86 1.86 ns

LVCMOS15_F2 0.59 0.62 0.73 0.88 3.38 3.69 4.18 4.18 3.21 3.53 4.02 4.02 ns

LVCMOS15_F4 0.59 0.62 0.73 0.88 2.04 2.21 2.44 2.44 1.87 2.06 2.27 2.27 ns

LVCMOS15_F6 0.59 0.62 0.73 0.88 1.47 1.74 2.09 2.09 1.30 1.58 1.93 1.93 ns

LVCMOS15_F8 0.59 0.62 0.73 0.88 1.31 1.46 1.61 1.61 1.14 1.30 1.45 1.45 ns

LVCMOS15_F12 0.59 0.62 0.73 0.88 1.21 1.34 1.45 1.45 1.04 1.18 1.29 1.29 ns

LVCMOS15_F16 0.59 0.62 0.73 0.88 1.18 1.31 1.41 1.68 1.01 1.15 1.25 1.52 ns

LVCMOS12_S2 0.64 0.67 0.78 1.04 3.38 3.80 4.48 4.48 3.21 3.64 4.31 4.31 ns

LVCMOS12_S4 0.64 0.67 0.78 1.04 2.62 2.94 3.43 3.43 2.45 2.78 3.27 3.27 ns

LVCMOS12_S6 0.64 0.67 0.78 1.04 2.05 2.33 2.72 2.72 1.88 2.17 2.56 2.56 ns

表 56: IOB High Performance (HP) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3E-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E -2E/-

2I/ -2LI-1C/-

1I-1Q/-1LQ





LVCMOS12_S8 0.64 0.67 0.78 1.04 1.94 2.18 2.51 2.51 1.77 2.02 2.34 2.34 ns

LVCMOS12_F2 0.64 0.67 0.78 1.04 2.84 3.15 3.62 3.62 2.67 2.99 3.46 3.46 ns

LVCMOS12_F4 0.64 0.67 0.78 1.04 1.97 2.18 2.44 2.44 1.80 2.02 2.28 2.28 ns

LVCMOS12_F6 0.64 0.67 0.78 1.04 1.33 1.51 1.70 1.70 1.16 1.35 1.54 1.54 ns

LVCMOS12_F8 0.64 0.67 0.78 1.04 1.27 1.42 1.55 1.55 1.10 1.26 1.39 1.39 ns

LVDCI_18 0.47 0.50 0.60 0.87 1.99 2.15 2.35 2.35 1.82 1.99 2.19 2.19 ns

LVDCI_15 0.59 0.62 0.73 0.92 1.98 2.23 2.58 2.58 1.81 2.07 2.41 2.41 ns

LVDCI_DV2_18 0.47 0.50 0.60 0.88 1.99 2.15 2.34 2.34 1.82 1.99 2.18 2.18 ns

LVDCI_DV2_15 0.59 0.62 0.73 0.88 1.98 2.23 2.58 2.58 1.81 2.07 2.41 2.41 ns

HSLVDCI_18 0.68 0.72 0.82 0.90 1.99 2.15 2.35 2.35 1.82 1.99 2.19 2.19 ns

HSLVDCI_15 0.68 0.72 0.82 0.93 1.98 2.23 2.58 2.58 1.81 2.07 2.41 2.41 ns

SSTL18_I_S 0.68 0.72 0.82 0.95 1.02 1.15 1.24 1.24 0.85 0.99 1.08 1.08 ns

SSTL18_II_S 0.68 0.72 0.82 1.01 1.17 1.29 1.37 1.38 1.00 1.13 1.21 1.22 ns

SSTL18_I_DCI_S 0.68 0.72 0.82 0.87 0.92 1.06 1.17 1.18 0.75 0.90 1.01 1.02 ns

SSTL18_II_DCI_S 0.68 0.72 0.82 0.82 0.88 0.98 1.08 1.12 0.71 0.83 0.92 0.96 ns

SSTL18_II_T_DCI_S 0.68 0.72 0.82 0.98 0.92 1.06 1.17 1.18 0.75 0.90 1.01 1.02 ns

SSTL15_S 0.68 0.72 0.82 0.82 0.94 1.06 1.15 1.16 0.77 0.91 0.99 1.00 ns

SSTL15_DCI_S 0.68 0.72 0.82 0.90 0.94 1.06 1.15 1.16 0.77 0.90 0.99 1.00 ns

SSTL15_T_DCI_S 0.68 0.72 0.82 0.87 0.94 1.06 1.15 1.15 0.77 0.90 0.99 0.99 ns

SSTL135_S 0.69 0.72 0.82 0.93 0.97 1.10 1.19 1.20 0.80 0.94 1.03 1.03 ns

SSTL135_DCI_S 0.69 0.72 0.82 0.85 0.97 1.09 1.19 1.20 0.80 0.93 1.03 1.03 ns

SSTL135_T_DCI_S 0.69 0.72 0.82 0.93 0.97 1.09 1.19 1.20 0.80 0.93 1.03 1.03 ns

SSTL12_S 0.69 0.72 0.82 1.02 0.96 1.09 1.18 1.18 0.79 0.93 1.02 1.02 ns

SSTL12_DCI_S 0.69 0.72 0.82 0.90 1.03 1.17 1.27 1.27 0.86 1.01 1.11 1.11 ns

SSTL12_T_DCI_S 0.69 0.72 0.82 0.88 1.03 1.17 1.27 1.27 0.86 1.01 1.11 1.11 ns

DIFF_SSTL18_I_S 0.75 0.79 0.92 0.99 1.02 1.15 1.24 1.29 0.85 0.99 1.08 1.13 ns

DIFF_SSTL18_II_S 0.75 0.79 0.92 0.93 1.17 1.29 1.37 1.40 1.00 1.13 1.21 1.24 ns

DIFF_SSTL18_I_DCI_S 0.75 0.79 0.92 0.92 0.92 1.06 1.17 1.24 0.75 0.90 1.01 1.08 ns

DIFF_SSTL18_II_DCI_S 0.75 0.79 0.92 0.96 0.88 0.98 1.08 1.18 0.71 0.83 0.92 1.02 ns

DIFF_SSTL18_II_T_DCI_S 0.75 0.79 0.92 0.92 0.92 1.06 1.17 1.24 0.75 0.90 1.01 1.08 ns

DIFF_SSTL15_S 0.68 0.72 0.82 0.99 0.94 1.06 1.15 1.16 0.77 0.91 0.99 1.00 ns

DIFF_SSTL15_DCI_S 0.68 0.72 0.82 0.96 0.94 1.06 1.15 1.16 0.77 0.90 0.99 1.00 ns

DIFF_SSTL15_T_DCI_S 0.68 0.72 0.82 0.88 0.94 1.06 1.15 1.23 0.77 0.90 0.99 1.07 ns

DIFF_SSTL135_S 0.69 0.72 0.82 1.09 0.97 1.10 1.19 1.20 0.80 0.94 1.03 1.03 ns

DIFF_SSTL135_DCI_S 0.69 0.72 0.82 0.90 0.97 1.09 1.19 1.20 0.80 0.93 1.03 1.03 ns


DIFF_SSTL12_S 0.69 0.72 0.82 0.96 0.96 1.09 1.18 1.18 0.79 0.93 1.02 1.02 ns


I/O 規格

TIOPI TIOOP TIOTP


-3E-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E -2E/-

2I/ -2LI-1C/-

1I-1Q/-1LQ





DIFF_SSTL12_DCI_S 0.69 0.72 0.82 0.87 1.03 1.17 1.27 1.27 0.86 1.01 1.11 1.11 ns


SSTL18_I_F 0.68 0.72 0.82 0.95 0.94 1.06 1.15 1.15 0.77 0.91 0.99 0.99 ns

SSTL18_II_F 0.68 0.72 0.82 1.01 0.97 1.09 1.16 1.21 0.80 0.93 1.00 1.05 ns

SSTL18_I_DCI_F 0.68 0.72 0.82 0.87 0.89 1.02 1.10 1.15 0.72 0.86 0.94 0.99 ns

SSTL18_II_DCI_F 0.68 0.72 0.82 0.82 0.89 1.02 1.10 1.10 0.72 0.86 0.94 0.94 ns

SSTL18_II_T_DCI_F 0.68 0.72 0.82 0.98 0.89 1.02 1.10 1.15 0.72 0.86 0.94 0.99 ns

SSTL15_F 0.68 0.72 0.82 0.82 0.89 1.01 1.09 1.09 0.72 0.85 0.93 0.93 ns

SSTL15_DCI_F 0.68 0.72 0.82 0.90 0.89 1.01 1.09 1.12 0.72 0.85 0.93 0.96 ns

SSTL15_T_DCI_F 0.68 0.72 0.82 0.87 0.89 1.01 1.09 1.12 0.72 0.85 0.93 0.96 ns

SSTL135_F 0.69 0.72 0.82 0.93 0.88 1.00 1.08 1.12 0.71 0.85 0.92 0.96 ns

SSTL135_DCI_F 0.69 0.72 0.82 0.85 0.89 1.00 1.08 1.12 0.72 0.85 0.92 0.96 ns

SSTL135_T_DCI_F 0.69 0.72 0.82 0.93 0.89 1.00 1.08 1.12 0.72 0.85 0.92 0.96 ns

SSTL12_F 0.69 0.72 0.82 1.02 0.88 1.00 1.08 1.12 0.71 0.84 0.92 0.96 ns

SSTL12_DCI_F 0.69 0.72 0.82 0.90 0.91 1.03 1.11 1.11 0.74 0.88 0.95 0.95 ns

SSTL12_T_DCI_F 0.69 0.72 0.82 0.88 0.91 1.03 1.11 1.12 0.74 0.88 0.95 0.96 ns

DIFF_SSTL18_I_F 0.75 0.79 0.92 0.99 0.94 1.06 1.15 1.23 0.77 0.91 0.99 1.07 ns

DIFF_SSTL18_II_F 0.75 0.79 0.92 0.93 0.97 1.09 1.16 1.24 0.80 0.93 1.00 1.08 ns

DIFF_SSTL18_I_DCI_F 0.75 0.79 0.92 0.92 0.89 1.02 1.10 1.23 0.72 0.86 0.94 1.07 ns

DIFF_SSTL18_II_DCI_F 0.75 0.79 0.92 0.96 0.89 1.02 1.10 1.16 0.72 0.86 0.94 1.00 ns

DIFF_SSTL18_II_T_DCI_F 0.75 0.79 0.92 0.92 0.89 1.02 1.10 1.24 0.72 0.86 0.94 1.08 ns

DIFF_SSTL15_F 0.68 0.72 0.82 0.99 0.89 1.01 1.09 1.09 0.72 0.85 0.93 0.93 ns

DIFF_SSTL15_DCI_F 0.68 0.72 0.82 0.96 0.89 1.01 1.09 1.12 0.72 0.85 0.93 0.96 ns

DIFF_SSTL15_T_DCI_F 0.68 0.72 0.82 0.88 0.89 1.01 1.09 1.20 0.72 0.85 0.93 1.03 ns

DIFF_SSTL135_F 0.69 0.72 0.82 1.09 0.88 1.00 1.08 1.12 0.71 0.85 0.92 0.96 ns

DIFF_SSTL135_DCI_F 0.69 0.72 0.82 0.90 0.89 1.00 1.08 1.12 0.72 0.85 0.92 0.96 ns


DIFF_SSTL12_F 0.69 0.72 0.82 0.96 0.88 1.00 1.08 1.12 0.71 0.84 0.92 0.96 ns

DIFF_SSTL12_DCI_F 0.69 0.72 0.82 0.87 0.91 1.03 1.11 1.11 0.74 0.88 0.95 0.95 ns



I/O 規格

TIOPI TIOOP TIOTP


-3E-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E

-2E/-2I/ -2LI

-1C/-1I

-1Q/-1LQ -3E -2E/-

2I/ -2LI-1C/-

1I-1Q/-1LQ





表 57 に、 TIOTPHZ および TIOIBUFDISABLE の値を示します。 TIOTPHZ は、ハイインピーダンスステートのようにトライステートが有効な場合の、 T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。 TIOIBUFDISABLE は、IBUFDISABLE から O 出力までの IOB 遅延です。 HP I/O バンクでは、 DCITERMDISABLE ピン使用時の内部 DCI 終端がオフになるまでの時間は常に TIOTPHZ よりも高速です。HR I/O バンクでは、 INTERMDISABLE ピン使用時の内部 IN_TERM 終端がオフになるまでの時間は常に TIOTPHZ よりも高速です。

表 57: IOB トライステート出力のスイッチ特性


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

TIOTPHZ T 入力からパッドのハイインピーダンス 0.76 0.86 0.99 0.99 ns

TIOIBUFDISABLE_HR HR I/O バンクでの IBUFDISABLE から O 出力までのIBUF ターンオン時間

1.72 1.89 2.14 2.14 ns

TIOIBUFDISABLE_HP HP I/O バンクでの IBUFDISABLE から O 出力までのIBUF ターンオン時間

1.31 1.46 1.76 1.76 ns





I/O 規格での調整計測方法

入力遅延の計測

表 58 に、入力遅延の計測に使用するテストセットアップパラメーターを示します。

表 58: 入力遅延の計測方法

説明 I/O 規格の属性 VL(1)(2) VH

(1)(2)VMEAS(1)(4)(6)

VREF(1)(3)(5)

LVCMOS、 1.2 V LVCMOS12 0.1 1.1 0.6 –

LVCMOS、 1.5V LVCMOS15 0.1 1.4 0.75 –

LVCMOS、 1.8V LVCMOS18 0.1 1.7 0.9 –

LVCMOS、 2.5V LVCMOS25 0.1 2.4 1.25 –

LVCMOS、 3.3V LVCMOS33 0.1 3.2 1.65 –

LVTTL、 3.3V LVTTL 0.1 3.2 1.65 –

MOBILE_DDR、 1.8V MOBILE_DDR 0.1 1.7 0.9 –

PCI33、 3.3V PCI33_3 0.1 3.2 1.65 –

HSTL (高速トランシーバーロジック )、クラス I、1.2V HSTL_I_12 VREF – 0.5 VREF + 0.5 VREF 0.60

HSTL、クラス I および II、 1.5V HSTL_I、 HSTL_II VREF – 0.65 VREF + 0.65 VREF 0.75

HSTL、クラス I および II、 1.8V HSTL_I_18、HSTL_II_18

VREF – 0.8 VREF + 0.8 VREF 0.90

HSUL (高速非終端ロジック )、 1.2V HSUL_12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL (スタブ終端トランシーバーロジック )、 1.2V SSTL12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL、 1.35V SSTL135、 SSTL135_R VREF – 0.575 VREF + 0.575 VREF 0.675

SSTL、 1.5V SSTL15、 SSTL15_R VREF – 0.65 VREF + 0.65 VREF 0.75

SSTL、クラス I および II、 1.8V SSTL18_I、 SSTL18_II VREF – 0.8 VREF + 0.8 VREF 0.90

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 0.9 – 0.125 0.9 + 0.125 0(6) –

DIFF_HSTL、クラス I、 1.2V DIFF_HSTL_I_12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_HSTL、クラス I および II、 1.5V DIFF_HSTL_I、DIFF_HSTL_II

0.75 – 0.125 0.75 + 0.125 0(6) –

DIFF_HSTL、クラス I および II、 1.8V DIFF_HSTL_I_18、DIFF_HSTL_II_18

0.9 – 0.125 0.9 + 0.125 0(6) –

DIFF_HSUL、 1.2V DIFF_HSUL_12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_SSTL、 1.2V DIFF_SSTL12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、DIFF_SSTL135_R

0.675 – 0.125 0.675 + 0.125 0(6) –

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、DIFF_SSTL15_R

0.75 – 0.125 0.75 + 0.125 0(6) –

DIFF_SSTL18_I/DIFF_SSTL18_II、 1.8V DIFF_SSTL18_I、DIFF_SSTL18_II

0.9 – 0.125 0.9 + 0.125 0(6) –

LVDS (低電圧差動信号)、 1.8V LVDS 0.9 – 0.125 0.9 + 0.125 0(6) –

LVDS_25、 2.5V LVDS_25 1.2 – 0.125 1.2 + 0.125 0(6) –

BLVDS_25、 2.5V BLVDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

MINI_LVDS_25、 2.5V MINI_LVDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

PPDS_25 PPDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

RSDS_25 RSDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –





出力遅延の計測

出力遅延は、短い出力トレースで計測されます。すべてのテストで標準の終端を使用しました。トレースの伝搬遅延は個別に特性評価され、終的な計測値から差し引かれるため、図 18 および図 19 に示す一般的なテストセットアップには含まれていません。

VREF、 RREF、 CREF、および VMEAS パラメーターによって、各 I/O 規格のテスト条件が完全に設定されます。アプリケーションにおける伝搬遅延は、次の手順に従って IBIS シミュレーションを実行するとも正確に見積もることができます。

1. 表 59 の値を用いて一般的なテストセットアップに使用される出力ドライバーをシミュレーションします。

2. VMEAS までの時間を記録します。

3. 負荷を示すために適切な IBIS モデルまたは容量値を用いて実際の PCB トレースと負荷に通常使用される出力ドライバーをシミュレーションします。

4. VMEAS までの時間を記録します。

5. 手順 2 と手順 4 の結果を比較します。遅延の増加または減少から PCB トレースの実際の伝搬遅延がわかります。

TMDS_33 TMDS_33 3 – 0.125 3 + 0.125 0(6) –

注記:

1. LVDCI の入力遅延計測方法のパラメーターは、同じ電圧の LVCMOS 規格と共通です。 HSLVDCI の入力遅延計測方法のパラメーターは、同じ

電圧の HSTL_II 規格と共通です。その他すべての DCI 規格のパラメーターは、それぞれ対応する non-DCI 規格と共通です。

2. 入力波形は VL と VH 間で切り替わります。

3. 標準、小、大それぞれの VREF 値が計測されます。レポートされる遅延は、これら計測値のワーストケースを反映します。記載されている

VREF 値は標準値です。

4. 計測を開始する入力電圧レベルです。

5. IBIS モデルで使用される、および/または図 18 に示す VREF/VMEAS パラメーターとは無関係の入力基準電圧です。

6. 記載されている値は差動入力電圧です。


図 18: シングルエンドのテストセットアップ


図 19: 差動のテストセットアップ

表 58: 入力遅延の計測方法 (続き)

説明 I/O 規格の属性 VL(1)(2) VH

(1)(2)VMEAS(1)(4)(6)

VREF(1)(3)(5)

VREF

RREF

VMEAS(Voltage Level When Taking Delay Measurement)

CREF (Probe Capacitance)

Output

DS191_19_060415

RREF VMEAS

+

–

CREF

Output

DS191_20_060415





表 59: 出力遅延の計測方法

説明 I/O 規格の属性RREF (Ω)

CREF(1)

(pF)VMEAS

(V)VREF(V)

LVCMOS、 1.2 V LVCMOS12 1M 0 0.6 0

LVCMOS/LVDCI/HSLVDCI、 1.5V LVCMOS15、 LVDCI_15、HSLVDCI_15

1M 0 0.75 0

LVCMOS/LVDCI/HSLVDCI、 1.8V LVCMOS18、 LVDCI_15、HSLVDCI_18

1M 0 0.9 0

LVCMOS、 2.5V LVCMOS25 1M 0 1.25 0

LVCMOS、 3.3V LVCMOS33 1M 0 1.65 0

LVTTL、 3.3V LVTTL 1M 0 1.65 0

PCI33、 3.3V PCI33_3 25 10 1.65 0

HSTL (高速トランシーバーロジック )、クラス I、1.2V HSTL_I_12 50 0 VREF 0.6

HSTL、クラス I、 1.5V HSTL_I 50 0 VREF 0.75

HSTL、クラス II、 1.5V HSTL_II 25 0 VREF 0.75

HSTL、クラス I、 1.8V HSTL_I_18 50 0 VREF 0.9

HSTL、クラス II、 1.8V HSTL_II_18 25 0 VREF 0.9

HSUL (高速非終端ロジック )、 1.2V HSUL_12 50 0 VREF 0.6

SSTL12、 1.2V SSTL12 50 0 VREF 0.6

SSTL135/SSTL135_R、 1.35V SSTL135、 SSTL135_R 50 0 VREF 0.675

SSTL15/SSTL15_R、 1.5V SSTL15、 SSTL15_R 50 0 VREF 0.75

SSTL (スタブ直列終端ロジック )、クラス I および II、 1.8V

SSTL18_I、 SSTL18_II 50 0 VREF 0.9

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 50 0 VREF 0.9

DIFF_HSTL、クラス I、 1.2V DIFF_HSTL_I_12 50 0 VREF 0.6

DIFF_HSTL、クラス I および II、 1.5V DIFF_HSTL_I、 DIFF_HSTL_II 50 0 VREF 0.75

DIFF_HSTL、クラス I および II、 1.8V DIFF_HSTL_I_18、 DIFF_HSTL_II_18 50 0 VREF 0.9

DIFF_HSUL_12、 1.2V DIFF_HSUL_12 50 0 VREF 0.6

DIFF_SSTL12、 1.2V DIFF_SSTL12 50 0 VREF 0.6

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、 DIFF_SSTL135_R 50 0 VREF 0.675

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、 DIFF_SSTL15_R 50 0 VREF 0.75

DIFF_SSTL18、クラス I および II、 1.8V DIFF_SSTL18_I、 DIFF_SSTL18_II 50 0 VREF 0.9

LVDS (低電圧差動信号)、 1.8V LVDS 100 0 0(2) 0

LVDS、 2.5 V LVDS_25 100 0 0(2) 0

BLVDS (バス LVDS)、 2.5V BLVDS_25 100 0 0(2) 0

Mini LVDS、 2.5V MINI_LVDS_25 100 0 0(2) 0

PPDS_25 PPDS_25 100 0 0(2) 0

RSDS_25 RSDS_25 100 0 0(2) 0

TMDS_33 TMDS_33 50 0 0(2) 3.3

注記:

1. CREF はプローブの容量を示し、通常は 0pF です。

2. 記載されている値は差動出力電圧です。





入力/出力ロジックのスイッチ特性

表 60: ILOGIC のスイッチ特性

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ

セットアップ/ホールド

TICE1CK/TICKCE1 CE1 ピンの CLK に対するセットアップ/ホールド 0.42/0.00 0.48/0.00 0.67/0.00 0.67/0.00 ns

TISRCK/TICKSR SR ピンの CLK に対するセットアップ/ホールド 0.53/0.01 0.61/0.01 0.99/0.01 0.99/0.01 ns

TIDOCKE2/TIOCKDE2

D ピンの CLK に対するセットアップ/ホールド (遅延なし )(HP I/O バンクのみ)

0.01/0.27 0.01/0.29 0.01/0.34 0.01/0.34 ns

TIDOCKDE2/TIOCKDDE2

DDLY ピンの CLK に対するセットアップ/ホールド (IDELAYを使用) (HP I/O バンクのみ)

0.01/0.27 0.02/0.29 0.02/0.34 0.02/0.34 ns

TIDOCKE3/TIOCKDE3

D ピンの CLK に対するセットアップ/ホールド (遅延なし )(HR I/O バンクのみ)

0.01/0.27 0.01/0.29 0.01/0.34 0.01/0.34 ns

TIDOCKDE3/TIOCKDDE3

DDLY ピンの CLK に対するセットアップ/ホールド (IDELAYを使用) (HR I/O バンクのみ)

0.01/0.27 0.02/0.29 0.02/0.34 0.02/0.34 ns

組み合わせ

TIDIE2 D ピンから O ピンまでの伝搬遅延 (遅延なし )(HP I/O バンクのみ)

0.09 0.10 0.12 0.12 ns

TIDIDE2 DDLY ピンから O ピンまでの伝搬遅延 (IDELAY を使用)(HP I/O バンクのみ)

0.10 0.11 0.13 0.13 ns

TIDIE3 D ピンから O ピンまでの伝搬遅延 (遅延なし )(HR I/O バンクのみ)

0.09 0.10 0.12 0.12 ns

TIDIDE3 DDLY ピンから O ピンまでの伝搬遅延 (IDELAY を使用)(HR I/O バンクのみ)

0.10 0.11 0.13 0.13 ns

シーケンシャル遅延

TIDLOE2 フリップフロップをラッチとして使用する場合の D ピンからQ1 ピンまでの遅延 (遅延なし )(HP I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TIDLODE2 フリップフロップをラッチとして使用する場合の DDLY ピンから Q1 ピンまでの遅延 (IDELAY を使用)(HP I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TIDLOE3 フリップフロップをラッチとして使用する場合の D ピンからQ1 ピンまでの遅延 (遅延なし ) (HR I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TIDLODE3 フリップフロップをラッチとして使用する場合の DDLY ピンから Q1 ピンまでの遅延 (IDELAY を使用)(HR I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TICKQ CLK から Q 出力までの遅延 0.47 0.50 0.58 0.58 ns

TRQ_ILOGICE2 SR ピンから OQ/TQ 出力までの遅延 (HP I/O バンクのみ) 0.84 0.94 1.16 1.16 ns

TGSRQ_ILOGICE2 グローバルセット / リセットから Q 出力までの遅延 (HP I/O バンクのみ)

7.60 7.60 10.51 10.51 ns

TRQ_ILOGICE3 SR ピンから OQ/TQ 出力までの遅延 (HR I/O バンクのみ) 0.84 0.94 1.16 1.16 ns

TGSRQ_ILOGICE3 グローバルセット / リセットから Q 出力までの遅延 (HR I/O バンクのみ)

7.60 7.60 10.51 10.51 ns

セット /リセット

TRPW_ILOGICE2 小パルス幅、 SR 入力 (HP I/O バンクのみ) 0.54 0.63 0.63 0.63 ns、小

TRPW_ILOGICE3 小パルス幅、 SR 入力 (HR I/O バンクのみ) 0.54 0.63 0.63 0.63 ns、小





表 61: OLOGIC のスイッチ特性

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ


TODCK/TOCKD D1/D2 ピンの CLK に対するセットアップ/ホールド 0.45/-0.13 0.50/–0.13 0.58/–0.13 0.58/–0.13 ns

TOOCECK/TOCKOCE

OCE ピンの CLK に対するセットアップ/ホールド 0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 ns

TOSRCK/TOCKSR SR ピンの CLK に対するセットアップ/ホールド 0.32/0.18 0.38/0.18 0.70/0.18 0.70/0.18 ns

TOTCK/TOCKT T1/T2 ピンの CLK に対するセットアップ/ホールド 0.49/-0.16 0.56/–0.16 0.68/–0.16 0.68/–0.13 ns

TOTCECK/TOCKTCE

TCE ピンの CLK に対するセットアップ/ホールド 0.28/0.01 0.30/0.01 0.45/0.01 0.45/0.06 ns

組み合わせ

TODQ D1 から OQ 出力または T1 から TQ 出力までの遅延 0.73 0.81 0.97 0.97 ns


TOCKQ CLK から OQ/TQ 出力までの遅延 0.41 0.43 0.49 0.49 ns

TRQ_OLOGICE2 SR ピンから OQ/TQ 出力までの遅延 (HP I/O バンクのみ)

0.63 0.70 0.83 0.83 ns

TGSRQ_OLOGICE2 グローバルセット / リセットから Q 出力までの遅延(HP I/O バンクのみ)

7.60 7.60 10.51 10.51 ns

TRQ_OLOGICE3 SR ピンから OQ/TQ 出力までの遅延 (HR I/O バンクのみ)

0.63 0.70 0.83 0.83 ns

TGSRQ_OLOGICE3 グローバルセット / リセットから Q 出力までの遅延(HR I/O バンクのみ)

7.60 7.60 10.51 10.51 ns

セット /リセット

TRPW_OLOGICE2 小パルス幅、 SR 入力 (HP I/O バンクのみ) 0.54 0.54 0.63 0.63 ns、小

TRPW_OLOGICE3 小パルス幅、 SR 入力 (HR I/O バンクのみ) 0.54 0.54 0.63 0.63 ns、小





入力シリアライザー /デシリアライザーのスイッチ特性

出力シリアライザー /デシリアライザーのスイッチ特性

表 62: ISERDES のスイッチ特性

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ

制御ラインのセットアップ/ホールド

TISCCK_BITSLIP/TISCKC_BITSLIP

BITSLIP ピンの CLKDIV に対するセットアップ/ホールド

0.01/0.12 0.02/0.13 0.02/0.15 0.02/0.15 ns

TISCCK_CE/TISCKC_CE(2) CE ピン (CE1) の CLK に対するセットアップ/

ホールド

0.39/-0.02 0.44/–0.02 0.63/–0.02 0.63/–0.02 ns

TISCCK_CE2/TISCKC_CE2(2) CE ピン (CE2) の CLKDIV に対するセットアッ

プ/ホールド

-0.12/0.29 –0.12/0.31 –0.12/0.35 –0.12/0.35 ns

データラインのセットアップ/ホールド

TISDCK_D/TISCKD_D D ピンの CLK に対するセットアップ/ホールド -0.02/0.11 –0.02/0.12 –0.02/0.15 –0.02/0.15 ns

TISDCK_DDLY/TISCKD_DDLY DDLY ピンの CLK に対するセットアップ/ホールド (IDELAY を使用)(1)

-0.02/0.11 –0.02/0.12 –0.02/0.15 –0.02/0.15 ns

TISDCK_D_DDR /TISCKD_D_DDR

DDR モードでの、D ピンの CLK に対するセットアップ/ホールド

-0.02/0.11 –0.02/0.12 –0.02/0.15 –0.02/0.15 ns

TISDCK_DDLY_DDR/TISCKD_DDLY_DDR

DDR モードでの、D ピンの CLK に対するセットアップ/ホールド (IDELAY を使用)(1)

0.11/0.11 0.12/0.12 0.15/0.15 0.15/0.15 ns


TISCKO_Q CLKDIV から Q ピンで出力されるまでの遅延 0.46 0.47 0.58 0.58 ns

伝搬遅延

TISDO_DO D 入力から DO 出力ピンまでの遅延 0.09 0.10 0.12 0.12 ns

注記:

1. タップが 0 の場合の値です。

2. TISCCK_CE2 および TISCKC_CE2 は、タイミングレポートでは TISCCK_CE/TISCKC_CE と表示されます。

表 63: OSERDES のスイッチ特性

シンボル説明

スピードグレード単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ


TOSDCK_D/TOSCKD_D D 入力の CLKDIV に対するセットアップ/ホールド 0.37/0.02 0.40/0.02 0.55/0.02 0.55/0.02 ns

TOSDCK_T/TOSCKD_T(1) T 入力の CLK に対するセットアップ/ホールド 0.49/-0.15 0.56/–0.15 0.68/–0.15 0.68/–0.15 ns

TOSDCK_T2/TOSCKD_T2(1) T 入力の CLKDIV に対するセットアップ/ホールド 0.27/-0.15 0.30/–0.15 0.34/–0.15 0.34/–0.15 ns

TOSCCK_OCE/TOSCKC_OCE OCE 入力の CLK に対するセットアップ/ホールド 0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 ns

TOSCCK_S SR (リセット ) 入力の CLKDIV に対するセットアップ 0.41 0.46 0.75 0.75 ns

TOSCCK_TCE/TOSCKC_TCE TCE 入力の CLK に対するセットアップ/ホールド 0.28/0.01 0.30/0.01 0.45/0.01 0.45/0.01 ns


TOSCKO_OQ CLK から OQ までの Clock-to-Out 遅延 0.35 0.37 0.42 0.42 ns

TOSCKO_TQ CLK から TQ までの Clock-to-Out 遅延 0.41 0.43 0.49 0.49 ns

組み合わせ

TOSDO_TTQ T 入力から TQ 出力までの遅延 0.73 0.81 0.97 0.97 ns

注記:

1. TOSDCK_T2 および TOSCKD_T2 は、タイミングレポートでは TOSDCK_T/TOSCKD_T と表示されます。





入力/出力遅延のスイッチ特性

表 64: 入力/出力遅延のスイッチ特性

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ

IDELAYCTRL

TDLYCCO_RDY IDELAYCTRL のリセットからレディ 3.22 3.22 3.22 3.22 µs

FIDELAYCTRL_REF REFCLK 周波数 = 200.0(1) 200 200 200 200 MHz

REFCLK 周波数 = 300.0(1) 300 300 N/A N/A MHz

REFCLK 周波数 = 400.0(1) 400 400 N/A N/A MHz

IDELAYCTRL_REF_PRECISION

REFCLK 精度 ±10 ±10 ±10 ±10 MHz

TIDELAYCTRL_RPW 小リセットパルス幅 52.00 52.00 52.00 52.00 ns

IDELAY/ODELAY

TIDELAYRESOLUTION IDELAY/ODELAY チェーンの遅延精度 1/(32 x 2 x FREF) µs

TIDELAYPAT_JIT およびTODELAYPAT_JIT

クロックパターンの遅延チェーンにおけるパターン依存周期ジッター (2)

0 0 0 0 ps/タップ

ランダムデータパターンの遅延チェーンにおけるパターン依存周期ジッター (PRBS 23)(3)

±5 ±5 ±5 ±5 ps/タップ

ランダムデータパターンの遅延チェーンにおけるパターン依存周期ジッター (PRBS 23)(4)

±9 ±9 ±9 ±9 ps/タップ

TIDELAY_CLK_MAX/TODELAY_CLK_MAX

IDELAY/ODELAY への CLK 入力の大周波数 800 800 710 710 MHz

TIDCCK_CE /TIDCKC_CE CE ピンの C に対するセットアップ/ホールド(IDELAY を使用)

0.11/0.10 0.14/0.12 0.18/0.14 0.18/0.14 ns

TODCCK_CE/TODCKC_CE CE ピンの C に対するセットアップ/ホールド(ODELAY を使用)

0.14/0.03 0.16/0.04 0.19/0.05 0.19/0.05 ns

TIDCCK_INC/TIDCKC_INC INC ピンの C に対するセットアップ/ホールド(IDELAY を使用)

0.10/0.14 0.12/0.16 0.14/0.20 0.14/0.20 ns

TODCCK_INC/TODCKC_INC INC ピンの C に対するセットアップ/ホールド(ODELAY を使用)

0.10/0.07 0.12/0.08 0.13/0.09 0.13/0.09 ns

TIDCCK_RST/TIDCKC_RST RST ピンの C に対するセットアップ/ホールド(IDELAY を使用)

0.13/0.08 0.14/0.10 0.16/0.12 0.16/0.12 ns

TODCCK_RST/TODCKC_RST RST ピンの C に対するセットアップ/ホールド(ODELAY を使用)

0.16/0.04 0.19/0.06 0.24/0.08 0.24/0.08 ns

TIDDO_IDATAIN IDELAY の伝搬遅延注記 5 注記 5 注記 5 注記 5 ps

TODDO_ODATAIN ODELAY の伝搬遅延注記 5 注記 5 注記 5 注記 5 ps

注記:

1. タップ遅延の平均値は、 200MHz で 78ps、 300MHz で 52ps、 400MHz で 39ps です。

2. HIGH_PERFORMANCE モードが TRUE または FALSE の場合です。

3. HIGH_PERFORMANCE モードが TRUE の場合です。

4. HIGH_PERFORMANCE モードが FALSE の場合です。

5. 遅延は IDELAY/ODELAY タップの設定に依存します。実際の値は、タイミングレポートを参照してください。





表 65: IO_FIFO のスイッチ特性


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

IO_FIFO の Clock-to-Out 遅延

TOFFCKO_DO RDCLK から Q 出力までの遅延 0.51 0.56 0.63 0.63 ns

TCKO_FLAGS クロックから IO_FIFO フラグまでの遅延

0.59 0.62 0.81 0.81 ns


TCCK_D/TCKC_D D 入力から WRCLK 0.43/-0.01 0.47/–0.01 0.53/–0.01 0.53/0.09 ns

TIFFCCK_WREN/TIFFCKC_WREN

WREN から WRCLK 0.39/-0.01 0.43/–0.01 0.50/–0.01 0.50/–0.01 ns

TOFFCCK_RDEN/TOFFCKC_RDEN

RDEN から RDCLK 0.49/0.01 0.53/0.02 0.61/0.02 0.61/0.02 ns

最小パルス幅

TPWH_IO_FIFO RESET、 RDCLK、 WRCLK 0.81 0.92 1.08 1.08 ns

TPWL_IO_FIFO RESET、 RDCLK、 WRCLK 0.81 0.92 1.08 1.08 ns

最大周波数

FMAX RDCLK および WRCLK 533.05 470.37 400.00 400.00 MHz





CLB のスイッチ特性

表 66: CLB のスイッチ特性

シンボル説明


単位-3E -2E/-2I/-

2LI -1C/-1I -1Q/-1LQ

組み合わせ遅延

TILO An – Dn LUT アドレスから A までの遅延 0.05 0.05 0.06 0.06 ns、大

TILO_2 An – Dn LUT アドレスから AMUX/CMUX までの遅延

0.15 0.16 0.19 0.19 ns、大

TILO_3 An – Dn LUT アドレスから BMUX_A までの遅延 0.24 0.25 0.30 0.30 ns、大

TITO An – Dn 入力から A – DQ 出力までの遅延 0.58 0.61 0.74 0.74 ns、大

TAXA AX 入力から AMUX 出力までの遅延 0.38 0.40 0.49 0.49 ns、大

TAXB AX 入力から BMUX 出力までの遅延 0.40 0.42 0.52 0.52 ns、大

TAXC AX 入力から CMUX 出力までの遅延 0.39 0.41 0.50 0.50 ns、大

TAXD AX 入力から DMUX 出力までの遅延 0.43 0.44 0.52 0.52 ns、大

TBXB BX 入力から BMUX 出力までの遅延 0.31 0.33 0.40 0.40 ns、大

TBXD BX 入力から DMUX 出力までの遅延 0.38 0.39 0.47 0.47 ns、大

TCXC CX 入力から CMUX 出力までの遅延 0.27 0.28 0.34 0.34 ns、大

TCXD CX 入力から DMUX 出力までの遅延 0.33 0.34 0.41 0.41 ns、大

TDXD DX 入力から DMUX 出力までの遅延 0.32 0.33 0.40 0.40 ns、大


TCKO クロックから AQ – DQ 出力までの遅延 0.26 0.27 0.32 0.32 ns、大

TSHCKO クロックから AMUX – DMUX 出力までの遅延 0.32 0.32 0.39 0.39 ns、大

クロック CLK 前後における CLB フリップフロップのセットアップ/ホールドタイム

TAS/TAH A – D フリップフロップの AN – DN 入力からCLK

0.01/0.12 0.02/0.13 0.03/0.18 0.03/0.24 ns、小

TDICK/TCKDI A – D フリップフロップの AX – DX 入力からCLK

0.04/0.14 0.04/0.14 0.05/0.20 0.05/0.26 ns、小

MUX および/またはキャリーロジックを介する A – D フリップフロップの AX – DX 入力から CLK

0.36/0.10 0.37/0.11 0.46/0.16 0.46/0.22 ns、小

TCECK_CLB/TCKCE_CLB

A – D フリップフロップの CE 入力から CLK 0.19/0.05 0.20/0.05 0.25/0.05 0.25/0.11 ns、小

TSRCK/TCKSR A – D フリップフロップの SR 入力から CLK 0.30/0.05 0.31/0.07 0.37/0.09 0.37/0.22 ns、小

セット / リセット

TSRMIN SR 入力小パルス幅 0.52 0.78 1.04 1.04 ns、小

TRQ SR 入力から AQ – DQ フリップフロップまでの遅延 0.38 0.38 0.46 0.46 ns、大

TCEO CE 入力から AQ – DQ フリップフロップまでの遅延 0.34 0.35 0.43 0.43 ns、大

FTOG トグル周波数 (エクスポート制御用) 1818 1818 1818 1818 MHz





CLB 分散 RAM のスイッチ特性 (SLICEM のみ)

CLB シフトレジスタのスイッチ特性 (SLICEM のみ)

表 67: CLB 分散 RAM のスイッチ特性

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ


TSHCKO(1) クロックから A – B 出力までの遅延 0.68 0.70 0.85 0.85 ns、大

TSHCKO_1 クロックから AMUX – BMUX 出力までの遅延 0.91 0.95 1.15 1.15 ns、大

クロック CLK 前後におけるセットアップタイムおよびホールドタイム

TDS_LRAM/TDH_LRAM A – D 入力から CLK 0.45/0.23 0.45/0.24 0.54/0.27 0.54/0.28 ns、小

TAS_LRAM/TAH_LRAM An 入力からクロック 0.13/0.50 0.14/0.50 0.17/0.58 0.17/0.61 ns、小

MUX および/またはキャリーロジックを介するAn 入力からクロック

0.40/0.16 0.42/0.17 0.52/0.23 0.52/0.29 ns、小

TWS_LRAM/TWH_LRAM WE 入力からクロック 0.29/0.09 0.30/0.09 0.36/0.09 0.36/0.11 ns、小

TCECK_LRAM/TCKCE_LRAM

CE 入力から CLK 0.29/0.09 0.30/0.09 0.37/0.09 0.37/0.11 ns、小

クロック CLK

TMPW_LRAM 小パルス幅 0.68 0.77 0.91 0.91 ns、小

TMCP 小クロック周期 1.35 1.54 1.82 1.82 ns、小

注記:

1. TSHCKO は CLK から XMUX 出力までの遅延も表します。タイミングレポートで、 CLK から XMUX までのパスを参照してください。

表 68: CLB シフトレジスタのスイッチ特性

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ


TREG クロックから A – D 出力までの遅延 0.96 0.98 1.20 1.20 ns、大

TREG_MUX クロックから AMUX – DMUX 出力までの遅延

1.19 1.23 1.50 1.50 ns、大

TREG_M31 クロックから M31 出力を介した DMUX

0.89 0.91 1.10 1.10 ns、大


TWS_SHFREG/TWH_SHFREG WE 入力 0.26/0.09 0.27/0.09 0.33/0.09 0.33/0.11 ns、小

TCECK_SHFREG/TCKCE_SHFREG

CE 入力から CLK 0.27/0.09 0.28/0.09 0.33/0.09 0.33/0.11 ns、小

TDS_SHFREG/TDH_SHFREG A – D 入力から CLK 0.28/0.26 0.28/0.26 0.33/0.30 0.33/0.36 ns、小

クロック CLK

TMPW_SHFREG 小パルス幅 0.55 0.65 0.78 0.78 ns、小





ブロック RAM および FIFO のスイッチ特性

表 69: ブロック RAM および FIFO のスイッチ特性

シンボル説明


単位-3E -2E/-2I/-

2LI -1C/-1I -1Q/-1LQ

ブロック RAM および FIFO の Clock-to-Out 遅延

TRCKO_DO および

TRCKO_DO_REG(1)

クロック CLK から DOUT 出力までの遅延(出力レジスタなし )(2)(3)

1.57 1.80 2.08 2.08 ns、大

クロック CLK から DOUT 出力までの遅延(出力レジスタあり )(4)(5)

0.54 0.63 0.75 0.75 ns、大

TRCKO_DO_ECC および

TRCKO_DO_ECC_REG

ECC を使用した場合のクロック CLK からDOUT 出力までの遅延 (出力レジスタなし)(2)(3)

2.35 2.58 3.26 3.26 ns、大

ECC を使用した場合のクロック CLK からDOUT 出力までの遅延 (出力レジスタあり)(4)(5)

0.62 0.69 0.80 0.80 ns、大

TRCKO_DO_CASCOUT および

TRCKO_DO_CASCOUT_REG

カスケード接続した場合のクロック CLKから DOUT 出力までの遅延 (出力レジスタなし )(2)

2.21 2.45 2.80 2.80 ns、大

カスケード接続した場合のクロック CLKから DOUT 出力までの遅延 (出力レジスタあり )(4)

0.98 1.08 1.24 1.24 ns、大

TRCKO_FLAGS クロック CLK から FIFO フラグ出力までの遅延(6)

0.65 0.74 0.89 0.89 ns、大

TRCKO_POINTERS クロック CLK から FIFO ポインター出力までの遅延(7)

0.79 0.87 0.98 0.98 ns、大

TRCKO_PARITY_ECC エンコード専用モードの ECC を使用した場合のクロック CLK から ECCPARITY までの遅延

0.66 0.72 0.80 0.80 ns、大

TRCKO_SDBIT_ECC および

TRCKO_SDBIT_ECC_REG

クロック CLK から BITERR 出力までの遅延 (出力レジスタなし )

2.17 2.38 3.01 3.01 ns、大

クロック CLK から BITERR 出力までの遅延 (出力レジスタあり )

0.57 0.65 0.76 0.76 ns、大

TRCKO_RDADDR_ECC およびTRCKO_RDADDR_ECC_REG

ECC を使用した場合のクロック CLK からRDADDR 出力までの遅延 (出力レジスタなし )

0.64 0.74 0.90 0.90 ns、大

ECC を使用した場合のクロック CLK からRDADDR 出力までの遅延 (出力レジスタあり )

0.71 0.79 0.92 0.92 ns、大


TRCCK_ADDRA/TRCKC_ADDRA ADDR 入力(8) 0.38/0.27 0.42/0.28 0.48/0.31 0.48/0.38 ns、小

TRDCK_DI_WF_NC/TRCKD_DI_WF_NC

ブロック RAM を WRITE_FIRST またはNO_CHANGE モードにコンフィギュレーションした場合のデータ入力セットアップ/ホールドタイム(9)

0.49/0.51 0.55/0.53 0.63/0.57 0.63/0.57 ns、小

TRDCK_DI_RF/TRCKD_DI_RF ブロック RAM を READ_FIRST モードにコンフィギュレーションする場合のデータ入力セットアップ/ホールドタイム(9)

0.17/0.25 0.19/0.29 0.21/0.35 0.21/0.35 ns、小





TRDCK_DI_ECC/TRCKD_DI_ECC 標準モードのブロック RAM ECC を使用した場合の DIN 入力(9)

0.42/0.37 0.47/0.39 0.53/0.43 0.53/0.58 ns、小

TRDCK_DI_ECCW/TRCKD_DI_ECCW

ブロック RAM ECC エンコードのみを使用した場合の DIN 入力(9)

0.79/0.37 0.87/0.39 0.99/0.43 0.99/0.58 ns、小

TRDCK_DI_ECC_FIFO/TRCKD_DI_ECC_FIFO

標準モードの FIFO ECC を使用した場合のDIN 入力(9)

0.89/0.47 0.98/0.50 1.12/0.54 1.12/0.69 ns、小

TRCCK_INJECTBITERR/TRCKC_INJECTBITERR

ECC モードでシングル/ダブルビットエラーを挿入

0.49/0.30 0.55/0.31 0.63/0.34 0.63/0.43 ns、小

TRCCK_EN/TRCKC_EN ブロック RAM のイネーブル (EN) 入力 0.30/0.17 0.33/0.18 0.38/0.20 0.38/0.32 ns、小

TRCCK_REGCE/TRCKC_REGCE 出力レジスタの CE 入力 0.21/0.13 0.25/0.13 0.31/0.14 0.31/0.19 ns、小

TRCCK_RSTREG/TRCKC_RSTREG 同期 RSTREG 入力 0.25/0.06 0.27/0.06 0.29/0.06 0.29/0.14 ns、小

TRCCK_RSTRAM/TRCKC_RSTRAM 同期 RSTRAM 入力 0.27/0.35 0.29/0.37 0.31/0.39 0.31/0.39 ns、小

TRCCK_WEA/TRCKC_WEA ライトイネーブル (WE) 入力 (ブロックRAM のみ)

0.38/0.15 0.41/0.16 0.46/0.17 0.46/0.29 ns、小

TRCCK_WREN/TRCKC_WREN WREN FIFO 入力 0.39/0.25 0.39/0.30 0.40/0.37 0.40/0.49 ns、小

TRCCK_RDEN/TRCKC_RDEN RDEN FIFO 入力 0.36/0.26 0.36/0.30 0.37/0.37 0.37/0.49 ns、小

リセット遅延

TRCO_FLAGS リセット RST から FIFO フラグ/ポインターまでの遅延(10)

0.76 0.83 0.93 0.93 ns、大

TRREC_RST/TRREM_RST FIFO リセットリカバリおよび削除タイミング(11)

1.59/-0.68 1.76/–0.68 2.01/–0.68 2.01/–0.68 ns、大

大周波数

FMAX_BRAM_WF_NC ブロック RAM (Write First および NoChange モード )

SDP RF モードではない

601.32 543.77 458.09 458.09 MHz

FMAX_BRAM_RF_PERFORMANCE ブロック RAM (Read First、 Performanceモード )

SDP RF モード、ポート A とポート B 間でアドレス重複なし

601.32 543.77 458.09 458.09 MHz

FMAX_BRAM_RF_DELAYED_

WRITE

ブロック RAM (Read First、 Delayed_Writeモード )

SDP RF モード、ポート A とポート B 間でアドレス重複の可能性あり

528.26 477.33 400.80 400.80 MHz

表 69: ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル説明


単位-3E -2E/-2I/-

2LI -1C/-1I -1Q/-1LQ





FMAX_CAS_WF_NC ブロック RAM カスケード (Write First、Nochange モード )

カスケード接続、 RF モードではない

551.27 493.93 408.00 408.00 MHz

FMAX_CAS_RF_PERFORMANCE ブロック RAM カスケード (Read First、Performance モード )

RF モードでカスケード接続されている場合、アドレス重複の可能性はなし /1 つのポートが無効

551.27 493.93 408.00 408.00 MHz

FMAX_CAS_RF_DELAYED_WRITE RF モードでカスケード接続されている場合、ポート A とポート B 間でアドレス重複の可能性あり

478.24 427.35 350.88 350.88 MHz

FMAX_FIFO ECC を使用しない場合のすべてのモードのFIFO

601.32 543.77 458.09 458.09 MHz

FMAX_ECC ECC コンフィギュレーションのブロックRAM および FIFO

484.26 430.85 351.12 351.12 MHz

注記:

1. タイミングレポートでは、すべてのパラメーターが TRCKO_DO と表示されます。

2. TRCKO_DOR には B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOW、 TRCKO_DOPR、および TRCKO_DOPW が含まれます。

3. これらのパラメーターは、 DO_REG = 0 に設定された同期 FIFO にも適用されます。

4. TRCKO_DO には B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOP が含まれます。

5. これらのパラメーターは、 DO_REG = 1 に設定されたマルチレート (非同期) FIFO および同期 FIFO にも適用されます。

6. TRCKO_FLAGS には、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR が含まれます。

7. TRCKO_POINTERS には、 TRCKO_RDCOUNT および TRCKO_WRCOUNT の両方が含まれます。

8. ADDR のセットアップおよびホールドタイムは、 WE が無効の場合でも、 EN がアサートされるときに満たされている必要があります。満たされ

ていないと、ブロック RAM データが破損する可能性があります。

9. これらのパラメーターには、 A 入力と B 入力、およびそれらのパリティ入力が含まれます。

10. TRCO_FLAGS には、 AEMPTY、 AFULL、 EMPTY、 FULL、 RDERR、 WRERR、 RDCOUNT、および WRCOUNT が含まれます。

11. RDEN および WREN は、リセット前から終了するまでの間 Low に保持しておく必要があります。 FIFO のリセットは、も低速のクロック

(WRCLK または RDCLK) の少なくとも立ち上がりエッジ 5 回分アサートする必要があります。

表 69: ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル説明


単位-3E -2E/-2I/-

2LI -1C/-1I -1Q/-1LQ





DSP48E1 のスイッチ特性

表 70: DSP48E1 のスイッチ特性

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ

データ /制御ピンから入力レジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_A_AREG/TDSPCKD_A_AREG A 入力から A レジスタ CLK 0.24/0.12 0.27/0.14 0.31/0.16 0.33/0.18 ns

TDSPDCK_B_BREG/TDSPCKD_B_BREG B 入力から B レジスタ CLK 0.28/0.13 0.32/0.14 0.39/0.15 0.41/0.18 ns

TDSPDCK_C_CREG/TDSPCKD_C_CREG C 入力から C レジスタ CLK 0.15/0.15 0.17/0.17 0.20/0.20 0.20/0.22 ns

TDSPDCK_D_DREG/TDSPCKD_D_DREG D 入力から D レジスタ CLK 0.21/0.19 0.27/0.22 0.35/0.26 0.35/0.27 ns

TDSPDCK_ACIN_AREG/TDSPCKD_ACIN_AREG ACIN 入力から A レジスタ CLK 0.21/0.12 0.24/0.14 0.27/0.16 0.30/0.16 ns

TDSPDCK_BCIN_BREG/TDSPCKD_BCIN_BREG BCIN 入力から B レジスタ CLK 0.22/0.13 0.25/0.14 0.30/0.15 0.32/0.15 ns

データピンからパイプラインレジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_{A, B}_MREG_MULT/ TDSPCKD_{A, B}_MREG_MULT

{A、 B} 入力から M レジスタCLK (乗算器を使用)

2.04/-0.01 2.34/–0.01 2.79/–0.01 2.79/–0.01 ns

TDSPDCK_{A, D}_ADREG/ TDSPCKD_{A, D}_ADREG

{A、 D} 入力から AD レジスタCLK

1.09/-0.02 1.25/–0.02 1.49/–0.02 1.49/–0.02 ns

データ /制御ピンから出力レジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_{A, B}_PREG_MULT/ TDSPCKD_{A, B}_PREG_MULT

{A、B} 入力から P レジスタ CLK(乗算器を使用)

3.41/-0.24 3.90/–0.24 4.64/–0.24 4.64/–0.24 ns

TDSPDCK_D_PREG_MULT/ TDSPCKD_D_PREG_MULT

D 入力から P レジスタ CLK (乗算器を使用)

3.33/-0.62 3.81/–0.62 4.53/–0.62 4.53/–0.62 ns

TDSPDCK_{A, B}_PREG/TDSPCKD_{A, B}_PREG

A または B 入力から P レジスタCLK (乗算器は未使用)

1.47/-0.24 1.68/–0.24 2.00/–0.24 2.00/–0.24 ns

TDSPDCK_C_PREG/TDSPCKD_C_PREG C 入力から P レジスタ CLK (乗算器は未使用)

1.30/-0.22 1.49/–0.22 1.78/–0.22 1.78/–0.22 ns

TDSPDCK_PCIN_PREG/TDSPCKD_PCIN_PREG PCIN 入力から P レジスタ CLK 1.12/-0.13 1.28/–0.13 1.52/–0.13 1.52/–0.13 ns

CE ピンのセットアップタイムおよびホールドタイム

TDSPDCK_{CEA, CEB}_{AREG,

BREG}/TDSPCKD_{CEA, CEB}_{AREG, BREG}

{CEA、 CEB} 入力から {A、 B}レジスタ CLK

0.30/0.05 0.36/0.06 0.44/0.09 0.44/0.09 ns

TDSPDCK_CEC_CREG/TDSPCKD_CEC_CREG CEC 入力から C レジスタ CLK 0.24/0.08 0.29/0.09 0.36/0.11 0.36/0.11 ns

TDSPDCK_CED_DREG/TDSPCKD_CED_DREG CED 入力から D レジスタ CLK 0.31/-0.02 0.36/–0.02 0.44/–0.02 0.44/0.02 ns

TDSPDCK_CEM_MREG/TDSPCKD_CEM_MRE

G

CEM 入力から M レジスタ CLK 0.26/0.15 0.29/0.17 0.33/0.20 0.33/0.20 ns

TDSPDCK_CEP_PREG/TDSPCKD_CEP_PREG CEP 入力から P レジスタ CLK 0.31/0.01 0.36/0.01 0.45/0.01 0.45/0.01 ns

RST ピンのセットアップタイムおよびホールドタイム

TDSPDCK_{RSTA, RSTB}_{AREG,

BREG}/TDSPCKD_{RSTA, RSTB}_{AREG,

BREG}

{RSTA、RSTB} 入力から {A、B}レジスタ CLK

0.34/0.10 0.39/0.11 0.47/0.13 0.47/0.14 ns

TDSPDCK_RSTC_CREG/TDSPCKD_RSTC_CREG RSTC 入力から C レジスタ CLK 0.06/0.22 0.07/0.24 0.08/0.26 0.08/0.26 ns

TDSPDCK_RSTD_DREG/TDSPCKD_RSTD_DREG RSTD 入力から D レジスタ CLK 0.37/0.06 0.42/0.06 0.50/0.07 0.50/0.07 ns

TDSPDCK_RSTM_MREG/TDSPCKD_RSTM_M

REG

RSTM 入力から M レジスタCLK

0.18/0.18 0.20/0.21 0.23/0.24 0.23/0.24 ns

TDSPDCK_RSTP_PREG/TDSPCKD_RSTP_PREG RSTP 入力から P レジスタ CLK 0.24/0.01 0.26/0.01 0.30/0.01 0.30/0.11 ns





入力ピンから出力ピンまでの組み合わせ遅延

TDSPDO_A_CARRYOUT_MULT A 入力から CARRYOUT 出力(乗算器を使用)

3.21 3.69 4.39 4.39 ns

TDSPDO_D_P_MULT D 入力から P 出力 (乗算器を使用)

3.15 3.61 4.30 4.30 ns

TDSPDO_A_P A 入力から P 出力 (乗算器は未使用)

1.30 1.48 1.76 1.76 ns

TDSPDO_C_P C 入力から P 出力 1.13 1.30 1.55 1.55 ns

入力ピンからカスケード接続された出力ピンまでの組み合わせ遅延

TDSPDO_{A; B}_{ACOUT; BCOUT} {A、 B} 入力から {ACOUT、BCOUT} 出力

0.47 0.53 0.63 0.63 ns

TDSPDO_{A, B}_CARRYCASCOUT_MULT {A、 B} 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.44 3.94 4.69 4.69 ns

TDSPDO_D_CARRYCASCOUT_MULT D 入力から CARRYCASCOUT出力 (乗算器を使用)

3.36 3.85 4.58 4.58 ns

TDSPDO_{A, B}_CARRYCASCOUT {A、 B} 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.50 1.72 2.04 2.04 ns

TDSPDO_C_CARRYCASCOUT C 入力から CARRYCASCOUT出力

1.34 1.53 1.83 1.83 ns

カスケード接続された入力ピンからすべての出力ピンまでの組み合わせ遅延

TDSPDO_ACIN_P_MULT ACIN 入力から P 出力 (乗算器を使用)

3.09 3.55 4.24 4.24 ns

TDSPDO_ACIN_P ACIN 入力から P 出力 (乗算器は未使用)

1.16 1.33 1.59 1.59 ns

TDSPDO_ACIN_ACOUT ACIN 入力から ACOUT 出力までの遅延

0.32 0.37 0.45 0.45 ns

TDSPDO_ACIN_CARRYCASCOUT_MULT ACIN 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.30 3.79 4.52 4.52 ns

TDSPDO_ACIN_CARRYCASCOUT ACIN 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.37 1.57 1.87 1.87 ns

TDSPDO_PCIN_P PCIN 入力から P 出力 0.94 1.08 1.29 1.29 ns

TDSPDO_PCIN_CARRYCASCOUT PCIN 入力からCARRYCASCOUT 出力

1.15 1.32 1.57 1.57 ns

出力レジスタクロックから出力ピンまでの Clock-to-Out

TDSPCKO_P_PREG CLK PREG から P 出力 0.33 0.35 0.39 0.39 ns

TDSPCKO_CARRYCASCOUT_PREG CLK PREG からCARRYCASCOUT 出力

0.44 0.50 0.59 0.59 ns

表 70: DSP48E1 のスイッチ特性 (続き)

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ





パイプラインレジスタクロックから出力ピンまでの Clock-to-Output

TDSPCKO_P_MREG CLK MREG から P 出力 1.42 1.64 1.96 1.96 ns

TDSPCKO_CARRYCASCOUT_MREG CLK MREG からCARRYCASCOUT 出力

1.63 1.87 2.24 2.24 ns

TDSPCKO_P_ADREG_MULT CLK ADREG 入力から P 出力 (乗算器を使用)

2.30 2.63 3.13 3.13 ns

TDSPCKO_CARRYCASCOUT_ADREG_MULT CLK ADREG 入力からCARRYCASCOUT 出力 (乗算器を使用)

2.51 2.87 3.41 3.41 ns

入力レジスタクロックから出力ピンまでの Clock-to-Output

TDSPCKO_P_AREG_MULT CLK AREG 入力から P 出力 (乗算器を使用)

3.34 3.83 4.55 4.55 ns

TDSPCKO_P_BREG CLK BREG 入力から P 出力 (乗算器は未使用)

1.39 1.59 1.88 1.88 ns

TDSPCKO_P_CREG CLK CREG 入力から P 出力 (乗算器は未使用)

1.43 1.64 1.95 1.95 ns

TDSPCKO_P_DREG_MULT CLK DREG 入力から P 出力 (乗算器を使用)

3.32 3.80 4.51 4.51 ns

入力レジスタクロックからカスケード接続された出力ピンまでの Clock-to-Output

TDSPCKO_{ACOUT; BCOUT}_{AREG; BREG} CLK (ACOUT、 BCOUT) 入力から {A、 B} レジスタ出力

0.55 0.62 0.74 0.74 ns

T D S P C K O _ C A R RY C A S C O U T _ { A R E G,

BREG}_MULT

CLK (AREG、 BREG) からCARRYCASCOUT 出力 (乗算器を使用)

3.55 4.06 4.84 4.84 ns

TDSPCKO_CARRYCASCOUT_BREG CLK BREG 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.60 1.82 2.16 2.16 ns

TDSPCKO_CARRYCASCOUT_DREG_MULT CLK DREG 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.52 4.03 4.79 4.79 ns

TDSPCKO_CARRYCASCOUT_CREG CLK CREG からCARRYCASCOUT 出力

1.64 1.88 2.23 2.23 ns

大周波数

FMAX すべてのレジスタを使用 741.84 650.20 547.95 547.95 MHz

FMAX_PATDET パターン検出器を使用 627.35 549.75 463.61 463.61 MHz

FMAX_MULT_NOMREG 2 つのレジスタ付き乗算器(MREG なし )

412.20 360.75 303.77 303.77 MHz

FMAX_MULT_NOMREG_PATDET 2 つのレジスタ付き乗算器 (MREG なし、パターン検出あり )

374.25 327.65 276.01 276.01 MHz

FMAX_PREADD_MULT_NOADREG ADREG なし 468.82 408.66 342.70 342.70 MHz

FMAX_PREADD_MULT_NOADREG_PATDET ADREG なし (パターン検出あり ) 468.82 408.66 342.70 342.70 MHz

FMAX_NOPIPELINEREG パイプラインレジスタなし(MREG、 ADREG)

306.84 267.81 225.02 225.02 MHz

FMAX_NOPIPELINEREG_PATDET パイプラインレジスタなし(MREG、ADREG) (パターン検出あり )

285.23 249.13 209.38 209.38 MHz

表 70: DSP48E1 のスイッチ特性 (続き)

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ





クロックバッファーおよびネットワーク

表 71: グローバルクロックのスイッチ特性 (BUFGCTRL を含む)


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

TBCCCK_CE/TBCCKC_CE(1) CE ピンのセットアップ/ホールド 0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 ns

TBCCCK_S/TBCCKC_S(1) S ピンのセットアップ/ホールド 0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 ns

TBCCKO_O(2) I0/I1 から O までの BUFGCTRL 遅延 0.08 0.10 0.12 0.12 ns

最大周波数

FMAX_BUFG グローバルクロックツリー (BUFG) 741.00 710.00 625.00 625.00 MHz

注記:

1. TBCCCK_CE および TBCCKC_CE は、クロックの切り替え時にグローバルクロックの動作でグリッチが発生しないようにするため、仕様を満たす

必要があります。 BUFGMUX プリミティブではグリッチが発生しないため、これらのパラメーターは適用されません。その他のグローバルクロックのセットアップおよびホールドタイムはオプションです。この要件を満たす必要があるのは、クロックの切り替え時にサイクルごとにデバ

イス動作をシミュレーションと一致させる必要がある場合のみです。

2. TBGCKO_O (I0 から O までの BUFG 遅延) の値は、 TBCCKO_O の値と同じです。

表 72: 入力/出力クロックのスイッチ特性 (BUFIO)


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

TBIOCKO_O I から O までの Clock-to-Out 遅延 1.04 1.14 1.32 1.32 ns

最大周波数

FMAX_BUFIO I/O クロックツリー (BUFIO) 800.00 800.00 710.00 710.00 MHz

表 73: リージョナルクロックバッファーのスイッチ特性 (BUFR)


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

TBRCKO_O I から O までの Clock-to-Out 遅延 0.60 0.65 0.77 0.77 ns

TBRCKO_O_BYPDivide Bypass 属性設定時の I から O までの Clock-to-Out 遅延

0.30 0.32 0.38 0.38 ns

TBRDO_O CLR から O までの伝搬遅延 0.71 0.75 0.96 0.96 ns

最大周波数

FMAX_BUFR(1) リージョナルクロックツリー (BUFR) 600.00 540.00 450.00 450.00 MHz

注記:

1. BUFR および BUFMR への大入力周波数は BUFIO FMAX 周波数です。

表 74: 水平クロックバッファーのスイッチ特性 (BUFH)


単位-3E -2E/-2I-2LI -1C/-1I -1Q/-1LQ

TBHCKO_O I から O までの BUFH の遅延 0.10 0.11 0.13 0.13 ns

TBHCCK_CE/TBHCKC_CE CE ピンのセットアップ/ホールド 0.20/0.16 0.23/0.20 0.38/0.21 0.38/0.79 ns

最大周波数

FMAX_BUFH 水平クロックバッファー (BUFH) 741.00 710.00 625.00 625.00 MHz





MMCM のスイッチ特性

表 75: デューティサイクルのずれおよびクロックツリーのスキュー


単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

TDCD_CLK グローバルクロックツリーのデューティサイクルのずれ(1)

すべて 0.20 0.20 0.20 0.20 0.20 0.20 0.20 0.20 ns

TCKSKEW グローバルクロックツリーのスキュー (2)

XC7Z030 0.29 0.36 0.36 0.36 0.37 0.37 N/A N/A ns

XC7Z035 0.43 0.54 0.54 0.54 0.57 0.57 N/A N/A ns

XC7Z045 0.43 0.54 0.54 0.54 0.57 0.57 N/A N/A ns

XC7Z100 N/A N/A 0.54 0.54 N/A 0.56 N/A N/A ns

XA7Z030 N/A N/A N/A N/A N/A 0.37 0.37 N/A ns

XQ7Z030 N/A N/A 0.36 0.36 N/A 0.37 0.37 N/A ns

XQ7Z045 N/A N/A 0.54 0.54 N/A 0.57 0.57 0.57 ns

XQ7Z100 N/A N/A 0.54 0.54 N/A 0.56 N/A N/A ns

TDCD_BUFIO I/O クロックツリーのデューティサイクルのずれ

すべて 0.12 0.12 0.12 0.12 0.12 0.12 0.12 0.12 ns

TBUFIOSKE

W

1 クロック領域内での I/O クロックツリースキュー

すべて 0.02 0.02 0.02 0.02 0.02 0.02 0.02 0.02 ns

TDCD_BUFR リージョナルクロックツリーのデューティサイクルのずれ

すべて 0.15 0.15 0.15 0.15 0.15 0.15 0.15 0.15 ns

注記:

1. これらのパラメーターは、 LVDS 出力バッファーを使用するデバイスピンで計測されるデューティサイクルのずれのワーストケースです。その

他の I/O 規格については、 IBIS を使用して立ち上がり /立ち下がり時間が非対称であるために生じるデューティサイクルのずれを計測できます。

2. TCKSKEW 値は、順次 I/O エレメント間で計測されるクロックツリースキューのワーストケースです。 I/O レジスタが近接し、入力がクロックツリーの同じ分岐または近接する分岐にある場合は、クロックツリースキューが大幅に低減されます。特定のアプリケーションのクロックスキュー

値を得るには、ザイリンクスの Timing Analyzer ツールを使用してください。

表 76: MMCM のスイッチ特性

シンボル説明


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-

1LQ

MMCM_FINMAX 大入力クロック周波数 1066.00 933.00 800.00 800.00 MHz

MMCM_FINMIN 小入力クロック周波数 10.00 10.00 10.00 10.00 MHz

MMCM_FINJITTER 大入力クロック周期ジッタークロック入力周期の 20% 以内または大 1ns

MMCM_FINDUTY 入力デューティサイクル許容範囲: 10 ～ 49MHz

25.00 25.00 25.00 25.00 %

入力デューティサイクル許容範囲: 50 ～ 199MHz

30.00 30.00 30.00 30.00 %


35.00 35.00 35.00 35.00 %


40.00 40.00 40.00 40.00 %

入力デューティサイクル許容範囲: >500MHz 45.00 45.00 45.00 45.00 %

MMCM_FMIN_PSCLK 小可変位相シフトクロック周波数 0.01 0.01 0.01 0.01 MHz

MMCM_FMAX_PSCLK 大可変位相シフトクロック周波数 550.00 500.00 450.00 450.00 MHz

MMCM_FVCOMIN 小 MMCM VCO 周波数 600.00 600.00 600.00 600.00 MHz

MMCM_FVCOMAX 大 MMCM VCO 周波数 1600.00 1440.00 1200.00 1200.00 MHz





MMCM_FBANDWIDTH 標準 Low MMCM 帯域幅(1) 1.00 1.00 1.00 1.00 MHz

標準 High MMCM 帯域幅(1) 4.00 4.00 4.00 4.00 MHz

MMCM_TSTATPHAOFFSET MMCM 出力のスタティック位相オフセット (2) 0.12 0.12 0.12 0.12 ns

MMCM_TOUTJITTER MMCM 出力ジッター注記 3

MMCM_TOUTDUTY MMCM 出力クロックのデューティサイクル精度(4)

0.20 0.20 0.20 0.20 ns

MMCM_TLOCKMAX MMCM 大ロック時間 100.00 100.00 100.00 100.00 µs

MMCM_FOUTMAX MMCM 大出力周波数 1066.00 933.00 800.00 800.00 MHz

MMCM_FOUTMIN MMCM 小出力周波数(5)(6) 4.69 4.69 4.69 4.69 MHz

MMCM_TEXTFDVAR 外部クロックフィードバックの変動クロック入力周期の 20% 以内または大 1ns

MMCM_RSTMINPULSE 小リセットパルス幅 5.00 5.00 5.00 5.00 ns

MMCM_FPFDMAX PFD (位相周波数検出器) での大周波数 550.00 500.00 450.00 450.00 MHz

MMCM_FPFDMIN PFD (位相周波数検出器) での小周波数 10.00 10.00 10.00 10.00 MHz

MMCM_TFBDELAY フィードバックパスでの大遅延大 3ns または CLKIN の 1 サイクル

MMCM スイッチ特性のセットアップおよびホールド

TMMCMDCK_PSEN/TMMCMCKD_PSEN

位相シフトイネーブルのセットアップ/ホールド

1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMDCK_PSINCDEC/TMMCMCKD_PSINCDEC

位相シフトインクリメント /デクリメントのセットアップ/ホールド

1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMCKO_PSDONE PSDONE の位相シフト Clock-to-Out 0.59 0.68 0.81 0.81 ns

DCLK 前後の MMCM の DRP (ダイナミックリコンフィギュレーションポート )

TMMCMDCK_DADDR/TMMCMCKD_DADDR

DAADR セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TMMCMDCK_DI/TMMCMCKD_DI

DI セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TMMCMDCK_DEN/TMMCMCKD_DEN

DEN セットアップ/ホールド 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 ns、小

TMMCMDCK_DWE/TMMCMCKD_DWE

DWE セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TMMCMCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 ns、大

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 MHz、大

注記:

1. MMCM では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力が帯域幅フィルターの周波数よりもはる

かに低い値のためです。

2. スタティックオフセットは、同一の位相を持つ任意の MMCM 出力間で計測されています。

3. このパラメーターの値は、クロッキングウィザードから取得できます。

詳細は、 http://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照してください。

4. グローバルクロックバッファーを含みます。

5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。

6. CLKOUT4_CASCADE = TRUE のとき、 MMCM_FOUTMIN は 0.036MHz です。

表 76: MMCM のスイッチ特性 (続き)

シンボル説明


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-

1LQ

http://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm





PLL のスイッチ仕様

表 77: PLL の仕様

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ

PLL_FINMAX 大入力クロック周波数 1066.00 933.00 800.00 800.00 MHz

PLL_FINMIN 小入力クロック周波数 19.00 19.00 19.00 19.00 MHz

PLL_FINJITTER 大入力クロック周期ジッタークロック入力周期の 20% 以内または大 1ns

PLL_FINDUTY 入力デューティサイクル許容範囲: 19 ～ 49MHz 25.00 25.00 25.00 25.00 %

入力デューティサイクル許容範囲: 50 ～ 199MHz 30.00 30.00 30.00 30.00 %



入力デューティサイクル許容範囲: >500MHz 45.00 45.00 45.00 45.00 %

PLL_FVCOMIN 小 PLL VCO 周波数 800.00 800.00 800.00 800.00 MHz

PLL_FVCOMAX 大 PLL VCO 周波数 2133.00 1866.00 1600.00 1600.00 MHz

PLL_FBANDWIDTH 標準 Low PLL 帯域幅(1) 1.00 1.00 1.00 1.00 MHz

標準 High PLL 帯域幅(1) 4.00 4.00 4.00 4.00 MHz

PLL_TSTATPHAOFFSET PLL 出力のスタティック位相オフセット (2) 0.12 0.12 0.12 0.12 ns

PLL_TOUTJITTER PLL 出力ジッター (3) 注記 1

PLL_TOUTDUTY PLL 出力クロックのデューティサイクル精度(4) 0.20 0.20 0.20 0.20 ns

PLL_TLOCKMAX PLL 大ロック時間 100.00 100.00 100.00 100.00 µs

PLL_FOUTMAX PLL 大出力周波数 1066.00 933.00 800.00 800.00 MHz

PLL_FOUTMIN PLL 小出力周波数(5) 6.25 6.25 6.25 6.25 MHz

PLL_TEXTFDVAR 外部クロックフィードバックの変動クロック入力周期の 20% 以内または大 1ns

PLL_RSTMINPULSE 小リセットパルス幅 5.00 5.00 5.00 5.00 ns

PLL_FPFDMAX PFD (位相周波数検出器) での大周波数 550.00 500.00 450.00 450.00 MHz

PLL_FPFDMIN PFD (位相周波数検出器) での小周波数 19.00 19.00 19.00 19.00 MHz

PLL_TFBDELAY フィードバックパスでの大遅延大 3ns または CLKIN の 1 サイクル

DCLK 前後の PLL の DRP (ダイナミックリコンフィギュレーションポート )

TPLLCCK_DADDR/TPLLCKC_DADDR

D アドレスのセットアップおよびホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TPLLCCK_DI/TPLLCKC_DI

D 入力のセットアップおよびホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TPLLCCK_DEN/TPLLCKC_DEN

D イネーブルのセットアップおよびホールド 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 ns、小

TPLLCCK_DWE/TPLLCKC_DWE

D ライトイネーブルのセットアップおよびホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TPLLCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 ns、大





デバイスの Pin-to-Pin 出力パラメーターのガイドライン

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 MHz、大

注記:

1. PLL では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力が帯域幅フィルターの周波数よりもはるかに

低い値のためです。

2. スタティックオフセットは、同一の位相を持つ任意の PLL 出力間で計測されています。

3. このパラメーターの値は、クロッキングウィザードから取得できます。

詳細は、 http://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照してください。

4. グローバルクロックバッファーを含みます。

5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。

表 78: CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域近辺)

シンボル

説明デバイススピードグレード

単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート = Fast、 MMCM/PLL なし )

TICKOF BUFG にも近いピン/バンクのCC クロック入力と OUTFF 間(MMCM/PLL なし )、(クロック領域近辺)

XC7Z030 5.32 5.85 5.85 5.85 6.55 6.55 N/A N/A ns

XC7Z035 5.27 5.78 5.78 5.78 6.48 6.48 N/A N/A ns

XC7Z045 5.27 5.78 5.78 5.78 6.48 6.48 N/A N/A ns



XQ7Z030 N/A N/A 5.85 5.85 N/A 6.55 6.55 N/A ns

XQ7Z045 N/A N/A 5.78 5.78 N/A 6.48 6.48 6.48 ns


注記:

1. この表には、 1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な IOB および

CLB フリップフロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。

2. 詳細は、『Zynq-7000 SoC パッケージおよびピン配置ガイド』 (UG865: 英語版、日本語版) の「ダイレベルでのバンク番号の概要」を参照してく

ださい。

表 77: PLL の仕様 (続き)

シンボル説明


単位-3E -2E/-2I/

-2LI -1C/-1I -1Q/-1LQ

http://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm







表 79: CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域から離れている)


単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート = Fast、 MMCM/PLL なし )

TICKOFFAR BUFG からも離れたピン/バンクの CC クロック入力と OUTFF間 (MMCM/PLL なし )、 (クロック領域から離れている)

XC7Z030 5.32 5.85 5.85 5.85 6.55 6.55 N/A N/A ns

XC7Z035 5.88 6.46 6.46 6.46 7.23 7.23 N/A N/A ns

XC7Z045 5.88 6.46 6.46 6.46 7.23 7.23 N/A N/A ns



XQ7Z030 N/A N/A 5.85 5.85 N/A 6.55 6.55 N/A ns

XQ7Z045 N/A N/A 6.46 6.46 N/A 7.23 7.23 7.23 ns


注記:



2. 詳細は、『Zynq-7000 SoC パッケージおよびピン配置ガイド』 (UG865: 英語版、日本語版) の「ダイレベルでのバンク番号の概要」を参照してく

ださい。

表 80: CC (クロック兼用) クロック入力から出力までの遅延 (MMCM あり )


単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 MMCM あり )

TICKOFMMCMCC CC クロック入力とOUTFF 間 (MMCM あり )

XC7Z030 0.92 0.92 0.92 0.92 0.92 0.92 N/A N/A ns

XC7Z035 0.97 0.97 0.97 0.97 0.97 0.97 N/A N/A ns

XC7Z045 0.97 0.97 0.97 0.97 0.97 0.97 N/A N/A ns



XQ7Z030 N/A N/A 0.92 0.92 N/A 0.92 0.92 N/A ns

XQ7Z045 N/A N/A 0.97 0.97 N/A 0.97 0.97 0.97 ns


注記:



2. MMCM 出力ジッターはタイミング算出に含まれています。







表 81: CC (クロック兼用) クロック入力から出力までの遅延 (PLL あり )


単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 PLL あり )

TICKOFPLLCC CC クロック入力と OUTFF間 (PLL あり )

XC7Z030 0.81 0.81 0.81 0.81 0.81 0.81 N/A N/A ns

XC7Z035 0.86 0.86 0.86 0.86 0.86 0.86 N/A N/A ns

XC7Z045 0.86 0.86 0.86 0.86 0.86 0.86 N/A N/A ns



XQ7Z030 N/A N/A 0.81 0.81 N/A 0.81 0.81 N/A ns

XQ7Z045 N/A N/A 0.86 0.86 N/A 0.86 0.86 0.86 ns


注記:



2. PLL の出力ジッターはタイミング算出に含まれています。

表 82: BUFIO を使用する場合の Pin-to-Pin、 Clock-to-Out


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

TICKOFCS HR I/O バンクでの I/O クロックの Clock-to-Out 4.93 5.52 6.20 6.20 ns

HP I/O バンクでの I/O クロックの Clock-to-Out 4.85 5.44 6.11 6.11 ns





デバイスの Pin-to-Pin 入力パラメーターのガイドライン

表 83: グローバルクロック入力のセットアップおよびホールド (MMCM/PLL なし、 ZHOLD_DELAY あり、 HR I/O バンク)

シンボル

説明デバイススピードグレード

単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

SSTL15 規格における、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム(1)

T P S F D /TPHFD

全体遅延 (レガシ遅延またはデフォルト遅延) グローバルクロック入力およびIFF(2) (MMCM/PLLなし、ZHOLD_DELAY あり、 HR I/O バンク )

XC7Z030 3.04/–0.34

3.16/–0.34

3.16/–0.34

3.16/–0.34

3.40/–0.34

3.40/–0.34

N/A N/A ns

XC7Z035 3.50/–0.47

3.67/–0.47

3.67/–0.47

3.67/–0.47

3.97/–0.47

3.97/–0.47

N/A N/A ns

XC7Z045 3.50/–0.47

3.67/–0.47

3.67/–0.47

3.67/–0.47

3.97/–0.47

3.97/–0.47

N/A N/A ns

XC7Z100 N/A N/A 3.81/–0.52

3.81/–0.52

N/A 4.13/–0.52

N/A N/A ns

XA7Z030 N/A N/A N/A N/A N/A 3.40/–0.34

3.40/–0.34

N/A ns

XQ7Z030 N/A N/A 3.16/–0.34

3.16/–0.34

N/A 3.40/–0.34

3.40/–0.34

N/A ns

XQ7Z045 N/A N/A 3.67/–0.47

3.67/–0.47

N/A 3.97/–0.47

3.97/–0.47

3.97/–0.47

ns

XQ7Z100 N/A N/A 3.81–0.52

3.81–0.52

N/A 4.13/–0.52

N/A N/A ns

注記:

1. セットアップおよびホールドタイムは、ワーストケースの条件下 (プロセス、電圧、温度) で計測されています。セットアップタイムは、プロセ

スがも低速で温度がも高く、電圧がも低い条件下のグローバルクロック入力信号に対して、ホールドタイムは、プロセスがも高速で温

度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。

2. IFF は入力フリップフロップまたはラッチです。





表 84: CC のクロック入力のセットアップおよびホールド (MMCM あり )


単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

SSTL15 規格における、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム(1)

TPSMMCMCC/TPHMMCMCC

遅延のない CCクロック入力とIFF 間 (MMCMあり )(2)

XC7Z030 2.41/–0.23

2.68/–0.23

2.68/–0.23

2.68/–0.23

2.95/–0.23

2.95/–0.23

N/A N/A ns

XC7Z035 2.73/–0.09

3.00/–0.09

3.00/–0.09

3.00/–0.09

3.32/–0.09

3.32/–0.09

N/A N/A ns

XC7Z045 2.73/–0.09

3.00/–0.09

3.00/–0.09

3.00/–0.09

3.32/–0.09

3.32/–0.09

N/A N/A ns

XC7Z100 N/A N/A 3.00/–0.10

3.00/–0.09

N/A 3.32/–0.10

N/A N/A ns

XA7Z030 N/A N/A N/A N/A N/A 2.95/–0.23

2.95/–0.23

N/A ns

XQ7Z030 N/A N/A 2.68/–0.23

2.68/–0.23

N/A 2.95/–0.23

2.95/–0.23

N/A ns

XQ7Z045 N/A N/A 3.00/–0.09

3.00/–0.09

N/A 3.32/–0.09

3.32/–0.09

3.32/–0.09

ns

XQ7Z100 N/A N/A 3.00/–0.10

3.00/–0.09

N/A 3.32/–0.10

N/A N/A ns

注記:





3. 各信号規格の使用によって発生するデューティサイクルのずれは、 IBIS を使用して確認してください。





表 85: CC のクロック入力のセットアップおよびホールド (PLL あり )


単位-3E -2E -2I -2LI -1C -1I -1Q -1LQ

SSTL15 規格における、 CC のクロック入力信号に対する入力セットアップおよびホールドタイム(1)

TPSPLLCC/TPHPLLCC

遅延のない CC クロック入力とIFF(2) 間 (PLL あり )

XC7Z030 2.71/–0.34

3.02/–0.34

3.02/–0.34

3.02/–0.34

3.29/–0.34

3.29/–0.34

N/A N/A ns

XC7Z035 2.91/–0.20

3.24/–0.20

3.24/–0.20

3.24/–0.20

3.53/–0.20

3.53/–0.20

N/A N/A ns

XC7Z045 2.91/–0.20

3.24/–0.20

3.24/–0.20

3.24/–0.20

3.53/–0.20

3.53/–0.20

N/A N/A ns

XC7Z100 N/A N/A 3.24/–0.21

3.24/–0.21

N/A 3.53/–0.21

N/A N/A ns

XA7Z030 N/A N/A N/A N/A N/A 3.29/–0.34

3.29/–0.34

N/A ns

XQ7Z030 N/A N/A 3.02/–0.34

3.02/–0.34

N/A 3.29/–0.34

3.29/–0.34

N/A ns

XQ7Z045 N/A N/A 3.24/–0.20

3.24/–0.20

N/A 3.53/–0.20

3.53/–0.20

3.53/–0.20

ns

XQ7Z100 N/A N/A 3.24/–0.21

3.24/–0.21

N/A 3.53/–0.21

N/A N/A ns

注記:





3. 各信号規格の使用によって発生するデューティサイクルのずれは、 IBIS を使用して確認してください。

表 86: BUFIO を使用する場合の転送クロック入力ピンに対するデータ入力セットアップおよびホールドタイム


単位-3E -2E/-2I-2LI -1C/-1I -1Q/-1LQ

SSTL15 規格における、 BUFIO を使用する場合の転送クロック入力ピンに対する入力セットアップおよびホールドタイム

TPSCS/TPHCS HR I/O バンクの I/O クロックのセットアップ/ホールド -0.36/1.36 –0.36/1.50 –0.36/1.70 –0.36/1.70 ns

HP I/O バンクの I/O クロックのセットアップ/ホールド -0.34/1.39 –0.34/1.53 –0.34/1.73 –0.34/1.73 ns

表 87: サンプルウィンドウ


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

TSAMP レシーバーピンでのサンプリングエラー (1) 0.51 0.56 0.61 0.61 ns

TSAMP_BUFIO BUFIO を使用する場合のレシーバーピンでのサンプリングエラー (2)

0.30 0.35 0.40 0.40 ns

注記:

1. このパラメーターは、さまざまな電圧、温度、プロセスでの PL DDR 入力レジスタの総サンプリングエラー数を示します。特性評価では、MMCMを使用して DDR 入力レジスタの動作エッジをキャプチャしています。計測には、次が含まれます。

- CLK0 MMCM ジッター - MMCM 精度 (位相オフセット )- MMCM 位相シフト精度

ただし、パッケージまたはクロックツリースキューは含まれません。

2. このパラメーターは、さまざまな電圧、温度、プロセスでの PL DDR 入力レジスタの総サンプリングエラー数を示します。特性評価では、BUFIOクロックネットワークおよび IDELAY を使用して DDR 入力レジスタの動作エッジをキャプチャしています。ただし、パッケージまたはクロッ

クツリースキューは含まれません。





その他のパッケージパラメーターのガイドライン

ここでは、PL のクロックトランスミッターおよびレシーバーにおけるデータ有効ウィンドウのタイミング算出に必要な値を示します。

表 88: パッケージスキュー

シンボル説明デバイスパッケージ値単位

TPKGSKEW パッケージスキュー (1) XC7Z030 SBG485 113 ps

FBG484 113 ps

FBG676 113 ps

FFG676 136 ps

XC7Z035 FBG676 159 ps

FFG676 158 ps

FFG900 191 ps

XC7Z045 FBG676 159 ps

FFG676 158 ps

FFG900 191 ps

XC7Z100 FFG900 161 ps

FFG1156 165 ps

XA7Z030 FBV484 113 ps

XQ7Z030 RB484 113 ps

RF676 136 ps

XQ7Z045RF676/RFG676 158 ps

RF900 191 ps

XQ7Z100 RF900 161 ps

RF1156 165 ps

注記:

1. これらの値はパッケージにある任意の 2 つの SelectIO リソース間のワーストケーススキューで、ダイパッドからボールの短遅延と長遅延の

差を示します。

2. これらのデバイスとパッケージの組み合わせに関するパッケージ遅延情報もあり、この情報を使用してパッケージのスキューを低減できます。





GTX トランシーバーの仕様

GTX トランシーバーの DC 入力および出力レベル

表 89 に、Zynq-7000 デバイスの GTX トランシーバーの DC 仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

表 89: GTX トランシーバーの DC 仕様


DVPPOUTPeak-to-Peak 差動出力電圧(1) トランスミッターの出力範囲は

大値に設定

1000 – – mV

VCMOUTDC DC 出力同相電圧式に基づく VMGTAVTT – DVPPOUT/4 mV

ROUT 差動出力抵抗 – 100 – Ω

TOSKEWトランスミッター差動出力間 (TXP および TXN) の内部ペアスキュー

– 2 12 ps

DVPPIN

Peak-to-Peak 差動入力電圧 (外部 AC カップリング)

>10.3125Gb/s 150 – 1250 mV

6.6Gb/s ～ 10.3125Gb/s 150 – 1250 mV

≤ 6.6Gb/s 150 – 2000 mV

VINシングルエンド入力電圧(2) VMGTAVTT = 1.2V (DC カップリ

ング)-200 – VMGTAVT

T

mV

VCMIN入力同相電圧 VMGTAVTT = 1.2V (DC カップリ

ング)– 2/3 VMGTAVTT – mV

RIN 差動入力抵抗 – 100 – Ω

CEXT 外部 AC カップリングのキャパシタの推奨値(3) – 100 – nF

注記:

1. 出力幅およびプリエンファシスレベルは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) で説明し

ている属性を使用してプログラムでき、その結果はこの表に示す値よりも小さくできる可能性があります。

2. グランドを基準電位とするピンで計測された電圧です。

3. 特定のプロトコルおよび規格に準拠するため、必要に応じてこれらの範囲外の値を使用する場合があります。


図 20: シングルエンドの電圧幅


図 21: 差動出力の電圧幅

0

+V P

N

ds191_16_090514

Single-EndedPeak-to-Peak Voltage

0

+V

–V P–Nds191_17_090514

DifferentialPeak-to-Peak

Voltage









注記 : 図 21 に示す差動出力の電圧幅は、シングルエンド出力の電圧幅の 2 倍です。

表 90 に、GTX トランシーバークロック入力の DC 仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

GTX トランシーバーのスイッチ特性

詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。パフォーマンス仕様は、表 91 と表 92 に記載されています。

表 90: GTX トランシーバーのクロック入力の DC 仕様

シンボル DC パラメーター最小標準最大単位

VIDIFF Peak-to-Peak 差動入力電圧 250 – 2000 mV

RIN 差動入力抵抗 – 100 – Ω

CEXT 外部 AC カップリングのキャパシタ要件 – 100 – nF

表 91: XC7Z030、 XA7Z030、 XC7Z035、 XC7Z045、 XC7Z100 デバイスの GTX トランシーバーのパフォーマンス (パッケージ別)

シンボル説明出力分周

値

スピードグレード (1)

単位-3E -2E/-2I/-2LI -1C/1I(2)

パッケージタイプ

FF FB/SB FF FB/SB FF FB/SB

FGTXMAX(3) GTX トランシーバーの大データレート 12.5 6.6 10.3125 6.6 8.0 6.6 Gb/s

FGTXMIN(3) GTX トランシーバーの小データレート 0.500 0.500 0.500 0.500 0.500 0.500 Gb/s

FGTXCRANGE CPLL ラインレート範囲

1 3.2 ～ 6.6 Gb/s

2 1.6 ～ 3.3 Gb/s

4 0.8 ～ 1.65 Gb/s

8 0.5 ～ 0.825 Gb/s

16 N/A Gb/s

FGTXQRANGE1 QPLL ラインレート範囲 1

1 5.93 ～ 8.0

5.93 ～ 6.6

5.93 ～ 8.0

5.93 ～ 6.6

5.93 ～ 8.0

5.93 ～ 6.6

Gb/s

2 2.965 ～ 4.0 2.965 ～ 4.0 2.965 ～ 4.0 Gb/s

4 1.4825 ～ 2.0 1.4825 ～ 2.0 1.4825 ～ 2.0 Gb/s

8 0.74125 ～ 1.0 0.74125 ～ 1.0 0.74125 ～ 1.0 Gb/s

16 N/A N/A N/A Gb/s

FGTXQRANGE2 QPLL ラインレート範囲 2(4)

1 9.8 ～12.5

N/A 9.8 ～10.3125

N/A N/A Gb/s

2 4.9 ～ 6.25 4.9 ～ 5.15625 N/A Gb/s

4 2.45 ～ 3.125 2.45 ～ 2.578125 N/A Gb/s

8 1.225 ～ 1.5625 1.225 ～ 1.2890625 N/A Gb/s

16 0.6125 ～ 0.78125 0.6125 ～ 0.64453125

N/A Gb/s

FGCPLLRANGE GTX トランシーバーの CPLL 周波数範囲 1.6 ～ 3.3 1.6 ～ 3.3 1.6 ～ 3.3 GHz

FGQPLLRANGE1 GTX トランシーバーの QPLL 周波数範囲 1 5.93 ～ 8.0 5.93 ～ 8.0 5.93 ～ 8.0 GHz

FGQPLLRANGE2 GTX トランシーバーの QPLL 周波数範囲 2 9.8 ～ 12.5 9.8 ～ 10.3125 N/A GHz

注記:

1. デバイス別のスピードグレードは表 18 を参照してください。

2. -1 スピードグレードの場合、 5.0Gb/s を超える動作には 4 バイトの内部データ幅が必要です。

3. 8.0Gb/s ～ 9.8Gb/s のデータレートはサポートされていません。

4. QPLL ラインレート範囲 2 では、分周器 N が 66 に設定されている場合の大ラインレートは 10.3125Gb/s です。









表 92: XQ7Z030、 XQ7Z045、 XQ7Z100 デバイスの GTX トランシーバーのパフォーマンス (パッケージ別)

シンボル説明出力分周値


単位-2I -1I(2) -1Q/-1LQ(2)

パッケージタイプ

RF RB RF RB RF RB

FGTXMAX(3) GTX トランシーバーの大データレート 10.3125 6.6 8.0 6.6 8.0 6.6 Gb/s

FGTXMIN(3) GTX トランシーバーの小データレート 0.500 0.500 0.500 0.500 0.500 0.500 Gb/s

FGTXCRANGE CPLL ラインレート範囲

1 3.2 ～ 6.6 Gb/s

2 1.6 ～ 3.3 Gb/s

4 0.8 ～ 1.65 Gb/s

8 0.5 ～ 0.825 Gb/s

16 N/A Gb/s

FGTXQRANGE1 QPLL ラインレート範囲 1

1 5.93 ～ 8.0 5.93 ～ 6.6 5.93 ～ 8.0

5.93 ～ 6.6

5.93 ～ 8.0

5.93 ～ 6.6

Gb/s

2 2.965 ～ 4.0 2.965 ～ 4.0 2.965 ～ 4.0 Gb/s

4 1.4825 ～ 2.0 1.4825 ～ 2.0 1.4825 ～ 2.0 Gb/s

8 0.74125 ～ 1.0 0.74125 ～ 1.0 0.74125 ～ 1.0 Gb/s

16 N/A N/A N/A Gb/s

FGTXQRANGE2 QPLL ラインレート範囲 2(4)

1 9.8 ～ 10.3125

N/A N/A N/A Gb/s

2 4.9 ～ 5.15625 N/A N/A Gb/s

4 2.45 ～ 2.578125 N/A N/A Gb/s

8 1.225 ～ 1.2890625 N/A N/A Gb/s

16 0.6125 ～ 0.64453125 N/A N/A Gb/s

FGCPLLRANGE GTX トランシーバーの CPLL 周波数範囲 1.6 ～ 3.3 1.6 ～ 3.3 1.6 ～ 3.3 GHz

FGQPLLRANGE1 GTX トランシーバーの QPLL 周波数範囲 1 5.93 ～ 8.0 5.93 ～ 8.0 5.93 ～ 8.0 GHz

FGQPLLRANGE2 GTX トランシーバーの QPLL 周波数範囲 2 9.8 ～ 10.3125 N/A N/A GHz

注記:

1. -1 スピードグレードの場合、 5.0Gb/s を超える動作には 4 バイトの内部データ幅が必要です。

2. 8.0Gb/s ～ 9.8Gb/s のデータレートはサポートされていません。

3. QPLL ラインレート範囲 2 では、分周器 N が 66 に設定されている場合の大ラインレートは 10.3125Gb/s です。

表 93: GTX トランシーバーのダイナミックリコンフィギュレーションポート (DRP) のスイッチ特性

シンボル説明


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-

1LQ

FGTXDRPCLK GTXDRPCLK 大周波数 175.01 175.01 156.25 156.25 MHz





表 94: GTX トランシーバーの基準クロックのスイッチ特性

シンボル説明条件すべてのスピードグレード

単位最小標準最大

FGCLK 基準クロックの周波数範囲-3E スピードグレード 60 – 700 MHz

その他の全スピードグレード 60 – 670 MHz

TRCLK 基準クロックの立ち上がり時間 20% – 80% – 200 – ps

TFCLK 基準クロックの立ち下がり時間 80% – 20% – 200 – ps

TDCREF 基準クロックのデューティサイクルトランシーバーの PLL のみ 40 50 60 %


図 22: 基準クロックのタイミングパラメーター

表 95: GTX トランシーバー PLL/ロックタイムの適用

シンボル説明条件すべてのスピードグレード

単位最小標準最大

TLOCK PLL が初にロックするまでの時間 – – 1 ms

TDLOCK

DFE (判定帰還型イコライザー) に必要なクロックリカバリの位相取得および適用時間

PLL が基準クロックにロックされた後、クロックデータリカバリ (CDR) が入力のデータにロックされるのに必要な時間

– 50,000 37 x106 UI

DFE が無効の場合、低消費電力モード(LPM) に必要なクロックリカバリの位相取得および適用時間

– 50,000 2.3 x106 UI

ds191_18_010213

80%

20%TFCLK

TRCLK





表 96: GTX トランシーバーのユーザークロックのスイッチ特性(1)(2)

シンボル説明

データ幅の条件スピードグレード (3)(4)

単位内部ロジック

インターコネクトロジック

-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

FTXOUT TXOUTCLK 大周波数 412.500 412.500 312.500 312.500 MHz

FRXOUT RXOUTCLK 大周波数 412.500 412.500 312.500 312.500 MHz

FTXIN TXUSRCLK 大周波数16 ビット

16 ビットおよび 32 ビット

412.500 412.500 312.500 312.500 MHz

32 ビット 32 ビット 390.625 322.266 250.000 250.000 MHz

FRXIN RXUSRCLK 大周波数16 ビット

16 ビットおよび 32 ビット

412.500 412.500 312.500 312.500 MHz

32 ビット 32 ビット 390.625 322.266 250.000 250.000 MHz

FTXIN2 TXUSRCLK2 大周波数

16 ビット 16 ビット 412.500 412.500 312.500 312.500 MHz

16 および 32ビット

32 ビット 390.625 322.266 250.000 250.000 MHz

64 ビット 64 ビット 195.313 161.133 125.000 125.000 MHz

FRXIN2 RXUSRCLK2 大周波数

16 ビット 16 ビット 412.500 412.500 312.500 312.500 MHz

16 および 32ビット

32 ビット 390.625 322.266 250.000 250.000 MHz

64 ビット 64 ビット 195.313 161.133 125.000 125.000 MHz

注記:

1. クロックは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の方法でインプリメントする必

要があります。

2. これらの周波数は、すべてのトランシーバーコンフィギュレーションでサポートされているわけではありません。

3. スピードグレード -3 および -2 の場合、 16 ビットデータパスは 6.6Gb/s よりも低速な動作でしか使用できません。

4. スピードグレード -1 の場合、 16 ビットデータパスは 5.0Gb/s よりも低速な動作でしか使用できません。

表 97: GTX トランシーバーのトランスミッターのスイッチ特性

シンボル説明条件最小標準最大単位

FGTXTX シリアルデータレート範囲 0.500 – FGTXMAX Gb/s

TRTX TX 立ち上がり時間 20% – 80% – 40 – ps

TFTX TX 立ち下がり時間 80% - 20% – 40 – ps

TLLSKEW TX Lane-to-Lane スキュー (1) – – 500 ps

VTXOOBVDPP 電気的アイドルの振幅 – – 15 mV

TTXOOBTRANSITION 電気的アイドルの送信時間 – – 140 ns

TJ12.5 総ジッター (2)(4)12.5Gb/s

– – 0.28 UI

DJ12.5 確定的なジッター (2)(4) – – 0.17 UI

TJ11.18 総ジッター (2)(4)11.18Gb/s

– – 0.28 UI

DJ11.18 確定的なジッター (2)(4) – – 0.17 UI

TJ10.3125 総ジッター (2)(4)10.3125Gb/s

– – 0.28 UI

DJ10.3125 確定的なジッター (2)(4) – – 0.17 UI

TJ9.953 総ジッター (2)(4)9.953Gb/s

– – 0.28 UI

DJ9.953 確定的なジッター (2)(4) – – 0.17 UI

TJ9.8 総ジッター (2)(4)9.8Gb/s

– – 0.28 UI

DJ9.8 確定的なジッター (2)(4) – – 0.17 UI








– – 0.33 UI

DJ8.0 確定的なジッター (2)(4) – – 0.17 UI

TJ6.6_QPLL 総ジッター (2)(4)6.6Gb/s

– – 0.28 UI

DJ6.6_QPLL 確定的なジッター (2)(4) – – 0.17 UI

TJ6.6_CPLL 総ジッター (3)(4)6.6Gb/s

– – 0.30 UI

DJ6.6_CPLL 確定的なジッター (3)(4) – – 0.15 UI


– – 0.33 UI

DJ5.0 確定的なジッター (3)(4) – – 0.15 UI

TJ4.25 総ジッター (3)(4)4.25 Gb/s

– – 0.33 UI

DJ4.25 確定的なジッター (3)(4) – – 0.14 UI

TJ3.75 総ジッター (3)(4)3.75Gb/s

– – 0.34 UI

DJ3.75 確定的なジッター (3)(4) – – 0.16 UI

TJ3.2 総ジッター (3)(4)3.20Gb/s(5)

– – 0.2 UI

DJ3.2 確定的なジッター (3)(4) – – 0.1 UI

TJ3.2L 総ジッター (3)(4)3.20Gb/s(6)

– – 0.35 UI

DJ3.2L 確定的なジッター (3)(4) – – 0.16 UI

TJ2.5 総ジッター (3)(4)2.5Gb/s(7)

– – 0.20 UI

DJ2.5 確定的なジッター (3)(4) – – 0.08 UI

TJ1.25 総ジッター (3)(4)1.25Gb/s(8)

– – 0.15 UI

DJ1.25 確定的なジッター (3)(4) – – 0.06 UI

TJ500 総ジッター (3)(4)500 Mb/s

– – 0.1 UI

DJ500 確定的なジッター (3)(4) – – 0.03 UI

注記:

1. 大 12 個の連続したトランスミッター (3 つの GTX クワッドにあるトランシーバーすべて) を有効にして TX 位相アライメントを設定し、同じ

REFCLK 入力を使用した場合の値です。

2. QPLL_FBDIV = 40 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

3. CPLL_FBDIV = 2 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

4. すべてのジッター値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいています。

5. CPLL 周波数 3.2GHz、 TXOUT_DIV = 2 を使用した場合の値です。




表 97: GTX トランシーバーのトランスミッターのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位





表 98: GTX トランシーバーのレシーバーのスイッチ特性


FGTXRX シリアルデータレート 0.500 – FGTXMAX Gb/s

TRXELECIDLE RXELECIDLE がデータ損失または復元に応答するための時間 – 10 – ns

RXOOBVDPP OOB 検出しきい値 Peak-to-Peak 60 – 150 mV

RXSSTレシーバースペクトラム拡散のトラッキング(1) 33KHz で変調

-5000 – 0 ppm

RXRL ランレングス (CID) – – 512 UI

RXPPMTOL

データ /REFCLK PPM オフセット耐性

ビットレート ≤ 6.6Gb/s -1250 – 1250 ppm

ビットレート > 6.6Gb/s および ≤ 8.0Gb/s

-700 – 700 ppm

ビットレート > 8.0Gb/s –200 – 200 ppm

SJ ジッター耐性(2)

JT_SJ12.5 正弦波ジッター (QPLL)(3) 12.5Gb/s 0.3 – – UI






JT_SJ6.6_QPLL 正弦波ジッター (QPLL)(3) 6.6Gb/s 0.48 – – UI

JT_SJ6.6_CPLL 正弦波ジッター (CPLL)(3) 6.6Gb/s 0.44 – – UI

JT_SJ5.0 正弦波ジッター (CPLL)(3) 5.0Gb/s 0.44 – – UI



JT_SJ3.2 正弦波ジッター (CPLL)(3) 3.2Gb/s(4) 0.45 – – UI

JT_SJ3.2L 正弦波ジッター (CPLL)(3) 3.2Gb/s(5) 0.45 – – UI



JT_SJ500 正弦波ジッター (CPLL)(3) 500Mb/s 0.4 – – UI

負荷がある場合の SJ ジッター耐性(2)

JT_TJSE3.2 負荷がある場合の総ジッター (8)3.2Gb/s 0.70 – – UI

6.6Gb/s 0.70 – – UI

JT_SJSE3.2負荷がある場合の正弦波ジッター (8)

3.2Gb/s 0.1 – – UI

6.6Gb/s 0.1 – – UI

注記:

1. RXOUT_DIV = 1、 2、および 4 を使用する場合の値です。

2. すべてのジッター値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいています。

3. 挿入した正弦波ジッターの周波数は 10MHz です。

4. CPLL 周波数 3.2GHz、 RXOUT_DIV = 2 を使用した場合の値です。




8. RX を使用し、 LPM または DFE モードの場合の複合ジッターです。





GTX トランシーバープロトコルのジッター特性

表 99 ～表 104 に、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の、プロトコル特定の特性を適に使用するために推奨する設定値を示します。

表 99: ギガビットイーサネットプロトコルの特性

説明ラインレート (Mb/s) 最小最大単位

ギガビットイーサネットトランスミッターのジッター生成

トランスミッターの総ジッター (T_TJ) 1250 – 0.24 UI

ギガビットイーサネットレシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値 1250 0.749 – UI

表 100: XAUI プロトコルの特性


XAUI トランスミッターのジッター生成

トランスミッターの総ジッター (T_TJ) 3125 – 0.35 UI

XAUI レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値 3125 0.65 – UI

表 101: PCI Express プロトコルの特性(1)

規格説明ラインレート (Mb/s) 最小最大単位

PCI Express トランスミッターのジッター生成

PCI Express Gen 1 トランスミッターの総ジッター 2500 – 0.25 UI

PCI Express Gen 2 トランスミッターの総ジッター 5000 – 0.25 UI

PCI Express Gen 3トランスミッターの総ジッター (相関関係なし )

8000– 31.25 ps

トランスミッターの確定的なジッター (相関関係なし ) – 12 ps

PCI Express レシーバーの高周波ジッター許容値

PCI Express Gen 1 レシーバーの総ジッター許容値 2500 0.65 – UI

PCI Express Gen 2(2) レシーバーに内在するタイミングエラー5000

0.40 – UI

レシーバーに内在する確定的なタイミングエラー 0.30 – UI

PCI Express Gen 3 レシーバーの正弦波ジッター許容値

0.03MHz ～ 1.0MHz

8000

1.00 – UI

1.0MHz ～ 10MHz 注記 3 – UI

10MHz ～ 100MHz 0.10 – UI

注記:

1. Card Electromechanical (CEM) に基づいてテストされています。

2. 一般的な REFCLK を使用した場合の値です。

3. 1MHz ～ 10MHz では、正弦波ジッターの小ロールオフ (20dB/decade の傾き) です。







表 102: CEI-6G および CEI-11G プロトコルの特性

説明ラインレート (Mb/s) インターフェイス最小最大単位

CEI-6G トランスミッターのジッター生成

トランスミッターの総ジッター (1) 4976 ～ 6375CEI-6G-SR – 0.3 UI

CEI-6G-LR – 0.3 UI

CEI-6G レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値(1) 4976 ～ 6375CEI-6G-SR 0.6 – UI

CEI-6G-LR 0.95 – UI

CEI-11G トランスミッターのジッター生成

トランスミッターの総ジッター (2) 9950 ～ 11100CEI-11G-SR – 0.3 UI

CEI-11G-LR/MR – 0.3 UI

CEI-11G レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値(2) 9950 ～ 11100

CEI-11G-SR 0.65 – UI

CEI-11G-MR 0.65 – UI

CEI-11G-LR 0.825 – UI

注記:

1. 390.625MHz の基準クロックを使用し、も一般的な 6250Mb/s のラインレートでテストされています。

2. 155.46875MHz の基準クロックを使用する 9950Mb/s のラインレート、および 173.4375MHz の基準クロックを使用する 11100Mb/s のライン

レートでテストされています。

表 103: SFP+ プロトコルの特性


SFP+ トランスミッターのジッター生成

トランスミッターの総ジッター

9830.40(1)

– 0.28 UI

9953.00

10312.50

10518.75

11100.00

SFP+ レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値

9830.40(1)

0.7 – UI

9953.00

10312.50

10518.75

11100.00

注記:

1. SFP+ を介した CPRI アプリケーションで使用されるラインレートです。





PCI Express デザイン用統合インターフェイスブロックのスイッチ特性

PCI Express デザインのソリューションに関する資料および詳細は、 http://japan.xilinx.com/technology/protocols/pciexpress.htm から入手できます。

表 104: CPRI プロトコルの特性


CPRI トランスミッターのジッター生成

トランスミッターの総ジッター

614.4 – 0.35 UI

1228.8 – 0.35 UI

2457.6 – 0.35 UI

3072.0 – 0.35 UI

4915.2 – 0.3 UI

6144.0 – 0.3 UI

9830.4 – 注記 1 UI

CPRI レシーバーの周波数ジッター許容値

レシーバーの総ジッター許容値

614.4 0.65 – UI

1228.8 0.65 – UI

2457.6 0.65 – UI

3072.0 0.65 – UI

4915.2 0.95 – UI

6144.0 0.95 – UI

9830.4 注記 1 – UI

注記:

1. SFP+ 仕様に基づいてテストされています (表 103 参照)。

表 105: PCI Express デザインの最大パフォーマンス


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/-1LQ

FPIPECLK パイプクロックの大周波数 250 250 250 250 MHz

FUSERCLK ユーザークロックの大周波数 500 500 250 250 MHz

FUSERCLK2 ユーザークロック 2 の大周波数 250 250 250 250 MHz

FDRPCLK DRP クロックの大周波数 250 250 250 250 MHz

注記:

1. PCI Express x8 Gen 2 動作は -2 および -3 スピードグレードでのみサポートされています。サポートされる特定のコアコンフィギュレーション

の詳細は、『7 Series FPGAs Integrated Block for PCI Express 製品ガイド』 (PG054: 英語版、日本語版) を参照してください。

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=pg054-7series-pcie.pdf


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=j_pg054-7series-pcie.pdf




XADC の仕様表 106: XADC の仕様

パラメーターシンボルコメント /条件最小標準最大単位

VCCADC = 1.8V ± 5%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 26MHz、 –55°C ≤ Tj ≤ 125°C、標準値 Tj = +40°C

ADC の精度(1)

精度 12 – – ビット

積分非直線性(2) INL –40°C ≤ Tj ≤ 100°C – – ±2 LSB

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C – – ±3 LSB

差動非直線性 DNL コードの欠落なし、単調であることを保証 – – ±1 LSB

オフセットエラー単極 –40°C ≤ Tj ≤ 100°C – – ±8 LSB

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C – – ±12 LSB

双極 -55°C ≤ Tj ≤ 125°C – – ±4 LSB

ゲインエラー – – ±0.5 %

オフセットの一致 – – 4 LSB

ゲインの一致 – – 0.3 %

サンプルレート – – 1 MS/s

信号対ノイズ比(2) SNR FSAMPLE = 500KS/s、 FIN = 20KHz 60 – – dB

RMS コードノイズ外部基準電圧 1.25V – – 2 LSB

オンチップ基準電圧 – 3 – LSB

高調波の総ひずみ(2) THD FSAMPLE = 500KS/s、 FIN = 20KHz 70 – – dB

アナログ入力(3)

ADC 入力範囲単極動作 0 – 1 V

双極動作 -0.5 – +0.5 V

単極同相範囲 (FS 入力) 0 – +0.5 V

双極同相範囲 (FS 入力) +0.5 – +0.6 V

外部チャネル入力の範囲 ( 大) これらの範囲内に設定されたアナログチャネルは隣接するチャネルの計測値に影響を与えない

-0.1 – VCCAD

C

V

補助チャネルのフル精度帯域幅 FRBW 250 – – KHz

オンチップセンサー

温度センサー誤差 –40°C ≤ Tj ≤ 100°C – – ±4 °C

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C – – ±6 °C

電源センサー誤差 –40°C ≤ Tj ≤ 100°C – – ±1 %

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C – – ±2 %

変換レート (4)

変換時間 - 継続 tCONV ADCCLK サイクル数 26 – 32 サイクル

変換時間 - イベント tCONV CLK サイクル数 – – 21 サイクル

DRP Clock Frequency DCLK DRP クロック周波数 8 – 250 MHz

ADC クロック周波数 ADCCLK DCLK からの派生クロック 1 – 26 MHz

DCLK デューティサイクル 40 – 60 %





コンフィギュレーションのスイッチ特性

XADC の基準電圧(5)

外部基準電圧 VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

オンチップ基準電圧グランド VREFP ピンから AGND、 –40°C ≤ Tj ≤ 100°C

1.2375 1.25 1.2625 V

グランド VREFP ピンから AGND、 –55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C

1.225 1.25 1.275 V

注記:

1. オフセットエラーおよびゲインエラーは、 XADC の自動ゲインキャリブレーション機能を有効にすると解除されます。この機能が有効な場合に

指定されている値です。

2. ビッストリームオプションの XADCEnhancedLinearity が ON の場合に対してのみ指定されている値です。

3. 詳細は、『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480:英語版、日本語版) の第 2 章「アナログ-デジタルコンバーター (ADC)」を参照してください。

4. 詳細は、『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480:英語版、日本語版) の第 5 章「XADC のタイミング」を参照してください。

5. 基準電圧が VREFP = 1.25V および VREFN = 0V の標準電圧以外の場合、理想的な伝達関数からのずれが生じます。また、内部センサーの温度や電

源などの計測値にも影響を与えます。外付けレシオメトリックタイプのアプリケーションでは、電源電圧および基準電圧の変動は ±4% まで許容

されます。

表 107: コンフィギュレーションのスイッチ特性

シンボル説明


単位-3E -2E/-2I/-2LI -1C/-1I -1Q/

-1LQ

電源投入タイミング特性

TPL(1) プログラムレイテンシ 5.00 5.00 5.00 5.00 ms、大

TPOR パワーオンリセット (立ち上がり時間 50ms) 10/50 10/50 10/50 10/50 ms、小/ 大

パワーオンリセット (1ms の立ち上がり時間)、パワーオンリセットの無効化機能は無効(devcfg.CTRL.PCFG_POR_CNT_4K = 0)(2)

10/35 10/35 10/35 10/35 ms、小/ 大

パワーオンリセット (1ms の立ち上がり時間)、パワーオンリセットの無効化機能は有効(devcfg.CTRL.PCFG_POR_CNT_4K = 1)(2)

2/8 2/8 2/8 2/8 ms、小/ 大

TPROGRAM プログラムパルス幅 250.00 250.00 250.00 250.00 ns、小

バウンダリスキャンポートのタイミング仕様

TTAPTCK/TTCKTAP

TMS および TDI のセットアップ/ホールド 3.00/2.00 3.00/2.00 3.00/2.00 3.00/2.00 ns、小

TTCKTDO TCK 立ち下がりエッジから TDO 出力 7.00 7.00 7.00 7.00 ns、大

FTCK TCK の周波数 66.00 66.00 66.00 66.00 MHz、大

内部コンフィギュレーションアクセスポート

FICAPCK 内部コンフィギュレーションアクセスポート(ICAPE2)

100.00 100.00 100.00 100.00 MHz、大

デバイス DNA アクセスポート

FDNACK DNA アクセスポート (DNA_PORT) 100.00 100.00 100.00 100.00 MHz、大

注記:

1. コンフィギュレーションでより長い遅延をサポートするには、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470: 英語版、

日本語版) に記載のデザインソリューションを使用してください。

2. 非セキュアブートのみです。 PL の電源を切断して再投入する前に、 PS は電源投入済みかつ安定している状態で計測されたものです。

表 106: XADC の仕様 (続き)

パラメーターシンボルコメント /条件最小標準最大単位

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug470_7Series_Config.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug480_7Series_XADC.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug470_7Series_Config.pdf





eFUSE プログラム条件

表 108 に、eFUSE 特有のプログラム条件を示します。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470:英語版、日本語版) を参照してください。

改訂履歴

次の表に、この文書の改訂履歴を示します。

表 108: eFUSE プログラム条件(1)


IPLFS PL の VCCAUX 電源電流 – – 115 mA

IPSFS PS の VCCPAUX 電源電流 – – 115 mA

t j 温度範囲 15 – 125 °C

注記:

1. eFUSE プログラム中は Zynq-7000 デバイスをコンフィギュレーションしないでください。

日付バージョン説明

2012 年 8 月 23 日 1.0 初版

2012 年 8 月 31 日 1.1 表 2 の Tj を更新して注記 3 を追加。表 3 の RIN_TERM を更新。表 9 の規格を更新。「PS パフォーマンス特性」の説明を更新。表 19 の値を更新。表 36 に注記 4 を追加。表 38 に注記を追加。表 43 の FMSPICLK を更新。

2013 年 3 月 14 日 1.2 ISE 14.5 および Vivado 2013.1 のそれぞれについて v1.06 (-3、-2、および -1) のスピード仕様に基づいて「AC スイッチ特性」を更新。表 17 および表 18 を、 -2 および -1 スピードグレードの XC7Z045 の Production リリースを含むように更新。

文書全体に XC7Z100 デバイスを追加。

「概要」の記述を更新。表 2 に注記 2 を追加。表 1 および表 2 の VPIN を更新。表 3 で、「CPIN(2)」の PS 仕様を変更、 IRPD に関する注記 3 を削除。表 6 を更新。表 9 の LVTTL、注記 2 と 3 を削除し、 SSTL135 を追加。表 10 を追加。

「PS のスイッチ特性」の図および表を更新 (テスト条件に関する追記の追加を含む)。表 19 ～表 21 の更新。 AXI インターコネクトセクションの削除。

表 73 の注記 1 を更新。表 88 の注記 1 および注記 2 を更新。表 91 で、 -1 スピードグレード(FF パッケージ) の FGTXMAX 値を 6.6Gb/s から 8.0Gb/s に変更。

表 106 のオフセットエラー、ゲインエラー列の更新。表 107 に「内部コンフィギュレーションアクセスポート」を追加。

2013 年 3 月 27 日 1.3 表 7 で XC7Z030 の ICCINTMIN 値の更新。表 17 および表 18 を、 -2 および -1 スピードグレードの XC7Z030 の Production リリースを含むように更新。表 53 で、表のタイトルおよびLPDDR2 の値を更新、注記 3 を削除。表 54 で、表のタイトルを更新、注記 4 を削除。

2013 年 4 月 24 日 1.4 表 17 および表 18 を、スピードグレード -3 の XC7Z030 および XC7Z045 の Production グレードリリースを含むように更新。「PS パワーオンリセット」セクションを削除。「PS—PLの電源シーケンス」セクションを更新。表 36 に新しいデータを追加して負荷の条件を明確化。

表 1 の VIN (I/O 入力電圧) の値を表 4 および表 5 と一致するように更新し、注記 4 と以前の注記 5 を 1 つにして新たに注記 6 を追加。表 2 の VIN の説明を更新、注記 10 を追加、注記3 を更新。表 4 および表 5 の初の 3 行を更新。表 1、表 4、表 5 の記載と一致するよう表 11の PCI33_3 小電圧を更新。表 14 および表 15 に注記 1 を追加。表 20 に注記 2 を追加。データシート全体 (表 67、表 68、表 83) から「ホールドタイムが 0 とは、ホールドタイムがないか負であることを意味する」という注記を削除。表 96 の USRCLK データを更新し、わかりやすく記載。

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf






2013 年 6 月 26 日 1.5 ISE 14.6 および Vivado 2013.2 のそれぞれについて v1.07 (-3、-2、および -1) のスピード仕様に基づいて「AC スイッチ特性」を更新。表 17 および表 18 で、 XC7Z100 を Production ステータス、スピードグレード -1 および -2 も更新。

表 1 の IDCIN の値をフローティング、 VMGTAVTT、 GND 別に記載し、 IDCOUT の値はフローティングと VMGTAVTT に分けて記載。表 2 に注記 6 を追加。表 6 および表 7 に XC7Z100 の値を追加。表 19 の CPU クロックパフォーマンス (6:2:1) の -2 スピードグレード時の周波数を修正。表 20 の FDDR3L_MAX 値を更新。表 21 を移動して FAXI_MAX を追加。表 22 から注記 1 を削除。表 27 および表 28 の小 TDQVALID 値をアップデート表 29 を追加。表 40 のFSDSCLK 大値および FSDIDCLK ユニットのタイプミスを修正。表 98 の FGTXRX の説明を更新。

2013 年 9 月 12 日 1.6 表 88 に SBG485 パッケージを追加。表 107 に USRCCLK 出力のセクションを追加し、TPORの値を明記。表 108 に IPSFS を追加。「免責事項」を更新。

2013 年 11 月 26 日 1.7 Zynq-7000Q デバイス (XQ7Z030 および XQ7Z045) の -1Q スピードグレード /温度範囲の仕様を追加。

表 7 から注記 1 と 2 を削除。表 16 を追加。表 36 の TQSPICKO1 を更新。表 92 を追加。表 106の仕様を更新。表 107 で、「USRCCLK 出力」のセクションを削除、 TPL、 TPROGRAM、注記1、および「デバイス DNA アクセスポート」セクションを追加、 TPOR の説明を更新。

2014 年 3 月 3 日 1.8 表 1 の VCCAUX_IO に注記 4 を追加。表 2 の注記 8 を更新、注記 9 を追加。表 4 に注記 2 を追加。表 5 に注記 2 および注記 3 を追加。表 14 および表 15 の説明を明確化。表 16 を更新。表 17 および表 18 で、 XQ7Z030 (全スピード仕様/温度範囲) を Production リリースに移動。表 55 に、 HSUL_12_F、 DIFF_HSUL_12_F、 MOBILE_DDR_S、 MOBILE_DDR_F、DIFF_MOBILE_DDR_S、および DIFF_MOBILE_DDR_F の規格を追加し、値を更新。表 56に、 HSUL_12_F、 DIFF_HSUL_12_F、 DIFF_HSUL_12_DCI_S、およびDIFF_HSUL_12_DCI_F の規格を追加し、値を更新。表 88 に、 RF900 および SBG485 パッケージのデータを追加。表 105 に注記 1 を追加。

2014 年 4 月 2 日 1.9 表 17 および表 18 で、 XQ7Z045 のすべてのスピードグレードを Production に更新。

表 55 および表 56 の TIOTP 仕様を更新し、注記を削除

2014 年 6 月 4 日 1.10 ドキュメント全体で FBG484 パッケージに XA7Z030 デバイス (-1I および -1Q) を追加。

表 4 および表 5 で、カスタマー通知『7 シリーズ FPGA および Zynq-7000 SoC データシートのアップデート : I/O アンダーシュート電圧』 (XCN14014) について注記 2 を更新。表 6 の注記 3 を更新。図 2 および図 3 の DDR タイミング図を更新。

表 105 から注記 1 を削除。

2014 年 9 月 23 日 1.11 文書全体で、HP I/O バンクのディスクリプター「1.8V」と HR I/O バンクのディスクリプター「3.3V」を削除。表 6 の注記 3 を更新。「PL の電源投入/切断シーケンス」で、「記載されている以外に推奨される電源シーケンスはありません。」の 1 文を追加。「PS—PL の電源シーケンス」で一連の PL 電源を削除。表 17 で、XA7Z030 の -1I、-1Q スピードグレードを Preliminaryから Production へ変更。表 18 で、 XA7Z030 デバイスの -1I、 -1Q スピードグレードにProduction 仕様のソフトウェアを追加。 FCPU_3X2X_621_MAX、 FCPU_2X_621_MAX、FCPU_6X4X_421_MAX、および FCPU_1X_421_MAX の値を表 19 で更新。表 22 で、 TRFPSCLK の標準値を削除して大値を追加。表 27 ～表 34 に、「VREF から VREF までの計測値です」という注記を追加。表 53 に注記 3 を追加。「I/O 規格での調整計測方法」を追加。表 64 で、FIDELAYCTRL_REF に 400MH ｚの REFCLK 周波数を追加、注記 1 に 400MHz の平均タップ遅延を追加。表 78 で、 TICKOF の説明を更新し、注記 2 を追加。表 79 で、 TICKOFFAR の説明を更新し、注記 2 を追加。表 89 で、 DVPPOUT の値について「大」列の 1000mV を「小」列に移動、 VIN の「DC パラメーター」列での説明を更新、注記 2 を追加。図 20 および図 21 の中で、「Peak-to-Peak」という記載を追加。図 21 の後に注記を追加。表 105に注記 1を追加。

2014 年 10 月 9 日 1.12 XC7Z035 デバイスを追加。文書全体に -2LI スピードグレードを追加。「概要」を更新。VCCINTと VCCBRAM の説明に -2LI (0.95V) を追加。VCCINT、VCCBRAM、VCCAUX、VCCO、VCCAUX_IOの説明に PL を追加 (表 2)。表 18 に注記 1 を追加。


http://japan.xilinx.com/support/documentation/customer_notices/j_xcn14014.pdf





2014 年 11 月 19 日 1.13 「概要」に VCCBRAM および『XA Zynq-7000 SoC 概要』を追加。 Vivado 2014.4 に基づいて「AC スイッチ特性」を更新。表 16 の Vivado ツールバージョンを更新。表 17 で、すべてのスピードグレードを Advance から Production へ変更。表 18 で、XC7Z030 および XC7Z045デバイスの -2LI スピードグレード、 XC7Z035 デバイスの -3E、 -2E、 -2I、 -2LI、 -1C、 -1I スピードグレードに Vivado 2014.4 を追加し、注記を削除。「Vivado ツールでの適切なスピードグレードおよび電圧の選択」を追加。表 51 に注記 1 を追加。

2015 年 2 月 23 日 1.14 表 1 および表 2 の VCCPINT の説明を更新。表 14 で、 VICM の大値を

1.425V から 1.500V に変更。表 24 のタイトルを変更。図 1 および表 25 を追加。「PL の電源投入/切断シーケンス」の 1 文目を更新。表 36 で、 TQSPIDCK2 および TQSPICKD2 の小値を

6ns と 12.5ns にそれぞれ更新、注記 5 を削除。表 70 で、

TDSPDCK_{A, B}_MREG_MULT/TDSPCKD_{A, B}_MREG_MULT、 TDSPDCK_{A, D}_ADREG/

TDSPCKD_{A, D}_ADREG、 TDSPDCK_{A, B}_PREG_MULT/TDSPCKD_{A, B}_PREG_MULT、

TDSPDCK_{A, B}_PREG/TDSPCKD_{A, B}_PREG、 TDSPDCK_{CEA, CEB}_{AREG, BREG}/

TDSPCKD_{CEA, CEB}_{AREG, BREG}、および TDSPDCK_{RSTA, RSTB}_{AREG, BREG}/

TDSPCKD_{RSTA, RSTB}_{AREG, BREG} のシンボルを更新。表 76 で、

TMMCMDCK_DADDR/TMMCMCKD_DADDR、TMMCMDCK_DI/TMMCMCKD_DI、TMMCMDCK_DEN/

TMMCMCKD_DEN、および TMMCMDCK_DWE/TMMCMCKD_DWE の説明を更新。表 86 に説明を含む行を追加。

表 106 からサンプルレートの小値を削除。

2015 年 6 月 23 日 1.15 文書全体に XQ7Z100 デバイスを追加。XQ7Z045 デバイスに -1LQ スピードグレードを追加。ISE 14.7 および Vivado 2015.2 に基づいて「AC スイッチ特性」を更新。表 53 のタイトルにFF パッケージの記載を追加して更新。表 54 のタイトルおよび注記 3 にFB、RB、SB パッケージの記載を追加して更新。図 18 および図 19 の中で、「FPGA」という記載を削除。表 88 にSBV485、 FBV484、 FBV676、 FFV676、 FFV900、 FFV1156、 RFG676、 RF1156 パッケージを追加。表 101 から PCI-SIG 3.0 に関する注記を削除。

2015 年 9 月 28 日 1.16 カスタマー通知『PS の電源切断シーケンスに関する Zynq-7000 SoC の要件』 (XCN15034) の情報に合わせてデータシートの内容を更新。『PS の電源切断シーケンスに関する Zynq 7000SoC の要件』「PS の電源投入/切断シーケンス」を更新。 FSMC_REF_CLK を追加

表 35表 6、表 18、表 75、表 78、表 81、表 83 ～表 85 で、 -2E および -1C スピードグレードの XC7Z100 デバイスを N/A に変更。表 53 の前に説明を追加して注記 3 を更新。

2015 年 11 月 24 日 1.17 表 6 の XQ7Z030、 XQ7Z045、および XQ7Z100 の静止電流を更新。 Vivado 2015.4 に基づいて「AC スイッチ特性」を更新。表 17: -2LI スピードグレードを XQ7Z030 および XQ7Z045の「Production」欄に追加、 -2I および -2LI スピードグレードを XQ7Z100 の「Production」欄に追加。表 18: Vivado 2015.4 ツールバージョンを XQ7Z030、XQ7Z045、および XQ7Z100の「-2LI スピードグレード」欄と XQ7Z100 の「-2I スピードグレード」欄に追加。図 4 および図 5 に、QSPI_SCLK_OUT のクロックパルスを余分に追加。表 75: -2LI スピードグレードの XQ7Z030、 XQ7Z045、 XQ7Z100 について、および -2I スピードグレードの XQ7Z100について TCKSKEW を追加。デバイス Pin-to-Pin 出力パラメーターの表 (表 78 ～表 81) および入力パラメーターの表 (表 83 ～表 85) で、 -2LI と -2I スピードグレードの XQ7Z030、XQ7Z045、 XQ7Z100 のデータを更新。

2017 年 4 月 12 日 1.18 表 2 の注記 8 を更新。「PS の電源投入/切断シーケンス」の電源投入シーケンスの説明を更新。表 58 で、 LVCMOS33、 LVTTL、 PCI33_3 の VMEAS を 1.65V に変更。表 64 で、

TIDELAYRESOLUTION の単位を ps から µs に変更。 SBV485、 FBV484、 FBV484、 FBV676、

FFV676、 FFV900、 FFV1156 パッケージを (XCN16022) 『鉛フリーパッケージ(FFG/FBG/SBG) 内の鉛フリーバンプおよびサブストレートの混合出荷』に従い、表 88 から削除。表 91 に注記 1 を追加。

2018 年 7 月 2 日 1.18.1 編集上の更新。技術的内容は変更なし。


http://japan.xilinx.com/support/documentation/customer_notices/j_xcn15034.pdf

https://japan.xilinx.com/support/documentation/customer_notices/j_xcn16022.pdf





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Zynq-7000 SoC (Z-7030 Z-7035 Z-7045 Z-7100): DC …...Zynq-7000 SoC (Z-7030 、Z-7035 Z-7045、Z-7100): DC 特性および AC スイッチ特性 DS191 (v1.18.1) 2018 年 7 月 2 日