Download docx - Core Generator

XilinxTM CORE GeneratorTM

Ingeniero Héctor Herminio Bayona Acevedo

Universidad Tecnológica de la [email protected]

Abstract. Actualmente el diseño e implementación de nuevos circuitos y sistemas digitales cuenta con una amplia gama de herramientas asistidas por computadora que permiten optimizar dichos diseños de una manera más eficaz, permitiéndonos tener un mayor aprovechamiento de sus recursos. En este tutorial se describe el funcionamiento de una potente herramienta de Xilinx, llamada Core generator, esta herramienta de diseño nos ofrece núcleos parametrizables optimizados para los FPGA´S de Xilinx.

1 Introducción

El sistema CORE Generator es una potente herramienta de diseño que nos permite parametrizar y optimizar núcleos para los FPGA´S de Xilinx.

Esta herramienta nos brinda una amplia variedad de funciones e instrucciones predefinidas, mismas que varían en su nivel de complejidad, desde simples operadores aritméticos como sumadores, acumuladores y multiplicadores hasta la construcción de bloques para sistemas como filtros, memorias, FIFO´s,etc.

Para cada núcleo que este genera. CORE Generator produce un formato de intercambio de datos electrónicos (EDIF),una lista de conexiones ( archivo EDN), una plantilla VERILOG (VEO) que contiene un archivo Verilog (V), y/o un archivo de plantilla VHDL (VHO) que contiene un archivo VHDL(VHD),.También crea uno o más archivos NGC y NDF. Cabe mencionar que los archivos NGC solo se crean para ciertos núcleos.Los archivos EDN y NGC contienen información requerida para la implementación de un modulo en el FPGA de Xilinx.Los archivos Asy y XSF nos permiten integrar el modulo hecho en COORE Generator dentro de un diseño esquemático para ISE (utilizando ECS).

La figura 1.1 muestra de manera completa el flujo diseño en COORE Generator. Las regiones encerradas en gris nos muestran las porciones del diseño que están directamente asociadas con COORE Generator. Del lado izquierdo tenemos los archivos EDN, VEO, VHO generados por COORE Generator. En el lado derecho se muestran las librerías fuente que son creadas o actualizadas durante la instalación de actualizaciones de COORE Generator e IP module.

mailto:[email protected]

2 Ingeniero Héctor Herminio Bayona Acevedo

Fig. 1.1 Flujo de diseño Core Generator

2 Acerca de CORE Generator

COORE Generator ofrece un catalogo de arquitectura especifica, dominio especifico (integración, conectividad y DSP) y mercado IP especifico( Automotriz,, consumo, Mil/Aero, Comunicaciones, AVB,etc.).Estas funciones IP personalizables por el usuario varían según la complejidad de las funciones comúnmente utilizadas, tales como memorias y FIFOs, a la construcción de bloques a nivel de sistema, tales como filtros y transformadores. Utilizando estas funciones IP se pueden ahorrar de días a meses en tiempo de diseño. El altamente optimizado IP permite a los diseñadores de FPGA a concentrar sus esfuerzos en la construcción de diseños más rápidamente, ayudando a llevar dichos diseños al mercado en menor tiempo.La IP del CORE Generator incluye:

-Bloques de construcción. Memorias y FIFOs Operadores aritméticos (sumadores, acumuladores, multiplicadores, multiplicadores

complejos, etc. ) Operadores en punto flotante

-Depuración y verificación Controladores Pro integrados ChipScope Logic Analyzer integrado Entradas/salidas virtuales.

-Características de la arquitectura de los FPGA

XilinxTM CORE GeneratorTM 3

Clocking Wizard (asistente de tiempos) Generador de interfaz de memoria (MIG) RocketIO™ Multi-Gigabit Transceivers (MGTs) Asistente de monitoreo del sistema

-Conectividad Interfaces de bus estándar tales como PCI™ y PCI-X™ Interfaces de red tales como Ethernet, SPI-4.2, RapidIO, CAN y PCI EXPRESS®

-Funciones DSP Compilador DDS, FIR, FFT, etc. Corrección de errores IP progresivos tales como Reed-Solomon Decoder and Encoder,

Viterbi Decoder, etc.

-Procesamiento de imágenes y video Convertidores Color-space Matriz de conversión de colores, matriz de interpolación de filtro del color,procesamiento de

imágenes de canalización, etc.

-Automotriz e Industrial CAN Ethernet AVB

-Telecomunicaciones Diez Gigabit Ethernet MAC Tri-modo Ethernet MAC, etc.

-Wireless Codificador/ decodificador de canal LTE, Buscador 3GPP,etc. CPRI™, OBSAI y Serial Rapid IO

-Ip especificas del catalogo de Ip´s de CORE Generator se pueden utilizar en la metodología elegida por el diseñador tales como:

Para diseñadores lógicos utilizando el Project Navigator. Para diseñadores de algoritmos DSP utilizando System Xilinx Generator Para diseñadores integrados utilizando Xilinx® Platform Studio (XPS) o PlanAhead™


2.1 Arquitecturas que soporta

Esta versión de CORE Generator es compatible con las siguientes familias de arquitecturas de FPGA

Spartan®-3 Spartan-3A Spartan-3AN Spartan-3A DSP Spartan-3E Spartan-6 Virtex®-4 Virtex-5 Virtex-6

3 INTERFAZ DE CORE GENERATOR

3.1 Ventana Principal de COORE Generator

La ventana principal de COORE Generator es el medio por el cual el resto de las demás ventanas aparecen, esta se compone de las siguientes partes

Barra de Titulo Barra de Menú Barra de herramientas Ventana de catalogo IP Ventana de consola Barra de estado

En la figura 3.1 se muestra la pantalla principal de COORE Generator.


Fig. 3-1 Ventana Principal COORE Generator.

Barra de Titulo

Se muestra el nombre del programa y la ruta del archivo de proyecto (CGP)

Barra de Menu

En esta barra se despliegan el resto de los menus que controlan las operaciones del COORE Generator. Esta barra contiene los siguientes menus : File, Project, View, y Help.


Barra de Herramientas

La barra de herramientas contiene los botones con acceso a los comandos más utilizados.

Ventana de catalogo IP

Se muestra una lista con los catálogos de IP disponibles, este contiene los siguientes paneles: Mostrar por nombre Mostrar por función Proyecto IP

Ventana de proyecto IP

Esta ventana muestra la lista de los núcleos que han sido configurados y generados en un proyecto en COORE Generator, y datos como donde fue instanciado, la versión IP del núcleo, etc.

Ventana de consola

Esta cuenta esencialmente con tres paneles: Información Advertencias Errores

Barra de estado

Aquí se muestra el estado en el que se encuentra el proyecto así como los archivos generados


3.2 Barra de Herramientas COORE Generator

Esta se encuentra ubicada exactamente bajo la barra de menú y nos brinda acceso rápido a las operaciones de uso mas frecuente dentro del programa.

N ew Project crea un nuevo proyecto CORE Generator™.

Open Project Abre un proyecto ya existente.

Save Project Guarda el proyecto actual.

Preferences Habilita tus principales preferencias del proyecto.

Te brinda ayuda sobre el metodo o herramienta donde posicionas el cursor.

Project Options Habilita la configuracion de opciones del proyecto.

Import Existing Customized IP Te permite importer un IP previamente configurado

Customize and Generate Te permite generar y personalizar un proyecto.

Generate (current project options) Te permite generar o recondicionar las opciones de tu proyecto

Upgrade IP Te permite actualizar un núcleo.

Upgrade and Regenerate IP Te permite actualizar un núcleo mediante reconfiguración.

View Data Sheet Te muestra la hoja de datos

View License Status Te muestra el estado de la licencia del núcleo.

View Product Webpage Pagina web de Xilinx.


View Version Information Permite visualizar información sobre las versiones del núcleo.

View Answer Records Permite ver las dudas sobre lo que se usa en la web.

View Read Me Te muestra los archivos leeme de Xilinx

XilinxNotify Abre la utilidad de notificaciones y permite realizar actualizaciones.

3.3 Shortcuts o atajos

A continuación se muestra una tabla con la lista de atajos mediante el uso del teclado, esto nos permite trabajar de manera mas ágil dentro de la herramienta de COORE Generator.

Shortcut (Atajo) Función

Ctrl+N Nuevo Proyecto

Ctrl+O Abrir Proyecto

Ctrl+W Cerrar Proyecto

Ctrl+S Guardar Proyecto

Ctrl+Q Salir

Ctrl+U Notificaciones Xilinx

Shift+F1 Que es esto?


4 FLUJOS DE DISEÑO

4.1 Flujo de diseño esquemático (Standalone)

COORE Generator produce una implementación de conexiones (NGC) para diseños esquemáticos. También produce de manera adicional, archivos NGC de bajo nivel para algunos núcleos IP. Los archivos NGC contienen información sobre la implementación del módulo.

4.2 Diseño VHDL

Este tipo de diseño describe el procedimiento para simulación de comportamiento, síntesis, e implementación de diseños VHDL que contienen módulos de COORE Generator, utilizando las siguientes herramientas del fabricante:

Función Herramientas

Síntesis Xilinx® XSTFPGA Compiler IIMentor GraphicsPrecision SynthesisSynopsys Synplify

Simulación MTI ModelSim/VLOG

Flujo de diseño VHDL

1.- Si va a realizar la simulación funcional en su diseño con un simulador de 3 ª parte (3rd-party), compilar la biblioteca XilinxCoreLib.

2.-Iniciar COORE Generator

Para comenzar CORE Generator desde el ambiente de Windows, selecciona Inicio ProgramasXilinx ISEAccesoriosCORE Generator System. También puedes iniciar desde el interior de Xilinx ISE (véase “Abrir CORE Generator desde Xilinx ISE”)

Otra manera de la que se puede acceder a CORE Generator desde Windows es mediante un símbolo del sistema: InicioEjecutar en Windows. En símbolo del sistema tecleamos, coregen.

En el interprete de UNIX, Escribimos, coregen. Esto abrirá CORE Generator.


Abrir CORE Generator desde Xilinx ISE

CORE Generator se puede abrir desde el navegador de proyectos de las siguientes maneras: Si ya se tiene agregado un núcleo a un proyecto ISE, a continuación puede abrir

CORE Generator GUI desde el navegador de proyectos en ISE. El navegador de proyectos se puede ejecutar en una PC o en una Estación de trabajo de UNIX.Para abrir CORE Generator GUI desde el navegado de Xilinx ISEa. En el navegador de Proyectos, seleccione el nombre de un nucleo IP en la

ventana Sources in Project.b. De un click en el icono “+” al lado del proceso coregen en la ventana

Processes for Current SourceLos procesos Manage cores se muestran en la ventana de procesos.

c. De doble click sobre Manage coresA continuación se muestra la ventana de CORE Generator.

Muchas operaciones del Core Generator pueden implementarse desde el navegador de proyectos sin la necesidad de abrir la ventana del CORE Generator. Estas operaciones se mencionaran más adelante en este documento en el apartado de “implementando operaciones de CORE Generator en Xilinx ISE”

3.-Crear un nuevo proyecto en COORE Generator

En la sección flow(flujo), seleccionar Desing Entry yVHDL. En la sección Flow Settings, seleccionar el fabricante apropiado. El ajuste del vendedor

especifica el proveedor de la herramienta de síntesis que utiliza para su diseño y se llena en el formato adecuado en el cuadro de diálogo.Un formato adecuado permite integrar e implementar la lista de conexiones dentro del nivel superior del archivo VHDL.

4.- En la ventana de COORE Generator, crea núcleos personalizados que quieras utilizar en tu diseño.

Crear un núcleo IP personalizado

Utilice el siguiente procedimiento para crear un núcleo IP personalizado y así agregarlo a tu proyecto en C-G

1. En la ventana de catálogos IP, encuentra el IP que se desea personalizar2. En la ventana de consola IP, seleccione el núcleo dando doble click sobre su nombre.3. En la interfaz de personalización para la IP seleccionada, configura las opciones deseadas para el núcleo.4. Cuando hallas terminado, selecciona Generate (generar) o pulsa el botón de la barra

de herramientas.


5.- Instancia los núcleos que hallas creado.

Al seleccionar VHDL como el lenguaje preferido,se generaran los siguientes archivos para la instanciación de cada núcleo que se ah creado en el sistema C-G

Una plantilla de implementación VHDL, component_name.vho, que contiene los siguientes artículos.-Declaración de componente.-Instanciación de componente.

Una netlist de implementación,component_name.edn ocomponent_name.ngc. Para algunos núcleos, una o más netlists NGC de bajo nivel. Un archivo envoltura, component_name.vhd, para simulación funcional del núcleo.

Para instanciar un núcleo en un diseño VHDL

1. Copia la declaración del componente y la instanciación de la plantilla de instanciación del núcleo (archivo VHO) dentro de las áreas apropiadas del diseño padre.

2. En el diseño padre, cambia your_instance_name(nombre genérico de la plantilla de instanciación) por el nombre actual de la instancia.

3. En el diseño padre, modifica los puertos de conexión copiados de la plantilla de instanciación para reflejar las conexiones actuales en el diseño.

El archivo VHO o plantilla de instanciación contiene instrucciones que describen la forma de instanciación del núcleo en el diseño padre.El bloque de declaración e instanciación del componente establece una conexión entre el código VHDL y el netlist NGC para el modulo COORE Generator . Esta conexión es necesaria para asegurar que el núcleo se ah integrado correctamente cuando el diseño VHDL padre ah sido sintetizado.

6.-Crea un banco de prueba.

Para simular un diseño que contiene un núcleo, crea un archivo de banco de pruebas. El banco de prueba debe instanciar el modulo de nivel superior y debe contener los estímulos para impulsar los puertos de entrada del diseño. El siguiente ejemplo muestra una parte de un archivo de banco de pruebas usado para simular un diseño llamado myadder8_top. El archivo del banco de prueba se llama myadder_tb.vhd. En este ejemplo, se omite la parte que contiene la sección de estímulos


Archivo de banco de pruebas VHDL: myadder_tb.vhd.

library IEEE;use IEEE.std_logic_1164.ALL;ENTITY myadder_tb isEND myadder_tb;ARCHITECTURE simulate OF myadder_tb IS------------------------------------------------------- The parent design, myadder8_top, is instantiated--- in this testbench. Note the component--- declaration and the instantiation.----------------------------------------------------COMPONENT myadder8_topPORT (

AP : IN std_logic_vector(7 downto 0); BP : IN std_logic_vector(7 downto 0); CLKP: IN std_logic ; C_INP: IN std_logic; QP: OUT std_logic_VECTOR (8 downto 0));

END COMPONENT;SIGNAL a_data_input : std_logic_vector(7 DOWNTO 0);SIGNAL b_data_input : std_logic_vector(7 DOWNTO 0);SIGNAL clock : std_logic;SIGNAL carry_in : std_logic;SIGNAL sum : std_logic_vector (8 DOWNTO 0);BEGINuut: myadder8_top PORT MAP (

AP => a_data_input, BP => b_data_input, CLKP => clock, C_INP=> carry_in, QP => Q);

stimulus: PROCESS BEGIN

--------------------------------------------------------Provide stimulus in this section. (not shown here) -----------------------------------------------------

wait; end process; -- stimulus

END simulate;

7.-Realiza simulación de comportamiento.

Para realizar una simulación de comportamiento sobre un diseño VHDL:

1. Iniciar ModelSim en el directorio del proyecto.


2. Para analizar el archivo wrapper (envoltura), el diseño padre, y el archivo de banco de pruebas, escriba lo siguiente:vlib work

vcom design_name.vhd vcom design_name_top.vhd

vcom design_name_tb.vhd

3. Invocar el simulador tecleando el siguiente commando.vsim design_name_tb

8.-Sintetizar el diseño

Herramienta de sintesis

Instrucciones especiales

Mentor Graphics Precision Synthesis

No lee por separado un archive VHD o uno NGC del modulo del COORE Generator.Esta herramienta convierte automáticamente el modulo como una black box(caja negra).

Synopsys FPGA Compiler II

No hay instrucciones principales

Synopsys Synplify

No lee por separado archives VHD o NGC del modulo del COORE Generator. Se recomienda que abordes atributos a una syn black box en la declaración del componente del modulo del COORE Generator como se indica en la plantillaVHO generada por el núcleo.

ISE® (Xilinx XST)

No contiene instrucciones principales.


Un ejemplo de la declaración de una componente black box en VHDL se muestra a continuación.component myadder8

port (A: IN std_logic_VECTOR(7 downto 0);B: IN std_logic_VECTOR(7 downto 0);C_IN: IN std_logic;Q: OUT std_logic_VECTOR(7 downto 0);CLK: IN std_logic);end component;-- Synplify black box declarationattribute syn_black_box : boolean;

attribute syn_black_box of myadder8: component is true;

9.- Implementar el diseño.

Para implementar un diseño que contiene núcleos, la implementación de netlists debe fusionarse con el diseño principal. Esto se hace automáticamente cuando el programa NGDBuild se ejecuta en el nivel superior del netlist.El programa NGDBuild se describe más adelante.Cuando combinas las netlists del núcleo dentro del diseño principal utilizando NGDBuild:

Verifica que todas las netlists EDN de COORE Generator y las netlists NGC de los módulos generados se encuentren el directorio del proyecto o,

Colocar todos los archivos EDIF y NGC asociados con el diseño en un directorio separado, y posteriormente ejecutar NGDBuild con la opción –sd para especificar la dirección del directorio que contendrá las netlists de implementación a COORE Generator.


4.3 Configurando las preferenciasTus preferencias se establecen mediante el cuadro de diálogo Opciones de preferencias (ver Figura 2-1), que se abre de la siguiente manera: seleccione Archivo → Preferencias. Las preferencias se mantienen en una base por usuario.

Fig. 4-1. Cuadro de dialogo Opciones de preferencias.

En Windows las preferencias se guardan en el registro de Windows.En una estación de trabajo UNIX las preferencias se guardan en tu directorio home en el archivo .coregen.prf

4.4 Opciones en línea de comandos

CORE Generator se invoca por lotes de la siguiente manera:coregen –b <command_file_name> –p <project_path>

Table 4-1 Opciones de linea de comandos

Opcion Definición-b <command_file_name> Determina el estilo de integracion en el cual

CORE Generator debe funcionar.-i <coregen_ini_file_name> Cuando esta opcion se utiliza,CORE Generator

busca el archivo especificado INI en el directorio de trabajo actual si no hay alguno especificado.Si se requiere un perfil INI diferente al


preestablecido entonces este se puede buscar especificando su nombre.

-p <project_path> Especifica el directorio del proyecto en el CORE GeneratorEl argumento project_path indica la ruta deseada

-q <polling_dir_path> Esta es una opcion para las Herramientas de terceros que llama al CORE Generator en el modo polling. No se utiliza en el modo por lotes.

-intstyle <ise | xflow | silent> Determina el estilo de integracion donde el CORE Generator debe ejecutarse.

-h Muestra el modo de lotes de CORE Generator, la linea de comandos de ayuda e información de la versión.

-d Invoca a CORE Generator en modo de Depuración


4.5 Navegador del catalogo de núcleos

Aquí se muestran los núcleos que pueden ser personalizados y agregados al proyecto.

Fig. 4.2 Navegador del catalogo de núcleos

Ventana de módulos generados Aquí se muestran el nombre de los componentes, nombre del núcleo, la versión, familia y la fecha de cada núcleo generado.

Fig. 4.3 Ventana de módulos generados

Ventana de Consola

Aquí se muestran los comandos y respuestas. Todos los mensajes de error, advertencias y respuestas a comandos se escriben en esta ventana.

Fig. 4.4 Ventana de consola


5 Recursos Adicionales

Como acceder a las hojas datos de los núcleos

Para ver la hoja de datos de un nucleo:1 .Seleccione el núcleo deseado dando doble click sobre el nombre en el navegador de contenidos.2. seleccione CoreData sheet, o de click en el icono de hoja de datos en la barra de herramientas estándar

Posteriormente se abre la hoja de datos en formato pdf.

Fig. 5.1 Hoja de datos de CORE Generator


6 Utilizando CORE Generator

En este apartado se explican las funciones principales para un diseñador al utilizar CORE Generator.

6.1 Explorador del catalogo de núcleos

El explorador de catalogo de núcleos se encuentra localizado en la parte superior del panel principal de CORE Generator GUI.

Los núcleos que caen en particulares categorías funcionales se agrupan dentro de carpetas en el explorador de catálogos de núcleos para ayudar a que se encuentre el núcleo apropiado a tus necesidades. El explorador ubicado a mano izquierda permite navegar a través de las carpetas.

Fig.62.1 Explorador de catalogo de núcleos

Los nucleos de l carpeta seleccionada se muestran a mano derecha del explorador. Dentro del folder los núcleos se listan de forma alfabética por nombre y tipo, versión, familia e información de su fabricante, esta información es la que se muestra desplegada en columnas. La información acerca del estado del núcleo se muestra en la columna más lejana a la derecha y puede incluir alguno de los siguientes iconos.

Este indica que el núcleo próximamente estará obsoleto

Este icono indica que el núcleo requiere de una licencia adicional antes de usarse


6.2 Ventana de módulos generados

Los núcleos que se han generado en un proyecto se muestran directamente en el explorador Catálogo de Núcleos de la ventana de módulos generados. Al hacer doble clic en un núcleo de este panel, podras llevar a cabo cualquiera de las siguientes funciones:

Recustumize.- Te permite llamar a un núcleo generado anteriormente con los parámetros originales utilizados para generarlo, para después modificar estos parámetros y generar una nueva versión del núcleo. Puedes reconfigurarlo bajo la configuración original, o bajo la configuración del proyecto actual

Regenerate.- Te permite regenerar un núcleo para crear un set diferente de productos a la salida.

6.3 Como instalar nuevos núcleos.

Cuando descargas nuevos núcleos y nuevas versiones de núcleos ya existentes del centro IP, estos son instalados en el CORE Generator pero permanecen ocultos para los proyectos existentes. Esta capacidad existe para aislar a los proyectos existentes de las actualizaciones para los núcleos utilizados en el proyecto. Cualquier cambio asociado con el funcionamiento no causa impacto en los proyectos existentes desde que los nuevos núcleos no son actualizados automáticamente para proyectos existentes. La capacidad de soportar múltiples versiones existe para permitir a un nuevo núcleo o a una nueva versión de un núcleo existente que este disponible para el proyecto existente.

La dirección en la red donde se pueden encontrar nuevos núcleos o sus actualizaciones, asi como la forma de instalarlos se encuentra disponible en: http://www.xilinx.com/ipcenter/coregen/updates.htm.Una vez que nuevos núcleos han sido agregados al programa, aparecerá un cuadro de dialogo preguntando si se desea actualizar tu lista de núcleos en el proyecto. Puedes escoger entre las siguientes opciones

All ---- Para actualizarlos todos New--- La última versión de todos los núcleos se hará visible en el catalogo de núcleos Custom--- Te permite personalizar los nucleos que quieres que estén visibles None --- No se mostraran ninguno de los nuevos núcleos en el catalogo.

6.4 Núcleos que requieren licencia

Existen dos tipos de licencias que pueden ser requeridas para estos tipos de núcleos: Licencias completas para sistemas de evaluación de Hardware Licencias completas en línea

http://www.xilinx.com/ipcenter/coregen/updates.htm


Las Licencias completas de sistemas de evaluación de Hardware para algunos de los sistemas de núcleos más complejos. Esta licencia le permite realizar una evaluación completa del sistema de Hardware de un núcleo. Un núcleo que soporta todo el sistema de evaluación de hardware le permite:

Integrar el núcleo al resto de su diseño.

Proceso de diseño a través del mapa, el lugar y ruta

Generar flujo de bits

Programar el diseño en una tarjeta de desarrollo Xilinx FPGA.

Realizar la simulación de la sincronización y el análisis estático de la sincronización

Revisar todos los documentos que se encuentran en la oferta completa de productos

Si genera un flujo de datos y posteriormente lo programa en un FPGA utilizando un núcleo con licencia completa, el núcleo dejada de trabajar en el dispositivo programado después de 2-8 horas, dependiendo del núcleo. Para hacer que funcione de nuevo, debes de reprogramar el FPGA.

6.5 Crear un nuevo proyecto

Esta sección describe como crear un nuevo proyecto. Cuando un nuevo proyecto se crea los núcleos se que se muestran en la pantalla del CORE Generator son los de versiones mas recientes.Para crear un nuevo proyecto en CORE Generator:

1. Selecciones FileNew Project o dando click sobre el icono de nuevo proyecto

Enseguida aparecerá el siguiente cuadro de dialogo


Fig. 6.2 Cuadro de dialogo de nuevo proyecto

2. En el cuadro de dialogo del nuevo proyecto, escriba la ruta del nuevo proyecto o elija una desde el explorador.

3. Seleccione las opciones deseadas para su proyecto como se indica en “modificando las opciones de su proyecto”Nota: No se puede crear un nuevo proyecto de CORE Generator dirigido a un flujo ISE. Si selecciona ISE en el cuadro de dialogo del nuevo proyecto, recibirá un mensaje de error que le dirige a crear un nuevo proyecto en ISE en lugar de en CORE Generator.

4. Selección mediante un click OK

5. Configure el resto de las opciones de su proyecto directamente en “modificando las opciones de su proyecto”

6.6 Abrir un proyecto ya existente

Para abrir un proyecto ya existente desde CORE Generator

1. Seleccionar FileNew Project o dar click en el botón abrir de la barra de herramientas

Se mostrara la pantalla siguiente


Fig.6.3 Ventana de proyectos abiertos2. En la ventana mostrada, seleccione el proyecto deseado de la lista de proyectos recientes

o abra el explorador para navegar en el directorio de proyectos.También se muestra un pequeño cuadro con la leyenda “always open last project”, si se mantiene seleccionado esta opción el programa abrirá siempre el último proyecto modificado.

3. Dar click en OK

6.7 Modificar las opciones del proyecto.

Para cambiar las opciones del proyecto:

1. Para un proyecto existente, seleccionar ProjectProject Options. Para un nuevo proyecto, se despliega una ventana similar, con el titulo de Nuevo proyecto y tiene un campo adicional para especificar la ruta del nuevo proyecto.

2. Bajo el panel de opciones de salida, selecciona entre el Flow Vendor o el Output Products. La vista de Flow Vendor te permite especificar el flujo de entradas del diseño(Esquemático,VHDL, o Verilog)

3. Modificar las opciones del proyecto, en el cuadro de diálogo de opciones del proyecto

4. Cuando termine de modificar el proyecto, presione OK.
