DATASHEET

NEOCELL ANALOG PHYSICAL SYNTHESIS NEXT GENERATION ANALOG LAYOUT SYNTHESIS

NeoCell Analog Physical Synthesis概要

従来のアナログ・レイアウトは回路図を元にポリゴン・エディタを用いて手作業で作成されていました。最適化された回路のパラメータ及び制約を注意深く対応させてレイアウトを行う必要がありますが、その管理は人手によるものでした。これは、レイアウトおよびレイアウト変更を行うたびに、与えられている様 な々制約に違反していないかを人手によって確認しなければならないことを意味します。小さなセルで数日、大きなセルで数週間のデザイン期間を要しますが、この期間デザインに与えられている制約は設計者の頭の中でのみ考慮され、その結果が保持されないため設計資産としての再利用は事実上不可能でした。

NeoCellデータフロー

Sized Schematic

Analog cell layout

Constraints

Footprint

NeoCell Synthesis Engines (place/route)

Device Generator Library

% Design Effort

Mixed-Signal SoC

Digital

Analog

NeoCell Analog Physical Synthesis（以下NeoCell）はデザインに対する制約を対話的に与えることができ、その制約を保存することができます。そしてその制約を認識してデザインを行う、コンストレイント・ドリブン・レイアウト・シンセシスによりこの問題を解決し、設計資産の再利用を可能とします。さらに、NeoCell の自動配置配線機能を用いることにより、設計期間を短縮することができます。

NeoCell の開発元である米国Neolinear社とケイデンスは長期間のパートナーシップを結び、ケイデンスは NeoCell の世界的な独占販売権を取得しました。そのため、NeoCell をケイデンスのレイアウト・デザインフローに容易に導入することができます。

■ Constraint Editor and CheckerConstraint Editor はアナログ・レイアウトで要求される電気的/物理的な制約の入力/編集を行います。例えば、デバイスの対称配置、対称配線、パラメータのマッチング、クロストーク制約などを与えることができます。これらの制約は、GUI を用いて編集することができ、IP として利用できるようデータベースに保存することができます。制約は正しく定義する必要があります。NeoCell の AnalogLint は一般的な制約の不具合を検出し、デザインを行う前に知ることができます。

■ Cell Architecture EditorCell Architecture Editorを用いてデザインの概略を設定します。NeoCell にてレイアウトを行う際にデザインの高さや幅を固定することができ、あるいは効率的にエリアを使用しデザインサイズを最適化するようにもできます。また、電源レールの定義を行うこともできます。

■ Device GeneratorDevice Generatorは個 の々アナログ・デバイスを生成します。tcl ベースAPIにより、柔軟性の高いデバイス・ジェネレータを統合することが可能です。ケイデンスの PCell（RODを含む）、固有のセル、GDSII データなどを取り込むことができます。また、独自の Module Generator を使用することにより、より複雑なアナログ・デバイスを生成することもできます。例えば、complex quad-FET、interdigitated and matched FET Array、highly matchedprecise 等の生成が可能です。また、複数のデバイスを一つの複合デバイス・グループとして扱うこともでき、そのグループ内の配置編集も容易です。さらにガードリング、ダミー・デバイス、ウエルなどの定義も可能です。

■ Automatic PlacementNeoCell の自動配置エンジンはデバイスの整合性や対称性を保持しながら、正確にかつ高密度にデバイスを配置します。デバイス・ジェネレータは複数のアスペクト・レシオを持つデバイスを生成し、自動配置の際にその中から最適なデバイスを選択します。同様にデザインサイズをも最適化することができます。また、配線幅を考慮してピン間隔を最適化して配置させることもできます。さらに、ラッチアップを考慮しながらウエル領域のマージやガードリングの作成を自動で行うことができます。与えられた制約は、配置を行う際に常に考慮されます。

■ Automatic RoutingNeoCell の自動配線エンジンはConstraint Editorによって定義された制約を考慮しながら配線を最適化します。自動配線では配線幅、間隔、既知のクロストーク制約を考慮し、対称制約を与えられたネットは対称に配線が行われます。高密度なデザインに対しても、積極的に最適化を行い配線します。

■ Interactive EditingNeoCell では対話的にデバイスの移動、位置合わせ、向きの変更、固定、そしてデバイス・ジェネレータによって生成される別のアスペクト・レシオのデバイスへの変更が可能です。配線の編集もまた対話的に行うことができ、固定することもできます。対称制約を与えてある配線の一方を編集すると、もう一方の配線も同時に編集が行われます。また、デザインの編集中にはリアルタイムにデザイン・ルール・チェックが行われ、かつ常に与えられた制約を認識します。

NeoCellの機能

Constraint Editor Cell Architecture Editor Device Generator Auto Place and Route

NeoCellフロー

NeoCellの特徴

■特長

●レイアウトの生産性向上マニュアル・レイアウトとほぼ同等なデザインを２倍から１０倍のTATでデザイン可能。

●アナログ制約指定デザインの制約を対話的に指定でき、その制約は回路図に保存され、自動的に制約の矛盾などがないかをチェックし、レイアウト・デザインの際に、常に考慮されます。

●アナログ・レイアウト・エンジンデバイスの生成と最適化、デザイン外形の設定、デバイスの配置、配線などアナログ・レイアウトに必要な機能を持つ業界唯一の自動ツールです。

●デザインの再利用、テクノロジー・マイグレーション指定した制約を変更してレイアウトの再合成を行えるので、テクノロジー・マイグレーション、仕様変更、ECOに対応可能です。

●アナログ・デザインへの統合制約の指定、デバイスの生成、配置、配線などが統合化されたツールで、アナログ制約を常に考慮します。

●Cadenceフローへの統合デザイン制約はComposer の回路図へ保存されます。Virtuoso のレイアウトセル P-cell を用いたデザインが可能で、NeoCellでデザインされたレイアウトをVirtuosoデータに変換することも可能です。

39デバイスアンプ (0.6μm CMOS) エリア: 108,000 μm2 消費電力: 43mW 手作業: 10-15日 NeoCell: 4日

上記回路のマイグレーション (0.35μm CMOS) エリア: 23,000 μm2 消費電力: 25mW 手作業: 10-15日 NeoCell(再合成): 2日

NeoCell Synthesis Engines (place/route)

Device Generator Library

Constraints

Virtuoso Schematic Composer Virtuoso-XL

Design Framework2

DIVA / Assura Verification

Technology

PCELL Module Generator GDSII lib Proprietary lib

Verified Cell Layout

ケイデンスのカスタムIC設計フローへの組み込み

Footprint

日本ケイデンス・デザイン・システムズ社〒222-0033 神奈川県横浜市港北区新横浜 3-17-6

ケイデンス・テクノロジー・ディストリビューション部

TEL.（045）474-9407 FAX.（045）474-9435

URL http://www.cadence.co.jp/

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総販売代理店

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URL http://www.innotech.co.jp/

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