7/21/2019 Semana 8 - Lecciones
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8 .1
IMPLEMENTACIÓN FÍSICA.1Elena Valderrama
Universidad Autónoma de Barcelona
7/21/2019 Semana 8 - Lecciones
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1. La implementación física de circuitos digitales 8 .1
PPV
“del papel al circuitoreal”
q0 q1 q2 q3D0 D1 D2 D3
CK Reset
Opción 1: Chips SSI/MSI + PCBs
Opción 2: Circuito integradoSC(1) SC(2) SV(1) SV(2) ResetPPV
2
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2. Chips + PCBs 8 .1
PPV
q0 q1 q2 q3D0 D1 D2 D3
CK Reset
SC(1) SC(2) SV(1) SV(2) ResetPPV
2-IN AND GATE 3-in NOR GATEProtoboard de laboratorio
3
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2. Chips + PCBs 8 .1
PROBLEMA:
Circuitosgrandes ¿?
(PCB: Printed Circuit Board )
4
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3. Circuitos Integrados 8 .1
La Microelectrónica tiene como
objetivo diseñar circuitos electrónicos
Dado de Si (ASIC)A los pines del chip
sobre un material semiconductor (Si
u otros).
Aplicando repetitivamente una serie
de procesos de implantación,grabado, deposición, etc.
Consiguiendo densidades deHiloconector integración de millones de
transistores en un único chips
(730.106 transistores el Intel Core i7-Quad)
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3. Circuitos Integrados: Proceso de fabricación 8 .1
Proceso tecnológicoChip
Corte
Layout
Generaciónde las
máscaras
Pastillas (dice )
Máscaras (una por nivel) Oblea de Si
Máscara
... etc
Máscara de áreaactiva
us ones
6
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3. Circuitos Integrados 8 .1
La información que la fábrica (“Silicon
foundry ”) necesita para construir el C.I. es
PPV
¿Cómo?
su layout .
Layout q0 q1 q2 q3D0 D1 D2 D3
CK Reset
SC(1) SC(2) SV(1) SV(2) ResetPPV
Layout de un inversor (2 transistores)
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3. Circuitos Integrados 8 .1
¿CÓMO GESTIONAR ESTE NIVEL DE
COMPLEJIDAD?
Estrategias de implementación
(Standard Cells, Gate Arrays, FPGAs, …)
Herramientas de síntesis
Esto es lo que veremos en la próxima lección ….
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RESUMEN8 .1
Hemos visto que los circuitos digitales (y otros) puede implementarse con chips SSI/MSI +
PCBs, y hemos discutido sus limitaciones,
La Microelectrónica permite construir circuitos de millares (millones) de transistores en un
único chip,
,
Para tratar con esta complejidad se utilizan:
Diversas estrategias de implementación y
Herramientas de síntesis automática
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8 .2
ESTRATEGIAS DE IMPLEMENTACIÓN.
Elena Valderrama
Universidad Autónoma de Barcelona
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8 .21. Comentario previoe a ecc n an er or
Si un C.I. puede llegar a tener millones de
transistores, el diseñador debe trabajar con: La información que la fábrica (“Silicon” ones e ormas geom tr cas
Representado cada una distintos
materiales/procesos
. .
su layout .
diseño Cálculo de los parámetros eléctricos
Estrategias de implementación (Standard
Cell, Gate arrays, FPGA, ···)
¿C MO GESTIONAR ESTE NIVEL DE COMPLEJIDAD?
Example: layout of a CMOS inverter. Herramientas de síntesis
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82. Estrategias de implementación .2
Veremos 3 de ellas: Standard Cells, Gate Arrays, FPGAs.NAND3
.
Librería de celdas (componentes) =
{puertas lógicas, biestables, mutiplexores,
decodificadores, registros, contadores, …}
El layout de cada celda está predefinido:
Todas las celdas tienen la misma altura. A
l t u r a
Las celdas se colocan en filas,
Ejemplo: NAND3
Macroceldas: bloques de memoria,
multiplicadores, … (configurables)13
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8 .22.1 Estrategias de implementación: Standard Cells
Ejemplo de floor plan:
14
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8 .22.1 Estrategias de implementación: Standard Cells
Layout parcial de un
ASIC implementado
con Standard Cells
En los circuitos modernos no suele haber canales de conexi n. Las pistas de conexi n pasan por
encima de las celdas, previamente cubiertas con una capa aislante.15
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8 .22.2 Estrategias de implementación: Gate Arrays
(Mask-Programmable) Gate Arrays
rrays e ce as s cas n epen entes e
circuito lógico.
Para “personalizar” dichas celdas se definen
conexiones internas a las mismas.
cellsuncommitted
Ejemplo de floor plan:
channel
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8 .22.2 Estrategias de implementación: Gate Arrays
Ejemplo de uncommitted cell: 4 transistores NMOS + 4 PMOS
17
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8 .22.2 Estrategias de implementación: Gate Arrays
Celda personalizada (commited cell): NOR 4
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8 .22.2 Estrategias de implementación: Gate Arrays
Celda personalizada (commited cell): NOR 4
.
de aislante). No hay canales de conexionado.
19
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8 .22.3 Estrategias de implementación: FPGAs
+
Ejemplo de floor-plan:FPGAs: Field Programmable Gate Arrays
Programación a nivel usuario basic logic block
programmable
input / output
programmable
interconnections
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8 .22.3 Estrategias de implementación: FPGAs
Ejemplo de una celda básica (muy simplificado):
configuration bit
4-input
0
LUT
clear
Existencia de una memoria de confi uración RAM, EPROM, OTP ROM,… se ún modelos
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8 .22.3 Estrategias de implementación: FPGAs
Ejemplo de conexiones programables:
22
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8 .22.3 Estrategias de implementación: FPGAs
E emp o e FP A comerc a :
Celdas básicas + bloques de memoria RAM + multiplicadores + celdas de E/S,
Conexiones ro ramables
Ram Blocks
In ut / Out ut
Dedicated
multipliers
Blocks (IOB)
Configurable
Programmable
Interconnections
(CLB)
23
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3. Herramientas de síntesis 8 .2
3.1 Nivel de descripción deTransferencia de Registros (RT
level)
main: process(reset, clk)
begin
if reset = '1' then cs <= 0;
elsif clk'event and clk = '1' then
Descripción funcional
(p.e. descripción HDL)
case cs is
when 0 => if start = '0' then cs <= 1; end if ; done <= '1';
when 1 => if start = '1' then cs <= 2; end if ; done <= '1';
' ' De ne as operac ones que se
ejecutan en cada ciclo de reloj.
when 3 => if count = "00000000" then cs <= 0;else cs <= 4; end if ; done <= '0';
when 4 => if ref = '0' then cs <= 5; end if ; done <= '0';
emp o: empor za or programa e. when 5 => if ref = '1' then cs <= 6; end if ; done <= '0';
when 6 => count <= count - '1'; cs <= 3; done <= '0';
end case;
end if
end process main;
end behavior;24
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8 .23. Herramientas de síntesis
3.2 Síntesis lógica
2 etapas:
Descripción RTL→ Descripción estructural a nivel de puertas, flip-flops, LUTs,…).
Independiente de la tecnología,
Technology mapping: Descripción estructural→ Los elementos básicos son celdasde librería (Standard Cell, Gate Array, FPGA).
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4. Herramientas de implementación física 8 .2
Descripción estructural (celdas de librería interconectadas)→ implementation data.
Ti os de im lementación
ASIC ( Application Specific Integrated Circuit ): Standard Cell, Gate Array
FPGA.
Sea cual sea la tecnología escogida, la implementación pasa obligatoriamente por dos etapas:
Conexionado (routing): Se generan las pistas de interconexión.
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RESUMEN8 .2
Hemos visto las estrategias más habituales de implementación de grandes sistemas
digitales: Standard Cells, Gate Arrays y FPGAs (Field Programmable Gate Arrays).
Herramientas de síntesis.
Herramientas de implementación física
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