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ENG04055 – Concepção de CI Analógicos – Eric Fabris
Técnicas de Leiaute Analógico
Leiaute
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Sumário
• Layout– Regras de desenho
– Caminho de Euler
– Standard-cell
• PADs
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Layout
• Chips são especificados através de um conjunto de máscaras
• Lmin é a largura mínima do canal– Menor largura do polisilício
• Largura do canal diminui 30% a cada 3 anos
• Vamos expressar as regras de desenho em termos de λ (Regras escaláveis) λ = Lmin/2
– E.g. λ = 0.3 µm em um processo 0.6 µm
Fonte: David Harris, HarveyMuddCollege
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LayoutFonte: David Harris, HarveyMuddCollege
topo
corte
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Layout
• Processo AMIS C5F/N – Canal mínimo de 0,5um
– N-well
– 3 níveis de metal
– 2 níveis de polisilício• Só usaremos um nível de polisilício para desenhar as portas
(gates) dos transistores
• O outro nível é utlizado quando queremos fazer capacitoresMOS
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Layout
• Diz-se que o processo é 0,5um, mas de fato vamos desenhar a porta dos transistores com um mínimo de 0,6um
– Os dopantes dos terminais dreno e fonte se difundem um pouco para debaixo do polisilício da porta
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Regras de desenho
• Há basicamente 4 tipos de regras de desenho– Largura (width)
– Espaçamento (spacing)
– Extensão (extension)
– Cercamento (enclosure)
• Por questão de simplicidade, as regras serão expressas em lambdas ao invés de mícrons
– Regras escaláveis
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Regras de desenhoFonte: MOSIS
• AMIS C5F/N (Well)
0 0 0
Minimum spacing
between wells of
different type (if
both are drawn)
1.4
6 6 46 3Minimum spacing
between wells at
same potential
1.3
18 18 29 1Minimum spacing
between wells at
different potential
1.2
12 12 10 Minimum width 1.1
DEEP SUBM SCMOS
Lambda Description Rule
Exceptions for AMIS C30 0.35 micron process: 1 Use lambda=16 for rule 1.2 only when using SCN4M or SCN4ME
2 Use lambda=21 for rule 1.2 only when using SCN4M_SUBM or SCN4ME_SUBM 3 Use lambda=8 for rule 1.3 only when using SCN4M or SCN4ME
4 Use lambda=11 for rule 1.3 only when using SCN4M_SUBM or SCN4ME_SUBM
SCMOS Layout Rules
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Regras de desenho
• AMIS C5F/N (Active)
4 4 4
Minimum spacing between
non-abutting active of
different implant. Abutting
active ("split-active") is
illustrated under Select
Layout Rules.
2.5
3 3 3 Substrate/well contact
active to well edge 2.4
6 6 5 Source/drain active to well
edge 2.3
3 3 3 Minimum spacing 2.2
3 3 * 3 * Minimum width 2.1
DEEP SUBM SCMOS
Lambda Description Rule
10 0.30 SCN3M_SUBM,
SCN3ME_SUBM
AMI_C5F/N
9 0.35 SCN3M, SCN3ME AMI_C5F/N
5 0.80 SCNA, SCNE AMI_ABN
Minimum Width (lambda) Design Lambda
(micrometers)
Design Technology Process
* Note: For analog and critical digital designs, MOSIS recommends the following minimum MOS channel widths (active
under poly) for AMIS designs. Narrower devices, down to design rule minimum, will be functional, but their electrical
characteristics will not scale, and their performance is not predictable from MOSIS SPICE parameters.
Fonte: MOSIS
SCMOS Layout Rules
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Regras de desenho
1 1 1 Minimum field
poly to active 3.5
4 3 3 Minimum active
extension of poly 3.4
2.5 2 2
Minimum gate
extension of
active
3.3
4 3 2
Minimum
spacing over
active
3.2.a
3 3 2
Minimum
spacing over
field
3.2
2 2 2 Minimum width 3.1
DEEP SUBM SCMOS
Lambda Description Rule
• AMIS C5F/N (Poly)
Fonte: MOSIS
SCMOS Layout Rules
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Regras de desenho
• AMIS C5F/N (Contact to Poly)
Fonte: MOSIS
SCMOS Layout Rules
On 0.50 micron process (and all finer feature size processes), it is required that all features on the insulator layers (CONTACT, VIA, VIA2) must be of the single standard size; there are no exceptions for pads (or logos, or anything else); large openings must be replaced by an array of standard sized openings. Contacts must be drawn orthogonal to the grid of the layout. Non-Manhattan contacts are not allowed.
If your design cannot tolerate 1.5 lambda contact overlap in 5.2, use the alternative rules which reduce the overlap but increase the spacing to surrounding features. Rules 5.1, 5.3, and 5.4, still apply and are unchanged.
2 2 2 Minimum spacing to gate of transistor 5.4
4 3 2 Minimum contact spacing 5.3
1.5 1.5 1.5 Minimum poly overlap 5.2
2x2 2x2 2x2 Exact contact size 5.1
DEEP SUBM SCMOS
Lambda Description Rule
3 3 3 Minimum spacing to active (many contacts) 5.7.b
2 2 2 Minimum spacing to active (one contact) 5.6.b
5 5 4 Minimum spacing to other poly 5.5.b
1 1 1 Minimum poly overlap 5.2.b
DEEP SUBM SCMOS
Lambda Description Rule
SimpleRules
AlternativeRules
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Regras de desenho
• AMIS C5F/N (Contact to Active)
Fonte: MOSIS
SCMOS Layout Rules
If your design cannot handle the 1.5 lambda contact overlap in 6.2, use the alternative rules which reduce the overlap but increase the spacing to surrounding features. Rules 6.1, 6.3, and 6.4, still apply and are unchanged. Contacts must be drawn orthogonal to the grid of the layout. Non-Manhattan contacts are not allowed.
2 2 2 Minimum spacing to gate of transistor 6.4
4 3 2 Minimum contact spacing 6.3
1.5 1.5 1.5 Minimum active overlap 6.2
2x2 2x2 2x2 Exact contact size 6.1
DEEP SUBM SCMOS
Lambda Description Rule
4 4 4 Minimum spacing to poly contact 6.8.b
3 3 3 Minimum spacing to field poly (many contacts) 6.7.b
2 2 2 Minimum spacing to field poly (one contact) 6.6.b
5 5 5 Minimum spacing to diffusion active 6.5.b
1 1 1 Minimum active overlap 6.2.b
DEEP SUBM SCMOS
Lambda Description Rule
SimpleRules
AlternativeRules
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Regras de desenho
• AMIS C5F/N (Metal1)
Fonte: MOSIS
SCMOS Layout Rules
6 6 4
Minimum spacing
when either metal
line is wider than
10 lambda
7.4
1 1 1 Minimum overlap
of any contact 7.3
3 3 2 Minimum spacing 7.2
3 3 3 Minimum width 7.1
DEEP SUBM SCMOS
Lambda Description Rule
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Regras de desenho
• AMIS C5F/N (Via)
Fonte: MOSIS
SCMOS Layout Rules
Vias must be drawn orthogonal to the grid of the layout. Non-Manhattan vias are not allowed.
n/a 2 2
Minimum spacing to poly or
active edge for technology
codes mapped to processes
that do not allow stacked vias
(NOTE: list is not same as for
8.4)
8.5
2
1
3
2 x 2
SCMOS
3+ Metal Process
2
1
3
2 x 2
SUBM
n/a
1
3
3 x 3
DEEP
Minimum spacing to contact
for technology codes mapped
to processes that do not allow
stacked vias (SCNA, SCNE,
SCN3M, SCN3MLC)
Minimum overlap by metal1
Minimum via1 spacing
Exact size
Description
8.4
8.3
8.2
8.1
Rule
8
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Regras de desenho
• AMIS C5F/N (Metal2)
Fonte: MOSIS
SCMOS Layout Rules
6
1
3
3
SCMOS
3+ Metal Process
6
1
3
3
SUBM
8
1
4
3
DEEP
Minimum spacing when either
metal line is wider than 10
lambda
Minimum overlap of via1
Minimum spacing
Minimum width
Description
9.4
9.3
9.2
9.1
Rule
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Regras de desenho
• AMIS C5F/N (Via2)
Fonte: MOSIS
SCMOS Layout Rules
Vias must be drawn orthogonal to the grid of the layout. Non-Manhattan vias are not allowed.
Via2 may be placed over contact14.5
3 Metal Process DescriptionRule
n/a 2 2
Minimum spacing to via1 for
technology codes that do
not allow stacked vias
(SCNA, SCNE, SCN3M,
SCN3ME, SCN3MLC)
14.4
n/a 1 1 Minimum overlap by metal2 14.3
n/a 3 3 Minimum spacing 14.2
n/a 2x2 2x2 Exact size 14.1
DEEP SUBM SCMOS
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Regras de desenho
• AMIS C5F/N (Metal3)
Fonte: MOSIS
SCMOS Layout Rules
n/a 6 8 Minimum spacing when either metal
line is wider than 10 lambda 15.4
n/a 2 2 Minimum overlap of via2 15.3
n/a 3 4 Minimum spacing to metal3 15.2
n/a 5 6 Minimum width 15.1
DEEP SUBM SCMOS
3 Metal Process DescriptionRule
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Caminho de Euler
• Alinhamento das entradas (porta dos transistores) nos planos pMOS e nMOS.
• Procurar por um caminho (simultaneamente em ambos os planos) que passe uma única vez por cada transistor com a mesma entrada.
• Objetivo é montar um array de transistores com os planos pMOS e nMOS alinhados.
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Caminho de Euler
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Standard-cell
• Conceito que utiliza uma biblioteca de células de layout com mesma altura e mesma posição e espessura das linhas de alimentação.
• Uma célula pode ser uma porta lógica simples ou complexa, um flip-flop, um multiplexador, etc.
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Standard-cell
• Exemplo especificação de uma célula
• Altura de todas as célulasdeve ser idêntica
• Linhas de alimentaçãodevem ter mesma posição e espessura
• Largura pode ser variável
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Standard-cell
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PADs
• Estruturas utilizadas para interfacear os sinais internos ao chip com os sinais externos
• Estruturas comuns em PADs– Diodos de proteção (Electro-Static Discharge -ESD)
– Buffers para reforço de sinal
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PAD IN
• PAD de entrada– Pinos DI e DIB em metal2
– DI: entrada direta
– DIB: entrada negada
Fonte: Tanner
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PAD OUT
• PAD de saída– Pino DO em metal2
Fonte: Tanner
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PAD GND!
• PAD de GND!– Pino DATA em metal1
Fonte: Tanner
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PAD VDD!
• PAD de VDD!– Pino DATA em metal1
Fonte: Tanner
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PADs Corner e Space
Space
Corner
• Estruturas utilizadas para manter a alimentação no anel de PADs.
VDD!
GND!
VDD!
GND!
VDD! GND!
Fonte: Tanner
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Anel de PADs
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Anel de PADs
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Descasamento x Leiaute
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Descasamento entre dispositivos
• Projeto de CIs analógicos e digitais: conceito de similaridade comportamental entre dispositivos identicamente desenhados ⇒ dispositivos “casados”
• Projetistas necessitam prever o desempenho de componentes e circuitos ⇒ modelo de descasamento
• É comum o uso de associações série-paralelo de transistores ⇒ consistência do modelo
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Entendendo o Descasamento
• Diferença atemporal (“ruído DC”) no comportamento elétrico entre
dispositivos identicamente desenhados e fabricados.
• Resultado de variações físicas incontroláveis durante a fabricação.
• O modo como uma variação afeta um dispositivo em uma pastilha
(die) depende da relação entre as dimensões físicas do mesmo e a
distância de correlação da variação.
• O entendimento dos mecanismos que provocam o descasamento
permite que ele seja previsto e controlado na etapa de projeto.
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Entendendo o Descasamento
• Fatores sistêmicos: distância de correlação da variação superior às dimensões do dispositivo, produzindo gradientes (efeito global).
• Decorrem de variações ou deformações em componentes do processo ou elementos do ambiente, como:– dilatação térmica de equipamentos
– aberrações nas lentes e distorções nas máscaras de foto-litografia
– mudança na concentração de substâncias de ataque, deposição ou dopagem
– tensões mecânicas permanentes na superfície do substrato
� Pode-se atenuá-los através de técnicas de leiaute (p.ex. centróide
comum).
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Entendendo o Descasamento
• Exemplo de efeito global: distribuição do stress mecânico na superfície de uma pastilha colada com epoxy em encapsulamento plástico. A mobilidade dos portadores é sensível ao stress.
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Entendendo o Descasamento
• Fatores estocásticos: distância de correlação da variação inferior às dimensões do dispositivo, produzindo flutuações microscópicas (efeito local).
• Em geral, são relacionados à natureza discreta da matéria, p. ex.:– flutuações na concentração de dopantes (impurezas)
– flutuações na espessura ou na qualidade do óxido
– formação de aglomerados no poli-silício (clustering)
– rugosidade de borda nas camadas depositadas ou decapadas
� Deve-se entender seus mecanismos e modelá-los, permitindo que o
projetista preveja o impacto dos graus de liberdade que dispõe
sobre o descasamento (geometria e polarização).
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Entendendo o Descasamento
• Exemplo de efeito local: a natureza discreta dos dopantes faz com que sua concentração varie no volume do substrato e do gate.
• Transistores menores: menos átomos dopantes na região ativa.
• A flutuação na concentração de dopantes na região ativa é a principal causa do descasamento entre MOSFETs.
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Impacto nos Circuitos Eletrônicos
Tensão de referência de um band-gap
Atraso entre dois ramos de distribuição de clock (processo de 250nm)
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Impacto nos Circuitos Eletrônicos
Separação da variabilidade entre dispositivos
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Impacto nos Circuitos Eletrônicos
Separação da variabilidade entre dispositivos
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Efeito Global x Layout
(1) Geometrias idênticas e idênticas condições de contorno:
G
(b) pior
D1 D2
G
S
D1 D2
S(a) melhor (c) pior
S
G
D1 D2
metal
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Efeito Global x Layout
(2) Aproximar os dispositivos, expondo-os a menor gradiente:
Obs.: dispositivos menores ficam mais próximos
G
(b) pior
S
D1 D2
S
(a) melhor
G
D1 D2
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Efeito Global x Layout
(3) Fracionamento e associação intercalada de dispositivos menores, formando um maior (centróide comum):
M11
M22 M12
M21
M1 M2
(a) não-centróide (b) centróide-comum
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Efeito Global x Layout
(4) Manter os dispositivos casados com a mesma orientação da corrente (a mobilidade não éisotrópica sobre uma lâmina de Si).
G
(b) pior
S
D1 D2
S
(a) melhor
G
D1
D2
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Efeito Global x Layout
(5) Uso de dispositivos dummy para garantir as mesmas condições de contorno na fabricação de dispositivos casados.
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Efeito Global x Layout
(6) Reduzir a exposição ao stress mecânico na superfície da pastilha, colocando os dispositivos casados próximos ao centro.
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Efeito Global x Layout
(7) Reduzir a exposição a gradientes térmicos, devido à dissipação de dispositivos de potência.
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Efeito Global x Layout
– posicionar os dispositivos de potência longe do centro
– posicionar os dispositivos casados longe dos de potência, mas longe das bordas (evitar stress)
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Modelando o Efeito Local
• A natureza discreta da matéria (principalmente dos dopantes) provoca flutuações locais na condutânciada região ativa.
• O somatório dessas flutuações aleatórias resulta em uma diferença líquida na corrente entre dispositivosidênticos (descasamento).
• Modelagem do descasamento: integração das flutuações na corrente, usando um modelo de comportamento elétrico abrangente e acurado.
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Modelo de Pelgrom para MOSFET
• Apresenta os efeitos das variabilidades LOCAIS e GLOBAIS do processo, sobre os transistores MOS, através de parâmetros relacionados à tensão de limiar (VT) e ao fator de ganho (β=µCox):
Obs: em inversão forte, uma aproximação de ID é
Saturação:
Reg. linear: ( ) ( )
( ) DSDS
TGSD
DSTGSD
VV
VVL
WI
VVVL
WI
−−≅
+−≅
2
12
2
β
λβ
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Modelo de Pelgrom para MOSFET
• Relaciona os efeitos locais à área dos transistores (WL)
• Relaciona os efeitos globais à distância média entre os transistores (D)
222
2 DSWL
AVT
VTVT +=σ
22
2
2 DSWL
Aβ
ββσ +=
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Modelo de Pelgrom para MOSFET
• A incerteza na corrente ID pode então ser estimada por:
SI:
SI e WI:
( ) ( )( )
( )2
2
2
2
2
2 4
ββσσσ
+−
=TGS
T
D
D
VV
V
I
I
( ) ( ) ( )2
22
2
2
2
ββσ
σσ
+
= T
D
m
D
D VI
g
I
I
( ) ( ) ( )2
22
22 1
ββσ
σσ
+=
Dm
TGSIg
VV
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Modelo de Pelgrom para MOSFET
• Relação entre gm/ID e o nível de inversão
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Modelo de Pelgrom para MOSFET
• Em uma simulação Monte Carlo, a cada transistor são acrescidas as fontes abaixo, cujos valores são determinados aleatoriamente, para cada rodada, conforme os fatores de descasamento do processo (AVT e Aβ) e a geometria do transistor (WL).
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Modelo de Pelgrom para MOSFET
• Simulação Monte Carlo da tensão de off-set de um amplificador operacional Miller CMOS. O histograma apresenta a distribuição desta tensão sobre 1000 amostras, em intervalos de 0,5 mV. O desvio-padrão calculado é 2,1 mV. A curva tracejada é a sua aproximação Gaussiana.
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Modelo de Pelgrom para MOSFET
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Modelo de Descasamento Consistente
As flutuações espaciais na densidade de dopantesprovocam flutuações locais na carga de depleção, que por sua vez provocam flutuações locais na carga de inversão, fazendo com que a condutância local do canal varie.
carga de
inversão
Q’I(x)
VGB
carga de depleção
Q’B(x)
S
Substrato p
G
D
∆x
0x
L
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Modelo de Descasamento Consistente
A variância total na corrente de dreno resulta da soma das contribuições individuais (não-correlacionadas)
Através da formulação da corrente de dreno pelo potencial de quasi-Fermi, tem-se
( )∫∑∑ =
===→=
L
A
L
xA
x
L
xdI dxix
Li
L
xI
D
0
2
20
2
00
22 1lim)( ∆∆∆
∆∆
∆σ
⇑contribuição do elemento do
canal ao desvio na corrente total
'
'
I
IDA
Q
QIi
∆=∆
30
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Modelo de Descasamento Consistente
Aqui, utilizou-se as seguintes considerações:
•Flutuação na concentração de impurezas, como principal causa do descasamento
•Distribuição de Poisson para os dopantes
•Representação da corrente no canal, em função da carga de inversão e do potencial no canal
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Modelo de Descasamento Consistente
A expressão que descreve o descasamento, em termos da polarização, da geometria e da tecnologia, fica
onde e Noi é o número efetivo de
impurezas por unidade de área na região de depleção______________Do modelo ACM para MOSFETs de canal longo
e
q
nC
q
Q( toxIP φ''
* =−
=
)( rfSRFD iiL
WIIII −=−= 2'
21
toxSQ nCI φµ=
onde o termo BISQ é um parâmetro adicional de descasamento que inclui variações de mobilidade e espessura de óxido de porta.
2'
21
toxSQ nCI φµ=
+
+
−=
r
f
rf
oi
D
I
i
i
iiWL(
(
I
D
1
1ln
12*2
2σ
WL
BSQ
I
2
+
31
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Modelo de Descasamento Consistente
Para mais detalhes sobre o modelo de descasamento:
•C. Galup-Montoro, M. C. Schneider, H. Klimach, and A.
Arnaud, “A compact model of MOSFET mismatch for circuit
design”, IEEE Journal of Solid-State Circuits, vol. 40, n.
8, pp. 1649 – 1657, Aug. 2005.
•H. Klimach, A. Arnaud, C. Galup-Montoro, and M.C.
Schneider “MOSFET mismatch modeling: a new approach”,
IEEE Design & Test of Computers, vol. 23, n. 1, pp. 20 – 29,
Jan.-Feb. 2006.
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Modelo de Descasamento Consistente
TSMC 0.35 if: 0,01 – 1000 circulo = medidaTamanho médio: VDS: 20mV - 2V segmento = modelo3µm x 2µm linha = + ESVP
NMOS PMOS
SatLin
WI
SI
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Modelo de Descasamento Consistente
TSMC 0.18 if: 0,01 – 1000 circulo = medidaTamanho médio: VDS: 20mV - 2V segmento = modelo1,2µm x 0,8µm linha = + ESVP
NMOS PMOS
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Descasamento Medido em MOSFETs
Grande (12µµµµm/8µµµµm) Pequeno (0.75µµµµm/0.5µµµµm)Médio (3µµµµm/2µµµµm)
i f= 1
i f= 100
µµµµ ; σσσσ = 122 nA; 2 nA 124 nA; 7 nA 287 nA; 114 nA
µµµµ ; σσσσ = 12.9 µµµµA; 0.066 µµµµA 12.9 µµµµA; 0.19 µµµµA 17.2 µµµµ A; 1.45 µµµµ A
Geometria
Polariza
ção
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Conversor D/A - diagrama
Diagrama esquemático do conversor D/A de 8 bits, composta por associações série-paralelo de transistores MOS (rede M-2M). O valor
digital, a ser convertido em analógico, é programado em um registrador de deslocamento.
Q0Q6
DoD Q
ck
Q1
D Q
ck
Q7
D Q
ck
Di
Ck
D Q
ck
M72
M71 M74
M73Q7
-Q7
-Q7
Q7
M62
M61 M64
M63Q6
-Q6
-Q6
Q6
M02
M01 M04
M03Q0
-Q0
-Q0
Q0
MB2
MB1
I0V0IGVG
M00
VR IRIB VB
GB
ENG04055 – Concepção de CI Analógicos – Eric Fabris
Conversor D/A - fabricação
Microfotografia dos conversores fabricados: DAC0 (esq.) e DAC1 (dir.). • rede M-2M, cercada pelo anel de guarda e dummies
•8 registradores, chaves de acionamento e capacitores de desacoplamento
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Conversor D/A - resultados
Desvio-padrão do erro medido das 20 amostras de DAC0 (esq.) e DAC1(dir.), para todos os dados de entrada, e normalizado para 1 LSB. As
medidas foram realizadas sob os níveis de inversão 20 e 2000.
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Conversor D/A - resultados
Amostras de DAC0 (sup.) e DAC1 (inf.) que apresentaram os valores mínimo e máximo de erro medido, sob os dois níveis de inversão
extremos, 20 (esq.) e 2000 (dir.).
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Descasamento entre MOSFETs
• Um projeto é realizado considerando-se a distribuição dos erros das amostras dentro de uma faixa de incerteza, o que representa um certo grau de aproveitamento (yield):
– se a faixa é de 1σ, aproveita-se 68,3% das amostras
– se a faixa é de 2σ, aproveita-se 95,4% das amostras
– se a faixa é de 3σ, aproveita-se 99,7% das amostras