Sistemas combinacionales II:
Bloques funcionales integrados
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Departamento de Tecnología Electrónica
OSFUNDAMENTOS DE ELECTRÓNICAELECTRÓNICA
TEMA 3SISTEMAS COMBINACIONALES II:
Bloques funcionalesq
Tema 3 - 1
Sistemas combinacionales II:
Bloques funcionales integrados
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SISTEMAS COMBINACIONALES II:Bloques funcionalesBloques funcionales
Tema 3 - 2
Sistemas combinacionales II:
Bloques funcionales integrados
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• En este tema se presentan distintos tipos de circuitos lógicosEn este tema se presentan distintos tipos de circuitos lógicos
combinacionales, incluyendo decodificadores, codificadores,
multiplexores (selectores de datos) demultiplexoresmultiplexores (selectores de datos), demultiplexores,
comparadores y detectores/generadores de paridad.
• También se presenta el método estructural del VHDL y se
aplica a la lógica combinacional.
Tema 3 - 3
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• Implementar un decodificador binario básico
• Utilizar decodificadores BCD a 7 segmentos en sistemas con displays.
• Aplicar multiplexores para la selección de datos, los displays multiplexados, la
generación de funciones lógicas y sistemas sencillos de comunicaciones.
• Utilizar decodificadores como demultiplexores• Utilizar decodificadores como demultiplexores.
• Utilizar un codificador de prioridad BCD-binario.
• Utilizar comparadores de magnitud para determinar la relación entre dos númerosUtilizar comparadores de magnitud para determinar la relación entre dos números
binario y utilizar los comparadores en cascada para realizar comparaciones de
números más grandes.
E li l i ifi d d id d• Explicar el significado de paridad.
• Utilizar generadores y comprobadores de paridad para detectar errores de bits en los
sistemas digitales.
• Describir un componente VHDL y explicar como se emplea en un programa.
• Aplicar el método estructural y el método de flujo de datos para escribir código VHDL.
Tema 3 - 4
• Describir herramientas básicas de desarrollo software.
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CONTENIDOS:
1. INTRODUCCIÓN.
1 1 Bloques funcionales integrados
5. DEMULTIPLEXORES
5 1 Demultiplexor de dos canales (1 línea a 2 líneas)1.1. Bloques funcionales integrados
1.2. Bloque funcional combinacional
1.3. Simbología normalizada (ANSI/IEEE 91-1984)
2 DECODIFICADORES
5.1. Demultiplexor de dos canales (1 línea a 2 líneas)
5.2. Demultiplexor de cuatro canales (1 línea a 4líneas)
5.3. Decodificadores como demultiplexores2. DECODIFICADORES
2.1. Decodificador Binario básico
2.2. Decodificador BCD a decimal
2 3 Decodificador Binario a decimal
6. COMPARADORES BINARIOS
6.1. Comparador binario de cuatro bits
6.2. Comparador binario de ocho bits2.3. Decodificador Binario a decimal
2.4. Decodificador de uno entre cuatro
2.5. Aplicaciones de los decodificadores
2.6. Decodificadores excitadores
6.3. Aplicaciones de los comparadores binarios
7. DETECTORES/GENERADORES DE PARIDAD
7.1. Aplicación de los detectores/generadores de
3. CODIFICADORES
3.1. Codificador con prioridad
4 MULTIPLEXORES
7.1. Aplicación de los detectores/generadores de
paridad
8. LÓGICA COMBINACIONAL CON VHDL
8.1. Método ESTRUCTURAL de programación en4. MULTIPLEXORES
4.1. Multiplexor de dos canales
4.2. Multiplexor de cuatro canales
4.3. Multiplexor de ocho canales
8.1. Método ESTRUCTURAL de programación en
VHDL.
8.2. Componentes VHDL
8 3 Aplicación de herramientas de desarrollo
Tema 3 - 5
4.3. Multiplexor de ocho canales
4.4. Multiplexores múltiples
4.5. Aplicaciones de los multiplexores
8.3. Aplicación de herramientas de desarrollo
software.
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1. INTRODUCCIÓN
1 1 BLOQUES FUNCIONALES INTEGRADOS
Los circuitos electrónicos integrados (realizados en una sola pastillad t i l i d t ) l ifi l d i t ió
1.1. BLOQUES FUNCIONALES INTEGRADOS
de material semiconductor) se clasifican en escalas de integración:
- “SSI” (Small Scale Integration): nº puertas < 10( g ) p- “MSI” (Medium Scale Integration): 10 < nº < 100- “LSI” (Large Scale Integration) ): 100 < nº < 10.000
“VLSI” (V L S l I t ti ): 10 000< nº < 100 000- VLSI (Very Large Scale Integration): 10.000< nº < 100.000- “ULSI”(Ultra Large-Scale Integration): nº >100.000
Existen funcionesfunciones lógicaslógicas dede aplicaciónaplicación generalgeneral que pueden ser
realizadas en MSIMSI para ser utilizadas como bloques funcionales
Tema 3 - 6
para la construcciónconstrucción de sistemassistemas digitalesdigitales másmás complejoscomplejos..
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1.2. BLOQUE FUNCIONAL COMBINACIONAL
En la representaciónrepresentación generalgeneral dede unun bloquebloque funcionalfuncional combinacionalcombinacional se distinguen dos
tipos de variables de entrada:
Variables de entrada operativas: Variables de entrada propiamente dichas.
VariablesVariables dede entradaentrada dede controlcontrol:: Influyen en la forma en que el circuito actúa
sobre las operativas o modifican el resultado de las variables de salida.p
VARIABLES VARIABLES
BLOQUE
FUNCIONAL
DE ENTRADA DE SALIDA
Variables
COMBINACIONALoperativas
V i bl d t l
Tema 3 - 7
Variables de control
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1.3. SIMBOLOGÍA NORMALIZADA (ANSI/IEEE 91-1984)
Indicativo de descripción general
Líneas de lid
Líneas de t d salidaentrada
Símbolos asociados a las salidas
Símbolos asociados a las entradas
Indicarán las RELACIONES DE DEPENDENCIA entre las VARIABLES DECONTROL y las OPERATIVAS, y las VARIABLES DE SALIDA.Normalmente:
Tema 3 - 8
Normalmente:•Tipo de dependencia: indicado mediante una letra (G, V, …)•Variables afectadas por relación: Indicadas mediante NÚMERO
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RELACIÓN DE DEPENDENCIA Y [G (AND)]
Representa el productoproducto lógicológico entre la entrada indicada con laletra GG seguida del númeronúmero αα y las entradas o salidas indicadasletra GG seguida del númeronúmero αα y las entradas o salidas indicadascon el mismo número.
a
bS’ a
bS
αc
S
x
& c
x Gα
- Si x = 1 S = S’
Tema 3 - 9- Si x = 0, S = 0
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RELACIÓN DE DEPENDENCIA O [V (OR)]
Representa la suma lógica entre la entrada indicada con la letraVV seguida del númeronúmero αα y las entradas o salidas indicadas conVV seguida del númeronúmero αα y las entradas o salidas indicadas conel mismo número.
a
bS’ a
bS
αcS
x
1
b
c
x Vα
α
- Si x = 0 S = S’
Tema 3 - 10
- Si x = 1, S = 1
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RELACIÓN DE INVERSIÓN [N (Negate)]
Representa la funciónfunción OO--exclusivaexclusiva entre la entrada indicadacon la letra NN seguida del númeronúmero αα y las entradas o salidascon la letra NN seguida del númeronúmero αα y las entradas o salidasindicadas con el mismo número.
a
bS’ a
bS
αcS
x
=1b
c
x Nα
α
- Si x = 0 S = S’ Si está a 1 Niega la variable sobre la que actúa
Tema 3 - 11- Si x = 1, S = S’
variable sobre la que actúa
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RELACIÓN DE DESINHIBICIÓN [EN (Enable)]
Una entrada con ENENαα::
• Actúa sobre las entradas con el número α inhibiendo su acción si está a
nivel cero (EN=0) y desinhibiéndola si se encuentra a nivel uno (EN=1,
f i i t l)funcionamiento normal).
• Actúa sobre las salidas con el número α de la siguiente forma:• Actúa sobre las salidas con el número α de la siguiente forma:
Si salidas de tres estados: las coloca en alta impedancia
Si salidas normales: actúa de forma idéntica a la relación GSi salidas normales: actúa de forma idéntica a la relación G
Si la entrada EN no lleva ningún número asociado actúa sobre todas las
Tema 3 - 12
Si la entrada EN no lleva ningún número asociado actúa sobre todas lassalidas del bloque.
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En general, cualquier entrada o salida negada indica que laEn general, cualquier entrada o salida negada indica que la
negación es a posteriori de la relación de dependencia, es decir,
que la relación de dependencia es “interna” al bloque.q p q
ab
S1
a
bS
1bc
I EN1
1 b
c
I EN1
1
- Si I = 0 S inhibida
i 1 d i hibid
- Si I = 1 S 3er estado
Si I 0 S d i hibid
EN1 EN1
Tema 3 - 13
- Si I = 1 S desinhibida - Si I = 0 S desinhibida
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RELACIÓN DE MODO DE OPERACIÓN [M (Mode)]
Selecciona la operación que realiza el circuito con las entradas
correspondientes
RELACIÓN DE CONEXIÓN Z
Indica que existe una conexión entre el terminal indicado con
Z l t i lZα y el terminal α.
Tema 3 - 14
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1.4. BLOQUES FUNCIONALES COMBINACIONALES
• Decodificadores• Decodificadores• Codificadores
M lti l• Multiplexores• Demultiplexores• Comparadores binarios• Detectores/generadores de paridadDetectores/generadores de paridad
Tema 3 - 15
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2. DECODIFICADOR
Sistema Sistema combinacionalcombinacional que genera algunos o todos los que genera algunos o todos los
productos canónicos de un conjunto de entradas.productos canónicos de un conjunto de entradas.p jp j
X/Y
0
1.
.
.
.
.
1
..
.
.
Tema 3 - 16
n-1
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2.1. EL DECODIFICADOR BINARIO BÁSICO
Supongamos que necesitamos determinar cuando aparece el nº binario 1001 en las entradasSupongamos que necesitamos determinar cuando aparece el n binario 1001 en las entradas
de un circuito digital.
Se puede utilizar una puerta AND como elemento básico de decodificación, ya quep p , y q
produce una salida a nivel ALTO solo cuando todas las entradas están a nivel ALTO
Debemos asegurar que todas las entradas están a nivel ALTO cuando se introduce el nº 1001
i ti l d bit t l invertir los dos bits centrales.
Si se requiriese una salida a nivel BAJO, se podría utilizar una puerta NAND.
& &
11 Ecuación lógica para el decodificador:
& &
11
Tema 3 - 17
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Ejercicio para casa:
Determinar la lógica requerida para decodificar el número binario 1011
de manera que produzca un nivel ALTO en la salida.
Tema 3 - 18
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Ejercicio 1:
Se desea detectar la presencia de los códigos 1010, 1100, 0001 y 1011.
Para indicar la presencia de dichos códigos se requiere una salida a
nivel ALTO. Desarrollar la lógica de decodificación mínima necesariag
que tenga una única salida que indique cuando cualquiera de estos
códigos se encuentra en las entradas. Para cualquier otro código, lacódigos se encuentra en las entradas. Para cualquier otro código, la
salida ha de ser un nivel BAJO.
Tema 3 - 20
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Ejercicio para casa:
Si se aplican las formas de onda de entrada a la lógica de
decodificación de la figura, dibujar las formas de onda de salida en
función de dichas entradas.
1&
1
1
&
&
1
1
Tema 3 - 22
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2.2. DECODIFICADOR 1 DE 10(Decodificador BCD a decimal)
Genera los productos canónicos 0 a 9 de cuatro variables binarias
Convierte cada código BCD en uno de los diez posibles dígitos decimales.
BCD/DEC
1
0
1
21
0
0
0
_ _ _ _
_ _ _
_ _ _
a
d c b a = P0
d c b a = P1
d c b a = P21
2
4
2
3
4
5
1
1
0
0
1
0
0
_ _
_ _ _
_ _
a
b
c
d c b a P2
d c b a = P3
d c b a = P4
d c b a = P54
8
5
6
7
8P
0
0
0
0
0
0
_ _
_
_ _ _
c
d
d c b a = P5
d c b a = P6
d c b a = P7
d c b a P88
9
Pesos 0
0_ _
d c b a = P8
d c b a = P9
Tema 3 - 24
Ejemplo concretoEn general
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DECODIFICADOR 1 DE 10 (alternativa)
BCD/DEC __
__
__
BCD/DEC
1
0
1
21
1
1
1a
P0
P1
P2__
__
__
1
2
4
2
3
4
5
1
1
0
1
0
1
1
a
b
c
P2
P3
P4
__
__
4
8
5
6
7
0
0
1
1
1
c
dP5
P6
P7__
__8
9
1
1P8
P9Pesos
Tema 3 - 25
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__
__
__
BCD/DEC 0
1
2
1
1
1
P0
P1
P2
__
__
__
BCD/DEC 0
1
2
1
1
1
P0
P1
P2__
__
__
__
__
1
2
4
8
2
3
4
5
6
7
1
1
0
0
1
0
1
1
1
1
a
b
c
d
P2
P3
P4
P5
P6
P7
__
__
__
__
__
1
2
4
8
2
3
4
5
6
7
1
1
0
0
1
0
1
1
1
1
a
b
c
d
P2
P3
P4
P5
P6
P7__
__
7
8
9
1
1
1
P7
P8
P9
__
__
7
8
9
1
1
1
P7
P8
P9
Pesos
Tema 3 - 26
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Ejercicio 2:
El 74HC42 es un CI decodificador BCD-
Decimal. Su símbolo lógico se muestra en la
figura. Dibujar las señales de salida si seg j
aplican las señales de entrada de la figura a
las entradas del 74HC42.las entradas del 74HC42.
Tema 3 - 27
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Ejercicio 2:
El 74HC42 es un CI decodificador BCD-
Decimal. Su símbolo lógico se muestra en la
figura. Dibujar las señales de salida si seg j
aplican las señales de entrada de la figura a
las entradas del 74HC42.las entradas del 74HC42.
0
0
1
0
0
1
1
1
0
0
1
0
0
1
1
1
0
0
1
0
0
10
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
1
0
1
1
0
0
0
1
0
0
1
1
0
1
Tema 3 - 28
0 0 0 0 0 0 0 0 1 1 1
0 1 2 3 4 5 6 7 8 9 10
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Solución:
0 1 2 3 4 5 6 7 8 9 10
Tema 3 - 29
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Ejercicio para casa:
Se aplican secuencialmente números BCD al decodificador BCD-decimal de la
figura. Dibujar el diagrama de tiempos que muestre cada salida en relación con
el resto de las señales de salida y con las de entrada.
Tema 3 - 30
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2.3. DECODIFICADOR 1 DE 16(Decodificador Binario a Decimal) (Decodificador Hexadecimal)
Genera los productos canónicos 0 a 15 de cuatro variables binarias
d c b a = P0
d c b a = P1
_ _ _ _
_ _ _
_ _ _
BIN/DEC 0
1
1
d c b a = P2
d c b a = P3
d c b a = P4
_ _
_ _ _
_ _
2
3
4a 1
2
4
d c b a = P5
d c b a = P6
d c b a = P7
_ _
_ _
_
5
6
7
a
b
c 4
8d c b a = P8
d c b a = P9
d c b a = P10
_ _ _
_ _
_ _
8
9
10
c
d
d c b a = P11
d c b a = P12
d c b a = P13
_
_ _
_
11
12
13
Tema 3 - 32
d c b a = P14
d c b a = P15
_14
15
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DECODIFICADOR 1 DE 16 (alternativa)
BIN/DEC 0
1
11
Nota: Integrados Dual in Line (DIL):
1
2
3
4
111
Nº patillas: 14, 16, 20, 24
(Vcc, GND)
1
2
4
5
6
7
a
b
c
1111
0
0
1 4
88
9
10
c
dEntradas de desinhibición:
111
1
1
10
11
12
13EN1
& EN
desinhibición:
1
1 0 si EN1=0
1 si EN1=1
Tema 3 - 33
13
14
15EN2
111
0
Enable permitir, desinhibir
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Diagrama de pines:
1
BIN/HEX 01234
a
Diagrama de pines:
1248
56789
1011
abcd
1112131415
EN1
EN2
& EN
d c b a
Tema 3 - 34
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Ejercicio 3:
Una aplicación requiere decodificar un número de 5 bits (A4A3A2A1A0).
Utilizar decodificadores 74HC154 para implementar el circuito lógico.
BIN/DEC 0123
1
2
4
8
4567898 9
1011121314
EN1& EN
1415
EN2
Tema 3 - 35
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Solución:
1
Tema 3 - 37
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2.4. DECODIFICADOR 1 DE 4
X/YA0 QX/Y
1 I A1 A0 Q0 Q1 Q2 Q3
A0
A
Q0
Q
0
21 X X 1 1 1 10 0 0 0 1 1 10 0 1 1 0 1 1
A1 Q1
Q
1
EN
0 0 1 1 0 1 10 1 0 1 1 0 10 1 1 1 1 1 0I
Q2
Q3
2
EN 33
Tema 3 - 38
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2.5. APLICACIONES DE LOS DECODIFICADORES
a) Conversor de código
b) Generación de funciones lógicas
a) Conversor de código
b) Generación de funciones lógicas
Cada salida de un decodificador se corresponde con untérmino producto podemos utilizar decodificadores paratérmino producto podemos utilizar decodificadores paraimplementar funciones lógicas
c) Demultiplexor
Tema 3 - 39
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Generación de funciones de tres variables
_ _ _ _ _ _
_ _ _ _ _ _Sea g = a b c + a b c + a b c == c b a + c b a + c b a =
= P0+P3+P4 = P0.P3.P4= P0+P3+P4 = P0.P3.P4
BCD/DEC 0 BCD/DEC 0...
1
2
0
...
3
4
a
b
1 g ...
1
2
BCD/DEC 0
...
3
4
a
b
& g
...
...
4
8
4
...
...
9
c
0...
...
4
8
4
...
...
9
c
0
Tema 3 - 40
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Generación de funciones de cuatro variables
_ _ _ _ _ _ _ _
_ _ _ _ _ _ _ _Sea g = a b c d + a b c d + a b c d =_ _ _ _ _ _ _ _= d c b a + d c b a + d c b a =
P0+P2+P7 P0 P2 P7= P0+P2+P7 = P0.P2.P7
BIN/HEX 0
1 &1
2
4
1
2
…
7
a
b
c
& g
4
8 ...
15
c
d
& EN0
Tema 3 - 41
15&0
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2.6. DECODIFICADORES EXCITADORES (Drivers)
Los decodificadores excitadores tienen mayor capacidad de
entregar/absorber intensidades de corriente y permiten controlar
indicadores luminosos.
Visualizadores (Displays) de siete segmentos
Visualización de los números decimales con un Display de 7
segmentos:
Tema 3 - 42
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Visualizadores (Displays) de siete segmentos realizados con LED
Display de siete segmentos
en ánodo común
Display de siete segmentos
en cátodo común
Display de siete segmentos en ánodo común
a b c d e f g
a
b
ce
fg
Tema 3 - 43
cd
e
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Display de siete segmentos en ánodo común
5 VR: limita la corriente
l di d
en ánodo común
por el diodo
R R R R R R R Los interruptores sontransistores de
salidas en colectorabiertoabierto.
Tema 3 - 44
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2.6.1. DECODIFICADOR BCD/ 7 segmentos D C B A : Cifra en BCD
5 V
R R R R R R RBCD/7SEG
1
2
a
b
cA
B
4
8
d
e
f
C
D
Tema 3 - 45
f
gAl tener salidas activas a nivel BAJO debe utilizarse con displays en ánodo común
Sistemas combinacionales II:
Bloques funcionales integrados
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RBI: inhibe la visualización cuando está a
i l 0 i l º
LT (Lamp Test)
Si LT=0 se enciendenBCD/7SEG
a ,3LT V3
nivel 0 si el nº a visualizar es el cero binario.
Si LT=0 se encienden todos los segmentos
RBI (Ripple Blanking Input) yBI/RBO (Blanking Input/RippleBlanking Output) controlan la
a ,3b ,3c 3
RBI Z9
visualización de los ceros ennúmeros de varias cifras 1/Z10
2/Z11
c ,3d ,3e 3
A
B
: Excitador
C l bi
4/Z12
8/Z13
e ,3f ,3g ,3
B
C
D: Colector abierto
1 G, Z1491011
1 G, Z1491011
g ,3D
BI/RBO& G, Z1491011 14
Tema 3 - 46
111213
111213
111213
Sistemas combinacionales II:
Bloques funcionales integrados
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BCD/7SEGBCD/7SEG
a ,3b ,3c ,3
LT
RBI
V3
Z9
a ,3b ,3c ,3
LT
RBI
V3
Z9
1/Z10
2/Z11
4/Z12
8/Z13
d ,3e ,3f ,3
A
B
C
D
1/Z10
2/Z11
4/Z12
8/Z13
d ,3e ,3f ,3
A
B
C
D 8/Z13 g ,3D
BI/RBO& G, Z14910111213
14
8/Z13 g ,3D
& G, Z14910111213
& G, Z14910111213
14
1 G Z149 1 G Z149
Salida activa = S (saturación)Salida inactiva = C (corte)
131313
Diagrama de pines:
1 G, Z14910111213
1 G, Z14910111213
Cuando el pin BI/RBO se emplea como entrada BI (entrada de borrado): Si está a nivel BAJO, todas las salidas están d ti d ( t d )
Tema 3 - 47
desactivadas (segmentos apagados), ANULANDO EL RESTO DE LAS ENTRADAS
Sistemas combinacionales II:
Bloques funcionales integrados
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Visualizador de cuatro dígitos Ejemplo de cuatro visualizadores 7 segmentos, con inhibición de la visualización de los ceros no significativos
di t d difi d BCD 7 t 74LS47)mediante un decodificador BCD a 7 segmentos 74LS47)
El 74LS47 debe utilizarse con displays en ánodo común
Apagado Apagado
Tema 3 - 48
Sistemas combinacionales II:
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Número “103”:
RBI=1 y RBO=1RBI=1 y RBO=1
Número “3”:
RBI=1 y RBO=1y
RBI=0 y RBO=0
RBI=1RBI=0
Tema 3 - 49
Sistemas combinacionales II:
Bloques funcionales integrados
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Ejercicio para casa:
Un decodificador/excitador de 7 segmentos controla el display de la figura. Si se
aplican las formas de onda de entrada que se muestran, determinar la
secuencia de dígitos que aparece en el display.
Tema 3 - 50
Sistemas combinacionales II:
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3. CODIFICADORES
Tema 3 - 52
Sistemas combinacionales II:
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CODIFICADOR
Sistema Sistema combinacionalcombinacional de n salidas y un número de entradas menor o igual que 2de n salidas y un número de entradas menor o igual que 2nn
Cuando una sola entrada adopta un estado lógico determinado cero o uno, a la salida Cuando una sola entrada adopta un estado lógico determinado cero o uno, a la salida
aparece la combinación binaria correspondiente al número decimal asignado a esa aparece la combinación binaria correspondiente al número decimal asignado a esa
entrada. entrada.
a) SIN PRIORIDAD: Codifican cada entrada activa y se superponen a lasalida los “unos” de cada entrada Sólo se debe activar una entrada a lasalida los unos de cada entrada Sólo se debe activar una entrada a lavez !!
b) CON PRIORIDAD C difi l t d ti d l d i l
Tema 3 - 53
b) CON PRIORIDAD: Codifican la entrada activa de mayor valor decimal.
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3.1. Codificador Decimal-BCD
Codificador básico de 10 líneas a 4 líneas.
Tema 3 - 54
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Diagrama lógico básico de un codificador Decimal - BCD
1
No se necesita una entrada para el
1
No se necesita una entrada para eldígito 0, ya que las salidas BCDestán todas a nivel BAJO cuando nohay entradas a nivel ALTO
1
Tema 3 - 55
1
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3.2. Codificador octal-binario con prioridadCodificador básico de 8 líneas a 3 líneas.
0HPRI / BIN
0HPRI : PRI-oridad al
más alto (H-ighest)0
1
2 1 10
0
más alto (H-ighest)0
0 1
3
4
5
2
4
0
111
0
11
11
0
0
1
0
5
6
7
11
0
0
0
0
0 70 0
Se “codifica” el número 3”
Tema 3 - 56
Se “codifica” el número 5”
Sistemas combinacionales II:
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HPRI : PRI-oridad al
más alto (H-ighest)
HPRI : PRI-oridad al
más alto (H-ighest)
Tema 3 - 57
Sistemas combinacionales II:
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4. MULTIPLEXORES SELECTORES DE CANALES DE ENTRADA
Tema 3 - 58
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MULTIPLEXOR (MUX) SELECTOR DE CANALES DE ENTRADA
Sistema combinacional de 2m variables (canales) de entrada, m entradas de selección
y una salida.
MUX
4.1. Multiplexor de 2 canales
Entradas de datos
D0Salida de datos
MUX
G1S
QD0
D1
Q_
1
1
D0
D1
- Si S = 0 Q = D0Selección S
1D1
Tema 3 - 59
Si S 0 Q D0
- Si S = 1 Q = D1de datos S
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4.2. Multiplexor de 4 canales00 0 0 X X X
QS1 S0 D0 D1 D2 D3
00 0 0 X X X
QS1 S0 D0 D1 D2 D3
Dos líneas de selección de datos (S) con dos bits se
0
1
0 1 X 0 X X
0 1 X 1 X X
10 0 1 X X X
0
1
0 1 X 0 X X
0 1 X 1 X X
10 0 1 X X XDos líneas de selección de datos, (S) con dos bits se pueden seleccionar cualquiera de las cuatro líneas de entrada de datos
0
MUX
0S0
0
1
0
1
1 0 X X 0 X
1 0 X X 1 X
1 1 X X X 0
1 1 1
0
1
0
1
1 0 X X 0 X
1 0 X X 1 X
1 1 X X X 0
1 1 10
G
3
0
1
S0
S1Q
11 1 X X X 1 11 1 X X X 1
Selección de datos:D0
D1
D2 D00 0
QS1 S0
D00 0
QS1 S0012
Selección de datos:
D3D2
D3
1 0
1 1
D10 1
D2
D3
1 0
1 1
D10 123
Tema 3 - 60
D31 1 D31 1
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4.2.1. Circuitería Lógica necesaria para implementar la multiplexación
__ __ __ __
Q = D0.S1.S0 + D1.S1.S0 + D2.S1.S0 + D3.S1.S0D00 0
QS1 S0
D00 0
QS1 S0 La salida de datos es igual al estado de la entrada seleccionada:
D2
D3
1 0
1 1
D10 1
D2
D3
1 0
1 1
D10 11
D31 1 D31 1
&
1
&
&
1
&
Tema 3 - 61
&
Sistemas combinacionales II:
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Ejercicio 4:
Se aplican las formas de onda de la figura 1 a la entrada de datos y a la entrada
de selección del multiplexor de la figura 2. Determinar la señal de salida en
relación a las entradas.
figura 1 figura 2
Tema 3 - 62
Sistemas combinacionales II:
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Realización de un Multiplexor de 4 canales utilizando un decodificador de
uno entre cuatro y puertas seguidoras de tres estados (Multiplexor de 4 canalesy p g ( p
sin salida de tercer estado) __ __ __ __
Q = D0.S1.S0 + D1.S1.S0 + D2.S1.S0 + D3.S1.S0
1D0
EN
Q
1
EN
D1
1
EN
D2
1
EN
D3
X / Y
1
0
1S0
Tema 3 - 64
EN2
2
3S1 Si EN=0 Salida =
SI EN=1 salida = Entrada
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4.2.2. Multiplexor de 4 canales con salida de tercer estado
1D0Si EN=1:
1D1
EN__ __ __ __
Q = D0.S1.S0 + D1.S1.S0 + D2.S1.S0 + D3.S1.S0
Q
1
EN
D2Si EN=0: Q en 3er estado
EN
1
D2
X / Y1
0S0
S 0 Q e 3 estado
EN
D31
21
2
3
S0
S1
EN
Tema 3 - 65
3EN
Sistemas combinacionales II:
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Multiplexor de 4 canalescon salida de tres estados
Ampliación de capacidad: Multiplexor de 8canales sin salida de tercer estado realizadocon dos multiplexores de 4 canales y tercercon salida de tres estados
MUX
MUX0
1
0
G
3
0
G
3
S0
S1
con dos multiplexores de 4 canales y tercerestado
0
G
3
MUX01
S0S1
0
1
2
3
33
D0
D1
D2
D3
&
012
D0D1
D2
Q EN
&
MUX00S0
QS2
1
2
3D3
&EN1 EN0
1
0
1
0
G
3
0
G
3
D4
D5
D6
S0
S1
___
EN2
2
3
D6
D7
EN
&
0
Tema 3 - 66
Facilitan el conexionado de varios bloques
Sistemas combinacionales II:
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4.3. Multiplexor de 8 canales
a) Sin salida en tercer estado
MUX0
1
0
G
3
0
G
3
S0
S1
MUX
)
0
1
2
3
D0
D1
D2
D3
&1
0
G
7
MUX0
1
2
S0
S1
S2EN
MUX0 00S0
QS2
1
01
D0D1
D2
Q
0
1
2
0
1 G
3
G
3
D4
D5
D6
S1 2
345
D2D3
D4D52
3D7
EN
&
0
5
67
D5D6
D7
Tema 3 - 67
Sistemas combinacionales II:
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Multiplexor de 8 canales sin salida de tercer estado realizadocon tres multiplexores (Otro ejemplo de ampliación de capacidad)
MUX0 00S0
0
1
2
0
1 G
3
G
3
D0
D1
D2
S1
3D3
S2MUX
_1
G1
Q
MUX
0
0
1
0
G
3
0
G
3
D4
S0
S1
1
0
1
2
3
D5
D6
D7
Tema 3 - 68
Sistemas combinacionales II:
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b) Con entrada de inhibición
Tema 3 - 69
Sistemas combinacionales II:
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Ejercicio 5:
Utilizar multiplexores 74LS151 y cualquier otra lógica necesaria para multiplexar
16 líneas de datos en una única línea de salida de datos.
Tema 3 - 70
Sistemas combinacionales II:
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4.4. Multiplexores múltiples
Doble MUX de 4 canales Cuádruple MUX de 2 canales
0G
MUX0
1
S0
S1
MUXENG1
I
S03
0
1
A0
B0 Q0 1_
A0Q0
1
2
3
EN
B0
C0
D0
Q0 11B0
A1B1
Q1
A1
B1
C1
D1
Q1A2B2
A3
Q2
Q3
Tema 3 - 72
A3
B3
Sistemas combinacionales II:
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Cuádruple MUX de 2 canales
MUXEN
G1
I
S0 G1
A0
S0
Q011
_A0
B0
A1
B1
Q1
B1
A2B2
Q2
Q3
Tema 3 - 73
A3
B3
Q3
Sistemas combinacionales II:
Bloques funcionales integrados
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4.5. APLICACIONES DE LOS MULTIPLEXORES
4.5.1. Generación de funciones lógicas combinacionales en forma de suma de productos
El multiplexor puede reemplazar puertas lógicas discretas reduciendosignificativamente el número de circuitos integrados y permitiendoque los cambios en el diseño sean mucho más sencillos
Tema 3 - 74
Sistemas combinacionales II:
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Con un multiplexor de n variables de selección se puede generar
cualquier función de n+1 variables
Ejemplo:
0
fc b a
0 0 00
G
MUX01
ab
1
0
0 1 0
0 1 1
10 0 1 7
01
12
bc
01
f
00 1 1
1 0 0
1 0 1 0
1
12345
11010
Tema 3 - 75
1 1 0
1 1 1
1
0
567
010
Sistemas combinacionales II:
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Ejercicio para casa 6:6:
Implementar la función lógica especificada en la tabla utilizando un
multiplexor/selector de datos de 8 entradas 74LS151. Comparar este método
con la implementación discreta con puertas lógicas.
YA2 A1 A0
10 0 1
0
Y2 1 0
0 0 0
0
1
0 1 0
0 1 1
1 0 0 0
1 1 0
1 0 1
1
1
0
Tema 3 - 76
1 1 1 0
Sistemas combinacionales II:
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fc b a fc b a
10 1 0
10 0 1
0
fc b a
0 0 0
10 1 0
10 0 1
0
fc b a
0 0 0
• Las combinaciones de las n variables de menor peso se realizan mediante lasvariables de selección.
• Cada canal de información valor adecuado al producto lógico correspondiente(en f nción de la ariable q e falta)
1
0
0 1 0
0 1 1
1 0 0
1 0 1 0
1
1
0
0 1 0
0 1 1
1 0 0
1 0 1 0
1
MUX10110100ab 10110100
(en función de la variable que falta) 1 1 0
1 1 1
1
0
1 1 0
1 1 1
1
0
0
G
0
1ab f
c
D31
D2D0 D10
3
cc
f
01
D0D1
1
10110100ab 10110100 c10
123
D2D3
c100 10
Tema 3 - 78
01 1110
Sistemas combinacionales II:
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Ejercicio 7:
Implementar la función lógica especificada en la tabla utilizando un
multiplexor/selector de datos de 8 entradas 74LS151. Comparar este método
con la implementación discreta con puertas lógicas.YA A A A YA3 A2 A1 A0
0 0 1 0 0 0 0 10 0 0 0
1
1
0
0 0 1 0 0 0 1 10 1 0 00 1 0 1
1
0
1
0
0 1 1 00 1 1 1
1 0 0 11 0 0 0
1
1
0
1
1 0 1 0 1 0 1 1
1 0 0 1
1 1 0 01 1 0 1
1
0
0
1
1
Tema 3 - 79
1 1 1 01 1 0 1
1 1 1 10
1
1
Sistemas combinacionales II:
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4.5.2. Elección de representación entre dos números BCD
MUXENEN BCD/7SEGENG1
EN
S
Q0
a
b
LT
RBIa
bf11
_A0
B0
A1
Q0
Q11
2
c
d
e
b
ce
fg
B1
A2B2
Q24
8
e
f
g
cd
e
A3
B3
Q3 RBO
Tema 3 - 81
S selecciona entre A [3:0] y B [3:0]
Sistemas combinacionales II:
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Ejercicio para casa:
Si las entradas de selección de datos del multiplexor de la figura se secuencian
tal y como se muestra en las formas de onda de la figura, determinar la forma
de onda de la salida para los datos de entrada D0=0, D1=1, D2=1, D3=0
Tema 3 - 83
Sistemas combinacionales II:
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Ejercicio para casa:
Las formas de onda mostradas en la figura se aplican a las entradas de un
multiplexor de ocho entradas 74LS151. Dibujar la señal Y.
Tema 3 - 85
Sistemas combinacionales II:
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5. DEMULTIPLEXORES o distribuidores de datos
Tema 3 - 87
Sistemas combinacionales II:
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DEMULTIPLEXOR (DMUX) o distribuidor
Sistema combinacional que posee 1 entrada de información (D) m salidas y nSistema combinacional que posee 1 entrada de información (D), m salidas y n entradas de selección tal que 2n=m.
La información presente en D se transmite a la salida seleccionada mediante las n variables de selección.
SalidasEntrada de
DMUX
S Q0G0
5.1. Demultiplexor de 2 canales
Q0
Q1
SalidasEntrada de dato
D Q1
0
1
1
- Si S = 0 Q0 = D
Q1
E t d
D
Tema 3 - 88
Si S 0 Q0 D
- Si S = 1 Q1 = DEntrada
de
selección
S
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5.2. Demultiplexor de 4 canales (de 1 línea a 4 líneas)
&
1
&
1
&
&
L lí d t d d d t tá t d t d l t AND• La línea de entrada de datos está conectada a todas las puertas AND
• Las dos líneas de selección de datos activan únicamente una puerta cada vez
• Los datos que aparecen en la línea de entrada pasarán a través de la puerta
Tema 3 - 89
seleccionada hasta la línea de salida de datos asociada
Sistemas combinacionales II:
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Ejercicio 8:
En la figura se muestra una forma de onda de entrada de datos serie y las
entradas de selección de datos (S0 y S1). Determinar las formas de onda de
datos de salida que obtendríamos en las salidas D0 hasta D3 para el
demultiplexor de la figura.
&
&
1
1
&
1&
Tema 3 - 90
Sistemas combinacionales II:
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5.3. DECODIFICADORES COMO DEMULTIPLEXORES
BCD/DEC 0 DMUX 0
1
2
12
34
0
1
1
2
3
4
0
G
Selección de salida2
4
8
4
567
1
24
5
6
7
0
G
7
8
9
0
1D
Entrada de información
Si D=0 Habrá un 0 en el canal seleccionadoSi D=1 Los 8 canales estarán a 1, independientemente del canal seleccionado
El canal que se seleccione tendrá la información correspondiente a D
Tema 3 - 92
Sistemas combinacionales II:
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Departamento de Tecnología Electrónica
BIN/HEX 0
12
DMUX 0
12
1
2
3
45
6
0
1
3
456
0Selección de salida2
4
8
67
89
1
2
3
67
89
G
15
de salida
9
1011
12
9
101112
EN1314
15
131415
DEntrada de información
Tema 3 - 93
Sistemas combinacionales II:
Bloques funcionales integrados
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BIN/HEX 012
1248
23456789
abcd 8 9
101112131415
d
EN1
EN2
& EN
15
Tema 3 - 94
Sistemas combinacionales II:
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Ejercicio para casa:
Desarrollar el diagrama de tiempos completo (entradas y salidas) de un 74HC154 utilizado
en una aplicación de demultiplexión en el que las entradas son las siguientes: las entradas
de selección de datos toman, de manera repetitiva y secuencialmente, los valores
generados por un contador binario que comienza en 0000 y la entrada de datos es unagenerados por un contador binario que comienza en 0000 y la entrada de datos es una
cadena de datos serie, en BCD, que representan al número decimal 2468. El dígito menos
significativo (8) es el primero de la secuencia, con el bit menos significativo en primer
lugar, y deberá aparecer en los cuatro primeros bits de salida.
Tema 3 - 95
Sistemas combinacionales II:
Bloques funcionales integrados
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6. COMPARADORES BINARIOS
COMPARADOR BINARIO
Sistema combinacional que detecta si dos combinaciones binarias
Tema 3 - 97
de n bits son iguales o cual de ellas es mayor.
Sistemas combinacionales II:
Bloques funcionales integrados
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Igualdad
Puerta OR exclusiva: se puede emplear como un COMPARADOR BÁSICO (su salida es 1 si sus
dos bits de entrada son diferentes y cero si son iguales)
Funcionamiento del comparador básico
=1 =1
=1 =1
Comparador de números binarios de dos bits:
=1 1Para obtener n único res ltado de salida q e
=1 1
&
Para obtener un único resultado de salida que indique la igualdad o desigualdad entre 2 números: SE PUEDEN UTILIZAR DOS OR-EXCLUSIVAS, DOS INVERSORES Y UNA PUERTA AND (SALIDA 1: NUMEROS
Tema 3 - 98
IGUALES)
Sistemas combinacionales II:
Bloques funcionales integrados
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Ejercicio 9:
Aplicar cada uno de los siguientes conjuntos de números binarios a las entradas
del comparador de la figura y determinar la salida evaluando los niveles lógicos
a través del circuito.=1
a)10 y 10
b)11 y 10
=1
&
=1
=1
& &
=1
=1
& &
=1
Tema 3 - 99
Sistemas combinacionales II:
Bloques funcionales integrados
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• Un circuito comparador básico se puede ampliar para poder tratar cualquier nº de bits.
• La puerta AND establece la condición de que todos los bits de los dos números que se
comparan tienen que ser iguales si los números lo son.
Desigualdad Ejemplo: comparador de 4 bits con indicación de desigualdad
Además de disponer de una salida que indica
si los 2 números son iguales, muchos CI
tienen salidas adicionales que indican cual de
los dos números comparados es mayor
Salidas A<B, A>B
Tema 3 - 100
Sistemas combinacionales II:
Bloques funcionales integrados
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Ejercicio 10:
Determinar las salidas A=B, A>B y A<B para los números de entrada mostrados
en el comparador de la figura
Tema 3 - 101
Sistemas combinacionales II:
Bloques funcionales integrados
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Ejercicio para casa
Se aplican las formas de onda mostradas en la figura a las entradas del
comparador. Determinar la señal de salida (A=B)
Tema 3 - 102
Sistemas combinacionales II:
Bloques funcionales integrados
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6.1. Comparador binario de 4 bits
0
1
COMP
P
0
04
2
3
0
1
P
P<Q
P Q
1
0
1 0
0
4
100XXXP>Q
1
“P<Q”
0
“P=Q”
P<Q
Relación PQ
X
<
X
=
0X
“P>Q”>
100XXXP>Q
1
“P<Q”
0
“P=Q”
P<Q
Relación PQ
X
<
X
=
0X
“P>Q”>
1
2
3
<
QP=Q
P>Q1
0
0
X
0
13
001001P=Q
100XXXP>Q
001001P=Q
100XXXP>Q
<
=
>
X
X
X
010010P=Q
100100P=Q
010010P=Q
100100P=Q
Tema 3 - 103
Las entradas <, = y > permitenrealizar comparaciones binariasde cualquier número de bits
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Ejercicio para casa
Para el comparador de 4 bits de la figura, dibujar cada forma de onda de salida
para las entradas que se muestran. Las salidas son activas a nivel ALTO.
Tema 3 - 104
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6.2. Comparador binario de 8 bits (realizado con doscomparadores de 4 bits (74HC85))p ( ))
A= 00110010 --> 0011|0010 A= 00110010 > 0011|0010
B= 01000001 --> 0100|0001
(A es 5050 y B es 6565)
A<B (deciden los cuatro
bits de mayor peso
A= 00110010 --> 0011|0010 A>B (deciden los cuatro bits A= 00110010 > 0011|0010
B= 00110001 --> 0011|0001
(A es 5050 y B es 49)
A>B (deciden los cuatro bits
de menor peso, al ser iguales
los de mayor peso)
Tema 3 - 105
Sistemas combinacionales II:
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Números de ocho bits: A (A7-A6-A5-A4-A3-A2-A1-A0) yB (B7-B6-B5-B4-B3-B2-B1-B0)
0
1
2
3
COMP
P
0
1
2
COMP
P
A0
A1
A2
A4
A5
A6
3
0
1
2Q
P<Q
P=Q
P>Q
3
0
1 Q
P<Q
P=Q
P Q
A3
B0
B1
A7
B4
B5
B6 2
3
<
=
Q2
3
<
=
P>QB2
B3
0
1
B6
B7
>=
>
1
0
Mayor pesoMenor peso
Tema 3 - 106
Sistemas combinacionales II:
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Números de ocho bits: A = 00110010 (50) yB = 01000001 (65)B = 01000001 (65)
0
1
2
COMP
P
0
1
2
COMP
P
0
1
0
1
1
0
3
0
1 Q
P<Q
P=Q
2
3
0
1 Q
P<Q
P=Q
0
0
1
0
0
0
0
0
1
0
2
3
<
QP>Q
1
2
3
<
QP Q
P>Q0
0
0
0
1
0
0
(0)
(0)=
>
<
=
>
0
1
0
M M
(0)
(1)
Tema 3 - 107
Mayor pesoMenor peso
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Números de ocho bits: A = 00110010 (50) yB = 00110001 (49)( )
0 COMP1 0
1
2
3
COMP
P
0
1
2
COMP
P
0
1
0
1
1
0
0 3
0
1
2Q
P<Q
P=Q
P>Q
3
0
1
2Q
P<Q
P=Q
P>Q
0
1
0
0
0
1
1
0
0
0
1
3
<
=
2
3
<
=
P>Q0
0
0
1
0
0(0)
(0)
(1)>
=
>
1
0
Mayor pesoMenor peso
(1)
Tema 3 - 108
y pMenor peso
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6.3. APLICACIONES DE LOS COMPARADORES
6.3.1. Selección del mayor de dos números
L lid i b ú i lLa salida es cero si ambos números son iguales
0 COMP0
MUXEN0
1
2
3
COMP
P
A0
A1
A2
3__
G1
3
0
1
2Q
P<Q
P=Q
P>Q
A3
B0
B1
2
1
1
1
1
A0
B0
A1
Q0
Q12
3
<
P>QB2
B3
0
1
B1
A2
B2
Q1
Q2
Tema 3 - 109
=
>
1
0 A3
B3Q3
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7. DETECTORES/GENERADORES DE PARIDAD
Errores de transmisión
En la mayoría de los sistemas digitales, laprobabilidad de que haya un bit erróneo esmuy pequeña, y la de que haya más de unoes todavía menor.
En cualquier caso, cuando no se detecta unerror, pueden originarse serios problemas enun sistema digital.
Tema 3 - 110
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7.1. Lógica básica de la paridad
Puerta OR exclusiva: se puede emplear para detectar si un cierto código tiene
paridad par o paridad impar.
=1 Cuatro bits:
=1
=1
=1
Dos bits:
Nº de 1s en las entradas impar salida a 1Nº de 1s en las entradas par salida a 0
Tema 3 - 111
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DETECTOR/GENERADOR DE PARIDAD
Sistema combinacional que realiza la función O-exclusiva de n
variables.
La salida (PI) vale uno si el número de unos aplicado a la entradaLa salida (PI) vale uno si el número de unos aplicado a la entrada
es impar y cero en caso contrario.
Tema 3 - 112
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Ejercicio para casa
Se aplican las formas de onda de la figura al circuito de paridad de cuatro bits.
Determinar las señales de salida en función de las entradas. ¿Durante cuantos
períodos de bit ocurre la paridad par y como se indica? El diagrama de tiempos
incluye ocho períodos
=1
=1
=1
Tema 3 - 113
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7.2. Detector/Generador de paridad de 9 bits
También se les denomina generadores deparidad porque el conjunto formado por lasn entradas y la señal PI contiene siempreParidad impar: 2K+1
2Ka
b
n entradas y la señal PI contiene siempreun número par de unos.
Paridad impar: 2K+1
b
c
dPP (Paridad par)
e
f
g
PI (Paridad impar)
h
i
Tema 3 - 115
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Ejercicio para casa
Determinar las salidas PI y PP de un generador/comprobador de paridad
74LS280 de 9 bits, para las entradas de la figura.
Tema 3 - 116
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APLICACIÓN DE LOS DETECTORES DE PARIDADConjunto formado por las n
Detección de erroresEMISOR C O
Conjunto formado por las nentradas y la señal PI contienesiempre un número par de unos.
2K
PI
2K (1 = error)Bit añadido(bit de paridad)
EMISOR RECEPTOR
PI
PI
Bits originales
Tema 3 - 118Transmisión en paralelo
Número par de unosNúmero par de unos
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8. LÓGICA COMBINACIONAL CON VHDL
• VHDL: método de descripción de circuitos lógicos que permite programarlos en un
PLD.
• En el tema anterior hemos descrito el MÉTODO DEL FLUJO DE DATOS para
escribir un programa VHDL.
• Ahora: vamos a utilizar tanto el MÉTODO DEL FLUJO DE DATOS utilizando
expresiones booleanas, como el MÉTODO ESTRUCTURAL para desarrollar el
código VHDL que describe los circuitos lógicos.
•• VamosVamos aa presentarpresentar yy aa utilizarutilizar elel COMPONENTECOMPONENTE VHDLVHDL parapara
ilustrarilustrar laslas DESCRIPCIONESDESCRIPCIONES ESTRUCTURALESESTRUCTURALES..
• También se abordan algunos aspectos de las herramientas de desarrollo software
Tema 3 - 119
• También se abordan algunos aspectos de las herramientas de desarrollo software.
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8.1. Método ESTRUCTURAL de programación en VHDL
MÉTODO ESTRUCTURAL:
Permite describir las f nciones lógicas especificar como se conectan entre sí• Permite describir las funciones lógicas y especificar como se conectan entre sí.
COMPONENTE VHDL:
• Forma de predefinir una función lógica para poder emplearla repetidas veces
en un mismo programa o en otros programas.
• Puede utilizarse para describir cualquier circuito, desde una simple puerta
lógica a una función compleja.
SEÑAL VHDL:
• Forma de especificar una conexión mediante un “cable” entre componentes.
Tema 3 - 120
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Comparación simplificada del MÉTODO ESTRUCTURAL con una
implementación HARDWARE en una tarjeta de circuito impresoimplementación HARDWARE en una tarjeta de circuito impreso.
Las SEÑALES VHDL se corresponden con las interconexiones de la tarjeta de
circuito impreso y los COMPONENTES VHDL con los circuitos integradoscircuito impreso, y los COMPONENTES VHDL con los circuitos integrados
Tema 3 - 121
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8.2. Componentes VHDL
Un componente VHDL describe lógica predefinida que puede
almacenarse como una declaración “empaquetada“ en una
biblioteca y puede llamarse tantas veces como sea necesario
dentro de un programa.
• Se pueden emplear componentes para evitar repetir el mismo código
una y otra vez dentro de un programa.
Ejemplo: podemos crear un componente VHDL para una puerta AND y
utilizarlo tantas veces como se desee sin tener que escribir un programa
para una puerta AND cada vez que lo necesite.
Tema 3 - 122
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• Los componente VHDL se almacenan en bibliotecas y están disponibles
para su uso cuando se escribe un programa.para su uso cuando se escribe un programa.
Simil: bandeja de CI mientras se está montando un circuito. Cada vez que se necesita un CI
se toma de la bandeja de almacenamiento y se coloca sobre la PCB.j y
• El programa VHDL para cualquier función lógica puede ser un componente• El programa VHDL para cualquier función lógica puede ser un componente,
y puede emplearse cuando sea en un programa más largo mediante la
declaración del componentedeclaración del componente.
Ó• Formato general de la DECLARACIÓN DE COMPONENTE (component):
Tema 3 - 123
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Ejemplo: Supongamos que tenemos DESCRIPCIONES DE FLUJO DE
DATOS en VHDL definidas para una puerta AND de 2 entradas con el nombre
de entidad AND_gate, y para una puerta OR de 2 entradas con el nombre de
entidad OR_gate:
Tema 3 - 124
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Supongamos que estamos escribiendo un programa para un circuito lógico
que tiene varias puertas AND.
En lugar de escribir una y otra vez el programa anterior, podemos utilizar la
DECLARACIÓN DE COMPONENTES para especificar la puerta AND:
La instrucción port de la declaración del componente
debe corresponderse con la instrucción port de la
d l ió d tid d d l t
Tema 3 - 125
declaración de entidad de la puerta.
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a) Utilización de componentes en un programa a) Utilización de componentes en un programa
• Para emplear un componente en un programa, hay que escribir una
instrucción de “instanciación” de componente por cada instancia en
la que se utilice el componente.
• INSTANCIACIÓN DE COMPONENTE: Solicitud o llamada alS C C Ó CO O So c tud o a ada a
componente que se va a utilizar en el programa principal.
Tema 3 - 126
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• Ejemplo: Circuito con 2 puertas AND y 1 OR. El programa VHDL para
este circuito tendrá dos componentes y tres instanciaciones o llamadas aeste circuito tendrá dos componentes y tres instanciaciones o llamadas a
componentes.
Tema 3 - 127
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b) Señalesb) Señales
• En VHDL, señales hilos que interconectan los componentes., q p
Señales etiquetadas
como OUT1 Y OUT2.
L ñ l i i t d l i it ló i t t d• Las señales son conexiones internas del circuito lógico, y se tratan de
forma diferente que las entradas y las salidas:
Las entradas y salidas se declaran en la entidad (instrucción port)
L ñ l d l d t d l it t (i t ió signal )
Tema 3 - 128
Las señales se declaran dentro de la arquitectura (instrucción signal )
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c) El programac) El programa
• El programa para el circuito de la figurap g p g
comienza con la siguiente declaración
de entidad:
• La declaración de arquitectura contiene:
a. Las declaraciones de componentes para las puertas AND y OR.
b. Las definiciones de las señales.
Tema 3 - 129
c. Las instanciaciones de los componentes.
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Tema 3 - 130
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d) Instancias de los componentesd) Instancias de los componentes
• Para cada instancia, se define un identificador (G1, G2 , G3)
A contin ación se especifica el nombre del componente• A continuación se especifica el nombre del componente.
• La instrucción port map establece todas las conexiones de la función
>lógica utilizando el operador =>
Ejemplo:
• La entrada A de la puerta AND G1 se conecta a la entrada IN1La entrada B de la puerta AND G1 se conecta a la entrada IN2
Tema 3 - 131
• La entrada B de la puerta AND G1 se conecta a la entrada IN2• La salida X de la puerta AND G1 se conecta a la señal OUT1
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• Las tres instrucciones de instanciación describen completamente el circuito
lógico:
Tema 3 - 132
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Nota: Hemos empleado un circuito muy simple para explicar el concepto
d MÉTODO ESTRUCTURAL l ét d d FLUJO DE DATOSde MÉTODO ESTRUCTURAL, aunque el método de FLUJO DE DATOS
utilizando expresiones booleanas hubiera sido más fácil, y probablemente
la mejor forma de describir este circuito concretola mejor forma de describir este circuito concreto.
Tema 3 - 133
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8.3. Aplicación de herramientas de desarrollo software
• Debe utilizarse un paquete de desarrollo software para implementar
un diseño HDL en un “dispositivo objetivo”un diseño HDL en un dispositivo objetivo .
• Una vez descrita la lógica mediante un lenguaje HDL e introducido
f Omediante una herramienta software denominada EDITOR DE
CÓDIGO (o EDITOR DE TEXTO), puede probarse por
SIMULACIÓN l fi d ifi f i t tSIMULACIÓN con el fin de verificar que funciona correctamente
antes de programar realmente el dispositivo objetivo.
• Ejemplo de Herramienta de Desarrollo Software: XilinxXilinx ISIISI 66
((HerramientaHerramienta utilizadautilizada enen elel laboratoriolaboratorio SEDSED 22ºº curso)curso)
Tema 3 - 134
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Herramientas de Desarrollo Software típicas:
1. Permiten introducir el código VHDL en un EDITOR DE u OTEXTO específico.
2. COMPILADOR3. Una vez compilado, se puede crear unaSIMULACIÓN PARA PROBARLO
Toma el código VHDLy lo convierte en unarchivo que puede
4. Las formas de onda de entrada se especificanmediante un EDITOR DE FORMAS DE ONDA.L f d d d lid
Tema 3 - 135
q pdescargarse en eldispositivo objetivo.
Las formas de onda de salida se generanmediante una simulación del código VHDL.
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Tema 3 - 136
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Nota: En la creación de cualquier sistema digital deben tenerse en
cuenta diversas características de funcionamiento de los circuitos
ló ilógicos.
Ejemplo: Retardo de propagación, que determina la velocidad o
frecuencia a la que el circuito lógico puede funcionar.
Puede utilizarse una SIMULACIÓN DE TEMPORIZACIÓN para simularp
el retardo de propagación a través del diseño lógico en el dispositivo
objetivo.
Tema 3 - 137