1
Hardware Trojan Pengenalan Hardware Trojan Insertion By Direct Modification FPGA Configuration Uncrypted Bitstream Taksonomi Multi level Attack Kerawanan pada Siklus Hidup IC Hardware Trojan? Ide Skema Alasan Sukses Prevent/Detection Technique 2 10 Malicious modification yang disisipkan pada bagian desain atau dalam proses pembuatan IC yang menyebabkan terganggunya sistem keamanan informasi yang ada pada IC, sehingga IC tidak dapat bekerja sebagaimana mestinya Personal Profile Dampak Pada Circuit Reability 1 Trigger Payload Combinationally Triggered Trojan Synchronous Counter (Time Bomb Trojan) Asynchronous Counter Trojan Hybrid Counter Trojan Analog Trojan (Logic Value) Analog Triggered (Circuit Activity) 3 4 5 6 7 8 Digital Analog 9 Combinational (whose activation depends on the occurrence of a particular condition at certain internal nodes of the circuit) Sequential (whose activation depends on the occurrence of a specific sequence of rare logic values at internal nodes) 11 cdf, F(t) (Peluang sirkit akan rusak pada waktu atau sebelum waktu t) 12 R(t) (Reliability / peluang sirkit dapat bertahan setidaknya hingga waktu t) 14 13 15 Failure Rate/Hazard Rate MTTF (Mean Time To Failure/ ekspektasi lifetime sirkit) 16 17 18 19 20 Memasukkan Trojan ke dalam binary file dengan a.bit extension pada Xilinx FPGA Design Platform Serangan akan bekerja di add on program yang akan memodifikasi original configuration bit stream sehingga dapat disisipi hardware trojan 21 Tidak ada mekanisme verifikai untuk memeriksa kebenaran FPGA Configuration Bitstream Modifikasi akan sulit dideteksi pada pre-deployment Tidak meninggalkan jejak Trojan Insertion pada log file yang dibuat selama logic synthesis, place dan route Grounding Unused Pins in a FPGA Online Temperature Monitoring Filling-up Unused Resources of the FPGA Logic Distribution to Balance Power Consumption from the I/O Power Pins Dedicated Hardware Logic to Check CRC Status Scrambling and De-scrambling the Bitstream File

Perlombaan IoT Hardware Trojan di IEEE EDC2017

Embed Size (px)

Citation preview

Page 1: Perlombaan IoT Hardware Trojan di IEEE EDC2017

HardwareTrojan

Pengenalan

Hardware Trojan Insertion By DirectModification FPGA

Configuration UncryptedBitstream

Taksonomi

Multi level Attack

Kerawanan padaSiklus Hidup IC

Hardware Trojan?

Ide

Skema

Alasan Sukses

Prevent/DetectionTechnique

2

10

Malicious modification yang disisipkan pada bagian desainatau dalam proses pembuatan IC yang menyebabkan terganggunya sistem keamanan informasi yang ada pada IC, sehingga IC tidak dapat bekerja sebagaimana mestinya

Personal Profile

Dampak PadaCircuit Reability

1

Trigger

Payload

CombinationallyTriggered Trojan

Synchronous Counter(Time Bomb Trojan)

Asynchronous CounterTrojan

Hybrid CounterTrojan

Analog Trojan (Logic Value)

Analog Triggered(Circuit Activity)

3

4

5

6

7

8

Digital

Analog

9

Combinational(whose activation depends on

the occurrence of a particular conditionat certain internal nodes of the circuit)

Sequential(whose activation depends onthe occurrence of a specificsequence of rare logic values

at internal nodes)

11

cdf, F(t)(Peluang sirkit akan rusak padawaktu atau sebelum waktu t)12

R(t)(Reliability / peluang sirkit dapat

bertahan setidaknya hingga waktu t)

14

13

15

Failure Rate/Hazard Rate

MTTF(Mean Time To Failure/

ekspektasi lifetime sirkit)

16

17

18

19

20

Memasukkan Trojan ke dalam binary file dengan a.bit extension pada Xilinx FPGA Design Platform

Serangan akan bekerja di add on program yang akan memodifikasioriginal configuration bit stream sehingga dapat disisipi

hardware trojan

21

Tidak ada mekanisme verifikai untuk memeriksa kebenaran FPGA Configuration Bitstream

Modifikasi akan sulit dideteksi pada pre-deployment

Tidak meninggalkan jejak Trojan Insertion pada log file yang dibuat selama logic synthesis, place dan route

Grounding Unused Pins in a FPGA

Online Temperature Monitoring

Filling-up Unused Resources of the FPGA

Logic Distribution to Balance Power Consumptionfrom the I/O Power Pins

Dedicated Hardware Logic to Check CRC Status

Scrambling and De-scrambling the Bitstream File