T9 circuitos secuenciales

LÓGICA SECUENCIAL (BIESTABLES)

TECNOLOGÍA ELECTRÓNICA (Digital):

TEMA 9

FLORIDA Universitària. Departament d´Enginyeria FLORIDA Universitària. Departament d´Enginyeria

ÍNDICE DE APARTADOS1. INTRODUCCIÓN A LOS C. SECUENCIALES.2. SEÑAL DE RELOJ.3. BIESTABLES.4. BIESTABLES ASÍNCRONOS.5. BIESTABLES SÍNCRONOS ACTIVADOS POR NIVEL.6. BIESTABLES SÍNCRONOS ACTIVADOS POR FLANCOS.7. FUENTES DIDÁCTICAS.Una vez terminado el tema, has de ser capaz de: Interpretar el funcionamiento de los biestables asíncronos Interpretar el funcionamiento de los biestables síncronos Interpretar el funcionamiento de cadenas de biestables

síncronos y asíncronos

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1. Introducción a los circuitos secuenciales (1)

• Circuitos secuenciales: son aquellos cuyo valor de las salidas no sólo es función del valor de las entradas, sino también de la “historia” o “secuencia” previa por la que han atravesado dichas entradas.

• Las variables llamadas estados guardan toda la información sobre la historia del circuito, permitiéndonos predecir la salida en base a su contenido y al de las señales de entrada actuales.• Las variables de estado se almacenan en paquetes de uno o

más bits de información• Considerando las variables de estado junto a las entradas

exteriores como entradas del circuito, el diseño de un circuito secuencial es igual a uno combinacional

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ENTRADAS SALIDAS

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1. Introducción a los circuitos secuenciales (3)5



• Sistema secuencial asíncrono: es aquel sistema secuencial en el que los cambios de estado se producen cuando cambia alguna de sus entradas, sin necesidad de que se active por una señal de reloj. De esta forma, el cambio en las salidas se produce de forma inmediata en respuesta al cambio en las entradas.

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2. Señal de reloj (1)7






3. Biestables (1)

• Las mismas puertas AND y OR pueden interconectarse para formar elementos de memoria y tienen la capacidad de recordar si a sus entradas se les ha aplicado o no un nivel 1 con anterioridad. Por ejemplo, con una simple puerta OR podemos hacer una “memoria” de capacidad muy limitada.

• Inicialmente, Q=E=0, si E pasa a 1, entonces Salida=1 y aunque posteriormente Entrada=0, la salida permanecerá en 1. La única forma de borrar la memoria para ponerla en su estado inicial será desconectar la salida Q de la entrada B y al quedar ambas entradas a 0, la salida pasará a 0.

E Q(t) Q(t+1)

0 0 0

1 0 1

0 1 1

1 1 1

Q

B=Qt

E

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3. Biestables (2)

• Los biestables son los circuitos secuenciales fundamentales, están constituidos por puertas lógicas y son capaces de almacenar un bit.

• Se pueden clasificar en:

BIESTABLES

ASÍNCRONOS

SÍNCRONOS

R-S

J-K

T

ACTIVADOSPOR NIVEL

ACTIVADOS

POR FLANCOS

R-S

J-K

D

R-S

J-K

D

T

D

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4. Biestables asíncronos (1)

• Biestable R-S asíncrono con puertas NOR

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• Biestable R-S asíncrono con puertas NOR (Cont.)

CRONOGRAMA

Q=/Q=0 (Estado prohibido)Si luego hacemos S=R=0:Mismo tp oscilacióntpr<tps Q=1 y /Q=0tps<tpr Q=0 y /Q=1

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• Biestable R-S asíncrono con puertas NAND

CRONOGRAMA

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• Biestable J-K asíncronos

J K Q(t) Q(t+1) /Q(t+1)

0 0 0 0 1

0 0 1 1 0

0 1 0 0 1

0 1 1 0 1

1 0 0 1 0

1 0 1 1 0

1 1 0 1 0

1 1 1 0 1

J va a actuar como la S del biestable RS

K va a actuar como la R del biestable RS

CUANDO J=K=1 LA SALIDA ACTUAL NIEGA LA ANTERIOR

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Problema del Biestable S-R situación indeseada cuando S=R=1

• Solución→Biestable J-K



• Biestable J-K asíncronos (Cont.)

CRONOGRAMA

J K Q(t+1) /Q(t+1)

0 0 Q(t) /Q(t)

0 1 0 1

1 0 1 0

1 1 /Q(t) Q(t)

OSCILACIÓN. ¡OJO!!!! SI DESPUES J=K=0, LA SALIDA NO OSCILARÁ PERO SERÁ INDETERMINADA.

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LA SALIDA ANTERIOR NO INFLUYE EN LA SALIDA ACTUAL

4. Biestables asíncronos (6)• Biestable asíncrono tipo D

D Q(t+1) /Q(t+1)

0 0 1

1 1 0

D Q(t) Q(t+1) /Q(t+1)

0 0 0 1

0 1 0 1

1 0 1 0

1 1 1 0

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• Biestable asíncrono tipo T

CRONOGRAMA

SÍMBOLO LÓGICO

LA ENTRADA T SÓLO PUEDE ACTIVARSE POR FLANCO, YA QUE SI SE MANTIENE EL NIVEL ALTO DURANTE UN TIEMPO PROLONGADO, EL BIESTABLE PASARA A UN ESTADO DE SALIDA OSCILANTE.

T Q(t) Q(t+1) /Q(t+1)

0 0 0 1

0 1 1 0

1 0 1 0

1 1 0 1

T Q(t+1) /Q(t+1)

0 Q(t) /Q(t)

1 /Q(t) Q(t)

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5. Biestables síncronos

• Si a los circuitos anteriores les añadimos una entrada adicional (entrada de reloj), tenemos:

• Este tipo de biestables pueden ser activados por dos modalidades de sincronismo: • Activación por nivel

• A nivel alto• A nivel bajo

• Activación por flancos• Por flanco de subida • Por flanco de bajada

SÍMBOLO LÓGICO

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6. Biestables síncronos activados por nivel (1)

• Biestable R-S síncrono con puertas NOR y NAND

TABLA DE VERDAD RS SÍNCRONO

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En los biestables síncronos se “compensa” la diferencia de funcionamiento entre los RS(NAND) y RS(NOR).



• Biestable R-S síncrono con puertas NAND+PRESET+CLEAR

SÍMBOLO LÓGICO

Latch SR Síncrono activo por nivel alto de reloj, con entradas asíncronas PRESET y CLEAR activas por nivel bajo

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Biestable S-R síncrono con entradas asíncronasCLEAR: puesta a cero asíncrona PRESET: puesta a uno asíncronaTienen prioridad sobre las señales de reloj y permiten poner el estado a uno o a cero.



• Biestable J-K síncrono

C J K Q(t+1) /Q(t+1)

1 0 0 Qt /Qt

1 0 1 0 1

1 1 0 1 0

1 1 1 /Qt Qt

0 x x Qt /Qt

J

C

K

Q

/Q

SÍMBOLO LÓGICOOSCILACIÓN SI LA ANCHURA DEL PULSO DE RELOJ ES SUPERIOR AL TIEMPO DE PROPAGACIÓN DEL BIESTABLE. ¡OJO!!! SI DESPUES C=0 o BIEN J=K=0, LA SALIDA NO OSCILARÁ PERO SERÁ INDETERMINADA.

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Se construye de la misma forma que los R-S, es decir, colocando un par de puertas AND a la entrada del J-K asíncrono.



• Biestable D síncrono

SÍMBOLO LÓGICO

CRONOGRAMA

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Se utilizan para la implementación de elementos de memoria, cuya única finalidad es almacenar el valor de una línea de información (bit).


6. Biestables síncronos activados por flancos (1)

• Como hemos comprobado los biestables activados por nivel reflejan a su salida los cambios en las entradas mientras la señal de reloj permanece a nivel activo.

• Este funcionamiento ocasiona problemas cuando existen pulsos no deseados en las entradas o cuando la frecuencia de la señal de entrada es elevada.

• Una posible solución es disminuir la anchura del nivel activo de la señal de reloj, pero esto puede ocasionar problemas de funcionamiento para los dispositivos más lentos.

• La solución óptima es usar flip-flops de configuración:• Edge-triggered (disparo por flanco)• Master-Slave (maestro-seguidor, maestro-esclavo o maestro-auxiliar)

• Con este tipo de configuraciones conseguimos biestables que cambian su estado una sola vez durante un ciclo de reloj, así evitamos por ejemplo las oscilaciones en el biestable T y J-K.

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• Configuración Edge-triggered

Retardo (10ns) entre “X” e “Y”

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Los biestables de disparo por nivel se pueden convertir en biestables disparados por flanco (bien positivo o bien negativo)Esta conversión se puede realizar haciendo pasar la señal del reloj por una red de disparo y tomando la salida como la nueva señal de reloj (Z)



• Configuración Edge-triggered (continuación)

FLANCO DE SUBIDA

FLANCO DE BAJADA

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• Configuración Master-Slave (maestro-seguidor)

CK a 1 → la información de entrada pasa al biestable maestro (el seguidor permanece cerrado y la salida no varía).

CK a 0 (flanco de bajada) → la salida actual del maestro (35ns propagación) pasa al seguidor que genera la salida (se cierra el maestro y los datos a su entrada no pueden progresar).

Cuando CK vuelva a 1 → se cerrará el esclavo con la información transferida anteriormente y el maestro se volverá a abrir.

Luego la transferencia completa de la información, desde la entrada a la salida, sólo tendrá lugar durante los flancos de bajada de la señal CK.

LA RETROALIMENTACION IMPIDE LA ENTRADA J=K=1 Y MANTIENE LA ENTRADA J=K=0 HASTA QUE LA ENTRADA SEA OPUESTA A LA QUE PROVOCÓ EL ÚLTIMO CAMBIO EN LA SALIDA

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• Configuración Master-Slave (maestro-seguidor)

La transferencia completa de la información, desde la entrada a la salida, sólo tendrá lugar durante los flancos de bajada de la señal CK y responderá al valor de las entradas durante el flanco de subida.

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7. Fuentes didácticas

• Dispositivos y sistemas digitales.• Antonio J. Gil Padilla.• Ed. Mc Graw Hill

• Introducción a la electrónica digital.• Luis Gil Sanchez.• Ed. UPV

• Schaum. Electrónica digital.• Luis Cuesta y otros.• Ed. Mc Graw Hill

• Electrónica digital y microprogramable • Antonio J. Gil Padilla y otros.• Ed. Mc Graw Hill

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