S011 master

S011設計仕様書 V0.1

LED Lighting Driver IC

S011 V0.1 1Soaris Corporation Confidential2011/6/26

タイトルリストタイトル名

概要

ブロック図

目標特性

個別ブロック

Testing

課題リスト

Soaris Corporation Confidential S011 V0.1 22011/6/26

S011概要• 白色LED照明において照明ちらつきを抑えた回路のIC化（Patent Pending)

• Process； Vanguard社0.35um MS 2P4M

• 動作電圧； 5V

• 目標チップサイズ： 2.0 x 2.0 mm^2 (Scribe center)

• Package； QFN32

• 設計のポイント- ２ｍｍ角に抑える事ができるか- 240Vの抗体威圧環境で破壊しない対策- LED Driver のON抵抗を10Ω以下にする- 今後の拡張性を考えてできるだけシンプル回路とLogic化を図る。

Soaris Corporation Confidential S011 32011/6/26

SYSTEM BLOCK(1)


P# Description

LED0 –LED03 Lighting LED s

D01 Bridge diode for Rectifier

D02 Reverse voltage protection

D10 5V Zener Diode

D11 Photo Diode

D11 - D15 Over Voltage Protection-Option

Q01, 02 Power Switch Tr for DC-DC conv.

Q03 Voltage down switch Tr

Q04 Voltage up switch Tr

Q10 – Q13 LED switch Tr

L01 Power Switch Inductor

L02 Noise Filter

C01 Noise Filter

C02 Regulator Decoupling Cap

R01 Q01, Q02 Bias Resistor

R02 5V Voltage bias resistor

R03,04,05 High voltage protection res.

R10 5V VDD Generator

R11 Photo Sens Resistor

R12 – R16 LED voltage sensor

R17 – R20 Current sensor

R21 – R25 LED voltage sense setup

CPU I/F

VDD

GND1

PS

CK LA TS0DA TS1 SR0 SR1 SR2 SR3 GND2

SW0 SW1 SW2

D01D02

R01

R02

L01L01

C01

R03

R04

R05

R10

R11

C10

Q01

Q02

Q03 Q04

D10

D11

D11

D12

D13

D14

D15

AC50 - 240V

S011

R12

R17 R18R19

LD0

LD1

LD2

LD3

Q10

Q13

Q12

Q11

LED0

LED3

LED1

LED2

IS0IS1

IS3IS2

LS0 LS1 LS2 LS3 LS4

CR

R14 R15 R16R13

R24R23R22R21

R20

aabbccddee

aa bb cc dd ee

R25

Maybe delted

SYSTEM BLOCK(2)• Pin Description


＃ Pin

Name

I/O Description

1 VDD B Power Supply (+5V)

2 GND1 B Ground for small current

3 CR I Regulator Decoupling Capacitor

4 PS I Photo Diode input

5 CK I SPI Clock

6 LA I SPI Latch

7 DA B SAPI Data

8 TS0 I Temperature sense level setup 0

9 TS1 I Temperature sense level setup 1

10 SR0 I LED0 VF Detect level setup, may deleted

11 SR1 I LED1 VF Detect level setup



14 GND2 B Ground for Large Current

15 IS0 I Current sense for LED0


# Pin

Name

I/O Description



19 LD3 O LED3 Drive output




23 LS4 I LED4 VF level sense

24 LS3 I LED4,3 VF level sense



27 LS0 I LED1, 0 VF level sense

28 SW2 O Drive for Step up voltage

29 SW1 O Drive for Step down voltage

30 SW0 O Drive for power switch

31 TES0 B Test0

32 TES1 B Test1

I/O : I =Input, O=Output, B=Bi-directional (I/O)

SYSTEM BLOCK(3)

全LEDの電流が同じで良ければ左図に示すようにセンス

抵抗を1個（R17)にする事ができる。

そうなればIS1～IS3の３ピンを削減する事ができるので

32ピンパッケージに納める場合、もし追加ピンが必要に

なった時の予備となる。


R13R14 R15 R16

R17

Q10

Q13

Q12

Q11

LED0

LED3

LED1

LED2

LD0

LD2

IS0

LD3

LD1

システム回路動作１．System Block(1)の回路図参照

2. 大きく分けて基本ブロックは次の通り。

① 電源制御部

② LED制御及びドライブ部

③ 入出力部

3．


１．

Chip Block Diagram

左図はチップ内のBlock図である。黄色で囲まれた部分はLogic回路で、薄い黄色はAnalogあるいはディジタルのどちらかで構成する。（Logic優先採用）回路規模を減らすために多入力機能は時分割で処理する。これはLEDの点灯タイミングが同時にONする事はない、と言う条件があるために可能である。できるだけ複雑な回路を止めてシンプルにし、プロセス変更でも容易に対応でき

るようにする。そのためにはできるだけLogic化するの

が良い。SPIについてはTest Dataの設定、

Statusチェックにも使用する。


Zero XrossGenerator

3.3VBGR

LEDDriver

Timing Generator

Clock Oscillator

OPA

I. Booster

VREG

OPA

I

ThermalSensor

VREG

CO

MP

VREFT

COMPor

OPAVREFI

VREG

VREG

VDDVDD

SYNC

SYNC

PWM Generator-1& Controller

PWM Generator-2& Controller

VREG

VREG

VREG

Shift Reg

Register

COMP

CLK

CLK

CK

LA

DA

TS0 TS1

VDD

CR

GND1

PS

GND2

IS3

IS2

IS1

IS0

LD3

LD2

LD1

LD0

LS4

LS3

LS0

LS1

LS2

VDD

VDDVREG

SwitchingRegulator

SW1SW0 SW2

基本Cell Block• 本回路に使われる基本回路ブロック。開発時間効率を上げるために先に回路ブロックをパターン設計し、その間にSystem

を完成させる。


# Block Function Block Name # Block Function Block Name

A1 Comparator (3, 5V) COMP D１ Presettable DFF with Reset DFFSR

A2 Operational Amplifier (3V) OPA1 D2 DFF with Reset DFFR

A3 Current Booster (5V) OPA2 D3 RS FF RSFF

A4 Band Gap Regulator (5V) BGR D4 PWM Generator PWMG

A5 Constant Current Generator(3V) IREF D5 8 bits Latch LAT8

A6 Analog Switch 1 –ESD (5V) ASW1 D6 8 bits Shift Register SR8

A7 Analog Switch 2 –ESD (5V) ASW2 D7 NAND, NOR, 2 to 8-input Gates NAND2, NOR2……..

A8 Analog Switch 3 (5V) ASW3 D8

A9 Clock Generator (3V) CLKG D9

A10 Power On Reset (5V) POR D10

A11 (Tri-angle Generator) (TRIG)

A12 High Current NFET Driver -

Cell Block Performance(1)

Items / Block COMP OPA1 OPA2

VDD (V) 2.9 to 6.0 2.9 to 6.0 4.0 to 6.0

IDD (mA) <0.5 < 0.5 < 0.5

Input Range (V) <0.1 to > (VDD-0.1) <0.1 to > (VDD-0.1) <0.1 to > (VDD-0.1)

Open loop Gain (dB) 1000 (V/mV) >60 > 60

Phase Margin (deg) - (CL=5PF) 90 to 150 (CL=100PF, I=0.1 to 100mA) 90 to 150

Output Voltage (V) <0.1 to > (VDD-0.1) <0.1 to > (VDD-0.1) <0.1 to > (VDD-0.1)

Input DC Offset (+/-V) < 10 < 10 < 10

Output Current (mA) > 1.0 >1.0 >100

PSRR (100KHz) (dB) < -30 < -30 < -30

Special feature & Comments Attention: Voltage drop by Spike Current


Typical Power Supply =3.3V, 5.0V, Junction Temp.= -40 to 150 C.Specifications may be changed after detail review.



Items / Block BGR IREF

VDD (V) 3.5 to 6.0 3.5 to 6.0

IDD (mA) <0.1 <0.2

Output Voltage (V) 1.1 - 1.8の中で選択 -

Output Current (uA) >10 8(min) 10(typ) 12(max)

VDD Voltage Regulation (+/-mV) < 20, (VDD=3.5 to 6.0V) < 1uA (VDD=3.5 to 6.0V)

Voltage Regulation vs. Tj (mV) <20 (Tj=-40 to 150C < 2uA (Tj=-40 to 150C)

Noise output (V) Not specified Not specified

Number output 1 4



Items / Block ASW1 ASW2 ASW3

VDD (V) 3.5 to 6.0 3.5 to 6.0

IDD (uA) <1.0 <1.0

On Resistance (ohm) <50 <200 < 1000

Off Current (nA) <1.0

Gate-source Capacitance (PF) < 1.0 < 0.5 < 0.5

ESD measure Need Need

Items / Block CLKG

VDD (V) 2.9 to 3.8

IDD (uA) <100

Oscillation Frequency (MHz) 2.5 (temporal)

Osc. Frequency Variation vs VDD+Tj <+/-30%

Output Voltage (V) > 0.8*VDD

Duty cycle (%) 50 +/-20

OSC start up VDD <2.0



Items / Block POR

VDD (V) 3.0 to 6.0

IDD (uA) <10

On Voltage (V) (0.75 to 0.85)*VDD

Off Voltage (V) (0.45 to 0.55)*VDD

Rise/ Fall time (uS) >10

ESD measure Need

Items / Block LED/DDCON Driver

Structure CMOS

VDD (V) 3.0 to 6.0

Output Voltage(V) <0.1, >0.9*VDD, @f=100KHz, CL=2000PF

Rise/Fall time (nS) < 40, CL=2000PF

N/PFET On resistance (ohm) < 10 @all VDD, Tj

ESD measure Need

Items / Block Logic

VDD (V) 2.9 – 3.8

Quiescent IDD (nA) <1

Operating Freq.(MHz) >25

ViH/ ViL (V) <0.7*VDD / >0.35*VDD

VoH/VoL (V) For output buffer

>0.8*VDD/ <0.2*VDD@IoH=IoL=3mA

Electrical Performance





Law

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