집적회로( )의 설계...

Dongguk University Lee Gi Bum

집적회로( )의 설계 과정

- 집적회로 (VLSI: Very Large Scale Integrated Circuit)

: 전반부 설계 과정: 설계 사양으로부터 케이트 레벨의 설계

: 후반부 설계 과정: VLSI 공정에 필요한 레이 아웃 데이터를 생성

- 설계 과정: 설계 사양 -> HLD 사용 행위 레벨 설계 -> 게이트 레벨 설계 -> 레이 아웃 데이터 생성

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2.1 상위 레벨 합성(High Level Synthesis)

VHDL 설계 ->(컴파일)-> CDFG (control and Data Flow Graph), VT (Value Trace)

->(스케즐링)-> 연산과정을 제어단계에 할당 -> 모듈 바인더 수행 ->

연결도 바인더 수행 -> 제어기 합정

VHDL 설계 과정

1) 상위레벨 합성(High level synthesis): 행위 레벨에서 레지스터 전용 레벨까지 디자인

2) 논리 합성(Logic synthesis): 게이트 레벨 논리 회로를 설계하는 단계

(조합회로, 논리회로 설계 및 기술 맵핑)

3) 레이 아웃 합성(Layout synthesis): 배치, 배선, 마스크 패턴 단계 (CPLD, FPGA)

4) 공정(Fabrication): 레이 아웃 합성에서 생성된 마스크 패텅에서 칩을 만드는 단계

5) 테스트 (Test): 제조된 IC 시험 (양품, 불량 검증)

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F=X2+XY+Y2

X=[1..0]

Y=[1..0]

exam

F[3..0]

2비트 입력 4비트 입력

X(0) F(0)

X(1) F(1)

Y(0) F(2)

Y(1) F(3)

(a) 설계 사양의 블록도 (b) 설계 사양의 입출력

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity exam is

port(X, Y : in std_logic_vector(1 downto 0);

F : out std_logic_vector(3 downto 0));

end exam;

architecture data_flow of exam is

begin

F <= (X * X) + (X * Y) + (Y * Y);

end data_flow;

(c) VHDL로 표현된 설계 사양

그림 2.1.1 설계 사양

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* **

+

+

X Y

X2 XY

Y2

X2+XY

X2+XY+Y2

Multiplier

Adder

+

*

-

*

X Y

X+Y

XY(X+Y)2

X2+XY+Y2

Multiplier

Adder/Subtractor

ALU

(a) (b)

그림 2.1.2 CDFG로 표현된 중간 형태

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*

X Y

+ *

*

-

Step 1

Step 2

Step 3 R1=(X+Y) -XY2

R1=(X+Y)2

R1=X+YR2=XY

그림 2.1.4 스케쥴링한 결과

(a) 멀티사이클링 (b) 체이닝

그림 2.1.3 멀티사이클링과 체이닝

스케줄링

결과

CDFG 형태

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+/- *

R1 R2

X Y

m1 m2 m3 m4

m5

C1:select+or-

C2:load R1

C3:load R2

X2+XY+Y2

그림 2.1.5 모듈 바인더와 연결도 바인더를 수행한 결과

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행위 레벨

레지스터 전송 레벨

상위 레벨 합성

설계사양

제어기데이터 패스

제어신호

연산정보

그림 2.1.6 상위 레벨 합성의 결과인 데이터 패스와 제어기

ASM chart:

Algorithmic State Machine

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a

b

d

f

c

eg

0/0

1/0 0/00/0

0/0

0/0

1/01/0

1/11/1

1/1

1/1

0/0

0/0

그림 2.2.1 상위 레벨 합성시 생성된 제어기에 대한 상태도

2.2 논리 합성(Logic Synthesis)

- 논리합성: 게이트 레벨 논리 회로를 설계하는 단계

- 논리 회로 설계: 순서 회로 (Sequential logic)

조합 회로 (Combinational logic)

1) 순서 회로의 설계

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S

R

Q

Q'

S

R

Q

Q'

Y

A

A'

B

C

B'

CP

X S

R

Q

Q'

그림 2.2.2 그림 2.2.1의 상태도를 RS 플립플롭을 사용하여 설계된 순차회로도

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abc

abd

a'c'd'

b'c'd'

F

ab

cd

a'b'

c'd'

xy

x'y'

F

2) 조합회로의 설계

. 2단 논리회로 설계: 회로 면적 증가

. 다단 논리회로 설계: 회로 면적 감소

F = abc + abd + a'c'd' + b'c'd' x = ab, y = c + d

F = ab(c+d)+c'd'(a'+b') = xy + x'y'

(a) 16개의 입력을 갖는 2단 논리회로 (b) 14개의 입력을 갖는 다단 논리회로

그림 2.2.3 회로 다단화

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CELL PATTERNCELL AREACELL NAME

A

B

C

D

E

20

10

22

30

29

1

2

3

4

5

6

B(10)

B(10)

B(10)

A(20+10+10=40)C(22+10=32)E(29)

A(20+29+22=71)D(30+29+10=69)

A(20+10=30)C(22)

D

E

D

E

B

D

3) 기술 맵핑 과정

- 다단 논리 최소화 과정 -> 셀 라이브러리 사용 -> 게이트 어레이, SOG, CPLD, FPGA 등에 기술 맵핑

그림 2.2.4 기술 매핑

셀 라이브러리

회로 생성논리 회로

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4) 논리 합성 과정의 흐름도

기술 매핑(technology mapping)

제어기

회로 다단화

PLA, PAL, GAL

다단 논리 최소화

회로도 자동 생성기(schematic diagram generator)

게이트 레벨의 논리회로도

셀 라이브러리

게이트 어레이SOG표준셀

CPLDFPGA

데이터 패스

2단 논리 최소화(two level minimization)

상태 할당(state assignment)

그림 2.2.5 논리 합성 과정의 흐름도

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2.3 레이아웃 합성(Layout Synthesis)

floorplanning

배치(placement)

compaction

레이아웃 검증(layout verification)

마스크 패턴, CPLD, FPGA

논리 회로도

배선(routing)

그림 2.3.1 레이아웃 합성 과정의 흐름도

평면도 화

압축

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Reg/Count

Stack

M/Plex PCPLA

D

Y

1) Floorplanning

- 논리 설계도에 사용된 각 블록들을 전체 칩 면적이 최적의 상태가 되도록 배치

(a) (b)

그림 2.3.2 Floorplanning 과정

Reg/Count M/Plex PC

Route

PLA

Stack

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D B C A

E F G H

D B C A

E F G H

D B C A

E F G H

A B C D

E F G H

2) 배치 (Placement)

- 칩 면적과 배선 길이의 최소화를 목적 함수로 하여 셀들을 설계자가 선택한

실제 칩 상에 위치시키는 과정

(a)

(b)

그림 2.3.3 배치 과정

2개 트랙

3개 트랙

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수직 트랙 (금속 층2 또는 폴리실리콘 층)

1 2

1

via

3 2

3

수평 트랙 (금속 층1)

그림 2.3.4 배선 과정

- 셀 상의 등 전위 핀들을 연결하는 배선 과정

- 수평 트랙에 금속 층1을 수직 트랙에 금속 층2 또는 폴리 실리콘 층으로 배선을 수행하는 과정

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그림 2.3.5 Compaction 과정

3) Compaction 과정

- 불필요한 부분을 제거하여 칩 면적을 줄이는 것

면적 축소

두께 축소

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4) 레이 아웃 검증

- 레이 아웃 과정이 끝난 후에 설계된 마스크 패턴에서 발생할 수 있는 설계 오류를 점검

- DRC (Design Rule Checker) 프로그램 사용

5) 마스크 패턴 생성

- CIF (Caltech Intermediate Form)

또는 GDS II (Calma's Format Steam) 파일 형식으로 출력

=> 칩 제작 업체에 파일을 보냄

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A CMOS inverter

BA

VDD

GND

p-channel pull-up(pMOS)

n-channel pull-down(nMOS)

metal

BA

GND

VDD

diffusion

contact

polysilicon

pMOS transister

nMOS transister

CIF 파일 마스크 패턴 COMS 인버터 회로

DS 1 200 8;9 in1;L CM;B 176 32 360 0;L CC;B 16 16 144 96;B 16 16 576 96;B 16 16 288 0;B 16 16 432 0;L CP;L CP;L CP; B 32 8 0 252; B 32 8 0 228; B 32 8 0 60; B 32 8 0 36; B 32 8 720 252; B 32 8 720 228; B 32 8 720 156; B 32 8 720 132; B 32 8 720 60; B 32 8 720 36; B 80 8 360 252; B 80 8 360 228; B 80 8 360 156; B 80 8 360 132; B 80 8 360 60; B 80 8 360 36; B 32 8 0 132; B 752 16 360 240; B 32 8 0 156; B 752 16 360 144; B 752 16 360 48; B 752 32 360 328; B 136 40 52 364; B 384 40 360 364; B 136 40 668 364;L CM; B 32 432 576 168; B 32 432 144 168;L CND; B 32 32 144 368; B 288 320 552 144;L CPD; B 32 32 576 368; B 288 320 168 144;L CNW; B 352 432 168 168;L CC; B 16 16 144 368; B 16 16 576 368;DF;

End; 그림 2.3.6 CMOS inverter 마스크 패턴의 CIF 표현

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웨이퍼에서 다이 분리 다이접착

2.4 공정 (Fabrication)

- 레이 아웃 합성에서 생성된 마스크 패턴으로부터 칩을 만드는 과정

그림 2.4.1 웨이퍼에서 다이 분리 및 패키지에 다이 접착

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PCBPCB

- 패키지 마운팅 방법: THM (Through Hole Mounting)

SM (Surface Mounting)

1) THM 패키지: DIP (Dual In Package)

PGA (Pin Grid Array)

2) SM 패키지: SMD (Surface Mounting Device)

DIP PGA SMD

그림 2.4.2 THM 패키지 그림 2.4.3 SM 패키지

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- 패키징 과정

: 도선 접촉 후 몰딩 함

그림 2.4.4 도선 접착 그림 2.4.5 몰딩

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Vcc(또는 VDD)

출력

GND(또는 VSS)

입력

신호선 신호선

ICIC 패키지

IC 패드

리드프레임

칩와이어본딩

IC 핀

2.5 테스트 (Test)

- 디지털 테스트: IC로 만들어진 디지털 시스템에서 제품의 양품/불량을 검증

그림 2.5.1 IC로 구성된 디지털 시스템의 간략도

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1) 결함 제거 단계

결함 제거 단계

○ 결함 검출(defect detection) : 디지털 IC나 시스템의 동작을 올바른 동작과 비교 관찰

○ 결함 격리(defect isolation) : 디지털 IC 또는 시스템을 테스트하고 결함 부분을 격리

○ 결함 수정(defect correction) : 고장난 부분을 교환 또는 수리

2) 디지털 시스템에서 일어나는 결함

디지털 시스템 결함

○ IC 내부 결함 : 칩과 패키지 내에서 발생하는 결함으로 제조 과정에서 일어나는 결함

○ IC 외부 결함 : IC를 사용한 디지털 시스템의 IC 주변에서 일어날 수 있는 결함

3) 디지털 IC 내부 및 외부 결함

디지털 IC의 내부 결함

① IC 내부 회로의 기능 결함(function defect)

② IC 입력 또는 출력이 전원 또는 접지 사이에 단락(short)

③ IC 입력 또는 출력이 개방(open)

④ 핀과 핀 사이의 단락(전원과 접지와의 단락은 제외)

IC 외부 회로 결함

○ 신호선 결함 : 신호선 개방(open)과 신호선 단락(short)

○ 전원장치 결함

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출력신호 관찰테스트신호 인가

주입력(primary input)

.

.

.

.

.

.

칩IC 패키지

주출력(primary output)

1) 패키지 IC 테스팅

그림 2.5.2 패키지 IC 테스트

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- 패키지 IC을 테스트 하기 위해 고장 모델 사용

고장 모델(fault model)

고장들을 회로가 갖는 기능(function)에 의해서 모델화한 것

○ 논리 고장 모델(logic fault model)

회로의 논리 함수에 영향을 주는 고장들을 모델화

○ 파라미터 고장 모델(parametric fault model)

회로 파라미터들의 크기에 영향을 주는 고장들을 모델화

→ 회로 파라미터 : 전압(voltage), 전류(current), 구동(drive)과 전달 지연(delay)

- 논리 고장 모델은 고착 고장(Stuck at Fault)을 많이 사용

고착 고장(stuck-at fault)

물리적 결함이 회로 입출력 신호선의 값을 영구적으로 논리 0 또는 논리 1로 고정된다고 가정

○ stuck-at-1(s-a-1) 고장 : 신호 경로에서 영구적인 1을 만드는 고장

○ stuck-at-0(s-a-0) 고장 : 신호 경로에서 영구적인 0을 만드는 고장

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s-a-0

1

s-a-1

0

f

s-a-11

1

f

(a) 입력 신호선 고착 고장 (b) 출력 신호선 고착 고장

그림 2.5.3 2입력 NAND 게이트에서 고착 고장

- 테스트 벡터

예) AND 게이트에서 000, 010, 100, 111는 각각 테스트 벡터이면서 전체는 테스트 패턴이라 함.

고장검출률 전체모델된고장의수테스트로검출된고장의 수

Always ‘0’ Always ‘1’

고장표시

테스트 품질을 나타내는 척도

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내부논리회로1

내부논리회로2

스캔 입력(SI)

스캔 출력(SO)

스캔 출력(SO)

스캔 입력(SI)

IC

- 순차 회로는 테스트 벡터 생성이 어려움

순차논리회로 테스팅의 어려움

․회로 내부 상태의 설정 및 관측(observability)이 어렵다. ․고장 검출을 위해서 긴 테스트 순차(test sequence)가 필요한 경우가 많다. ․순차논리회로가 단일 고착 고장이라 해도 다중 고착 고장으로 간주해 취급해야 한다.

- 복잡한 디지털 시스템을 테스팅하는 방법

. 스캔 테스팅 방법: 주사 경로 (Scan path) 이용한 내부 스캔 방법

경계 주사 방법

. BIST (Built-In Self Test) 방법

그림 2.5.4 내부 스캔 테스팅 개략도

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다음상태(next state)조합 논리회로

2 1MUX

2 1MUX

2 1MUX

D Q

CL

D Q

CL

D Q

CL

클록

모드 선택

scan 입력

y0

X0 yk-1

Xn-1

입력(inputs)

출력(output)조합논리회로

밀리 모델의 경우

scan 출력

Zm-1

yk-1

y0 Z0

출력(outputs)

1) 주사 경로 방법 (내부 스캔 방법)

- 언로드 또는 로드되는 상태 플립플롭 사용

- 시프트 레지스터 사용

그림 2.5.5 주사경로를 갖는 순차논리회로 모델

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경계주사 입력

(TDI)

내부논리회로

입력핀과 출력핀

경계주사 출력

(TDO)

입력핀과 출력핀

2) 경계 주사 방법

- 시스템 칩에서 주사 경로를 확장하여 각 칩의 경계 입력(boundary input)과 경계 출력을 제공함.

- IEEE 표준 보드 테스트 방법으로 채택

- 시프트 레지스터가 각 칩내에 제공

그림 2.5.6 경계 주사

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3) BIST(Built-in Self Test) 방법

- 추가적인 회로가 회로 내부에 제공되는 것

예) 테스트 순차와 올바른 출력 순차를 비교하기 위해 비교기를 넣어 줌

그림 2.5.7 BIST 기법이 사용된 ASIC