회로해석 및 논리회로실험( 곱하기 회로 설계 )

<7 조 >

2003731226 조인철2003731185 함영민2004731145 정재욱2006730116 문지혜

목차 설계목표

관련이론

회로도 및 분석

역할분담 및 일정

설계목표

A(00~11), B(000~101) 까지 각각 2 개와 3 개의 신호를 입력으로 한다 .

A*B 의 결과값인 C 는 (0000~1111) 의 범위를 갖으며 4 개의 신호를 나타내는데 이를 가지고 십진수화 시켜 7- 세그먼트에 나타낸다 .

모든 게이트는 NAND 게이트로만 나타내야하며 7-세그먼트용

디코더는 7447 을 써도 무방합니다 .

게이트수를 최소한으로 줄이는것이 이번 실험의 목표입니다 .

관련이론

관련이론

a1 a0

x b2 b1 b0

a1· b0 a0 · b0

a1· b1 a0· b1

a1· b2 a0· b2

Carry C2 C1

+ Sum S3 S2 S1 S0

Result M3 M2 M1 M0

설계 회로의 수식으로의 표현

관련이론논리식 비고

S0 a0 · b0

S1 ( a1· b0 ) + ( a0 · b1 ) C1 발생

S2 ( a1· b1 ) + ( a0· b2 ) C2 발생

S3 a1· b2

M0 S0 a0 · b0

M1 S1 ( a1· b0 ) + ( a0 · b1 )

M2 S2 + C1 ( a1· b1 ) + ( a0· b2 ) + C1

M3 S3 + C2 ( a1· b2 ) + C2CARRY 발생 X

관련이론 입력에 대한 출력 값의 범위

입력이 최소일 때 . A=0 , B=0 일때 결과값 C=0

입력이 최대일 때 A=3 B=5 일때 결과값 C=15

★ 곱셈기에서 11, 13, 14 는 결과값으로 나오지 않으므로 don’t care condition 처리했습니다 .

관련이론 74LS00 -2 입력 NAND GATE

관련이론 74LS04 – NOT 게이트

관련이론 74LS47 – 7 SEG

A3 A2 A1 A0 a b c d e f g

0 0 0 0 0 1 1 1 1 1 1 0

1 0 0 0 1 0 1 1 0 0 0 0

2 0 0 1 0 1 1 0 1 1 0 1

3 0 0 1 1 1 1 1 1 0 0 1

4 0 1 0 0 0 1 1 0 0 1 1

5 0 1 0 1 1 0 1 1 0 1 1

6 0 1 1 0 0 0 1 1 1 1 1

7 0 1 1 1 1 1 1 0 0 0 0

8 1 0 0 0 1 1 1 1 1 1 1

관련이론 7 SEGMENT 출력표

관련이론 7 SEGMENT 출력표 2

S3 S2 S1 S0 a b c d e f g

9 1 0 0 1 1 1 1 0 0 1 1

10 1 0 1 0 1 1 1 1 1 1 0

11 1 0 1 1 x x x x x x x

12 1 1 0 0 1 1 0 1 1 0 1

13 1 1 0 1 x x x x x x x

14 1 1 1 0 x x x x x x x

15 1 1 1 1 1 0 1 1 0 1 1

회로도 및 분석 곱셈기 부분

회로도 및 분석 디코더 부분

회로도 및 분석

N0 N1 M0 M1 M2 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 00 0 0 0 1 0 0 0 00 0 0 1 0 0 0 0 00 0 0 1 1 0 0 0 00 0 1 0 0 0 0 0 00 0 1 0 1 0 0 0 00 1 0 0 0 0 0 0 00 1 0 0 1 0 0 0 10 1 0 1 0 0 0 1 00 1 0 1 1 0 0 1 10 1 1 0 0 0 1 0 00 1 1 0 1 0 1 0 11 0 0 0 0 0 0 0 01 0 0 0 1 0 0 1 01 0 0 1 0 0 1 0 01 0 0 1 1 0 1 1 01 0 1 0 0 1 0 0 01 0 1 0 1 1 0 1 01 1 0 0 0 0 0 0 01 1 0 0 1 0 0 1 11 1 0 1 0 0 1 1 01 1 0 1 1 1 0 0 11 1 1 0 0 1 1 0 01 1 1 0 1 1 1 1 1

In put Out put

Y3 Y2 Y1 Y0 Z4 Z3 Z2 Z1 Z00 0 0 0 0 0 0 0 00 0 0 1 0 0 0 0 10 0 1 0 0 0 0 1 00 0 1 1 0 0 0 1 10 1 0 0 0 0 1 0 00 1 0 1 0 0 1 0 10 1 1 0 0 0 1 1 01 0 0 0 0 1 0 0 01 0 0 1 0 1 0 0 11 0 1 0 1 0 0 0 01 1 0 0 1 0 0 1 01 1 1 1 1 0 1 0 1

In put Out put

곱셈기부분 진리표 디코더부분 진리표

부품 필요한 부품

7-segment(2 개 ) 74LS00(NAND Gate 다수 ) 74LS04(NOTGate 다수 ) 7447 디코더 2 개 저항 (330Ω,470Ω 다수 ) 토글 스위치 (5 개 입력가능 )

역할 분담 및 일정

자료수집

부품구입

제안서작성

홈페이지관리

발표 설계제작

실험 및고찰

최종보고서작성

조인철

함영민

정재욱

문지혜

역할 분담및 일정

일정

★ 1 주차 (4 월 17 일 ~ 24 일 ) : 기존회로도에서 응용 설계 구상 , 부품구입 및

Pspice 테스트

★ 2 주차 (4 월 25 일 ~ 5 월 1 일 ) : 회로 구성 , 최종보고서 작성 및 발표