第 6 章 触发器和时序逻辑电路6.1 触发器6.2 时序逻辑电路

123/4/20

6.1触发器6.1.1概述【特点】用于记忆 1 位二进制信号，是构成时序逻辑电路的基本单元。1. 有两个能自行保持的状态2. 根据输入信号可以置成 0 或 1

223/4/20

【分类】 :

323/4/20

边沿触发器主从触发器同步触发器

触发器基本

按结构形式

触发器触发器触发器触发器触发器

按逻辑功能

RS

T'

T

JK

D

RS

6.1.2 基本 RS触发器—由与非门构成的基本 RS触发器

1 ．电路结构与符号

423/4/20

2 ．触发器的工作状态

基本 RS触发器在正常工作时，触发器均处于 0 态或 1 态。现态和次态：触发器在接收信号之前所处的状态称为现态，用 Qn 表示；触发器在接收信号之后建立的新稳定状态称为次态用Qn+1表示

523/4/20

3 ．工作原理

两个与非门结成反馈， R 为清零端， S 为置 1端。R=0， S=1时，输出端， Q=0状态称 0 状态；R=1， S=0时， Q=1的状态称 1 状态；R=1， S=1时，保持状态；R=0， S=0时，不定状态。

623/4/20

4．逻辑功能描述（ 1 ）特性表

723/4/20

Rd

Sd Q

Q

0 00 11 01 1

1 10 11 0不 变

（ 2 ）特性方程 （根据特性表列出）

823/4/20

1SdRd

RdQSd n1n

约束条件：

Q

（ 3 ）激励表（根据特性表列出）

923/4/20

（ 4 ）状态转换图（根据激励表画出）

（ 4 ）状态转换图（根据激励表画出）

1023/4/20

R＝ 1S＝ X

（ 5 ）波形图（根据工作原理画出）根据特性表画输出 Q 和 的波形

1123/4/20

【结论】基本 RS触发器任何时候均能接收输入信号。

5 ．集成触发器

1223/4/20

(a) (b) (c)

74LS279是在在一个芯片中，集成了 2 个如（ a ）所示， 2 个如（ b ）所示共 4 个相互独立的由与非门构成的基本 RS触发器单元。如图（ c ）所示的集成块引脚排列。

CC4043是 CMOS集成基本 RS触发器。

1323/4/20

6.1.3同步触发器1 ．同步 RS触发器（ 1 ）电路结构与符号 输入门控电路 + 基本 RS触发器，其电路结构与逻辑符号如图所示。

1423/4/20

（ 2 ）工作原理

CP＝ 0 时，触发器保持原来状态不变。

CP＝ 1 时，工作情况与基本 RS触发器相同。

1523/4/20

（ 3 ）逻辑功能描述

1 ）特性表

1623/4/20

2 ）特性方程

1723/4/20

0

QS n1n

SR

RQ

约束条件：

3 ）异步置位、复位功能 如图所示，有的钟控触发器具有不受同步信号（ Cp）控制的直接置位、清零控制端。

1823/4/20

【结论】同步 RS触发器只在 Cp高电平期间接收输入信号。【 RS触发器注意问题】两个触发控制端具有约束关系。

2 ．同步 D 触发器

（ 1 ）电路结构与符号

1923/4/20

（ 2 ）工作原理

1 ）同步 SR触发器缺点： R 、 S 具有约束关系。2 ） D 触发器针对这个问题的一种改进，它只有一个控制输入端 D 。 在 Cp有效期间，只有一个触发控制端 D ，其他工作过程与同步 RS相同。

2023/4/20

（ 3 ）逻辑功能描述

1 ）特性表（ Cp有效时） D Qn Qn+1

0 0 0 0 1 0 1 0 1 1 1 1

2123/4/20

2 ）特性方程

2223/4/20

DQ n 1

3 ）激励表

4 ）状态转换图

2323/4/20

【结论】 D 触发器逻辑功能不存在次态不定问题，次态仅取决于控制输入 D ，而与现态无关。【同步触发器的问题】空翻现象：在一个 Cp脉冲有效期间，触发器状态反转两次以上。

6.1.4主从触发器

1 ．主从 RS触发器1 ）逻辑符号

2423/4/20

2 ）工作特点

主从触发器内部有两部分组成，分主、从两个部分。Cp = 1时，主触发器按同步 R 、 S 方式工作， 从触发器保持；Cp = 0时，从触发器以主触发器的输出作触发信号， 按同步 R 、 S 方式工作， 从触发器保持；其他功能与同步 RS相同。

2523/4/20

2 ．主从 JK触发器

（ 1 ）电路结构与符号

2623/4/20

（ 2 ）工作原理 在主从 RS的输入端引入了 Q 与 ，消除了 RS触发器的约束关系。

当 J=S ， K=RQ时，主从 JK触发器的工作原理与主从 RS触发器类似，但 JK触发器没有约束关系。

2723/4/20

Q

Q

（ 3 ）逻辑功能描述 1 ）特性表

2823/4/20

2 ）特性方程（由 RS触发器方程得） nnn QKQJQ 1

3 ）激励表

4 ）状态转换图

【主从触发器的问题】一次反转现象。

6.1.5边沿触发器

【特点】1 ．边沿触发器只在时钟脉冲 CP上升沿或下降沿到来时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干能力，解决了空翻问题。2 ．边沿触发器的逻辑功能及功能描述与同步触发器类似。

【 CMOS触发器的主要特点】 CMOS触发器具有功耗低、输入阻抗高、抗干扰能力强、电源适应范围广等特点，其他基本功能与TTL触发器类似。

6.1.6 触发器的逻辑功能分类及功能转换

1 ．触发器的逻辑功能分类（ 1 ） RS触发器 在时钟脉冲 CP作用下，根据输入信号 R 、 S 取值的不同，凡是具有置 0 、置 1 和保持功能的电路，都称为 RS触发

（ 2 ） JK触发器 在时钟脉冲 CP作用下，根据输入信号 J 、 K 取值的不同，凡是具有置 0 、置 1 保持和取转功能的电路，都称为 JK触发器。

（ 3 ） D 触发器 在时钟脉冲 CP作用下，根据输入信号 D 取值的不同，凡是具有置 0 、置 1 功能的电路，都称为 D 触发器。

（ 4 ） T 触发器 在时钟脉冲 CP作用下，根据输入信号 T 取值的不同，凡是具有保持和取转的电路，都称为 T 触发器。它是将 JK触发器的 J 、 K 并联后定义为 T 。 T 触发器的特性方程：

（ 5 ） T′触发器 在时钟脉冲 CP作用下，只有翻转功能的电路，都称为 T′触发器。 T′触发器是将 T 触发器的 T 保持为 1 得到的。 T′触发器的特性方程：

nn QTQ 1

nn QQ 1

2 ．触发器的功能转换 目前生产的时钟控制触发器定型产品中只有 JK触发器和 D 型触发器较多。其它功能的触发器可由这两种触发器转化而成。一般转换过程如下：

（ 1 ）写出以有触发器和待求触发器的特性方程。（ 2 ）变换待求触发器的特性方程，使之形式与以有触发器的特性方程一致。

（ 3 ）根据方程式，如果变量相同、系数相等则方程一定相等的原则，比较已有和待求触发器的特性方程，求出转换逻辑。

（ 4 ）根据转换逻辑画出逻辑电路图

【例 1】 JK触发器→ D 触发器

DKDJ ,

【例 2】 JK触发器→ T 触发器

KJT

【例 3】 D 触发器→ T ＇触发器

QD

【例 4】 JK触发器→转换成 T ＇触发器

1KJ

6.2 时序逻辑电路

6.2.1概述1 ．时序逻辑电路的特点（ 1 ）功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。

例：如图串行加法器，两个多位数从低位到高位逐位相加

（ 2 ）电路结构上： ①包含存储电路和组合电

路 ② 存储器状态和输入变量

共 同决定输出

串行加法器

2 ．时序逻辑电路的一般结构形式

3 ．时序逻辑电路的分类（ 1 ）同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的时钟脉冲，状态变化发生在同一时刻； 异步：没有统一的时钟脉冲，触发器状态的变化有先有后。

（ 2 ） Mealy型和 Moore型 Mealy型（米里型）： Moore型（摩尔型）： 仅取决于电路状态

有关、与)(

),(

QFY

QXQXFY

6.2.2 同步时序逻辑电路的分析

【电路分析的任务】根据给定的逻辑电路图，找出在给定输入和时钟脉冲作用，电路状态与输出变量的变化规律，从而确定时序电路的逻辑功能。

【电路分析的一般步骤】

（ 1 ）从给定电路写出存储电路中每个触发器的驱动方程，得到整个电路的驱动方程；

（ 2 ）将驱动方程代入触发器的特性方程，得到状态方程；

（ 3 ）从给定电路写出输出方程；（ 4 ）设定触发器的初态，代入状态方程与输出方程，求次态与输出值，列状态转换真值表；

（ 5 ）由状态转换表画状态转换图或时序图；（ 6 ）确定电路功能与特点。

【例 5】分析如图所示的时序逻辑电路

解：同步电路，有外部输入信号 X

（ 1 ）写驱动方程

nnnn QQXQQXJ 12121

11 K

nQKJ 122

nnn QQXQ 121

1 )(

nnnnn QQQQQ 21211

2

（ 2 ）写状态方程并整理

CpQQZ nn21

（ 3 ）写输出方程

（ 4 ）列状态转换表

0 0

Z(Cp=1)Cp时钟脉冲 次 态 输出

X输入 现 态

n12Q Qn n

2Q +11Qn+1

1234123

0

111

000

1 11 00 10 01 00 1

1 11 00 10 01 00 10 0

000

00

1

1

（ 5 ）画状态转换图和时序图

n12Q Qn X/Z 0/0

0/0

0/0

0/11/0

1/0

1/0

1/1

00 00

01 0110 10

11 11

时序图：Cp

X=0

Q1

Q2

Z

Cp

X=1

Q1

Q2

Z

（ 6 ）确定电路功能当 X=0时，是四进制同步计数器；当 X=1时，是三进制同步计数器

6.2.3 计数器【计数器的作用】用于计数、分频、定时、产生节拍脉冲

六十进制计数器十进制计数器

按计数容量

循环码计数器十进制计数器—二

二进制计数器按计数编码

可逆计数器减法计数器加法计数器

按计数变化规律

异步计数器同步计数器

按计数时钟

【计数器的分类】

1 ．异步计数器【特点】计数器的时钟脉冲只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出 Q 来触发翻转。

（ 1 ）二进制计数器 1 ）异步二进制加法计数器 在末位 +1时，从低位到高位逐位进位方式工作。

原则：每 1 位从“ 1”变“ 0”时，向高位发出进位，使高位翻转。

二进制加法计数器

2 ）异步二进制减法计数器 在末位 -1时，从低位到高位逐位借位方式工作。 原则：每 1 位从“ 0”变“ 1”时，向高位发出进位，使高位翻转。

二进制减法计数器

（ 2 ）异步十进制加法计数器原理：在4 位二进制异步加法计数器上修改而成，要跳过1010 —1111这六个状态

2 ．同步计数器【特点】计数脉冲同时加到触发器的输入端，当计数

状态更新时，须翻转的触发器同时翻转。

6.2.4 集成计数器及其应用 1.集成计数器的功能

74161引脚图

（ 1 ） 74161的功能 74LS161是 4 位同步二进制加法计数器。 集成块引脚功能如图所示。

集成块引脚功能如下：Cp：时钟输入端； ：异步清零端； ：同步并行指数控制；CTT、 CTP：计数控制端；D0～ D3：并行数据输入端；Q0～ Q3：并行数据输出端；CO：仅为输出端。

CR

LD

（ 2 ） 74160的功能 74LS160是具有异步清零功能的可置数同步十进制计数器。 集成块引脚功能如图所示。其引脚功能与 74161相似。 74LS160

74160引脚图

（ 3 ） 74290的功能 74290是二—五—十进制异步计数器。 集成块引脚功能如图所示。 C0：二进制计数输入端； C1：五进制计数输入端； R0A、 R0B：异步清零控制端； S9A、 S9B：异步置九控制端； Q0～ Q3：并行数据输出端。 74290引脚图

74290的功能表如图所示。

输 入 输 出R R S S C C Q Q Q Q0A 0B 9B9A 0 1 23 1 0

1 0

1

x x x

x x x

x xx

1

1

1 1

0

x

x

x x

x

0 0 0

0

0

00 0 x 0

x Q0

x x0 Q3

0 0 0 0

0 0 0 0

1 0 0 1

二进制计数五进制计数

8421码十进制计数5421码十进制计数

2.集成计数器的应用用作 2n计数器是二进制计数器的基本应用。如果基本计数器的模为 N ，用反馈清零法、反馈置数法可以组成模为 M 的计数器。当 M N﹤ 时，用一个基本计数器；当 M N﹥ 时，用多个基本计数器。

【例 6】用 74LS161构成十二进制计数器

用异步归零构成十二进制计数器，存在一个极短暂的过渡状态 1100。

【例 7】用 74LS161构成 256进制计数器

高位片计数到 3 （ 0011）时，低位片所计数为16×3=48，之后低位片继续计数到 12（ 1100），与非门输出 0 ，将两片计数器同时清零。

C1

Q0 Q1 Q2 Q3

S9A S9B R0A R0B

C1

C

C0

74LS90(个位)

N1=10

Q0 Q1 Q2 Q3

S9A S9B R0A R0B

C0

74LS90(十位)

N2=10

【例 8】 用 74LS90构成 100进制计数器 异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。

2 块 74290组成的 100进制计数器

【例 9】用 74LS90构成 60进制计数器

6.2.5寄存器及其应用

1 ．寄存器 【特点】

① 用于寄存一组二值代码， N 位寄存器由 N个 触发器组成，可存放一组 N 位二值代码。 ② 只要求其中每个触发器可置 1 ，置 0 。

如图所示，在 Cp脉冲有效时， Qi=Di。

四位数据寄存器

2 ．移位寄存器（代码在寄存器中左 / 右移动） 【特点】

① 具有存储 + 移位功能； ② 具有数据的串、并行转换功能。

如图所示，由于触发器的延迟，在 Cp有效时，各触发器按前一级触发器原来的状态翻转，数据依次右移一位。

四位数据移位寄存器

移位寄存器时序图

3 ．集成寄存器及其应用（ 1 ） 4 位双向移位寄存

器 74194的功能寄存器 74194的引脚功

能如图所示。

：异步清零控制；D0～ D3：并行置数端；Q0～ Q3：并行数据输出端

；

CR

74194引脚图

M1、 M0：工作方式控制，控制方式如下表。

M1 M0

0 0

0 0

0 0

0 0

工作方式

保持

右移

左移

同步并行置数

Cp

x

（ 2 ） 74194的应用【例 10】　由 74LS194构成的不能自启动的 4 位环形计数

器

74194构成不能自启动的环形计数器

【例 11】　由 74LS194构成的能自启动的 4 位环形计数器

74194构成能自启动的环形计数器

6.2.5 同步时序逻辑电路的设计1 ．设计过程框

图

同步时序逻辑电路的设计过程框图

2 ．同步时序逻辑电路设计的一般步骤（ 1 ）逻辑抽象，求出状态转换图或状态转换表 ①确定输入 / 输出变量、电路状态数。 ② 定义输入 / 输出逻辑状态以及每个电路状态

的含意，并对电路状态进行编号。 ③ 按设计要求列出状态转换表，或画出状态转

换图。（ 2 ）状态化简若两个状态在相同的输入下有相同的输出，并转

换到同一个次态，则称为等价状态；等价状态可以合并。

（ 3 ）状态分配（编码） ①确定触发器数目。 ②给每个状态规定一个代码。（通常编码的取法、排列顺序都依照一定的规律）（ 4 ）选定触发器类型求出状态方程，驱动方程，输出方程。（ 5 ）画出逻辑图（ 6 ）检查自启动

作业： 8 、 12、 15、 17、 21、 24